JPH0715331A - アナログ／デジタル変換回路 - Google Patents
アナログ／デジタル変換回路Info
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- JPH0715331A JPH0715331A JP15096993A JP15096993A JPH0715331A JP H0715331 A JPH0715331 A JP H0715331A JP 15096993 A JP15096993 A JP 15096993A JP 15096993 A JP15096993 A JP 15096993A JP H0715331 A JPH0715331 A JP H0715331A
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Abstract
(57)【要約】
【目的】 この発明の目的は、比較的簡単なＡ／Ｄ変換
器と基準電源部を用いて、高精度、高安定度な高分解能
特性が得られ、しかも煩雑な調整作業が不要で、回路規
模も小さいＡ／Ｄ変換回路を提供することにある。 【構成】 この発明に係るＡ／Ｄ変換回路は、それぞれ
所定のビット数で上限基準電圧及び下限基準電圧の範囲
のアナログ入力電圧をデジタル値に変換する複数個のア
ナログ／デジタル変換器１０３，１０４と、アナログ入
力信号のレベルを検出するレベル検出部１０１と、この
レベル検出部１０１の検出レベルに応じて複数個のアナ
ログ／デジタル変換器１０３，１０４の各上限、下限基
準電圧を可変出力する基準電源部１０２とを具備し、複
数個のアナログ／デジタル変換器１０３，１０４の各ビ
ット出力を合わせてアナログ入力電圧のデジタル変換出
力を得るようにした。
器と基準電源部を用いて、高精度、高安定度な高分解能
特性が得られ、しかも煩雑な調整作業が不要で、回路規
模も小さいＡ／Ｄ変換回路を提供することにある。 【構成】 この発明に係るＡ／Ｄ変換回路は、それぞれ
所定のビット数で上限基準電圧及び下限基準電圧の範囲
のアナログ入力電圧をデジタル値に変換する複数個のア
ナログ／デジタル変換器１０３，１０４と、アナログ入
力信号のレベルを検出するレベル検出部１０１と、この
レベル検出部１０１の検出レベルに応じて複数個のアナ
ログ／デジタル変換器１０３，１０４の各上限、下限基
準電圧を可変出力する基準電源部１０２とを具備し、複
数個のアナログ／デジタル変換器１０３，１０４の各ビ
ット出力を合わせてアナログ入力電圧のデジタル変換出
力を得るようにした。
Description
【０００１】
【産業上の利用分野】この発明は、特に所定ビットの分
解能を持つアナログ／デジタル（以下、Ａ／Ｄと略す）
変換器を複数個接続し、より高分解能なＡ／Ｄ変換を可
能とするＡ／Ｄ変換回路に関する。
解能を持つアナログ／デジタル（以下、Ａ／Ｄと略す）
変換器を複数個接続し、より高分解能なＡ／Ｄ変換を可
能とするＡ／Ｄ変換回路に関する。
【０００２】
【従来の技術】従来のＡ／Ｄ変換回路では、より高分解
能な変換を行う場合、それぞれ所定ビットの分解能を持
つ複数個のＡ／Ｄ変換器を並列に接続することによって
１つのＡ／Ｄ変換回路を構成している（例えば特開昭６
１−１０００２６）。一例を図４に示す。
能な変換を行う場合、それぞれ所定ビットの分解能を持
つ複数個のＡ／Ｄ変換器を並列に接続することによって
１つのＡ／Ｄ変換回路を構成している（例えば特開昭６
１−１０００２６）。一例を図４に示す。
【０００３】図４において、１，２はそれぞれ８ビット
の分解能を持つＡ／Ｄ変換器である。一方のＡ／Ｄ変換
器１はＴＯＰ（上限）＝Ｖref 、ＢＯＴＴＯＭ（下限）
＝（１／２）Ｖref を基準電圧として入力し、他方のＡ
／Ｄ変換器２はＴＯＰ＝（１／２）Ｖref 、ＢＯＴＴＯ
Ｍ＝０Ｖを基準電圧として入力している。これらの基準
電圧は図示しない基準電源出力Ｖref を互いに値の等し
い抵抗Ｒ１，Ｒ２によって分圧することにより得てい
る。
の分解能を持つＡ／Ｄ変換器である。一方のＡ／Ｄ変換
器１はＴＯＰ（上限）＝Ｖref 、ＢＯＴＴＯＭ（下限）
＝（１／２）Ｖref を基準電圧として入力し、他方のＡ
／Ｄ変換器２はＴＯＰ＝（１／２）Ｖref 、ＢＯＴＴＯ
Ｍ＝０Ｖを基準電圧として入力している。これらの基準
電圧は図示しない基準電源出力Ｖref を互いに値の等し
い抵抗Ｒ１，Ｒ２によって分圧することにより得てい
る。
【０００４】ここで、Ｖref ＝５．０Ｖとすると、図５
に示すように、Ａ／Ｄ変換器２は０〜２．５Ｖ未満、Ａ
／Ｄ変換器１は２．５〜５．０Ｖのアナログ入力電圧を
８ビットでカバーすることになっている。Ａ／Ｄ変換器
２はアナログ入力電圧Ａinが２．５Ｖ未満のときＬレベ
ル、２．５Ｖ以上のときＨレベルとなるオフ（ＯＦ）出
力機能を有している。
に示すように、Ａ／Ｄ変換器２は０〜２．５Ｖ未満、Ａ
／Ｄ変換器１は２．５〜５．０Ｖのアナログ入力電圧を
８ビットでカバーすることになっている。Ａ／Ｄ変換器
２はアナログ入力電圧Ａinが２．５Ｖ未満のときＬレベ
ル、２．５Ｖ以上のときＨレベルとなるオフ（ＯＦ）出
力機能を有している。
【０００５】一方、セレクタ３は、上記の例ではアナロ
グ入力が２．５Ｖ未満の場合（Ａ／Ｄ変換器２のオフ出
力がＬレベル）には、Ａ／Ｄ変換器２の出力８ビットと
ＬレベルのＭＳＢの９ビットを選択し、２．５Ｖ以上の
場合（Ａ／Ｄ変換器２のオフ出力がＨレベル）には、Ａ
／Ｄ変換器１の出力８ビットとＨレベルのＭＳＢの９ビ
ットを選択し出力を行う。
グ入力が２．５Ｖ未満の場合（Ａ／Ｄ変換器２のオフ出
力がＬレベル）には、Ａ／Ｄ変換器２の出力８ビットと
ＬレベルのＭＳＢの９ビットを選択し、２．５Ｖ以上の
場合（Ａ／Ｄ変換器２のオフ出力がＨレベル）には、Ａ
／Ｄ変換器１の出力８ビットとＨレベルのＭＳＢの９ビ
ットを選択し出力を行う。
【０００６】このように２つのＡ／Ｄ変換器１，２を並
列に接続して各変換器出力を選択的に導出することでア
ナログ入力電圧Ａinの範囲を拡大し、これによって最小
分解能が９ビットのＡ／Ｄ変換回路を構成している。
列に接続して各変換器出力を選択的に導出することでア
ナログ入力電圧Ａinの範囲を拡大し、これによって最小
分解能が９ビットのＡ／Ｄ変換回路を構成している。
【０００７】しかしながら、上記のように並列に接続し
たＡ／Ｄ変換器によってアナログ入力電圧の範囲を拡大
して見掛け上の分解能を向上させるＡ／Ｄ変換回路で
は、アナログ信号の入力電圧レベルに応じて複数個のＡ
／Ｄ変換器を切換えなければならない。このため、高精
度でかつ安定度の高いＡ／Ｄ変換回路を構成するには、
複数個のＡ／Ｄ変換器の特性（リニアリティ・ゲイン・
オフセット）を同一となるような調整が必要となってい
る。
たＡ／Ｄ変換器によってアナログ入力電圧の範囲を拡大
して見掛け上の分解能を向上させるＡ／Ｄ変換回路で
は、アナログ信号の入力電圧レベルに応じて複数個のＡ
／Ｄ変換器を切換えなければならない。このため、高精
度でかつ安定度の高いＡ／Ｄ変換回路を構成するには、
複数個のＡ／Ｄ変換器の特性（リニアリティ・ゲイン・
オフセット）を同一となるような調整が必要となってい
る。
【０００８】また、高分解能のＡ／Ｄ変換回路を構成す
るには、分解能に応じた数のＡ／Ｄ変換器とその周辺回
路が必要となることから、回路規模及びそれぞれのＡ／
Ｄ変換器特性の調整時間が多くなるという問題点があ
る。
るには、分解能に応じた数のＡ／Ｄ変換器とその周辺回
路が必要となることから、回路規模及びそれぞれのＡ／
Ｄ変換器特性の調整時間が多くなるという問題点があ
る。
【０００９】一方、従来のＡ／Ｄ変換回路には、図６に
示すように、並列接続する複数個のＡ／Ｄ変換器に印加
する各基準電圧を、個々のＡ／Ｄ変換器について各分解
能の個数分の１ずらす構成としたものがある（例えば特
開平３−７９１２８）。
示すように、並列接続する複数個のＡ／Ｄ変換器に印加
する各基準電圧を、個々のＡ／Ｄ変換器について各分解
能の個数分の１ずらす構成としたものがある（例えば特
開平３−７９１２８）。
【００１０】すなわち、このＡ／Ｄ変換回路は、２つの
Ａ／Ｄ変換器４，５に入力する基準電圧を１／２ビット
分だけずらした電圧とし、アナログ入力電圧Ａinに対応
した、Ａ／Ｄ変換器４とＡ／Ｄ変換器５からそれぞれ出
力された８ビットの出力を、加算器（ＡＤＤ）６によっ
て加算するようにしたものである。
Ａ／Ｄ変換器４，５に入力する基準電圧を１／２ビット
分だけずらした電圧とし、アナログ入力電圧Ａinに対応
した、Ａ／Ｄ変換器４とＡ／Ｄ変換器５からそれぞれ出
力された８ビットの出力を、加算器（ＡＤＤ）６によっ
て加算するようにしたものである。
【００１１】一方のＡ／Ｄ変換器４のＴＯＰ、ＢＯＴＴ
ＯＭの基準電圧は抵抗Ｒ３，Ｒ４，Ｒ５による分圧回路
により得ており、例えばＶref ＝５．０ＶならばＴＯＰ
＝３．５Ｖ、ＢＯＴＴＯＭ＝１．５Ｖに設定される。ま
た、他方のＡ／Ｄ変換器５のＴＯＰ、ＢＯＴＴＯＭの基
準電圧は抵抗Ｒ６，Ｒ７，Ｒ８による分圧回路により得
ており、例えばＶref ＝５．０ＶならばＴＯＰ＝３．４
９Ｖ、ＢＯＴＴＯＭ＝１．４９Ｖに設定される。図７に
各Ａ／Ｄ変換器４，５が受け持つ範囲を示す。
ＯＭの基準電圧は抵抗Ｒ３，Ｒ４，Ｒ５による分圧回路
により得ており、例えばＶref ＝５．０ＶならばＴＯＰ
＝３．５Ｖ、ＢＯＴＴＯＭ＝１．５Ｖに設定される。ま
た、他方のＡ／Ｄ変換器５のＴＯＰ、ＢＯＴＴＯＭの基
準電圧は抵抗Ｒ６，Ｒ７，Ｒ８による分圧回路により得
ており、例えばＶref ＝５．０ＶならばＴＯＰ＝３．４
９Ｖ、ＢＯＴＴＯＭ＝１．４９Ｖに設定される。図７に
各Ａ／Ｄ変換器４，５が受け持つ範囲を示す。
【００１２】この構成によれば、８ビットＡ／Ｄ変換器
４，５の分解能１／２５６がさらに１／２となった１／
５１２の分解能を有する９ビットのＡ／Ｄ変換回路を構
成することができる。
４，５の分解能１／２５６がさらに１／２となった１／
５１２の分解能を有する９ビットのＡ／Ｄ変換回路を構
成することができる。
【００１３】しかしながら、上記のように並列する複数
個のＡ／Ｄ変換器に印加する各基準電圧を分解能の複数
個分の１ずつずらし、複数個のＡ／Ｄ変換器出力を加算
するＡ／Ｄ変換回路では、分解能は向上するものの、高
精度な基準電圧とＡ／Ｄ変換器が多く必要である。
個のＡ／Ｄ変換器に印加する各基準電圧を分解能の複数
個分の１ずつずらし、複数個のＡ／Ｄ変換器出力を加算
するＡ／Ｄ変換回路では、分解能は向上するものの、高
精度な基準電圧とＡ／Ｄ変換器が多く必要である。
【００１４】例えば、アナログ入力電圧が５Ｖの場合、
８ビットＡ／Ｄ変換器の１ビットは約２０ｍＶとなる。
したがって、９ビットの分解能を持たせるためには、１
０ｍＶの差を持った基準電圧を２つのＡ／Ｄ変換器に入
力する必要がある。また、また、１０ビットの分解能を
持たせるには５ｍＶの差を持った基準電圧を４つのＡ／
Ｄ変換器に入力する必要がある。
８ビットＡ／Ｄ変換器の１ビットは約２０ｍＶとなる。
したがって、９ビットの分解能を持たせるためには、１
０ｍＶの差を持った基準電圧を２つのＡ／Ｄ変換器に入
力する必要がある。また、また、１０ビットの分解能を
持たせるには５ｍＶの差を持った基準電圧を４つのＡ／
Ｄ変換器に入力する必要がある。
【００１５】このことから、本Ａ／Ｄ変換回路を用いて
高分解能のＡ／Ｄ変換を行うためには、高精度な基準電
圧とＡ／Ｄ変換器が多く必要であることから、実現する
ためには非常に大きな規模の回路構成が必要であるとい
う問題があった。
高分解能のＡ／Ｄ変換を行うためには、高精度な基準電
圧とＡ／Ｄ変換器が多く必要であることから、実現する
ためには非常に大きな規模の回路構成が必要であるとい
う問題があった。
【００１６】これに加えて、図８（ａ）に示すように、
Ａ／Ｄ変換を行う場合に必ず発生するＡ／Ｄ変換不確定
領域がある。このため、このＡ／Ｄ変換回路では、図８
（ｂ）に示すように、加算時にＡ／Ｄ変換時の不確定領
域が複数個重なってしまうため、Ａ／Ｄ変換時の高安定
性という点からも問題があった。
Ａ／Ｄ変換を行う場合に必ず発生するＡ／Ｄ変換不確定
領域がある。このため、このＡ／Ｄ変換回路では、図８
（ｂ）に示すように、加算時にＡ／Ｄ変換時の不確定領
域が複数個重なってしまうため、Ａ／Ｄ変換時の高安定
性という点からも問題があった。
【００１７】
【発明が解決しようとする課題】以上述べたように、従
来のＡ／Ｄ変換回路では、複数個のＡ／Ｄ変換器を用い
て高分解能を実現しようとしても、精度、安定度が共に
低いばかりか、煩雑な調整作業が必要であり、回路規模
も大きくなってしまっていた。また、高精度な基準電圧
とＡ／Ｄ変換器が多く必要であった。
来のＡ／Ｄ変換回路では、複数個のＡ／Ｄ変換器を用い
て高分解能を実現しようとしても、精度、安定度が共に
低いばかりか、煩雑な調整作業が必要であり、回路規模
も大きくなってしまっていた。また、高精度な基準電圧
とＡ／Ｄ変換器が多く必要であった。
【００１８】この発明は上記の課題を解決するためにな
されたもので、比較的簡単なＡ／Ｄ変換器と基準電圧源
を用いて、高精度、高安定度な高分解能特性が得られ、
しかも煩雑な調整作業が不要で、回路規模も小さいＡ／
Ｄ変換回路を提供することを目的とする。
されたもので、比較的簡単なＡ／Ｄ変換器と基準電圧源
を用いて、高精度、高安定度な高分解能特性が得られ、
しかも煩雑な調整作業が不要で、回路規模も小さいＡ／
Ｄ変換回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係るＡ／Ｄ変換回路は、それぞれ所定のビ
ット数で上限基準電圧及び下限基準電圧の範囲のアナロ
グ入力信号をデジタル値に変換する複数個のアナログ／
デジタル変換器と、アナログ入力信号のレベルを検出す
るレベル検出部と、このレベル検出部の検出レベルに応
じて複数個のアナログ／デジタル変換器の各上限、下限
基準電圧を可変出力する基準電源部とを具備し、複数個
のアナログ／デジタル変換器のビット出力を合わせてア
ナログ入力電圧のデジタル変換出力を得るようにしたこ
とを特徴とする。
にこの発明に係るＡ／Ｄ変換回路は、それぞれ所定のビ
ット数で上限基準電圧及び下限基準電圧の範囲のアナロ
グ入力信号をデジタル値に変換する複数個のアナログ／
デジタル変換器と、アナログ入力信号のレベルを検出す
るレベル検出部と、このレベル検出部の検出レベルに応
じて複数個のアナログ／デジタル変換器の各上限、下限
基準電圧を可変出力する基準電源部とを具備し、複数個
のアナログ／デジタル変換器のビット出力を合わせてア
ナログ入力電圧のデジタル変換出力を得るようにしたこ
とを特徴とする。
【００２０】さらに、上記基準電源部は、所定の基準電
圧を均等に複数段階に分圧する分圧回路と、それぞれ互
いに１段階ずれた分圧基準電圧を入力して選択的に切換
出力する複数個の選択手段とを備え、複数個のアナログ
／デジタル変換器への上限基準電圧、下限基準電圧を生
成するようにしたことを特徴とする。
圧を均等に複数段階に分圧する分圧回路と、それぞれ互
いに１段階ずれた分圧基準電圧を入力して選択的に切換
出力する複数個の選択手段とを備え、複数個のアナログ
／デジタル変換器への上限基準電圧、下限基準電圧を生
成するようにしたことを特徴とする。
【００２１】
【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。
詳細に説明する。
【００２２】図１はこの発明に係るＡ／Ｄ変換回路の構
成を示す図であり、図２は図１の基準電源部１０２の具
体的な構成を示す図である。
成を示す図であり、図２は図１の基準電源部１０２の具
体的な構成を示す図である。
【００２３】まずレベル検出部１０１は、アナログ入力
信号Ａinが入力端子ＩＮに入力されると、このアナログ
入力信号Ａinが図３に示す基準電圧Ｖ１〜Ｖ４のどの範
囲であるかを検出し、検出結果を２ビットのパラレル信
号で基準電源部１０２に出力する。
信号Ａinが入力端子ＩＮに入力されると、このアナログ
入力信号Ａinが図３に示す基準電圧Ｖ１〜Ｖ４のどの範
囲であるかを検出し、検出結果を２ビットのパラレル信
号で基準電源部１０２に出力する。
【００２４】この基準電源部１０２はアナログ入力信号
Ａinの信号レベルが基準電圧Ｖ１〜Ｖ４のどこにあるか
によって、Ａ／Ｄ変換器１０３，１０４に対する基準電
圧Ｖref(TOP)、Ｖref(BOTTOM) の選択切換を第１、第２
のマルチプレクサ（ＭＵＸ）１０５，１０６により行
う。
Ａinの信号レベルが基準電圧Ｖ１〜Ｖ４のどこにあるか
によって、Ａ／Ｄ変換器１０３，１０４に対する基準電
圧Ｖref(TOP)、Ｖref(BOTTOM) の選択切換を第１、第２
のマルチプレクサ（ＭＵＸ）１０５，１０６により行
う。
【００２５】上記基準電源部１０２は、具体的には、互
いに等しい抵抗値を有する抵抗Ｒ１１〜Ｒ１４を直列に
接続し、Ｖref 〜ＧＮＤ間に介在させた分圧回路により
５つの基準値ＧＮＤ、（１／４）Ｖref 、（１／２）Ｖ
ref 、（３／４）Ｖref 、Ｖref を生成する。そして、
ＧＮＤ、（１／４）Ｖref 、（１／２）Ｖref 、（３／
４）Ｖref を第２のＭＵＸ１０６に、（１／４）Ｖref
、（１／２）Ｖref 、（３／４）Ｖref 、Ｖref を第
１のＭＵＸ１０５に入力し、各ＭＵＸ１０５，１０６で
それぞれの基準値をＶ１〜Ｖ４の検出値に応じて選択的
に出力する。
いに等しい抵抗値を有する抵抗Ｒ１１〜Ｒ１４を直列に
接続し、Ｖref 〜ＧＮＤ間に介在させた分圧回路により
５つの基準値ＧＮＤ、（１／４）Ｖref 、（１／２）Ｖ
ref 、（３／４）Ｖref 、Ｖref を生成する。そして、
ＧＮＤ、（１／４）Ｖref 、（１／２）Ｖref 、（３／
４）Ｖref を第２のＭＵＸ１０６に、（１／４）Ｖref
、（１／２）Ｖref 、（３／４）Ｖref 、Ｖref を第
１のＭＵＸ１０５に入力し、各ＭＵＸ１０５，１０６で
それぞれの基準値をＶ１〜Ｖ４の検出値に応じて選択的
に出力する。
【００２６】上記Ｖref とＧＮＤは、それぞれ、Ａ／Ｄ
変換器１０３のＶref(TOP)、Ｖref(BOTTOM) に供給さ
れ、ＭＵＸ１０５，１０６の出力は、それぞれ、Ａ／Ｄ
変換器１０４のＶref(TOP)、Ｖref(BOTTOM) に供給され
る。
変換器１０３のＶref(TOP)、Ｖref(BOTTOM) に供給さ
れ、ＭＵＸ１０５，１０６の出力は、それぞれ、Ａ／Ｄ
変換器１０４のＶref(TOP)、Ｖref(BOTTOM) に供給され
る。
【００２７】尚、上記Ａ／Ｄ変換器１０３は２ビット出
力、Ａ／Ｄ変換器１０４は８ビット出力とする。また、
アナログ信号レベルＶ１〜Ｖ４に対して基準電源部１０
２が選択する基準電圧は以下のように設定されているも
のとする。
力、Ａ／Ｄ変換器１０４は８ビット出力とする。また、
アナログ信号レベルＶ１〜Ｖ４に対して基準電源部１０
２が選択する基準電圧は以下のように設定されているも
のとする。
【００２８】すなわち、アナログ信号レベルがＶ１のと
きＶref(TOP)＝（１／４）Ｖref 、Ｖref(BOTTOM) ＝Ｇ
ＮＤ（０Ｖ）、Ｖ２のときＶref(TOP)＝（１／２）Ｖre
f 、Ｖref(BOTTOM) ＝（１／４）Ｖref 、Ｖ３のときＶ
ref(TOP)＝（３／４）Ｖref、Ｖref(BOTTOM) ＝（１／
２）Ｖref 、Ｖ４のときＶref(TOP)＝Ｖref 、Ｖref(BO
TTOM) ＝（３／４）Ｖref とする。
きＶref(TOP)＝（１／４）Ｖref 、Ｖref(BOTTOM) ＝Ｇ
ＮＤ（０Ｖ）、Ｖ２のときＶref(TOP)＝（１／２）Ｖre
f 、Ｖref(BOTTOM) ＝（１／４）Ｖref 、Ｖ３のときＶ
ref(TOP)＝（３／４）Ｖref、Ｖref(BOTTOM) ＝（１／
２）Ｖref 、Ｖ４のときＶref(TOP)＝Ｖref 、Ｖref(BO
TTOM) ＝（３／４）Ｖref とする。
【００２９】上記構成において、その動作を説明する
と、まず初期状態でＡ／Ｄ変換器１０４に対する基準電
圧を設定した後、Ａ／Ｄ変換器１０３及びＡ／Ｄ変換器
１０４においてＡ／Ｄ変換を行う。この結果、Ａ／Ｄ変
換器１０３の出力２ビットとＡ／Ｄ変換器１０４の出力
８ビットを合わせた１０ビットがアナログ信号に対する
１０ビット変換値となる。
と、まず初期状態でＡ／Ｄ変換器１０４に対する基準電
圧を設定した後、Ａ／Ｄ変換器１０３及びＡ／Ｄ変換器
１０４においてＡ／Ｄ変換を行う。この結果、Ａ／Ｄ変
換器１０３の出力２ビットとＡ／Ｄ変換器１０４の出力
８ビットを合わせた１０ビットがアナログ信号に対する
１０ビット変換値となる。
【００３０】したがって、上記構成によれば、並列接続
するＡ／Ｄ変換器に入力する基準電圧を入力するアナロ
グ信号レベルによって切換えることで、煩雑な調整作業
を不要とし、かつ高安定な高分解能Ａ／Ｄ変換回路を実
現することができる。また、上記の実施例以上の分解能
を持たせる場合にも、レベル検出部と基準電源部のレベ
ル検出段階を増加することで対応が可能であることか
ら、小さな回路規模によって高分解能なＡ／Ｄ変換回路
が実現できる。
するＡ／Ｄ変換器に入力する基準電圧を入力するアナロ
グ信号レベルによって切換えることで、煩雑な調整作業
を不要とし、かつ高安定な高分解能Ａ／Ｄ変換回路を実
現することができる。また、上記の実施例以上の分解能
を持たせる場合にも、レベル検出部と基準電源部のレベ
ル検出段階を増加することで対応が可能であることか
ら、小さな回路規模によって高分解能なＡ／Ｄ変換回路
が実現できる。
【００３１】尚、上記実施例ではＡ／Ｄ変換分解能が１
０ビットのものの説明をしたが、これは一例を示したも
のであり、レベル検出部の検出を現在の４段階から増加
させることで、１６ビットまでの任意のＡ／Ｄ変換分解
能を持たせることができる。
０ビットのものの説明をしたが、これは一例を示したも
のであり、レベル検出部の検出を現在の４段階から増加
させることで、１６ビットまでの任意のＡ／Ｄ変換分解
能を持たせることができる。
【００３２】その他、この発明の要旨を逸脱しない範囲
で種々変形しても同様に実施可能であることはいうまで
もない。
で種々変形しても同様に実施可能であることはいうまで
もない。
【００３３】
【発明の効果】以上述べたようにこの発明によれば、比
較的簡単なＡ／Ｄ変換器と基準電源部を用いて、高精
度、高安定度な高分解能特性が得られ、しかも煩雑な調
整作業が不要で、回路規模も小さいＡ／Ｄ変換回路を提
供することができる。
較的簡単なＡ／Ｄ変換器と基準電源部を用いて、高精
度、高安定度な高分解能特性が得られ、しかも煩雑な調
整作業が不要で、回路規模も小さいＡ／Ｄ変換回路を提
供することができる。
【図１】この発明の一実施例によるＡ／Ｄ変換回路の構
成を示すブロック回路図である。
成を示すブロック回路図である。
【図２】同実施例のレベル検出部の構成を示す回路図で
ある。
ある。
【図３】同実施例のアナログ信号に対するレベル検出部
の検出結果を示す図である。
の検出結果を示す図である。
【図４】従来の高分解能Ａ／Ｄ変換回路の構成を示すブ
ロック回路図である。
ロック回路図である。
【図５】図４の回路動作を説明するための図である。
【図６】従来のＡ／Ｄ変換回路の構成を示すブロック回
路図である。
路図である。
【図７】図６の回路動作を説明するための図である。
【図８】図６の回路動作を続きを説明するための図であ
る。
る。
１０１ レベル検出部 １０２ 基準電源部 １０３ Ａ／Ｄ変換器 １０４ Ａ／Ｄ変換器 １０５ マルチプレクサ（ＭＵＸ） １０６ マルチプレクサ（ＭＵＸ）
Claims (2)
- 【請求項１】 それぞれ所定のビット数で上限基準電圧
及び下限基準電圧の範囲のアナログ入力信号をデジタル
値に変換する複数個のアナログ／デジタル変換器と、 前記アナログ入力信号のレベルを検出するレベル検出部
と、 このレベル検出部の検出レベルに応じて前記複数個のア
ナログ／デジタル変換器の各上限、下限基準電圧を可変
出力する基準電源部とを具備し、 前記複数個のアナログ／デジタル変換器のビット出力を
合わせてアナログ入力電圧のデジタル変換出力を得るよ
うにしたことを特徴とするアナログ／デジタル変換回
路。 - 【請求項２】 前記基準電源部は、所定の基準電圧を均
等に複数段階に分圧する分圧回路と、それぞれ互いに１
段階ずれた分圧基準電圧を入力して選択的に切換出力す
る複数個の選択手段とを備え、前記複数個のアナログ／
デジタル変換器への上限基準電圧、下限基準電圧を生成
するようにしたことを特徴とするアナログ／デジタル変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15096993A JPH0715331A (ja) | 1993-06-23 | 1993-06-23 | アナログ／デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15096993A JPH0715331A (ja) | 1993-06-23 | 1993-06-23 | アナログ／デジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715331A true JPH0715331A (ja) | 1995-01-17 |
Family
ID=15508402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15096993A Withdrawn JPH0715331A (ja) | 1993-06-23 | 1993-06-23 | アナログ／デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715331A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08247465A (ja) * | 1995-03-08 | 1996-09-27 | Harman Co Ltd | 加熱調理器 |
| KR100517543B1 (ko) * | 1998-03-09 | 2005-12-02 | 삼성전자주식회사 | 기준전압 제어기능을 갖는 아날로그/디지털 및 디지털/아날로그컨버터 |
| JP2020195079A (ja) * | 2019-05-29 | 2020-12-03 | 国立大学法人大阪大学 | フラッシュ型ａｄ変換器、無線受信機及び無線通信システム |
-
1993
- 1993-06-23 JP JP15096993A patent/JPH0715331A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08247465A (ja) * | 1995-03-08 | 1996-09-27 | Harman Co Ltd | 加熱調理器 |
| KR100517543B1 (ko) * | 1998-03-09 | 2005-12-02 | 삼성전자주식회사 | 기준전압 제어기능을 갖는 아날로그/디지털 및 디지털/아날로그컨버터 |
| JP2020195079A (ja) * | 2019-05-29 | 2020-12-03 | 国立大学法人大阪大学 | フラッシュ型ａｄ変換器、無線受信機及び無線通信システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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