JPH05235772A - 抵抗分圧方式デジタル・アナログ変換回路 - Google Patents
抵抗分圧方式デジタル・アナログ変換回路Info
- Publication number
- JPH05235772A JPH05235772A JP4033397A JP3339792A JPH05235772A JP H05235772 A JPH05235772 A JP H05235772A JP 4033397 A JP4033397 A JP 4033397A JP 3339792 A JP3339792 A JP 3339792A JP H05235772 A JPH05235772 A JP H05235772A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- conversion circuit
- circuit
- mode switching
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 本発明は、モード切り換え信号によって１つ
のＤ／Ａ変換回路で異なる入出力特性を得ることが可能
なＤ／Ａ変換回路を提供することを目的とする。 【構成】 スイッチ選択回路ＳＥＣ１には、デジタル入
力信号Ｄ０乃至Ｄ２と、Ｄ／Ａ変換回路の入出力特性を
切り換える為のモード切り換え信号ＭCHG が供給され
る。モード切り換え信号ＭCHG がスイッチ選択回路ＳＥ
Ｃ１の出力によって偶数番目のスイッチＳ０〜Ｓ１４が
選択的にオンされ、分圧電圧Ｖ０乃至Ｖ１４のうちの対
応する電圧がアナログ出力端子Ａｏｕｔから出力され
る。また、モード切り換え信号ＭCHG が「０」の場合に
は、奇数番目のスイッチＳ１〜Ｓ１５が選択的にオンさ
れ、分圧電圧Ｖ１乃至Ｖ１５のうちの対応する電圧がア
ナログ出力端子Ａｏｕｔから出力される。上記構成によ
り、１つのＤ／Ａ変換回路で異なる入出力特性を得るこ
とが出来る。
のＤ／Ａ変換回路で異なる入出力特性を得ることが可能
なＤ／Ａ変換回路を提供することを目的とする。 【構成】 スイッチ選択回路ＳＥＣ１には、デジタル入
力信号Ｄ０乃至Ｄ２と、Ｄ／Ａ変換回路の入出力特性を
切り換える為のモード切り換え信号ＭCHG が供給され
る。モード切り換え信号ＭCHG がスイッチ選択回路ＳＥ
Ｃ１の出力によって偶数番目のスイッチＳ０〜Ｓ１４が
選択的にオンされ、分圧電圧Ｖ０乃至Ｖ１４のうちの対
応する電圧がアナログ出力端子Ａｏｕｔから出力され
る。また、モード切り換え信号ＭCHG が「０」の場合に
は、奇数番目のスイッチＳ１〜Ｓ１５が選択的にオンさ
れ、分圧電圧Ｖ１乃至Ｖ１５のうちの対応する電圧がア
ナログ出力端子Ａｏｕｔから出力される。上記構成によ
り、１つのＤ／Ａ変換回路で異なる入出力特性を得るこ
とが出来る。
Description
【０００１】
【産業上の利用分野】本発明はデジタル・アナログ変換
回路に関するもので、特に抵抗分圧方式デジタル・アナ
ログ変換回路に使用されるものである。
回路に関するもので、特に抵抗分圧方式デジタル・アナ
ログ変換回路に使用されるものである。
【０００２】
【従来の技術】図７は、従来の一般的な抵抗分圧方式デ
ジタル・アナログ（以下Ｄ／Ａと略す）変換回路を示す
図である。
ジタル・アナログ（以下Ｄ／Ａと略す）変換回路を示す
図である。
【０００３】図７に示すＤ／Ａ変換回路は、低電位基準
電圧ＶＬ及び８個の抵抗による分圧電圧Ｖ１乃至Ｖ７を
スイッチＳ０乃至Ｓ７を介してアナログ出力端子Ａｏｕ
ｔに供給している。Ｄ／Ａ変換回路は、さらにスイッチ
選択回路ＳＥＣを有し、このスイッチ選択回路ＳＥＣ
は、デジタル入力信号Ｄ０乃至Ｄ２に応答してスイッチ
Ｓ０乃至Ｓ７を選択し、スイッチＳ０乃至Ｓ７を選択的
にオンさせる。
電圧ＶＬ及び８個の抵抗による分圧電圧Ｖ１乃至Ｖ７を
スイッチＳ０乃至Ｓ７を介してアナログ出力端子Ａｏｕ
ｔに供給している。Ｄ／Ａ変換回路は、さらにスイッチ
選択回路ＳＥＣを有し、このスイッチ選択回路ＳＥＣ
は、デジタル入力信号Ｄ０乃至Ｄ２に応答してスイッチ
Ｓ０乃至Ｓ７を選択し、スイッチＳ０乃至Ｓ７を選択的
にオンさせる。
【０００４】図８は、図７のＤ／Ａ変換回路の入出力特
性を示す図である。図８のグラフの縦軸はアナログ出力
電圧を示しており、横軸はスイッチ選択回路ＳＥＣに供
給される３ビットのデジタル入力信号の状態を示してい
る。
性を示す図である。図８のグラフの縦軸はアナログ出力
電圧を示しており、横軸はスイッチ選択回路ＳＥＣに供
給される３ビットのデジタル入力信号の状態を示してい
る。
【０００５】図７の回路では、デジタル入力値が“０”
（Ｄ０＝Ｄ１＝Ｄ２＝「０」）の場合には、スイッチＳ
０が選択され、図８のグラフに示されるように出力端子
Ａｏｕｔから低電位基準電圧ＶＬが出力され、デジタル
入力値が１増すごとにアナログ出力端子Ａｏｕｔからの
アナログ出力電圧は（ＶＲ−ＶＬ）／８ずつ大きくな
る。デジタル入力値が最大値の“７”（Ｄ０＝Ｄ１＝Ｄ
２＝「１」）の場合には、スイッチＳ７が選択され、ア
ナログ出力端子Ａｏｕｔから（ＶＲ−ＶＬ）×（７／
８）のアナログ出力電圧が出力される。
（Ｄ０＝Ｄ１＝Ｄ２＝「０」）の場合には、スイッチＳ
０が選択され、図８のグラフに示されるように出力端子
Ａｏｕｔから低電位基準電圧ＶＬが出力され、デジタル
入力値が１増すごとにアナログ出力端子Ａｏｕｔからの
アナログ出力電圧は（ＶＲ−ＶＬ）／８ずつ大きくな
る。デジタル入力値が最大値の“７”（Ｄ０＝Ｄ１＝Ｄ
２＝「１」）の場合には、スイッチＳ７が選択され、ア
ナログ出力端子Ａｏｕｔから（ＶＲ−ＶＬ）×（７／
８）のアナログ出力電圧が出力される。
【０００６】次に、図９を参照して、従来の四捨五入型
Ｄ／Ａ変換回路を説明する。図９のＤ／Ａ変換回路は、
図７のＤ／Ａ変換回路に比して抵抗分圧回路の構成が異
なっている。
Ｄ／Ａ変換回路を説明する。図９のＤ／Ａ変換回路は、
図７のＤ／Ａ変換回路に比して抵抗分圧回路の構成が異
なっている。
【０００７】図９の抵抗分圧回路は、抵抗値がＲ／２の
抵抗を２つと、抵抗値Ｒ／２の抵抗間に直列に接続され
た抵抗値Ｒの抵抗を７つ有する。抵抗値がＲ／２の２つ
の抵抗は、アナログ入力電圧をＡ／Ｄ変換した場合の量
子化誤差を±１／２ＬＳＢとするものである。
抵抗を２つと、抵抗値Ｒ／２の抵抗間に直列に接続され
た抵抗値Ｒの抵抗を７つ有する。抵抗値がＲ／２の２つ
の抵抗は、アナログ入力電圧をＡ／Ｄ変換した場合の量
子化誤差を±１／２ＬＳＢとするものである。
【０００８】分圧電圧Ｖ０乃至Ｖ７はスイッチＳ０乃至
Ｓ７を介してアナログ出力端子Ａｏｕｔに供給されてい
る。スイッチ選択回路ＳＥＣは、３ビットのデジタル入
力信号Ｄ０乃至Ｄ２に応じてスイッチＳ０乃至Ｓ７を選
択的にオンさせる。
Ｓ７を介してアナログ出力端子Ａｏｕｔに供給されてい
る。スイッチ選択回路ＳＥＣは、３ビットのデジタル入
力信号Ｄ０乃至Ｄ２に応じてスイッチＳ０乃至Ｓ７を選
択的にオンさせる。
【０００９】図９のＤ／Ａ変換回路の場合、デジタル入
力信号に対応して得られるアナログ出力電圧は、図１０
に示すようになり、図７のＤ／Ａ変換回路の場合に比し
て各々（ＶＲ−ＶＬ）／１６ずつ高い値となる。例え
ば、図８ではＤ０＝「１」、Ｄ１＝「０」、Ｄ２＝
「０」の場合、（ＶＲ−ＶＬ）２／１６のアナログ出力
電圧が得られる。一方、図１０では同じ場合、（ＶＲ−
ＶＬ）３／１６のアナログ出力電圧が得られる。
力信号に対応して得られるアナログ出力電圧は、図１０
に示すようになり、図７のＤ／Ａ変換回路の場合に比し
て各々（ＶＲ−ＶＬ）／１６ずつ高い値となる。例え
ば、図８ではＤ０＝「１」、Ｄ１＝「０」、Ｄ２＝
「０」の場合、（ＶＲ−ＶＬ）２／１６のアナログ出力
電圧が得られる。一方、図１０では同じ場合、（ＶＲ−
ＶＬ）３／１６のアナログ出力電圧が得られる。
【００１０】
【発明が解決しようとする課題】図７のＤ／Ａ変換回路
と、図９のＤ／Ａ変換回路を同一集積回路上で使用する
場合、入出力特性が異なる為に各々独立に専用のＤ／Ａ
変換回路を設ける必要があった。この為、特にスイッチ
選択回路に供給されるデジタル入力信号のビット数が多
くなると、その回路規模は著しく増大し、チップ面積が
増加し、コストの上昇を招くという問題があった。本発
明は上記実情に鑑みなされたもので、１つの回路で異な
る入出力特性を得ることが可能なＤ／Ａ変換回路を提供
することを目的とする。
と、図９のＤ／Ａ変換回路を同一集積回路上で使用する
場合、入出力特性が異なる為に各々独立に専用のＤ／Ａ
変換回路を設ける必要があった。この為、特にスイッチ
選択回路に供給されるデジタル入力信号のビット数が多
くなると、その回路規模は著しく増大し、チップ面積が
増加し、コストの上昇を招くという問題があった。本発
明は上記実情に鑑みなされたもので、１つの回路で異な
る入出力特性を得ることが可能なＤ／Ａ変換回路を提供
することを目的とする。
【００１１】また、本発明は、モード切り換え信号を切
り換えることによって、１つの回路で異なる入出力特性
を得ることが可能なＤ／Ａ変換回路を提供することを目
的とする。
り換えることによって、１つの回路で異なる入出力特性
を得ることが可能なＤ／Ａ変換回路を提供することを目
的とする。
【００１２】
【課題を解決するための手段】抵抗分圧方式デジタル・
アナログ変換回路は、抵抗分圧回路によって分圧された
分圧電圧をアナログ出力端子に出力する為に抵抗分圧回
路とアナログ出力端子間に接続されたスイッチをデジタ
ル・アナログ変換回路の分解能に応じたＮビットのデジ
タル入力信号と入出力特性を切り換える為のモード切り
換え信号で論理を組んで得られたスイッチ選択信号によ
って制御することを特徴とする。
アナログ変換回路は、抵抗分圧回路によって分圧された
分圧電圧をアナログ出力端子に出力する為に抵抗分圧回
路とアナログ出力端子間に接続されたスイッチをデジタ
ル・アナログ変換回路の分解能に応じたＮビットのデジ
タル入力信号と入出力特性を切り換える為のモード切り
換え信号で論理を組んで得られたスイッチ選択信号によ
って制御することを特徴とする。
【００１３】
【作用】スイッチ選択回路は、デジタル入力信号を受け
て、スイッチ選択信号を生成し、このスイッチ選択信号
をスイッチに供給し、これにより、スイッチを選択的に
オンする。スイッチがオンすることにより、電源及び抵
抗分圧回路によって決定される所定電圧をスイッチを介
してアナログ出力端から出力する。
て、スイッチ選択信号を生成し、このスイッチ選択信号
をスイッチに供給し、これにより、スイッチを選択的に
オンする。スイッチがオンすることにより、電源及び抵
抗分圧回路によって決定される所定電圧をスイッチを介
してアナログ出力端から出力する。
【００１４】本願の抵抗分圧方式Ｄ／Ａ変換回路は、モ
ード切り換え信号によって、入出力特性を変えることが
出来るので、モード切り換え信号によって１つのＤ／Ａ
変換回路で異なる入出力特性を得ることが出来る。
ード切り換え信号によって、入出力特性を変えることが
出来るので、モード切り換え信号によって１つのＤ／Ａ
変換回路で異なる入出力特性を得ることが出来る。
【００１５】
【実施例】以下、図面を参照して本発明の第１実施例に
係る抵抗分圧方式Ｄ／Ａ変換回路について説明する。図
１は、第１実施例に係る抵抗分圧方式デジタル・アナロ
グ（以下、Ｄ／Ａと略す）変換回路を示す図である。図
１の抵抗分圧方式Ｄ／Ａ変換回路は、抵抗分圧回路、ス
イッチ群Ｓ０乃至Ｓ１５とスイッチ選択回路ＳＥＣ１か
ら構成されている。
係る抵抗分圧方式Ｄ／Ａ変換回路について説明する。図
１は、第１実施例に係る抵抗分圧方式デジタル・アナロ
グ（以下、Ｄ／Ａと略す）変換回路を示す図である。図
１の抵抗分圧方式Ｄ／Ａ変換回路は、抵抗分圧回路、ス
イッチ群Ｓ０乃至Ｓ１５とスイッチ選択回路ＳＥＣ１か
ら構成されている。
【００１６】抵抗分圧回路は、等しい抵抗値を有する抵
抗Ｒを１６個（２3 ×２）直列に接続したものの両端に
低電位規準電圧ＶＬと高電位基準電圧ＶＲをそれぞれ接
続したものである。分圧電圧Ｖ０乃至Ｖ１５は、低電位
基準電圧ＶＬ、ＶＲと１６個の抵抗Ｒによって決定され
る。
抗Ｒを１６個（２3 ×２）直列に接続したものの両端に
低電位規準電圧ＶＬと高電位基準電圧ＶＲをそれぞれ接
続したものである。分圧電圧Ｖ０乃至Ｖ１５は、低電位
基準電圧ＶＬ、ＶＲと１６個の抵抗Ｒによって決定され
る。
【００１７】スイッチ選択回路ＳＥＣ１には、３ビット
のデジタル入力信号Ｄ０乃至Ｄ２及びモード切り換え信
号ＭCHG が供給されている。このモード切り換え信号Ｍ
CHGは、図１に示す抵抗分圧方式Ｄ／Ａ変換回路の入出
力特性を切り換える為の信号である。スイッチ選択回路
ＳＥＣ１は、これらの供給される信号で論理を組みスイ
ッチ選択信号Ｇ０乃至Ｇ１５を生成し、スイッチＳ０乃
至Ｓ１５を選択的にオンする。
のデジタル入力信号Ｄ０乃至Ｄ２及びモード切り換え信
号ＭCHG が供給されている。このモード切り換え信号Ｍ
CHGは、図１に示す抵抗分圧方式Ｄ／Ａ変換回路の入出
力特性を切り換える為の信号である。スイッチ選択回路
ＳＥＣ１は、これらの供給される信号で論理を組みスイ
ッチ選択信号Ｇ０乃至Ｇ１５を生成し、スイッチＳ０乃
至Ｓ１５を選択的にオンする。
【００１８】スイッチＳ１乃至Ｓ１５の一端は各抵抗の
接続点に接続されている。また、スイッチＳ０の一端は
低電位基準電圧ＶＬと抵抗の接続点に接続されている。
また、スイッチＳ０乃至Ｓ１５の各他端はアナログ出力
端子Ａｏｕｔに接続されている。即ち、低電位規準電圧
ＶＬ、ＶＲ及び１６個の抵抗Ｒによって決定される分圧
電圧Ｖ０乃至Ｖ１５は、スイッチＳ０乃至Ｓ１５を介し
てアナログ出力端子Ａｏｕｔに接続されている。
接続点に接続されている。また、スイッチＳ０の一端は
低電位基準電圧ＶＬと抵抗の接続点に接続されている。
また、スイッチＳ０乃至Ｓ１５の各他端はアナログ出力
端子Ａｏｕｔに接続されている。即ち、低電位規準電圧
ＶＬ、ＶＲ及び１６個の抵抗Ｒによって決定される分圧
電圧Ｖ０乃至Ｖ１５は、スイッチＳ０乃至Ｓ１５を介し
てアナログ出力端子Ａｏｕｔに接続されている。
【００１９】図２は、スイッチ選択回路ＳＥＣ１の具体
的な構成を示す図である。スイッチ選択回路ＳＥＣ１
は、デジタル入力信号Ｄ０乃至Ｄ２を反転するインバー
タ２４１乃至２４３と、モード切り換え信号（ＭCHG ）
を反転するインバータ２４０と、デジタル入力信号Ｄ０
乃至Ｄ２とインバータ２４１乃至２４３によって反転さ
れた信号のうち３つが選択的に供給される８個のアンド
ゲート２２０乃至２２７と、このアンドゲート２２０乃
至２２７の出力信号、モード切り換え信号ＭCHGとイン
バータ２４０によって反転された信号のうち２つの信号
が選択的に供給されるアンドゲート２００乃至２１５を
具備する。
的な構成を示す図である。スイッチ選択回路ＳＥＣ１
は、デジタル入力信号Ｄ０乃至Ｄ２を反転するインバー
タ２４１乃至２４３と、モード切り換え信号（ＭCHG ）
を反転するインバータ２４０と、デジタル入力信号Ｄ０
乃至Ｄ２とインバータ２４１乃至２４３によって反転さ
れた信号のうち３つが選択的に供給される８個のアンド
ゲート２２０乃至２２７と、このアンドゲート２２０乃
至２２７の出力信号、モード切り換え信号ＭCHGとイン
バータ２４０によって反転された信号のうち２つの信号
が選択的に供給されるアンドゲート２００乃至２１５を
具備する。
【００２０】図３は、図１及び図２に示すスイッチ選択
回路ＳＥＣ１の動作を示す真理値表である。図３には、
デジタル入力値、デジタル入力信号（Ｄ０乃至Ｄ２とモ
ード切り換え信号ＭCHG ）とスイッチ選択信号（出力＝
１の信号）が示されている。以下、図面を参照して、第
１実施例の抵抗分圧方式Ｄ／Ａ変換回路の動作について
説明する。
回路ＳＥＣ１の動作を示す真理値表である。図３には、
デジタル入力値、デジタル入力信号（Ｄ０乃至Ｄ２とモ
ード切り換え信号ＭCHG ）とスイッチ選択信号（出力＝
１の信号）が示されている。以下、図面を参照して、第
１実施例の抵抗分圧方式Ｄ／Ａ変換回路の動作について
説明する。
【００２１】まず、モード切り換え信号ＭCHG が「１」
の時は、３ビットのデジタル入力信号Ｄ０乃至Ｄ２のデ
ジタル値“０”〜“７”（１０進）に応じて偶数番目の
スイッチ選択信号（Ｇ０、Ｇ２、…Ｇ１２、Ｇ１４）の
１つが「１」となる。このスイッチ選択信号は対応する
偶数番目のスイッチ（Ｓ０、Ｓ２、…Ｓ１２、Ｓ１４）
の制御入力端に供給され、この結果、対応する偶数番目
のスイッチ（Ｓ０、Ｓ２、…Ｓ１２、Ｓ１４）がオンす
る。
の時は、３ビットのデジタル入力信号Ｄ０乃至Ｄ２のデ
ジタル値“０”〜“７”（１０進）に応じて偶数番目の
スイッチ選択信号（Ｇ０、Ｇ２、…Ｇ１２、Ｇ１４）の
１つが「１」となる。このスイッチ選択信号は対応する
偶数番目のスイッチ（Ｓ０、Ｓ２、…Ｓ１２、Ｓ１４）
の制御入力端に供給され、この結果、対応する偶数番目
のスイッチ（Ｓ０、Ｓ２、…Ｓ１２、Ｓ１４）がオンす
る。
【００２２】例えば、デジタル入力値（１０進）が
“０”の場合には、図３に示すようにＤ０＝Ｄ１＝Ｄ２
＝「０」であるデジタル入力信号Ｄ０乃至Ｄ２がスイッ
チ選択回路ＳＥＣ１に供給される。「０」のデジタル入
力信号Ｄ０乃至Ｄ２はインバータ２４１乃至２４３によ
って反転され、「１」の信号になる。
“０”の場合には、図３に示すようにＤ０＝Ｄ１＝Ｄ２
＝「０」であるデジタル入力信号Ｄ０乃至Ｄ２がスイッ
チ選択回路ＳＥＣ１に供給される。「０」のデジタル入
力信号Ｄ０乃至Ｄ２はインバータ２４１乃至２４３によ
って反転され、「１」の信号になる。
【００２３】この結果、アンドゲート２２０の第１乃至
第３の入力端には「１」のデジタル入力信号が供給さ
れ、アンドゲート２２０の出力端からアンドゲート２０
０の第１の入力端に「１」のデジタル入力信号が供給さ
れる。また、アンドゲート２００の第２の入力端にはモ
ード切り換え信号ＭCHG が供給される。アンドゲート２
００は、「１」のスイッチ選択信号Ｇ０をスイッチＳ０
の制御端子に供給する。スイッチ選択信号Ｇ０を受けて
スイッチＳ０はオンし、スイッチＳ０を介してアナログ
出力端子Ａｏｕｔから分圧電圧Ｖ０、即ち電圧ＶＬが出
力される。
第３の入力端には「１」のデジタル入力信号が供給さ
れ、アンドゲート２２０の出力端からアンドゲート２０
０の第１の入力端に「１」のデジタル入力信号が供給さ
れる。また、アンドゲート２００の第２の入力端にはモ
ード切り換え信号ＭCHG が供給される。アンドゲート２
００は、「１」のスイッチ選択信号Ｇ０をスイッチＳ０
の制御端子に供給する。スイッチ選択信号Ｇ０を受けて
スイッチＳ０はオンし、スイッチＳ０を介してアナログ
出力端子Ａｏｕｔから分圧電圧Ｖ０、即ち電圧ＶＬが出
力される。
【００２４】一方、モード切り換え信号ＭCHG が「０」
の時は、３ビットのデジタル入力信号Ｄ０乃至Ｄ２のデ
ジタル値“０”〜“７”に応じて奇数番目のスイッチ選
択信号（Ｇ１、Ｇ３、…Ｇ１３、Ｇ１５）のうちの１つ
が「１」となる。この奇数番目のスイッチ選択信号（Ｇ
１、Ｇ３、…Ｇ１３、Ｇ１５）を受けて、対応する奇数
番目のスイッチ（Ｓ１、Ｓ３、…Ｓ１３、Ｓ１５）がオ
ンする。
の時は、３ビットのデジタル入力信号Ｄ０乃至Ｄ２のデ
ジタル値“０”〜“７”に応じて奇数番目のスイッチ選
択信号（Ｇ１、Ｇ３、…Ｇ１３、Ｇ１５）のうちの１つ
が「１」となる。この奇数番目のスイッチ選択信号（Ｇ
１、Ｇ３、…Ｇ１３、Ｇ１５）を受けて、対応する奇数
番目のスイッチ（Ｓ１、Ｓ３、…Ｓ１３、Ｓ１５）がオ
ンする。
【００２５】例えば、デジタル入力値が“０”の場合に
は、インバータ２２０からアンドゲート２０１の第２の
入力端に「１」のデジタル入力信号が供給される。アン
ドゲート２０１の第１の入力端にはインバータ２４０に
よって反転された「１」のデジタル入力信号が供給され
る。この結果、図３に示すようにアンドゲート２０１は
「１」のスイッチ選択信号Ｇ１をスイッチＳ１に供給
し、スイッチＳ１をオンする。スイッチＳ１がオンする
ことにより、電圧Ｖ１がスイッチＳ１を介してアナログ
出力端子Ａｏｕｔから出力される。
は、インバータ２２０からアンドゲート２０１の第２の
入力端に「１」のデジタル入力信号が供給される。アン
ドゲート２０１の第１の入力端にはインバータ２４０に
よって反転された「１」のデジタル入力信号が供給され
る。この結果、図３に示すようにアンドゲート２０１は
「１」のスイッチ選択信号Ｇ１をスイッチＳ１に供給
し、スイッチＳ１をオンする。スイッチＳ１がオンする
ことにより、電圧Ｖ１がスイッチＳ１を介してアナログ
出力端子Ａｏｕｔから出力される。
【００２６】上記構成により、第１実施例の抵抗分圧方
式Ｄ／Ａ変換回路では、モード切り換え信号ＭCHG が
「１」の場合には、偶数番目のスイッチが選択されるよ
うなスイッチ選択信号（Ｇ０、Ｇ２、…Ｇ１２、Ｇ１
４）がスイッチ選択回路ＳＥＣ１から出力される。ま
た、モード切り換え信号ＭCHG が「０」の場合には、奇
数番目のスイッチが選択されるようなスイッチ選択信号
（Ｇ１、Ｇ３、…Ｇ１３、Ｇ１５）がスイッチ選択回路
ＳＥＣ１から出力される。
式Ｄ／Ａ変換回路では、モード切り換え信号ＭCHG が
「１」の場合には、偶数番目のスイッチが選択されるよ
うなスイッチ選択信号（Ｇ０、Ｇ２、…Ｇ１２、Ｇ１
４）がスイッチ選択回路ＳＥＣ１から出力される。ま
た、モード切り換え信号ＭCHG が「０」の場合には、奇
数番目のスイッチが選択されるようなスイッチ選択信号
（Ｇ１、Ｇ３、…Ｇ１３、Ｇ１５）がスイッチ選択回路
ＳＥＣ１から出力される。
【００２７】この結果、モード切り換え信号ＭCHG が
「０」の時は図９の従来の抵抗分圧方式のＤ／Ａ変換回
路の入出力特性（図１０）と同様な入出力特性が得られ
る。また、モード切り換え信号ＭCHG が「１」の時は図
７の従来の抵抗分圧方式Ｄ／Ａ変換回路の入出力特性
（図８）と同様な入出力特性が得られる。
「０」の時は図９の従来の抵抗分圧方式のＤ／Ａ変換回
路の入出力特性（図１０）と同様な入出力特性が得られ
る。また、モード切り換え信号ＭCHG が「１」の時は図
７の従来の抵抗分圧方式Ｄ／Ａ変換回路の入出力特性
（図８）と同様な入出力特性が得られる。
【００２８】このように、第１実施例の抵抗分圧方式Ｄ
／Ａ変換回路では、モード切り換え信号ＭCHG によって
入出力特性が切り換えられる為、１つの回路で異なった
入出力特性を得ることが出来る。
／Ａ変換回路では、モード切り換え信号ＭCHG によって
入出力特性が切り換えられる為、１つの回路で異なった
入出力特性を得ることが出来る。
【００２９】次に、本発明の第２実施例に係る抵抗分圧
方式Ｄ／Ａ変換回路について図４を参照して説明する。
図４のＤ／Ａ変換回路は図１のＤ／Ａ変換回路と同様に
抵抗分圧回路とスイッチ群とスイッチ選択回路ＳＥＣ２
から構成されている。
方式Ｄ／Ａ変換回路について図４を参照して説明する。
図４のＤ／Ａ変換回路は図１のＤ／Ａ変換回路と同様に
抵抗分圧回路とスイッチ群とスイッチ選択回路ＳＥＣ２
から構成されている。
【００３０】抵抗分圧回路は、それぞれ等しい抵抗値を
有する抵抗Ｒを８個（２3 ）直列に接続したものの両端
に低電位規準電圧ＶＬと高電位基準電圧ＶＲをそれぞれ
接続したものである。
有する抵抗Ｒを８個（２3 ）直列に接続したものの両端
に低電位規準電圧ＶＬと高電位基準電圧ＶＲをそれぞれ
接続したものである。
【００３１】スイッチ選択回路ＳＥＣ２には、３ビット
のデジタル入力信号Ｄ０乃至Ｄ２及びモード切り換え信
号ＭCHG が供給されており、これらのデジタル入力信号
Ｄ０乃至Ｄ２及びモード切り換え信号ＭCHG によって論
理を組み、スイッチ選択信号Ｇ０乃至Ｇ８を生成する。
のデジタル入力信号Ｄ０乃至Ｄ２及びモード切り換え信
号ＭCHG が供給されており、これらのデジタル入力信号
Ｄ０乃至Ｄ２及びモード切り換え信号ＭCHG によって論
理を組み、スイッチ選択信号Ｇ０乃至Ｇ８を生成する。
【００３２】また、各抵抗の接続点は、各スイッチＳ１
乃至Ｓ７の一端に接続されている。また、スイッチＳ０
の一端は低電位基準電圧ＶＬに接続されており、スイッ
チＳ８の一端は高電位基準電圧ＶＲに接続されている。
また、スイッチＳ０乃至Ｓ８の各他端はアナログ出力端
子Ａｏｕｔに接続されている。
乃至Ｓ７の一端に接続されている。また、スイッチＳ０
の一端は低電位基準電圧ＶＬに接続されており、スイッ
チＳ８の一端は高電位基準電圧ＶＲに接続されている。
また、スイッチＳ０乃至Ｓ８の各他端はアナログ出力端
子Ａｏｕｔに接続されている。
【００３３】図５は、スイッチ選択回路ＳＥＣ２の具体
的な構成を示す。スイッチ選択回路ＳＥＣ２は、デジタ
ル入力信号Ｄ０乃至Ｄ２を反転するインバータ５５１乃
至５５３と、デジタル入力信号Ｄ０乃至Ｄ２とインバー
タ５５１乃至５５３の出力信号のうち３つの信号が選択
的に供給される８個のアンドゲート５３０乃至５３７
と、アンドゲート５３０乃至５３７の出力信号のうちの
１つの信号とモード切り換え信号ＭCHG が供給されるア
ンドゲート５１１乃至５１８と、アンドゲート５３１乃
至５３７の出力信号とアンドゲート５１１乃至５１７の
出力信号のうち対応する２つの信号が供給されるオアゲ
ート５０１乃至５０７を具備する。図６は、図４及び図
５に示すスイッチ選択回路ＳＥＣ２の動作を示す真理値
表である。以下、図面を参照して第２実施例の抵抗分圧
方式Ｄ／Ａ変換回路の動作について説明する。
的な構成を示す。スイッチ選択回路ＳＥＣ２は、デジタ
ル入力信号Ｄ０乃至Ｄ２を反転するインバータ５５１乃
至５５３と、デジタル入力信号Ｄ０乃至Ｄ２とインバー
タ５５１乃至５５３の出力信号のうち３つの信号が選択
的に供給される８個のアンドゲート５３０乃至５３７
と、アンドゲート５３０乃至５３７の出力信号のうちの
１つの信号とモード切り換え信号ＭCHG が供給されるア
ンドゲート５１１乃至５１８と、アンドゲート５３１乃
至５３７の出力信号とアンドゲート５１１乃至５１７の
出力信号のうち対応する２つの信号が供給されるオアゲ
ート５０１乃至５０７を具備する。図６は、図４及び図
５に示すスイッチ選択回路ＳＥＣ２の動作を示す真理値
表である。以下、図面を参照して第２実施例の抵抗分圧
方式Ｄ／Ａ変換回路の動作について説明する。
【００３４】まず、モ−ド切り換え信号ＭCHG が「０」
の時は、デジタル入力信号Ｄ０乃至Ｄ２のデジタル入力
値“０”〜“７”に応じてのスイッチ選択信号Ｇ０乃至
Ｇ７のうちの１つが「１」となり、対応するスイッチＳ
０乃至Ｓ７がオンする。
の時は、デジタル入力信号Ｄ０乃至Ｄ２のデジタル入力
値“０”〜“７”に応じてのスイッチ選択信号Ｇ０乃至
Ｇ７のうちの１つが「１」となり、対応するスイッチＳ
０乃至Ｓ７がオンする。
【００３５】例えば、デジタル値が“０”の場合、図５
のインバータ５５１乃至５５３によって反転された
「１」の信号が、アンドゲート５３０に供給される。こ
の結果、アンドゲート５３０は、「１」のスイッチ選択
信号Ｇ０をスイッチＳ０の図示せぬ制御端子に供給す
る。スイッチＳ０はオンし、スイッチＳ０を介してアナ
ログ出力端子Ａｏｕｔから電圧低電位基準電圧ＶＬが出
力される。
のインバータ５５１乃至５５３によって反転された
「１」の信号が、アンドゲート５３０に供給される。こ
の結果、アンドゲート５３０は、「１」のスイッチ選択
信号Ｇ０をスイッチＳ０の図示せぬ制御端子に供給す
る。スイッチＳ０はオンし、スイッチＳ０を介してアナ
ログ出力端子Ａｏｕｔから電圧低電位基準電圧ＶＬが出
力される。
【００３６】一方、モ−ド切り換え信号ＭCHG が「１」
の時は、３ビットのデジタル入力信号Ｄ０乃至Ｄ２のデ
ジタル値“０”〜“７”に応じて図６に示すように対応
する２つのスイッチ選択信号Ｇ０とＧ１、…Ｇ７とＧ８
が「１」となり、対応する２つのスイッチＳ０とＳ１、
…Ｓ７とＳ８…がオンする。例えば、デジタル値が
“０”の場合は、アンドゲート５３０は「１」のスイッ
チ選択信号Ｇ０をスイッチＳ０の図示せぬ制御端子に供
給する。
の時は、３ビットのデジタル入力信号Ｄ０乃至Ｄ２のデ
ジタル値“０”〜“７”に応じて図６に示すように対応
する２つのスイッチ選択信号Ｇ０とＧ１、…Ｇ７とＧ８
が「１」となり、対応する２つのスイッチＳ０とＳ１、
…Ｓ７とＳ８…がオンする。例えば、デジタル値が
“０”の場合は、アンドゲート５３０は「１」のスイッ
チ選択信号Ｇ０をスイッチＳ０の図示せぬ制御端子に供
給する。
【００３７】また、アンドゲート５１１の第１の入力端
には「１」のモード切り換え信号ＭCHG が供給され、第
２の入力端には「１」のアンドゲート５３０の出力信号
が供給され、この結果、アンドゲート５１１はオアゲー
ト５０１に「１」の信号を供給する。よって、オアゲー
ト５０１は「１」のスイッチ選択信号をスイッチＳ１に
供給する。
には「１」のモード切り換え信号ＭCHG が供給され、第
２の入力端には「１」のアンドゲート５３０の出力信号
が供給され、この結果、アンドゲート５１１はオアゲー
ト５０１に「１」の信号を供給する。よって、オアゲー
ト５０１は「１」のスイッチ選択信号をスイッチＳ１に
供給する。
【００３８】この結果、スイッチ選択信号Ｇ０及びＧ１
が共に「１」となり、スイッチＳ０及びＳ１が共にオン
となる為、アナログ出力端子Ａｏｕｔには電圧（ＶＲ−
ＶＬ）／８が出力される。
が共に「１」となり、スイッチＳ０及びＳ１が共にオン
となる為、アナログ出力端子Ａｏｕｔには電圧（ＶＲ−
ＶＬ）／８が出力される。
【００３９】３ビットのデジタル入力信号Ｄ０乃至Ｄ２
のデジタル値が他の“１”〜“７”の場合も同様に隣接
した２つのスイッチがオンし、それぞれのスイッチが接
続された分圧電圧の中間電圧がアナログ出力端子Ａｏｕ
ｔから出力される。
のデジタル値が他の“１”〜“７”の場合も同様に隣接
した２つのスイッチがオンし、それぞれのスイッチが接
続された分圧電圧の中間電圧がアナログ出力端子Ａｏｕ
ｔから出力される。
【００４０】第２実施例の抵抗分圧方式Ｄ／Ａ変換回路
では、モード切り換え信号ＭCHG が「１」の時は、図９
の従来のＤ／Ａ変換回路の入出力特性（図１０）と同様
の特性が得られ、モード切り換え信号ＭCHG が「０」の
時は、図７の従来のＤ／Ａ変換回路の入出力特性（図
８）と同様の特性が得られる。即ち、図４の抗分圧方式
Ｄ／Ａ変換回路は図１に示す回路と同様の入出力特性を
得ることが出来る。
では、モード切り換え信号ＭCHG が「１」の時は、図９
の従来のＤ／Ａ変換回路の入出力特性（図１０）と同様
の特性が得られ、モード切り換え信号ＭCHG が「０」の
時は、図７の従来のＤ／Ａ変換回路の入出力特性（図
８）と同様の特性が得られる。即ち、図４の抗分圧方式
Ｄ／Ａ変換回路は図１に示す回路と同様の入出力特性を
得ることが出来る。
【００４１】以上説明したように、第１及び第２実施例
によれば抵抗分圧回路とアナログ出力端子Ａｏｕｔ間に
接続されたスイッチを、Ｄ／Ａ変換回路の分解能に応じ
たＮビットのデジタル入力信号とモード切り換え信号で
論理を組んで得られたスイッチ選択信号によって制御す
ることで、従来２つのＤ／Ａ変換回路で得ていた２つの
異なる入出力特性を約半分の回路規模のＤ／Ａ変換回路
で実現することが可能であり、チップ面積の大幅な縮小
によりコストが低減出来る。
によれば抵抗分圧回路とアナログ出力端子Ａｏｕｔ間に
接続されたスイッチを、Ｄ／Ａ変換回路の分解能に応じ
たＮビットのデジタル入力信号とモード切り換え信号で
論理を組んで得られたスイッチ選択信号によって制御す
ることで、従来２つのＤ／Ａ変換回路で得ていた２つの
異なる入出力特性を約半分の回路規模のＤ／Ａ変換回路
で実現することが可能であり、チップ面積の大幅な縮小
によりコストが低減出来る。
【００４２】尚、本発明は上記実施例に限定されず、種
々の変更が可能である。例えば、上記実施例ではスイッ
チ選択回路として、図２及び図５に示すスイッチ選択回
路を示したが、第３図及び第６図に示す真理値表を満足
すれば他の構成のスイッチ選択回路でも良い。
々の変更が可能である。例えば、上記実施例ではスイッ
チ選択回路として、図２及び図５に示すスイッチ選択回
路を示したが、第３図及び第６図に示す真理値表を満足
すれば他の構成のスイッチ選択回路でも良い。
【００４３】
【発明の効果】本願はモード切り換え信号によって、１
つの回路でデジタル入力信号に対応する出力アナログ信
号の特性を変えることが出来るので、モード切り換え信
号によって入出力特性を切り換えることが可能なＤ／Ａ
変換回路を提供出来る。
つの回路でデジタル入力信号に対応する出力アナログ信
号の特性を変えることが出来るので、モード切り換え信
号によって入出力特性を切り換えることが可能なＤ／Ａ
変換回路を提供出来る。
【図１】本発明の第１実施例に係る抵抗分圧方式Ｄ／Ａ
変換回路を示す図である。
変換回路を示す図である。
【図２】図１に示すスイッチ選択回路の具体的な構成を
示す図である。
示す図である。
【図３】図１及び図２に示す抵抗分圧方式Ｄ／Ａ変換回
路の動作を示す真理値表である。
路の動作を示す真理値表である。
【図４】本発明の第２実施例に係る抵抗分圧方式Ｄ／Ａ
変換回路を示す図である。
変換回路を示す図である。
【図５】図４に示すスイッチ選択回路の具体的な構成を
示す図である。
示す図である。
【図６】図４及び図５に示す抵抗分圧方式Ｄ／Ａ変換回
路の動作を示す真理値表である。
路の動作を示す真理値表である。
【図７】従来の抵抗分圧方式Ｄ／Ａ変換回路を示す図で
ある。
ある。
【図８】図７に示す抵抗分圧方式Ｄ／Ａ変換回路の入出
力特性を示すグラフである。
力特性を示すグラフである。
【図９】従来の他の抵抗分圧方式Ｄ／Ａ変換回路を示す
図である。
図である。
【図１０】図９に示す抵抗分圧方式Ｄ／Ａ変換回路の入
出力特性を示すグラフである。
出力特性を示すグラフである。
ＳＥＣ１、ＳＥＣ２…スイッチ選択回路、Ｓ０〜Ｓ１５
…スイッチ、ＶＬ…低電位基準電圧、ＶＲ…高電位基準
電圧、Ｄ０〜Ｄ２…デジタル入力信号、ＭCHG…モード
切り換え信号、Ｇ０〜Ｇ１５…スイッチ選択信号、２０
０〜２１５、２２０〜２２７、５１１〜５１８、５３０
〜５３７…アンドゲート、２４０〜２４３、５３０〜５
３３…インバータ、５０１〜５０７…オアゲート。
…スイッチ、ＶＬ…低電位基準電圧、ＶＲ…高電位基準
電圧、Ｄ０〜Ｄ２…デジタル入力信号、ＭCHG…モード
切り換え信号、Ｇ０〜Ｇ１５…スイッチ選択信号、２０
０〜２１５、２２０〜２２７、５１１〜５１８、５３０
〜５３７…アンドゲート、２４０〜２４３、５３０〜５
３３…インバータ、５０１〜５０７…オアゲート。
Claims (2)
- 【請求項１】 抵抗分圧方式のデジタル・アナログ変換
回路において、抵抗分圧回路によって分圧された分圧電
圧をアナログ出力端子に出力する為に抵抗分圧回路とア
ナログ出力端子間に接続されたスイッチをデジタル・ア
ナログ変換回路の分解能に応じたＮビットのデジタル入
力信号と入出力特性を切り換える為のモード切り換え信
号で論理を組んで得られたスイッチ選択信号によって制
御することを特徴とする抵抗分圧方式デジタル・アナロ
グ変換回路。 - 【請求項２】 電源電圧及び複数の抵抗によって決定さ
れる複数の所定電圧を生成する抵抗分圧回路と、 一端に各前記電圧のうち対応する電圧を受ける複数個の
スイッチと、 前記複数のスイッチの他端に接続されたアナログ信号出
力端と、 デジタル入力信号及び、デジタル・アナログ変換回路の
入出力特性を切り換える為のモード切り換え信号を受け
て、前記デジタル入力信号と前記モード切り換え信号に
応答して、スイッチ選択信号を前記スイッチに供給して
前記スイッチをオン・オフさせることにより前記アナロ
グ出力端子に選択されたモードに対応するアナログ電圧
を出力するスイッチ選択回路を具備することを特徴とす
る抵抗分圧方式デジタル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033397A JPH05235772A (ja) | 1992-02-20 | 1992-02-20 | 抵抗分圧方式デジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033397A JPH05235772A (ja) | 1992-02-20 | 1992-02-20 | 抵抗分圧方式デジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235772A true JPH05235772A (ja) | 1993-09-10 |
Family
ID=12385467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4033397A Withdrawn JPH05235772A (ja) | 1992-02-20 | 1992-02-20 | 抵抗分圧方式デジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100579537B1 (ko) * | 1997-06-02 | 2006-09-22 | 세이코 엡슨 가부시키가이샤 | 디지털-아날로그변환기와회로기판과전자기기및액정표시장치 |
-
1992
- 1992-02-20 JP JP4033397A patent/JPH05235772A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100579537B1 (ko) * | 1997-06-02 | 2006-09-22 | 세이코 엡슨 가부시키가이샤 | 디지털-아날로그변환기와회로기판과전자기기및액정표시장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7463177B2 (en) | Digital-to-analog converter with secondary resistor string | |
| US8963757B2 (en) | D/A converter including higher-order resistor string | |
| EP0153778B1 (en) | Multi-step parallel analog-digital converter | |
| US7304596B2 (en) | Folded multi-LSB decided resistor string digital to analog converter | |
| US7295142B2 (en) | Digital-to-analog converter with short integration time constant | |
| US4663610A (en) | Serial digital-to-analog converter | |
| US20050285767A1 (en) | Digital-to-analog converter with switched capacitor network | |
| US4918449A (en) | Multistep flash analog to digital converter with voltage estimator | |
| JP2598138B2 (ja) | Ｄ／ａ変換器 | |
| JP2837726B2 (ja) | ディジタル・アナログ変換器 | |
| JPH07106969A (ja) | アナログ／デジタル変換器 | |
| EP0681372B1 (en) | Digital-to-analog conversion circuit and analog-to-digital conversion device using the circuit | |
| JPH05235772A (ja) | 抵抗分圧方式デジタル・アナログ変換回路 | |
| JP2001156640A (ja) | ディジタル／アナログ変換器 | |
| JPH07106967A (ja) | アナログ・デジタル変換器 | |
| JPH0338925A (ja) | デジタル／アナログ変換器 | |
| US20040125004A1 (en) | D/A converter for converting plurality of digital signals simultaneously | |
| KR100282443B1 (ko) | 디지탈/아날로그 컨버터 | |
| JP2680940B2 (ja) | Ｄ／ａ変換器 | |
| JPH0715331A (ja) | アナログ／デジタル変換回路 | |
| JPH05259916A (ja) | 電流加算型ｄ／ａ変換器 | |
| JPH10215179A (ja) | Ｄ／ａコンバータ | |
| JPH11340830A (ja) | 逐次比較型ａ／ｄコンバータ回路 | |
| US20070257828A1 (en) | Digital-to-analog converter and method thereof | |
| JPS6017258B2 (ja) | アナログ・ディジタル変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |