JP2001156640A - ディジタル／アナログ変換器 - Google Patents
ディジタル／アナログ変換器Info
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- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 抵抗の数を多くすることなく被変換データを
多ビット化することができる抵抗ストリング型のＤ／Ａ
変換器を提供する。 【解決手段】 被変換データの上位４ビットがデコーダ
１へ印加され、下位４ビットが反転回路２を介してデコ
ーダ３へ印加される。デコーダ１は上位４ビットをデコ
ードしデコード結果に基づいてＦＥＴ・Ｆ０〜Ｆ１５の
いずれかをオンとする。これにより直列接続された抵抗
ｒ０〜ｒ１５の接続点の電圧の１つが選択され、演算増
幅器６へ印加される。同様に、被変換データの下位４ビ
ットに対応する電圧が演算増幅器７へ印加される。そし
て、演算増幅器７の出力が抵抗ｒａ、ｒｂによって１／
１６とされ、この電圧が演算増幅器６へ印加された電圧
と加算されて変換後のアナログ電圧が得られる。
多ビット化することができる抵抗ストリング型のＤ／Ａ
変換器を提供する。 【解決手段】 被変換データの上位４ビットがデコーダ
１へ印加され、下位４ビットが反転回路２を介してデコ
ーダ３へ印加される。デコーダ１は上位４ビットをデコ
ードしデコード結果に基づいてＦＥＴ・Ｆ０〜Ｆ１５の
いずれかをオンとする。これにより直列接続された抵抗
ｒ０〜ｒ１５の接続点の電圧の１つが選択され、演算増
幅器６へ印加される。同様に、被変換データの下位４ビ
ットに対応する電圧が演算増幅器７へ印加される。そし
て、演算増幅器７の出力が抵抗ｒａ、ｒｂによって１／
１６とされ、この電圧が演算増幅器６へ印加された電圧
と加算されて変換後のアナログ電圧が得られる。
Description
【０００１】
【発明の属する技術分野】この発明は、抵抗ストリング
型のディジタル／アナログ（以下、Ｄ／Ａという）変換
器に関する。
型のディジタル／アナログ（以下、Ｄ／Ａという）変換
器に関する。
【０００２】
【従来の技術】抵抗ストリング型のＤ／Ａ変換器は、同
一抵抗値の抵抗をシリーズに接続し、各抵抗の接続点の
電圧を被変換データに対応するアナログ電圧として出力
するため、被変換データのビット数が大きくなると、抵
抗の数も極めて多くなる。このため、特に、半導体集積
回路の狭いチップ内に作成する場合に抵抗による占有面
積が大きくなって極めて好ましくなく、ビット数によっ
ては作成不能となる。
一抵抗値の抵抗をシリーズに接続し、各抵抗の接続点の
電圧を被変換データに対応するアナログ電圧として出力
するため、被変換データのビット数が大きくなると、抵
抗の数も極めて多くなる。このため、特に、半導体集積
回路の狭いチップ内に作成する場合に抵抗による占有面
積が大きくなって極めて好ましくなく、ビット数によっ
ては作成不能となる。
【０００３】
【発明が解決しようとする課題】この発明は、このよう
な事情を考慮してなされたもので、その目的は、抵抗の
数を多くすることなく被変換データを多ビット化するこ
とができるＤ／Ａ変換器を提供することにある。
な事情を考慮してなされたもので、その目的は、抵抗の
数を多くすることなく被変換データを多ビット化するこ
とができるＤ／Ａ変換器を提供することにある。
【０００４】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、直列接続された複数の
抵抗と、被変換データを上位から連続するｎビット毎に
分けて得られた第１〜第ｍのデータのそれぞれに基づい
て前記複数の抵抗の接続点の電圧を選択して出力する第
１〜第ｍの選択手段と、前記第２〜第ｍの選択手段の出
力を各々（１／２(m-1)n）に縮小して前記第１の選択手
段の出力に加算または減算する演算手段とを具備するこ
とを特徴とする。
めに、請求項１に記載の発明は、直列接続された複数の
抵抗と、被変換データを上位から連続するｎビット毎に
分けて得られた第１〜第ｍのデータのそれぞれに基づい
て前記複数の抵抗の接続点の電圧を選択して出力する第
１〜第ｍの選択手段と、前記第２〜第ｍの選択手段の出
力を各々（１／２(m-1)n）に縮小して前記第１の選択手
段の出力に加算または減算する演算手段とを具備するこ
とを特徴とする。
【０００５】また、請求項２に記載の発明は、請求項１
に記載のディジタル／アナログ変換器において、前記選
択手段が、ｎビットのデコータと、前記デコーダの出力
によってオン／オフ制御される２n個のスイッチ手段を
有して構成されていることを特徴とする。また、請求項
３に記載の発明は、直列接続された複数の抵抗と、被変
換データを上位から連続するｎビット毎に分けた第１〜
第ｍのデータを順次受け、それぞれに基づいて前記複数
の抵抗の接続点の電圧を選択して出力する選択手段と、
前記選択手段から出力される第２〜第ｍのデータ対応出
力を各々保持する保持手段と、前記保持手段の各出力を
（１／２(m-1)n）に縮小して、前記選択手段の第１のデ
ータ対応出力に加算または減算する演算手段とを具備す
ることを特徴とする。また、請求項４に記載の発明は、
請求項３に記載のディジタル／アナログ変換器におい
て、前記選択手段が、ｎビットのデコータと、前記デコ
ーダの出力によってオン／オフ制御される２n個のスイ
ッチ手段を有して構成されていることを特徴とする。
に記載のディジタル／アナログ変換器において、前記選
択手段が、ｎビットのデコータと、前記デコーダの出力
によってオン／オフ制御される２n個のスイッチ手段を
有して構成されていることを特徴とする。また、請求項
３に記載の発明は、直列接続された複数の抵抗と、被変
換データを上位から連続するｎビット毎に分けた第１〜
第ｍのデータを順次受け、それぞれに基づいて前記複数
の抵抗の接続点の電圧を選択して出力する選択手段と、
前記選択手段から出力される第２〜第ｍのデータ対応出
力を各々保持する保持手段と、前記保持手段の各出力を
（１／２(m-1)n）に縮小して、前記選択手段の第１のデ
ータ対応出力に加算または減算する演算手段とを具備す
ることを特徴とする。また、請求項４に記載の発明は、
請求項３に記載のディジタル／アナログ変換器におい
て、前記選択手段が、ｎビットのデコータと、前記デコ
ーダの出力によってオン／オフ制御される２n個のスイ
ッチ手段を有して構成されていることを特徴とする。
【０００６】
【発明の実施の形態】以下、図面を参照しこの発明の実
施形態について説明する。図１はこの発明の第１の実施
形態によるＤ／Ａ変換器の構成を示すブロック図であ
り、このＤ／Ａ変換器は８ビットの被変換データをアナ
ログ信号に変換するものである。この図において、符号
ＤＩは被変換データが供給される入力端子であり、この
入力端子ＤＩに印加された被変換データの上位４ビット
はデコーダ１へ印加され、下位４ビットは反転回路２へ
印加される。反転回路２は入力された下位４ビットの各
々を反転してデコーダ３へ出力する。
施形態について説明する。図１はこの発明の第１の実施
形態によるＤ／Ａ変換器の構成を示すブロック図であ
り、このＤ／Ａ変換器は８ビットの被変換データをアナ
ログ信号に変換するものである。この図において、符号
ＤＩは被変換データが供給される入力端子であり、この
入力端子ＤＩに印加された被変換データの上位４ビット
はデコーダ１へ印加され、下位４ビットは反転回路２へ
印加される。反転回路２は入力された下位４ビットの各
々を反転してデコーダ３へ出力する。
【０００７】ｒ０〜ｒ１５はシリーズ接続された同一抵
抗値の抵抗であり、抵抗ｒ１５の一端がハイ電圧ＶＨに
接続され、抵抗ｒ０の一端がロー電圧ＶＬに接続されて
いる。Ｆ０〜Ｆ１５はデコーダ１の出力によってオン／
オフ制御されるＦＥＴであり、これらＦＥＴ・Ｆ０〜Ｆ
１５の各ソースが抵抗ｒ０〜ｒ１５の接続点に接続さ
れ、各ドレインが共通接続されて、演算増幅器６の非反
転入力端に接続されている。
抗値の抵抗であり、抵抗ｒ１５の一端がハイ電圧ＶＨに
接続され、抵抗ｒ０の一端がロー電圧ＶＬに接続されて
いる。Ｆ０〜Ｆ１５はデコーダ１の出力によってオン／
オフ制御されるＦＥＴであり、これらＦＥＴ・Ｆ０〜Ｆ
１５の各ソースが抵抗ｒ０〜ｒ１５の接続点に接続さ
れ、各ドレインが共通接続されて、演算増幅器６の非反
転入力端に接続されている。
【０００８】また、Ｆ０ａ〜Ｆ１５ａはデコーダ３の出
力によってオン／オフ制御されるＦＥＴであり、これら
ＦＥＴ・Ｆ０ａ〜Ｆ１５ａの各ソースが抵抗ｒ０〜ｒ１
５の接続点に接続され、各ドレインが共通接続されて、
演算増幅器７の非反転入力端に接続されている。演算増
幅器７はその出力端が反転入力端に接続されており、増
幅度１の非反転増幅器として動作するもので、その出力
が抵抗ｒｂ（抵抗値１５Ｒ）を介して演算増幅器６の反
転入力端に印加されている。演算増幅器６は、その出力
端と反転入力端との間に抵抗ｒａ（抵抗値Ｒ）が挿入さ
れ、また、出力端が出力端子ＤＯに接続されている。こ
の演算増幅器６は、 Ｖｏ＝（１６／１５）Ｖａ−（１／１５）Ｖｂ・・・（１） 但し、Ｖｏ：演算増幅器６の出力電圧 Ｖａ：演算増幅器６の非反転入力端の電圧 Ｖｂ：演算増幅器７の出力電圧 なる演算を行ってその演算結果を変換後アナログ電圧と
して出力端子ＤＯへ出力する。
力によってオン／オフ制御されるＦＥＴであり、これら
ＦＥＴ・Ｆ０ａ〜Ｆ１５ａの各ソースが抵抗ｒ０〜ｒ１
５の接続点に接続され、各ドレインが共通接続されて、
演算増幅器７の非反転入力端に接続されている。演算増
幅器７はその出力端が反転入力端に接続されており、増
幅度１の非反転増幅器として動作するもので、その出力
が抵抗ｒｂ（抵抗値１５Ｒ）を介して演算増幅器６の反
転入力端に印加されている。演算増幅器６は、その出力
端と反転入力端との間に抵抗ｒａ（抵抗値Ｒ）が挿入さ
れ、また、出力端が出力端子ＤＯに接続されている。こ
の演算増幅器６は、 Ｖｏ＝（１６／１５）Ｖａ−（１／１５）Ｖｂ・・・（１） 但し、Ｖｏ：演算増幅器６の出力電圧 Ｖａ：演算増幅器６の非反転入力端の電圧 Ｖｂ：演算増幅器７の出力電圧 なる演算を行ってその演算結果を変換後アナログ電圧と
して出力端子ＤＯへ出力する。
【０００９】このような構成において、被変換データ
が”００００００００”の時、上位４ビットをデコード
するデコーダ１はＦＥＴ・Ｆ０をオンとし、これによ
り、電圧ＶＬが演算増幅器６の非反転入力端へ供給され
る。一方、この時、反転回路２から”１１１１”が出力
され、この結果デコーダ３がＦＥＴ・１５ａをオンとす
る。これにより、抵抗ｒ１４と抵抗ｒ１５の接続点の電
圧（ＶＬ＋１５ｖ）（ｖ：抵抗ｒ０〜ｒ１５の各電圧降
下）が演算増幅器７の非反転入力端へ供給される。すな
わち、この場合、電圧Ｖａ、Ｖｂが、 Ｖａ＝ＶＬ Ｖｂ＝ＶＬ＋１５ｖ となり、これらの値を前記（１）式に代入すると、 Ｖｏ＝（１６／１５）ＶＬ−（１／１５）（ＶＬ＋１５ｖ） ＝ＶＬ−ｖ として出力アナログ電圧Ｖｏが求められる。
が”００００００００”の時、上位４ビットをデコード
するデコーダ１はＦＥＴ・Ｆ０をオンとし、これによ
り、電圧ＶＬが演算増幅器６の非反転入力端へ供給され
る。一方、この時、反転回路２から”１１１１”が出力
され、この結果デコーダ３がＦＥＴ・１５ａをオンとす
る。これにより、抵抗ｒ１４と抵抗ｒ１５の接続点の電
圧（ＶＬ＋１５ｖ）（ｖ：抵抗ｒ０〜ｒ１５の各電圧降
下）が演算増幅器７の非反転入力端へ供給される。すな
わち、この場合、電圧Ｖａ、Ｖｂが、 Ｖａ＝ＶＬ Ｖｂ＝ＶＬ＋１５ｖ となり、これらの値を前記（１）式に代入すると、 Ｖｏ＝（１６／１５）ＶＬ−（１／１５）（ＶＬ＋１５ｖ） ＝ＶＬ−ｖ として出力アナログ電圧Ｖｏが求められる。
【００１０】以下、同様にして、被変換データに対する
出力アナログ電圧が次のように求められる。 被変換データ Ｖａ Ｖｂ Ｖｏ ０００００００１ ＶＬ ＶＬ＋１４ｖ ＶＬ−（１４／１５）ｖ ００００００１０ ＶＬ ＶＬ＋１３ｖ ＶＬ−（１３／１５）ｖ ０００１００００ ＶＬ＋ｖ ＶＬ＋１５ｖ ＶＬ＋（１／１５）ｖ ０００１０００１ ＶＬ＋ｖ ＶＬ＋１４ｖ ＶＬ＋（２／１５）ｖ ００１０００００ ＶＬ＋２ｖ ＶＬ＋１５ｖ ＶＬ＋（１７／１５）ｖ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・ 図２は上述した被変換データとアナログ出力電圧との関
係を示す特性図である。
出力アナログ電圧が次のように求められる。 被変換データ Ｖａ Ｖｂ Ｖｏ ０００００００１ ＶＬ ＶＬ＋１４ｖ ＶＬ−（１４／１５）ｖ ００００００１０ ＶＬ ＶＬ＋１３ｖ ＶＬ−（１３／１５）ｖ ０００１００００ ＶＬ＋ｖ ＶＬ＋１５ｖ ＶＬ＋（１／１５）ｖ ０００１０００１ ＶＬ＋ｖ ＶＬ＋１４ｖ ＶＬ＋（２／１５）ｖ ００１０００００ ＶＬ＋２ｖ ＶＬ＋１５ｖ ＶＬ＋（１７／１５）ｖ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・ 図２は上述した被変換データとアナログ出力電圧との関
係を示す特性図である。
【００１１】このように、上記実施形態によれば、４ビ
ットのディジタルデータをアナログデータに変換するた
めに必要な１６個の抵抗によって、８ビットの被変換デ
ータをアナログ電圧に変換することができる。一般的に
は、ｎビットのデータを変換するのに必要とされる抵抗
で、２ｎビットのデータを変換することができる。この
場合、シリーズ接続抵抗、上位ｎビット用ＦＥＴ、下位
ｎビット用ＦＥＴを各々２n個設けると共に、抵抗ｒｂ
の値を２n-1Ｒとする。
ットのディジタルデータをアナログデータに変換するた
めに必要な１６個の抵抗によって、８ビットの被変換デ
ータをアナログ電圧に変換することができる。一般的に
は、ｎビットのデータを変換するのに必要とされる抵抗
で、２ｎビットのデータを変換することができる。この
場合、シリーズ接続抵抗、上位ｎビット用ＦＥＴ、下位
ｎビット用ＦＥＴを各々２n個設けると共に、抵抗ｒｂ
の値を２n-1Ｒとする。
【００１２】ところで、上記実施形態は被変換データを
２分割し、それぞれに対応してデコーダおよびＦＥＴに
よる回路を設けているが、被変換データをさらに多くの
組に分割し、それぞれに対応してデコーダおよびＦＥＴ
による回路を設けてもよい。例えば、図３は、この発明
の第２の実施形態であり、３ｎビットの被変換データを
ｎビット毎に３分割し、上位ｎビットに対応してデコー
ダ１１および２n個のＦＥＴ１２，１２，・・・を設
け、中位ｎビットに対応して反転回路１４、デコーダ１
５、ＦＥＴ１６，１６，・・・を設け、下位ｎビットに
対応して反転回路１８、デコーダ１９、ＦＥＴ２０，２
０，・・・を設けている。また、ｒ０〜ｒ（２n−１）
は直列接続された同一抵抗値の抵抗である。
２分割し、それぞれに対応してデコーダおよびＦＥＴに
よる回路を設けているが、被変換データをさらに多くの
組に分割し、それぞれに対応してデコーダおよびＦＥＴ
による回路を設けてもよい。例えば、図３は、この発明
の第２の実施形態であり、３ｎビットの被変換データを
ｎビット毎に３分割し、上位ｎビットに対応してデコー
ダ１１および２n個のＦＥＴ１２，１２，・・・を設
け、中位ｎビットに対応して反転回路１４、デコーダ１
５、ＦＥＴ１６，１６，・・・を設け、下位ｎビットに
対応して反転回路１８、デコーダ１９、ＦＥＴ２０，２
０，・・・を設けている。また、ｒ０〜ｒ（２n−１）
は直列接続された同一抵抗値の抵抗である。
【００１３】そして、ＦＥＴ１２，１２，・・・の共通
接続点の電圧が演算増幅器２２に入力され、ＦＥＴ１
６，１６，・・・の共通接続点の電圧が利得１の演算増
幅器２３へ入力され、ＦＥＴ２０，２０，・・・の共通
接続点の電圧が利得１の演算増幅器２４へ入力されてい
る。また、演算増幅器２３の出力端と演算増幅器２２の
反転入力端間に抵抗２７（抵抗値：（２n−１）Ｒ）が
介挿され、演算増幅器２４の出力端と演算増幅器２２の
反転入力端間に抵抗２８（抵抗値：（２2n−１）Ｒ）が
介挿され、演算増幅器２２の出力端と反転入力端間に抵
抗２６（抵抗値：Ｒ）が介挿されている。
接続点の電圧が演算増幅器２２に入力され、ＦＥＴ１
６，１６，・・・の共通接続点の電圧が利得１の演算増
幅器２３へ入力され、ＦＥＴ２０，２０，・・・の共通
接続点の電圧が利得１の演算増幅器２４へ入力されてい
る。また、演算増幅器２３の出力端と演算増幅器２２の
反転入力端間に抵抗２７（抵抗値：（２n−１）Ｒ）が
介挿され、演算増幅器２４の出力端と演算増幅器２２の
反転入力端間に抵抗２８（抵抗値：（２2n−１）Ｒ）が
介挿され、演算増幅器２２の出力端と反転入力端間に抵
抗２６（抵抗値：Ｒ）が介挿されている。
【００１４】このような構成により、ＦＥＴ１６，１
６，・・・の共通接続点の電圧が１／２nとされ、ま
た、ＦＥＴ２０，２０，・・・の共通接続点の電圧が１
／２2nとされてＦＥＴ１２，１２，・・・の共通接続点
の電圧に加算され、この加算結果が被変換データに対応
するアナログ電圧として演算増幅器２２から出力端子Ｄ
Ｏへ出力される。
６，・・・の共通接続点の電圧が１／２nとされ、ま
た、ＦＥＴ２０，２０，・・・の共通接続点の電圧が１
／２2nとされてＦＥＴ１２，１２，・・・の共通接続点
の電圧に加算され、この加算結果が被変換データに対応
するアナログ電圧として演算増幅器２２から出力端子Ｄ
Ｏへ出力される。
【００１５】次に、この発明の第３の実施形態について
説明する。図４は同実施形態の構成を示すブロック図、
図５は同実施形態の動作を説明するためのタイミング図
である。これらの図に示すＤ／Ａ変換器は２ｎビットの
被変換データをアナログ信号に変換する回路であり、１
つのシリーズ接続抵抗を時分割によって２回使用するこ
とを特徴としている。
説明する。図４は同実施形態の構成を示すブロック図、
図５は同実施形態の動作を説明するためのタイミング図
である。これらの図に示すＤ／Ａ変換器は２ｎビットの
被変換データをアナログ信号に変換する回路であり、１
つのシリーズ接続抵抗を時分割によって２回使用するこ
とを特徴としている。
【００１６】図４において、符号ＤＩは入力端子であ
り、２ｎビットの被変換データが、ｎビットずつ時分割
で印加される（図５（イ）参照）。３０はｎビットのデ
コーダ、３１，３１，・・・はシリーズ接続された同一
抵抗値の抵抗である。３２，３２，・・・はデコーダ３
０の出力によってオン／オフ制御されるＦＥＴであり、
各ソースが抵抗３１，３１，・・・の接続点に接続さ
れ、各ドレインが共通接続点３４において共通接続され
ている。
り、２ｎビットの被変換データが、ｎビットずつ時分割
で印加される（図５（イ）参照）。３０はｎビットのデ
コーダ、３１，３１，・・・はシリーズ接続された同一
抵抗値の抵抗である。３２，３２，・・・はデコーダ３
０の出力によってオン／オフ制御されるＦＥＴであり、
各ソースが抵抗３１，３１，・・・の接続点に接続さ
れ、各ドレインが共通接続点３４において共通接続され
ている。
【００１７】３５はサンプルホールド回路であり、ＦＥ
Ｔ３６とホールド用コンデンサ３７と利得１の増幅器と
して動作する演算増幅器３８とから構成されている。そ
して、ＦＥＴ３６のゲートへ供給される信号Ｓ１（図５
（ロ）参照）が”１”信号の時ＦＥＴ３６がオンとなっ
て、共通接続点３４の電圧がコンデンサ３７に充電さ
れ、信号Ｓ１が”０”になると、ＦＥＴ３６がオフとな
って、コンデンサ３７に充電された電圧がそのまま保持
される。この保持された電圧は演算増幅器３８によって
利得１で増幅され、出力端から出力される。４０は演算
増幅器であり、その非反転入力端へは共通接続点３４の
電圧が印加され、反転入力端へは、抵抗４１（値：（２
n−１）Ｒ）を介してサンプルホールド回路３５の出力
が印加され、また、その出力端と反転入力端間に抵抗４
２（値：Ｒ）が介挿されている。これにより、共通接続
点３４の電圧と、サンプルホールド回路３５の出力電圧
を１／２nとした電圧とを加算した電圧が演算増幅器４
０から出力される。
Ｔ３６とホールド用コンデンサ３７と利得１の増幅器と
して動作する演算増幅器３８とから構成されている。そ
して、ＦＥＴ３６のゲートへ供給される信号Ｓ１（図５
（ロ）参照）が”１”信号の時ＦＥＴ３６がオンとなっ
て、共通接続点３４の電圧がコンデンサ３７に充電さ
れ、信号Ｓ１が”０”になると、ＦＥＴ３６がオフとな
って、コンデンサ３７に充電された電圧がそのまま保持
される。この保持された電圧は演算増幅器３８によって
利得１で増幅され、出力端から出力される。４０は演算
増幅器であり、その非反転入力端へは共通接続点３４の
電圧が印加され、反転入力端へは、抵抗４１（値：（２
n−１）Ｒ）を介してサンプルホールド回路３５の出力
が印加され、また、その出力端と反転入力端間に抵抗４
２（値：Ｒ）が介挿されている。これにより、共通接続
点３４の電圧と、サンプルホールド回路３５の出力電圧
を１／２nとした電圧とを加算した電圧が演算増幅器４
０から出力される。
【００１８】４５もサンプルホールド回路であり、ＦＥ
Ｔ４６とホールド用コンデンサ４７と利得１の増幅器と
して動作する演算増幅器４８とから構成され、ＦＥＴ４
６のゲートへ印加される信号Ｓ２（図５（ハ）参照）
が”１”の時、サンプルし、”０”の時ホールドする。
このサンプルホールド回路４５の出力が出力端子ＤＯ
（図５（ニ）参照）へ出力される。
Ｔ４６とホールド用コンデンサ４７と利得１の増幅器と
して動作する演算増幅器４８とから構成され、ＦＥＴ４
６のゲートへ印加される信号Ｓ２（図５（ハ）参照）
が”１”の時、サンプルし、”０”の時ホールドする。
このサンプルホールド回路４５の出力が出力端子ＤＯ
（図５（ニ）参照）へ出力される。
【００１９】このような構成において、まず、入力端子
ＤＩに被変換データの下位ｎビットの各ビットを反転し
たデータが供給され、同時に、信号Ｓ１が”１”信号に
立ち上がる（図５の時刻ｔ１）。入力端子ＤＩに上記の
データが供給されると、デコーダ３０がそのデータをデ
コードし、デコード結果に対応するＦＥＴ３２をオンと
する。これにより、被変換データの下位ｎビットに対応
する電圧が共通接続点３４、ＦＥＴ３６を介してコンデ
ンサ３７に充電される。
ＤＩに被変換データの下位ｎビットの各ビットを反転し
たデータが供給され、同時に、信号Ｓ１が”１”信号に
立ち上がる（図５の時刻ｔ１）。入力端子ＤＩに上記の
データが供給されると、デコーダ３０がそのデータをデ
コードし、デコード結果に対応するＦＥＴ３２をオンと
する。これにより、被変換データの下位ｎビットに対応
する電圧が共通接続点３４、ＦＥＴ３６を介してコンデ
ンサ３７に充電される。
【００２０】次に、入力端子ＤＩに被変換データの上位
ｎビットが印加され、同時に、信号Ｓ１が”０”、信号
Ｓ２が”１”となる（時刻ｔ２）。入力端子ＤＩに被変
換データの上位ｎビットが印加されると、デコーダ３０
によってＦＥＴ３２がオンとされ、被変換データの上位
ｎビットに対応する電圧が共通接続点３４を介して演算
増幅器４０の非反転入力端へ印加される。また、信号Ｓ
１が”０”信号になると、ＦＥＴ３６がオフとなり、以
後、コンデンサ３７の充電電圧、すなわち、被変換デー
タの下位ｎビットに対応する電圧がサンプルホールド回
路３５から出力される。この電圧は、下位ｎビットを変
換した電圧の２n倍の電圧である。そして、このサンプ
ルホールド回路３５の出力電圧が抵抗４１，４２によっ
て１／２ nとされて、共通接続点３４の電圧と演算増幅
器４０において加算されることにより、演算増幅器４０
から２ｎビットの被変換データに対応するアナログ電圧
が出力され、サンプルホールド回路４５へ供給される。
ｎビットが印加され、同時に、信号Ｓ１が”０”、信号
Ｓ２が”１”となる（時刻ｔ２）。入力端子ＤＩに被変
換データの上位ｎビットが印加されると、デコーダ３０
によってＦＥＴ３２がオンとされ、被変換データの上位
ｎビットに対応する電圧が共通接続点３４を介して演算
増幅器４０の非反転入力端へ印加される。また、信号Ｓ
１が”０”信号になると、ＦＥＴ３６がオフとなり、以
後、コンデンサ３７の充電電圧、すなわち、被変換デー
タの下位ｎビットに対応する電圧がサンプルホールド回
路３５から出力される。この電圧は、下位ｎビットを変
換した電圧の２n倍の電圧である。そして、このサンプ
ルホールド回路３５の出力電圧が抵抗４１，４２によっ
て１／２ nとされて、共通接続点３４の電圧と演算増幅
器４０において加算されることにより、演算増幅器４０
から２ｎビットの被変換データに対応するアナログ電圧
が出力され、サンプルホールド回路４５へ供給される。
【００２１】この時、信号Ｓ２は”１”信号であり、し
たがって、上述したアナログ電圧はコンデンサ４７に充
電されると共に、演算増幅器４８を介して出力端子ＤＯ
へ出力される。次に、時刻ｔ３において、入力端子ＤＩ
へ、次に変換すべきデータの下位ｎビットを反転したデ
ータが供給され、また、同時に、信号Ｓ１が”１”、信
号Ｓ２が”０”となる。以後、上記と全く同じ過程で次
の被変換データのアナログ信号への変換が行われる。
たがって、上述したアナログ電圧はコンデンサ４７に充
電されると共に、演算増幅器４８を介して出力端子ＤＯ
へ出力される。次に、時刻ｔ３において、入力端子ＤＩ
へ、次に変換すべきデータの下位ｎビットを反転したデ
ータが供給され、また、同時に、信号Ｓ１が”１”、信
号Ｓ２が”０”となる。以後、上記と全く同じ過程で次
の被変換データのアナログ信号への変換が行われる。
【００２２】
【発明の効果】以上説明したように、この発明によれ
ば、被変換データを上位から連続するｎビット毎に分け
て得られた第１〜第ｍのデータのそれぞれを、１組の直
列接続された抵抗によってアナログ信号に変換するよう
にしたので、抵抗の数を多くすることなく被変換データ
を多ビット化することができる効果が得られる。また、
請求項３および請求項４の発明によれば、選択手段を時
分割で使用するようにしたので、選択手段の数を減らす
ことができる効果が得られる。
ば、被変換データを上位から連続するｎビット毎に分け
て得られた第１〜第ｍのデータのそれぞれを、１組の直
列接続された抵抗によってアナログ信号に変換するよう
にしたので、抵抗の数を多くすることなく被変換データ
を多ビット化することができる効果が得られる。また、
請求項３および請求項４の発明によれば、選択手段を時
分割で使用するようにしたので、選択手段の数を減らす
ことができる効果が得られる。
【図１】 この発明の第１の実施形態の構成を示すブロ
ック図である。
ック図である。
【図２】 同実施形態の変換特性を示す特性図である。
【図３】 この発明の第２の実施形態の構成を示すブロ
ック図である。
ック図である。
【図４】 この発明の第３の実施形態の構成を示すブロ
ック図である。
ック図である。
【図５】 同実施形態の動作を説明するためのタイミン
グ図である。
グ図である。
１、３、１１、１５、１９、３０…デコーダ、２、１
４、１８…反転回路、６、７、２２〜２４、３８、４
０、４８…演算増幅器、３１…抵抗、３２…ＦＥＴ、ｒ
０〜ｒ１５…抵抗、Ｆ０〜Ｆ１５、Ｆ０ａ〜Ｆ１５ａ…
ＦＥＴ、３５、４５…サンプルホールド回路。
４、１８…反転回路、６、７、２２〜２４、３８、４
０、４８…演算増幅器、３１…抵抗、３２…ＦＥＴ、ｒ
０〜ｒ１５…抵抗、Ｆ０〜Ｆ１５、Ｆ０ａ〜Ｆ１５ａ…
ＦＥＴ、３５、４５…サンプルホールド回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野呂 正夫 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内 Ｆターム(参考） 5J022 AB05 AB09 BA06 BA07 CA10 CB01 CB06 CD03 CF02 CF07 CG01
Claims (4)
- 【請求項１】 直列接続された複数の抵抗と、 被変換データを上位から連続するｎビット毎に分けて得
られた第１〜第ｍのデータのそれぞれに基づいて前記複
数の抵抗の接続点の電圧を選択して出力する第１〜第ｍ
の選択手段と、 前記第２〜第ｍの選択手段の出力を各々（１／
２(m-1)n）に縮小して前記第１の選択手段の出力に加算
または減算する演算手段と、 を具備してなるディジタル／アナログ変換器。 - 【請求項２】 前記選択手段はｎビットのデコーダと、
前記デコーダの出力によってオン／オフ制御される２n
個のスイッチ手段を有して構成されていることを特徴と
する請求項１に記載のディジタル／アナログ変換器。 - 【請求項３】 直列接続された複数の抵抗と、 被変換データを上位から連続するｎビット毎に分けた第
１〜第ｍのデータを順次受け、それぞれに基づいて前記
複数の抵抗の接続点の電圧を選択して出力する選択手段
と、 前記選択手段から出力される第２〜第ｍのデータ対応出
力を各々保持する保持手段と、 前記保持手段の各出力を（１／２(m-1)n）に縮小して、
前記選択手段の第１のデータ対応出力に加算または減算
する演算手段と、 を具備してなるディジタル／アナログ変換器。 - 【請求項４】 前記選択手段はｎビットのデコータと、
前記デコーダの出力によってオン／オフ制御される２n
個のスイッチ手段を有して構成されていることを特徴と
する請求項３に記載のディジタル／アナログ変換器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34148299A JP2001156640A (ja) | 1999-11-30 | 1999-11-30 | ディジタル／アナログ変換器 |
| KR10-2002-7006784A KR100514320B1 (ko) | 1999-11-30 | 2000-11-22 | 디지털/아날로그 변환기 |
| PCT/JP2000/008249 WO2001041311A1 (fr) | 1999-11-30 | 2000-11-22 | Convertisseur numerique-analogique |
| AU15492/01A AU1549201A (en) | 1999-11-30 | 2000-11-22 | Digital-to-analog converter |
| CNB008164797A CN1220331C (zh) | 1999-11-30 | 2000-11-22 | 数模转换器 |
| TW089125225A TW486876B (en) | 1999-11-30 | 2000-11-28 | Digital-to-analog converter |
| HK03103310A HK1051266A1 (en) | 1999-11-30 | 2003-05-13 | Digital- to- analog converter. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34148299A JP2001156640A (ja) | 1999-11-30 | 1999-11-30 | ディジタル／アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156640A true JP2001156640A (ja) | 2001-06-08 |
Family
ID=18346411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34148299A Pending JP2001156640A (ja) | 1999-11-30 | 1999-11-30 | ディジタル／アナログ変換器 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JP2001156640A (ja) |
| KR (1) | KR100514320B1 (ja) |
| CN (1) | CN1220331C (ja) |
| AU (1) | AU1549201A (ja) |
| HK (1) | HK1051266A1 (ja) |
| TW (1) | TW486876B (ja) |
| WO (1) | WO2001041311A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007041537A (ja) * | 2005-08-04 | 2007-02-15 | Korea Advanced Inst Of Science & Technol | 平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路及びその具現方法とそれを利用したデータ駆動回路 |
| JP2010166458A (ja) * | 2009-01-19 | 2010-07-29 | New Japan Radio Co Ltd | Ｄ／ａ変換回路 |
| JP2011130067A (ja) * | 2009-12-16 | 2011-06-30 | Yamaha Corp | 電圧加算回路およびｄ／ａ変換回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3534179B2 (ja) | 2000-03-31 | 2004-06-07 | ヤマハ株式会社 | デジタル／アナログ変換器 |
| KR100708939B1 (ko) * | 2005-08-08 | 2007-04-17 | 삼성전기주식회사 | 디지털/아날로그 변환기 |
| US7522081B1 (en) * | 2008-01-24 | 2009-04-21 | Himax Technologies Limited | Digital-to-analog converter based on a pre-decoder, a binary decoder and ROM decoders |
| CN105096800B (zh) * | 2015-08-13 | 2018-05-25 | 京东方科技集团股份有限公司 | 灰阶电压转换方法及其模块、数据驱动电路和显示面板 |
| CN108566205A (zh) * | 2018-04-19 | 2018-09-21 | 南通大学 | 一种基于fpga实现的d/a转换器 |
| CN108551345A (zh) * | 2018-04-19 | 2018-09-18 | 南通大学 | 一种多通道单选型d/a转换器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017260B2 (ja) * | 1978-10-28 | 1985-05-01 | ソニー株式会社 | デジタル・アナログ変換器 |
| JPS57202126A (en) * | 1981-06-05 | 1982-12-10 | Toko Inc | Digital-to-analog converter |
| JPS5842314A (ja) * | 1981-09-04 | 1983-03-11 | Nec Corp | デイジタル・アナログ変換回路 |
| JPS59159035U (ja) * | 1983-04-12 | 1984-10-25 | 株式会社ケンウッド | Ｄ／ａコンバ−タ |
| JPS61242121A (ja) * | 1985-04-19 | 1986-10-28 | Pioneer Electronic Corp | Ｄ−ａ変換回路 |
| JPH01133424A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| JPH0313123A (ja) * | 1989-06-12 | 1991-01-22 | Mitsubishi Electric Corp | Ｄ／ａ変換器 |
| JP2663845B2 (ja) * | 1993-09-09 | 1997-10-15 | 日本電気株式会社 | デジタル・アナログ変換器 |
-
1999
- 1999-11-30 JP JP34148299A patent/JP2001156640A/ja active Pending
-
2000
- 2000-11-22 AU AU15492/01A patent/AU1549201A/en not_active Abandoned
- 2000-11-22 WO PCT/JP2000/008249 patent/WO2001041311A1/ja active IP Right Grant
- 2000-11-22 CN CNB008164797A patent/CN1220331C/zh not_active Expired - Fee Related
- 2000-11-22 KR KR10-2002-7006784A patent/KR100514320B1/ko not_active IP Right Cessation
- 2000-11-28 TW TW089125225A patent/TW486876B/zh not_active IP Right Cessation
-
2003
- 2003-05-13 HK HK03103310A patent/HK1051266A1/xx not_active IP Right Cessation
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| JP2007041537A (ja) * | 2005-08-04 | 2007-02-15 | Korea Advanced Inst Of Science & Technol | 平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路及びその具現方法とそれを利用したデータ駆動回路 |
| JP4685709B2 (ja) * | 2005-08-04 | 2011-05-18 | コリア アドバンスト インスティテュート オブ サイエンス アンド テクノロジー | 平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路及び該デジタルアナログ回路を含むデータ駆動回路 |
| JP2010166458A (ja) * | 2009-01-19 | 2010-07-29 | New Japan Radio Co Ltd | Ｄ／ａ変換回路 |
| JP2011130067A (ja) * | 2009-12-16 | 2011-06-30 | Yamaha Corp | 電圧加算回路およびｄ／ａ変換回路 |
| US8232832B2 (en) | 2009-12-16 | 2012-07-31 | Yamaha Corporation | Voltage adder circuit and D/A converter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100514320B1 (ko) | 2005-09-13 |
| WO2001041311A1 (fr) | 2001-06-07 |
| CN1402909A (zh) | 2003-03-12 |
| AU1549201A (en) | 2001-06-12 |
| TW486876B (en) | 2002-05-11 |
| CN1220331C (zh) | 2005-09-21 |
| KR20020064321A (ko) | 2002-08-07 |
| HK1051266A1 (en) | 2003-07-25 |
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