JP2662955B2 - デジタル・アナログ変換回路 - Google Patents
デジタル・アナログ変換回路Info
- Publication number
- JP2662955B2 JP2662955B2 JP62230212A JP23021287A JP2662955B2 JP 2662955 B2 JP2662955 B2 JP 2662955B2 JP 62230212 A JP62230212 A JP 62230212A JP 23021287 A JP23021287 A JP 23021287A JP 2662955 B2 JP2662955 B2 JP 2662955B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- digital
- switching
- signal
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
楽音発生装置を半導体集積化する際のはしご型抵抗を
用いたノイズ発生を軽減したデジタル・アナログ（以
下、「D/A」）という。）変換回路に関する。 〔従来の技術〕 従来のはしご型D/A変換回路を第２図を用いて説明す
る。１はD/A変換器の基準電圧源供給入力端子、２〜６
は抵抗、12、13はディジタル信号、７はオペアンプ、20
は楽音出力端子、９、18はGND、８は帰還抵抗である。
信号12がＨだとスイッチ21がオンし基準電圧源１−抵抗
２−スイッチ21−信号10への電流I1が流れる。信号13も
“H"だと基準電圧源１−抵抗３−抵抗４−スイッチ23−
信号10へ電流I2が流れる。つまりディジタル号12、13の
“H"・“L"により、信号10へ流れる電流の和（I1＋I
2…）が変わり、信号10がオペアンプ７へ入力される
と、I1＋I2…の値に応じて楽音出力信号20の電圧振巾が
変わる。 〔発明が解決しようとする問題点〕 しかし従来の回路はスイッチがオン／オフする度にス
イッチングノイズが信号10に乗り易く、デジタル信号1
2、13が変化する際、楽音出力20の電圧の変わり目でオ
ーバー／アンダーシュートとなりノイズとなって出力さ
れ楽音として聞こえる場合があった。 そこで本発明は、信号10から各スイッチへ通じる経路
上に、ダミースイッチをつけることによりスイッチング
の際のノイズを吸収し、楽音出力20の電圧の変わり目に
おこるノイズを軽減することを目的とする。 〔問題点を解決するための手段〕 本発明のデジタル・アナログ変換回路は、基準電圧が
抵抗とスイッチング用トランジスタとを介して演算増幅
器に入力され、該スイッチング用トランジスタをスイッ
チングするデジタル入力信号に基づくアナログ信号を出
力する、半導体基板に形成されたデジタル・アナログ変
換回路において、前記抵抗の一端と前記演算増幅器の入
力端子との間に、前記スイッチング用トランジスタと第
１のトランジスタとが直列接続された直列回路を具備
し、前記第１のトランジスタのソースとドレインとが短
絡接続され、該第１のトランジスタの基板と、前記抵抗
の一端と、前記スイッチング用トランジスタの基板とが
接続されてなり、前記第１のトランジスタのゲートには
前記スイッチング用トランジスタをスイッチングするデ
ジタル入力信号が入力されてなることを特徴とする。 また、本発明のデジタル・アナログ変換回路は、基準
電圧が抵抗とスイッチング用トランジスタとを介して演
算増幅器に入力され、該スイッチング用トランジスタを
スイッチングするデジタル入力信号に基づくアナログ信
号を出力する、半導体基板に形成されたデジタル・アナ
ログ変換回路において、複数の前記抵抗と、該複数の抵
抗のそれぞれの抵抗の一端と前記演算増幅器の入力端子
との間に、それぞれ接続された複数の直列回路とを具備
し、該直列回路は、前記スイッチング用トランジスタと
第１のトランジスタとが直列接続され、前記第１のトラ
ンジスタのソースとドレインとが短絡接続され、該第１
のトランジスタの基板と、前記抵抗の一端と、前記スイ
ッチング用トランジスタの基板とが接続され、前記第１
のトランジスタのゲートには前記スイッチング用トラン
ジスタをスイッチングするデジタル入力信号が入力され
てなり、前記複数の直列回路の前記基板の電位はそれぞ
れ異なることを特徴とする。 〔実施例〕 本発明の実施例を第１図をもとに説明する。 １は、D/A変換回路の基準電圧供給端子、25、26はス
イッチ21、23の半分のTrサイズを持つダミースイッチで
ソースとドレインを信号10にショートしてあり、見かけ
上常にオンである。30は楽音出力オン信号であり、“H"
だとトランスミッションゲート（以下、「T.Mゲート」
という。）27がオンして楽音出力20に楽音信号が出力さ
れ、信号30が“L"だとT.Mゲート27はオフしてインバー
タ29の出力は“H"となりＮ−チャンネル（以下chとす
る）Tr32によりオペアンプ７の（−）入力端子はグラウ
ンド（以下GNDとする）へ固定され、楽音出力20はオフ
する。28はT.Mゲート27のＰ−chとＮ−chとを反対にし
た、T.Mゲートで、ソース側及びドレイン側はT.Mゲート
27の出力信号34とショートされており見かけ上常にオン
となっている。 デジタル信号12、13が変化した時と楽音出力20の波形
を第３図、第４図に示す。 第３図は従来のD/A変換回路による楽音出力波形図
で、デジタル信号12、13の変化点で、スイッチ21、22、
23、24のスイッチングノイズにより、楽音出力20に大き
なオーバー／アンダーショートが出る。第４図は本発明
によるダミースイッチ付きD/A変換回路による楽音出力
波形図で、ダミースイッチ25、26がスイッチングノイズ
を吸収する為、楽音出力20の、オーバー／アンダーショ
ートは小さくなり、ノイズを軽減できる。 又出力オン信号30の変化の際もダミーT.Mゲート28が
T.Mゲート27のスイッチングノイズを吸収し、楽音出力2
0のノイズが軽減される。 〔発明の効果〕 本発明のデジタル・アナログ変換回路は、基準電圧が
抵抗とスイッチング用トランジスタとを介して演算増幅
器に入力され、該スイッチング用トランジスタをスイッ
チングするデジタル入力信号に基づくアナログ信号を出
力する、半導体基板に形成されたデジタル・アナログ変
換回路において、前記抵抗の一端と前記演算増幅器の入
力端子との間に、前記スイッチング用トランジスタと第
１のトランジスタとが直列接続された直列回路を具備
し、前記第１のトランジスタのソースとドレインとが短
絡接続され、該第１のトランジスタの基板と、前記抵抗
の一端と、前記スイッチング用トランジスタの基板とが
接続されてなり、前記第１のトランジスタのゲートには
前記スイッチング用トランジスタをスイッチングするデ
ジタル入力信号が入力されてなるものであるため、該２
つのトランジスタのそれぞれの基板電位と抵抗の一端の
電位とは同電位となり、該同電位をもつ該基板間でノイ
ズによる電荷の移動が生じても、該基板間で電荷がキャ
ンセルされる。したがって、スイッチング用トランジス
タがスイッチングする際に発生するオーバーシュート、
アンダーシュートを小さくすることができ、演算増幅器
に入力されるノイズが著しく軽減される、特に、はしご
型抵抗回路に本発明を適用すればノイズ少ないデジタル
・アナログ変換回路を実現できる。 また、本発明のデジタル・アナログ変換回路は、基準
電圧が抵抗とスイッチング用トランジスタとを介して演
算増幅器に入力され、該スイッチング用トランジスタを
スイッチングするデジタル入力信号に基づくアナログ信
号を出力する、半導体基板に形成されたデジタル・アナ
ログ変換回路において、複数の前記抵抗と、該複数の抵
抗のそれぞれの抵抗の一端と前記演算増幅器の入力端子
との間に、それぞれ接続された複数の直列回路とを具備
し、該直列回路は、前記スイッチング用トランジスタと
第１のトランジスタとが直列接続され、前記第１のトラ
ンジスタのソースとドレインとが短絡接続され、該第１
のトランジスタの基板と、前記抵抗の一端と、前記スイ
ッチング用トランジスタの基板とが接続され、前記第１
のトランジスタのゲートには前記スイッチング用トラン
ジスタをスイッチングするデジタル入力信号が入力され
てなり、前記複数の直列回路の前記基板の電位はそれぞ
れ異なるものであるため、それぞれの基板の電位は分離
されることになる、そのため、他の基板にノイズが発生
しても当該基板の直列回路が該ノイズによって影響され
ることはない。たとえば、デジタル・アナログ変換回路
の上位ビットに相当する電流をスイッチングするトラン
ジスタは下位ビットのトランジスタに比べて大きな電流
をスイッチすることになるが、本発明のように、それぞ
れの直列回路内のトランジスタの基板をそれぞれ分離す
れば、上位ビットのスイッチングによる下位ビットへの
ノイズの影響を抑制することができる。 以上のように、本発明は従来のはしご型D/A変換回路
に、ダミースイッチを付加するという簡単な付加回路に
より楽音出力のノイズを軽減することができる。又、本
発明は回路構成が規則的でシンプルであるがノイズが大
きいというはしごD/A変換器の欠点を克服し、半導体集
積化に、非常に有利となる。
用いたノイズ発生を軽減したデジタル・アナログ（以
下、「D/A」）という。）変換回路に関する。 〔従来の技術〕 従来のはしご型D/A変換回路を第２図を用いて説明す
る。１はD/A変換器の基準電圧源供給入力端子、２〜６
は抵抗、12、13はディジタル信号、７はオペアンプ、20
は楽音出力端子、９、18はGND、８は帰還抵抗である。
信号12がＨだとスイッチ21がオンし基準電圧源１−抵抗
２−スイッチ21−信号10への電流I1が流れる。信号13も
“H"だと基準電圧源１−抵抗３−抵抗４−スイッチ23−
信号10へ電流I2が流れる。つまりディジタル号12、13の
“H"・“L"により、信号10へ流れる電流の和（I1＋I
2…）が変わり、信号10がオペアンプ７へ入力される
と、I1＋I2…の値に応じて楽音出力信号20の電圧振巾が
変わる。 〔発明が解決しようとする問題点〕 しかし従来の回路はスイッチがオン／オフする度にス
イッチングノイズが信号10に乗り易く、デジタル信号1
2、13が変化する際、楽音出力20の電圧の変わり目でオ
ーバー／アンダーシュートとなりノイズとなって出力さ
れ楽音として聞こえる場合があった。 そこで本発明は、信号10から各スイッチへ通じる経路
上に、ダミースイッチをつけることによりスイッチング
の際のノイズを吸収し、楽音出力20の電圧の変わり目に
おこるノイズを軽減することを目的とする。 〔問題点を解決するための手段〕 本発明のデジタル・アナログ変換回路は、基準電圧が
抵抗とスイッチング用トランジスタとを介して演算増幅
器に入力され、該スイッチング用トランジスタをスイッ
チングするデジタル入力信号に基づくアナログ信号を出
力する、半導体基板に形成されたデジタル・アナログ変
換回路において、前記抵抗の一端と前記演算増幅器の入
力端子との間に、前記スイッチング用トランジスタと第
１のトランジスタとが直列接続された直列回路を具備
し、前記第１のトランジスタのソースとドレインとが短
絡接続され、該第１のトランジスタの基板と、前記抵抗
の一端と、前記スイッチング用トランジスタの基板とが
接続されてなり、前記第１のトランジスタのゲートには
前記スイッチング用トランジスタをスイッチングするデ
ジタル入力信号が入力されてなることを特徴とする。 また、本発明のデジタル・アナログ変換回路は、基準
電圧が抵抗とスイッチング用トランジスタとを介して演
算増幅器に入力され、該スイッチング用トランジスタを
スイッチングするデジタル入力信号に基づくアナログ信
号を出力する、半導体基板に形成されたデジタル・アナ
ログ変換回路において、複数の前記抵抗と、該複数の抵
抗のそれぞれの抵抗の一端と前記演算増幅器の入力端子
との間に、それぞれ接続された複数の直列回路とを具備
し、該直列回路は、前記スイッチング用トランジスタと
第１のトランジスタとが直列接続され、前記第１のトラ
ンジスタのソースとドレインとが短絡接続され、該第１
のトランジスタの基板と、前記抵抗の一端と、前記スイ
ッチング用トランジスタの基板とが接続され、前記第１
のトランジスタのゲートには前記スイッチング用トラン
ジスタをスイッチングするデジタル入力信号が入力され
てなり、前記複数の直列回路の前記基板の電位はそれぞ
れ異なることを特徴とする。 〔実施例〕 本発明の実施例を第１図をもとに説明する。 １は、D/A変換回路の基準電圧供給端子、25、26はス
イッチ21、23の半分のTrサイズを持つダミースイッチで
ソースとドレインを信号10にショートしてあり、見かけ
上常にオンである。30は楽音出力オン信号であり、“H"
だとトランスミッションゲート（以下、「T.Mゲート」
という。）27がオンして楽音出力20に楽音信号が出力さ
れ、信号30が“L"だとT.Mゲート27はオフしてインバー
タ29の出力は“H"となりＮ−チャンネル（以下chとす
る）Tr32によりオペアンプ７の（−）入力端子はグラウ
ンド（以下GNDとする）へ固定され、楽音出力20はオフ
する。28はT.Mゲート27のＰ−chとＮ−chとを反対にし
た、T.Mゲートで、ソース側及びドレイン側はT.Mゲート
27の出力信号34とショートされており見かけ上常にオン
となっている。 デジタル信号12、13が変化した時と楽音出力20の波形
を第３図、第４図に示す。 第３図は従来のD/A変換回路による楽音出力波形図
で、デジタル信号12、13の変化点で、スイッチ21、22、
23、24のスイッチングノイズにより、楽音出力20に大き
なオーバー／アンダーショートが出る。第４図は本発明
によるダミースイッチ付きD/A変換回路による楽音出力
波形図で、ダミースイッチ25、26がスイッチングノイズ
を吸収する為、楽音出力20の、オーバー／アンダーショ
ートは小さくなり、ノイズを軽減できる。 又出力オン信号30の変化の際もダミーT.Mゲート28が
T.Mゲート27のスイッチングノイズを吸収し、楽音出力2
0のノイズが軽減される。 〔発明の効果〕 本発明のデジタル・アナログ変換回路は、基準電圧が
抵抗とスイッチング用トランジスタとを介して演算増幅
器に入力され、該スイッチング用トランジスタをスイッ
チングするデジタル入力信号に基づくアナログ信号を出
力する、半導体基板に形成されたデジタル・アナログ変
換回路において、前記抵抗の一端と前記演算増幅器の入
力端子との間に、前記スイッチング用トランジスタと第
１のトランジスタとが直列接続された直列回路を具備
し、前記第１のトランジスタのソースとドレインとが短
絡接続され、該第１のトランジスタの基板と、前記抵抗
の一端と、前記スイッチング用トランジスタの基板とが
接続されてなり、前記第１のトランジスタのゲートには
前記スイッチング用トランジスタをスイッチングするデ
ジタル入力信号が入力されてなるものであるため、該２
つのトランジスタのそれぞれの基板電位と抵抗の一端の
電位とは同電位となり、該同電位をもつ該基板間でノイ
ズによる電荷の移動が生じても、該基板間で電荷がキャ
ンセルされる。したがって、スイッチング用トランジス
タがスイッチングする際に発生するオーバーシュート、
アンダーシュートを小さくすることができ、演算増幅器
に入力されるノイズが著しく軽減される、特に、はしご
型抵抗回路に本発明を適用すればノイズ少ないデジタル
・アナログ変換回路を実現できる。 また、本発明のデジタル・アナログ変換回路は、基準
電圧が抵抗とスイッチング用トランジスタとを介して演
算増幅器に入力され、該スイッチング用トランジスタを
スイッチングするデジタル入力信号に基づくアナログ信
号を出力する、半導体基板に形成されたデジタル・アナ
ログ変換回路において、複数の前記抵抗と、該複数の抵
抗のそれぞれの抵抗の一端と前記演算増幅器の入力端子
との間に、それぞれ接続された複数の直列回路とを具備
し、該直列回路は、前記スイッチング用トランジスタと
第１のトランジスタとが直列接続され、前記第１のトラ
ンジスタのソースとドレインとが短絡接続され、該第１
のトランジスタの基板と、前記抵抗の一端と、前記スイ
ッチング用トランジスタの基板とが接続され、前記第１
のトランジスタのゲートには前記スイッチング用トラン
ジスタをスイッチングするデジタル入力信号が入力され
てなり、前記複数の直列回路の前記基板の電位はそれぞ
れ異なるものであるため、それぞれの基板の電位は分離
されることになる、そのため、他の基板にノイズが発生
しても当該基板の直列回路が該ノイズによって影響され
ることはない。たとえば、デジタル・アナログ変換回路
の上位ビットに相当する電流をスイッチングするトラン
ジスタは下位ビットのトランジスタに比べて大きな電流
をスイッチすることになるが、本発明のように、それぞ
れの直列回路内のトランジスタの基板をそれぞれ分離す
れば、上位ビットのスイッチングによる下位ビットへの
ノイズの影響を抑制することができる。 以上のように、本発明は従来のはしご型D/A変換回路
に、ダミースイッチを付加するという簡単な付加回路に
より楽音出力のノイズを軽減することができる。又、本
発明は回路構成が規則的でシンプルであるがノイズが大
きいというはしごD/A変換器の欠点を克服し、半導体集
積化に、非常に有利となる。
【図面の簡単な説明】
第１図は本発明によるダミースイッチ付D/A変換回路
図、第２図は従来のD/A変換回路図、第３図は従来のD/A
変換回路による楽音出力波形図、第４図は本発明による
D/A変換回路による楽音出力波形図である。
図、第２図は従来のD/A変換回路図、第３図は従来のD/A
変換回路による楽音出力波形図、第４図は本発明による
D/A変換回路による楽音出力波形図である。
Claims (1)
- (57)【特許請求の範囲】 １．基準電圧が抵抗とスイッチング用トランジスタとを
介して演算増幅器に入力され、該スイッチング用トラン
ジスタをスイッチングするデジタル入力信号に基づくア
ナログ信号を出力する、半導体基板に形成されたデジタ
ル・アナログ変換回路において、 前記抵抗の一端と前記演算増幅器の入力端子との間に、
前記スイッチング用トランジスタと第１のトランジスタ
とが直列接続された直列回路を具備し、 前記第１のトランジスタのソースとドレインとが短絡接
続され、該第１のトランジスタの基板と、前記抵抗の一
端と、前記スイッチング用トランジスタの基板とが接続
されてなり、 前記第１のトランジスタのゲートには前記スイッチング
用トランジスタをスイッチングするデジタル入力信号が
入力されてなることを特徴とするデジタル・アナログ変
換回路。 ２．基準電圧が抵抗とスイッチング用トランジスタとを
介して演算増幅器に入力され、該スイッチング用トラン
ジスタをスイッチングするデジタル入力信号に基づくア
ナログ信号を出力する、半導体基板に形成されたデジタ
ル・アナログ変換回路において、 複数の前記抵抗と、 該複数の抵抗のそれぞれの抵抗の一端と前記演算増幅器
の入力端子との間に、それぞれ接続された複数の直列回
路とを具備し、 該直列回路は、前記スイッチング用トランジスタと第１
のトランジスタとが直列接続され、前記第１のトランジ
スタのソースとドレインとが短絡接続され、該第１のト
ランジスタの基板と、前記抵抗の一端と、前記スイッチ
ング用トランジスタの基板とが接続され、前記第１のト
ランジスタのゲートには前記スイッチング用トランジス
タをスイッチングするデジタル入力信号が入力されてな
り、 前記複数の直列回路の前記基板の電位はそれぞれ異なる
ことを特徴とするデジタル・アナログ変換回路。 ３．前記演算増幅器の入力信号をスイッチングする第１
のトランスミッションゲートの出力と前記演算増幅器の
入力端子との間に、ソースとドレインが短絡接続された
第２のトランスミッションゲートが接続され、前記第２
のトランスミッションゲートのゲートには、前記第１の
トランスミッションゲートのゲート信号と逆相の信号が
入力されてなることを特徴とする特許請求の範囲第１項
記載のデジタル・アナログ変換回路。 ４．前記演算増幅器の入力信号をスイッチングする第１
のトランスミッションゲートの出力と前記演算増幅器の
入力端子との間に、ソースとドレインが短絡接続された
第２のトランスミッションゲートが接続され、前記第２
のトランスミッションゲートのゲートには、前記第１の
トランスミッションゲートのゲート信号と逆相の信号が
入力されてなることを特徴とする特許請求の範囲第２項
記載のデジタル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62230212A JP2662955B2 (ja) | 1987-09-14 | 1987-09-14 | デジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62230212A JP2662955B2 (ja) | 1987-09-14 | 1987-09-14 | デジタル・アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473827A JPS6473827A (en) | 1989-03-20 |
| JP2662955B2 true JP2662955B2 (ja) | 1997-10-15 |
Family
ID=16904325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62230212A Expired - Lifetime JP2662955B2 (ja) | 1987-09-14 | 1987-09-14 | デジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662955B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02288730A (ja) * | 1989-04-28 | 1990-11-28 | Nec Corp | Ｄ／ａ変換器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Ｍｏｓ ｆｅｔスイッチ回路 |
| JPS5967707A (ja) * | 1982-10-12 | 1984-04-17 | Matsushita Electric Ind Co Ltd | 信号処理回路 |
| JPS6057723A (ja) * | 1983-09-08 | 1985-04-03 | Nec Corp | 集積回路装置 |
| JPS61139123A (ja) * | 1984-12-10 | 1986-06-26 | Seiko Instr & Electronics Ltd | Ｄ／ａコンバ−タのテグリツチヤ−回路 |
-
1987
- 1987-09-14 JP JP62230212A patent/JP2662955B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6473827A (en) | 1989-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6362765B2 (en) | D/A converter | |
| US5164725A (en) | Digital to analog converter with current sources paired for canceling error sources | |
| US6204789B1 (en) | Variable resistor circuit and a digital-to-analog converter | |
| JPH0810832B2 (ja) | デイジタル―アナログ変換器 | |
| JPH0566774B2 (ja) | ||
| JP2976200B2 (ja) | Ｄ／ａコンバータのためのバイアス回路 | |
| US5218364A (en) | D/a converter with variable biasing resistor | |
| GB2070367A (en) | Converter | |
| KR940003152A (ko) | 수정된 부호 절대값 디지탈-아날로그 변환기 및 그 작동방법 | |
| JPH0123966B2 (ja) | ||
| US5296857A (en) | Digital to analog converter with precise linear output for both positive and negative digital input values | |
| JP2662955B2 (ja) | デジタル・アナログ変換回路 | |
| US4563669A (en) | Integrated digital/analog converter | |
| US4138667A (en) | Segment digital/analogue converter | |
| US4803461A (en) | R-2R type D/A converter circuit | |
| JP2001156640A (ja) | ディジタル／アナログ変換器 | |
| US4408094A (en) | Output circuit | |
| JP3116773B2 (ja) | Ｄ／ａコンバータ回路 | |
| JP3088393B2 (ja) | 抵抗ストリング型ｄ／ａ変換器 | |
| JPH06132828A (ja) | Ｄ／ａ変換装置 | |
| JP2833070B2 (ja) | トラック／ホールド回路 | |
| KR910002341B1 (ko) | 아날로그신호 비교회로 | |
| JP3206138B2 (ja) | 電流加算型ｄ／ａ変換器 | |
| JP2546449B2 (ja) | Ｄ／ａ変換装置 | |
| KR100207554B1 (ko) | 다채널 디지털 아날로그 변환기의 바이어스회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080620 Year of fee payment: 11 |