JP3088393B2 - 抵抗ストリング型ｄ／ａ変換器 - Google Patents
抵抗ストリング型ｄ／ａ変換器Info
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- JP3088393B2 JP3088393B2 JP10313325A JP31332598A JP3088393B2 JP 3088393 B2 JP3088393 B2 JP 3088393B2 JP 10313325 A JP10313325 A JP 10313325A JP 31332598 A JP31332598 A JP 31332598A JP 3088393 B2 JP3088393 B2 JP 3088393B2
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Description
【０００１】
【発明の属する技術分野】本発明は、抵抗ストリング型
Ｄ／Ａ変換器に関し、更に詳しくは、高速変換時の歪み
特性を改良した抵抗ストリング型Ｄ／Ａ変換器に関す
る。
Ｄ／Ａ変換器に関し、更に詳しくは、高速変換時の歪み
特性を改良した抵抗ストリング型Ｄ／Ａ変換器に関す
る。
【０００２】
【従来の技術】抵抗ストリング型Ｄ／Ａ変換器（ＤＡ
Ｃ）では、アナログ出力の精度が重要な特性であり、特
に高速変換時の出力電圧波形の歪みをいかに小さくする
かが大きな課題である。
Ｃ）では、アナログ出力の精度が重要な特性であり、特
に高速変換時の出力電圧波形の歪みをいかに小さくする
かが大きな課題である。
【０００３】図１を参照し、一般的な抵抗ストリング型
ＤＡＣについて、２ビットのデジタル入力ＤＡＣを例と
して説明する。ＤＡＣは、分圧抵抗Ｒ１、複数の直列接
続の抵抗Ｒ２〜Ｒ４、及び、各抵抗Ｒ２〜Ｒ４の接続ノ
ードから電位を取り出すタップＴ１〜Ｔ４を有し、抵抗
Ｒ１と直列に接続され電源間に挿入される抵抗ストリン
グ１８と、各タップＴ１〜Ｔ４とアナログ出力端子１４
とを夫々接続する複数のスイッチングトランジスタ（以
下、単にスイッチと呼ぶ）１０〜１３と、デジタル入力
をデコードしてデジタル入力値に対応する何れかのスイ
ッチ１０〜１３をオンとするデコーダ１５とを有する。
ＤＡＣについて、２ビットのデジタル入力ＤＡＣを例と
して説明する。ＤＡＣは、分圧抵抗Ｒ１、複数の直列接
続の抵抗Ｒ２〜Ｒ４、及び、各抵抗Ｒ２〜Ｒ４の接続ノ
ードから電位を取り出すタップＴ１〜Ｔ４を有し、抵抗
Ｒ１と直列に接続され電源間に挿入される抵抗ストリン
グ１８と、各タップＴ１〜Ｔ４とアナログ出力端子１４
とを夫々接続する複数のスイッチングトランジスタ（以
下、単にスイッチと呼ぶ）１０〜１３と、デジタル入力
をデコードしてデジタル入力値に対応する何れかのスイ
ッチ１０〜１３をオンとするデコーダ１５とを有する。
【０００４】上記ＤＡＣでは、入力されるデジタル入力
に従ってスイッチ１０〜１３の何れかが選択され、抵抗
ストリング１８のタップ電位がアナログ出力端１４に出
力されることで、デジタル入力端１６に入力されるデジ
タル入力値に対応したアナログ出力が得られる。スイッ
チングトランジスタ１０〜１３は、一般的には、Nch−
ＭＯＳＦＥＴによって構成される。
に従ってスイッチ１０〜１３の何れかが選択され、抵抗
ストリング１８のタップ電位がアナログ出力端１４に出
力されることで、デジタル入力端１６に入力されるデジ
タル入力値に対応したアナログ出力が得られる。スイッ
チングトランジスタ１０〜１３は、一般的には、Nch−
ＭＯＳＦＥＴによって構成される。
【０００５】ここで、従来のＤＡＣにおいて、例えばス
イッチ１１が選択される場合とスイッチ１３が選択され
る場合とを比較する。スイッチ１１によって選択される
タップＴ２をアナログ出力端１４（スイッチ１１）側か
ら見た時のインピダンスＲT2は、 ＲT2＝ (R1＋R2)×(R3＋R4)／(R1＋R2＋R3＋R4) であり、これに対して、スイッチ１３によって選択され
るタップＴ４を同様にアナログ出力端から見たときのイ
ンピダンスＲT4は、ほぼ０である。
イッチ１１が選択される場合とスイッチ１３が選択され
る場合とを比較する。スイッチ１１によって選択される
タップＴ２をアナログ出力端１４（スイッチ１１）側か
ら見た時のインピダンスＲT2は、 ＲT2＝ (R1＋R2)×(R3＋R4)／(R1＋R2＋R3＋R4) であり、これに対して、スイッチ１３によって選択され
るタップＴ４を同様にアナログ出力端から見たときのイ
ンピダンスＲT4は、ほぼ０である。
【０００６】抵抗ストリング型ＤＡＣの信号伝達関数に
おける時定数は、デジタル出力端１４側から見た各タッ
プＴ１〜Ｔ４のインピーダンスＲT1〜ＲT4と、信号線に
寄生する寄生容量及び負荷容量の和の積と考えられるこ
とから、上記Ｔ２とＴ４のタップ間におけるインピダン
スの差は、ＤＡＣの出力波形の歪みにつながる。つま
り、高速作動のＤＡＣでは、このインピダンスの差は、
出力アナログ信号の精度を低下させるもととなる。
おける時定数は、デジタル出力端１４側から見た各タッ
プＴ１〜Ｔ４のインピーダンスＲT1〜ＲT4と、信号線に
寄生する寄生容量及び負荷容量の和の積と考えられるこ
とから、上記Ｔ２とＴ４のタップ間におけるインピダン
スの差は、ＤＡＣの出力波形の歪みにつながる。つま
り、高速作動のＤＡＣでは、このインピダンスの差は、
出力アナログ信号の精度を低下させるもととなる。
【０００７】
【発明が解決しようとする課題】本発明は、上記に鑑
み、抵抗ストリング型ＤＡＣを改良し、高速作動におい
ても信号精度の低下が生じがたい抵抗ストリング型ＤＡ
Ｃを提供することを目的とする。
み、抵抗ストリング型ＤＡＣを改良し、高速作動におい
ても信号精度の低下が生じがたい抵抗ストリング型ＤＡ
Ｃを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の抵抗ストリング型Ｄ／Ａ変換器は、複数の
抵抗を基準電源間に直列に接続してなる抵抗ストリング
と、前記抵抗の各接続ノードから所定の電位を夫々取り
出す複数のタップと、前記各タップの出力電位を夫々出
力端に取り出すスイッチと、デジタル入力をデコードし
て該デジタル入力に対応するスイッチを選択するデコー
ダとを備える抵抗ストリング型Ｄ/Ａ変換器において、
前記スイッチのオン抵抗が相互に異なることを特徴とす
る。
に、本発明の抵抗ストリング型Ｄ／Ａ変換器は、複数の
抵抗を基準電源間に直列に接続してなる抵抗ストリング
と、前記抵抗の各接続ノードから所定の電位を夫々取り
出す複数のタップと、前記各タップの出力電位を夫々出
力端に取り出すスイッチと、デジタル入力をデコードし
て該デジタル入力に対応するスイッチを選択するデコー
ダとを備える抵抗ストリング型Ｄ/Ａ変換器において、
前記スイッチのオン抵抗が相互に異なることを特徴とす
る。
【０００９】本発明の抵抗ストリング型Ｄ／Ａ変換器で
は、スイッチのオン抵抗を対応するタップ毎に異なるも
のとし、タップ毎のインピダンスの差を小さくできるの
で、タップ毎の時定数の差が小さくなり、出力電圧波形
の歪みを小さくできる。
は、スイッチのオン抵抗を対応するタップ毎に異なるも
のとし、タップ毎のインピダンスの差を小さくできるの
で、タップ毎の時定数の差が小さくなり、出力電圧波形
の歪みを小さくできる。
【００１０】一般的には、各スイッチ側から対応するタ
ップが有するインピダンスを見たときに、低いインピダ
ンスを有するタップに対応するスイッチのオン抵抗を高
く設定する。好ましくは、前記タップが有するインピダ
ンスと、対応するスイッチのオン抵抗との和を、各タッ
プ毎に実質的に一定とする。これにより、各タップ毎の
時定数を一定にすることができ、良好な出力電圧波形が
得られる。
ップが有するインピダンスを見たときに、低いインピダ
ンスを有するタップに対応するスイッチのオン抵抗を高
く設定する。好ましくは、前記タップが有するインピダ
ンスと、対応するスイッチのオン抵抗との和を、各タッ
プ毎に実質的に一定とする。これにより、各タップ毎の
時定数を一定にすることができ、良好な出力電圧波形が
得られる。
【００１１】前記スイッチをＭＯＳＦＥＴによって構成
することが好ましく、この場合、ＭＯＳＦＥＴのゲート
幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）によって前記
オン抵抗を設定することが好ましい。この場合、所望の
オン抵抗が容易に得られる。スイッチは、例えばＮｃｈ
−ＭＯＳＦＥＴで構成し、或いは、Ｎｃｈ−ＭＯＳＦＥ
ＴとＰｃｈ−ＭＯＳＦＥＴの並列接続によって構成す
る。
することが好ましく、この場合、ＭＯＳＦＥＴのゲート
幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）によって前記
オン抵抗を設定することが好ましい。この場合、所望の
オン抵抗が容易に得られる。スイッチは、例えばＮｃｈ
−ＭＯＳＦＥＴで構成し、或いは、Ｎｃｈ−ＭＯＳＦＥ
ＴとＰｃｈ−ＭＯＳＦＥＴの並列接続によって構成す
る。
【００１２】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
は前記の通り、一般的な抵抗ラダー型ＤＡＣの構成を示
す回路図である。本実施形態例の抵抗ラダー型ＤＥＣも
図１に示された構成を採用する。なお、同図は、デジタ
ル入力が２bitのＤＡＣについて示してある。
施形態例に基づいて本発明を更に詳細に説明する。図１
は前記の通り、一般的な抵抗ラダー型ＤＡＣの構成を示
す回路図である。本実施形態例の抵抗ラダー型ＤＥＣも
図１に示された構成を採用する。なお、同図は、デジタ
ル入力が２bitのＤＡＣについて示してある。
【００１３】本実施形態例のＤＡＣは、電源端子１７と
グランド間に相互に直列に接続される分圧抵抗抵抗Ｒ１
及びＲ２〜Ｒ４から成る抵抗ストリング１８、抵抗スト
リング１８の各タップＴ１〜Ｔ４から夫々出力電位を取
り出すスイッチ１０〜１３、入力端子１６からデジタル
入力を受けてこれをデコードしてスイッチ１０〜１３に
制御信号として与えるデコーダ１５を有し、デジタル入
力端子１６から入力されるデジタル信号をアナログ信号
に変換してアナログ出力端子１４から出力する。各抵抗
の抵抗値は、例えばＲ１=９００Ω、Ｒ２=Ｒ３=Ｒ４=２
００Ωとしてある。
グランド間に相互に直列に接続される分圧抵抗抵抗Ｒ１
及びＲ２〜Ｒ４から成る抵抗ストリング１８、抵抗スト
リング１８の各タップＴ１〜Ｔ４から夫々出力電位を取
り出すスイッチ１０〜１３、入力端子１６からデジタル
入力を受けてこれをデコードしてスイッチ１０〜１３に
制御信号として与えるデコーダ１５を有し、デジタル入
力端子１６から入力されるデジタル信号をアナログ信号
に変換してアナログ出力端子１４から出力する。各抵抗
の抵抗値は、例えばＲ１=９００Ω、Ｒ２=Ｒ３=Ｒ４=２
００Ωとしてある。
【００１４】各タップＴ１〜Ｔ４の出力電位Ｖ１〜Ｖ４
は、基準電位をＶ0として夫々 Ｖ１=Ｖ0×（Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３
＋Ｒ４）=０．４Ｖ0 Ｖ２=Ｖ0×（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ
４）=０．２６６Ω Ｖ３=Ｖ0×（Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）=
０．１３３Ｖ0 Ｖ４=０ である。
は、基準電位をＶ0として夫々 Ｖ１=Ｖ0×（Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３
＋Ｒ４）=０．４Ｖ0 Ｖ２=Ｖ0×（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ
４）=０．２６６Ω Ｖ３=Ｖ0×（Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）=
０．１３３Ｖ0 Ｖ４=０ である。
【００１５】各スイッチ１０〜１３は、何れもNch−Ｍ
ＯＳＦＥＴで構成してあり、各スイッチ１０〜１３の設
計パラメータである、ゲート幅(Ｗ)とゲート長(Ｌ)の大
きさの比（Ｗ／Ｌ）をＡ、Ｂ、Ｃ、Ｄとすると、Ａ＞Ｂ
＞Ｃ＞Ｄとなるように設定してある。
ＯＳＦＥＴで構成してあり、各スイッチ１０〜１３の設
計パラメータである、ゲート幅(Ｗ)とゲート長(Ｌ)の大
きさの比（Ｗ／Ｌ）をＡ、Ｂ、Ｃ、Ｄとすると、Ａ＞Ｂ
＞Ｃ＞Ｄとなるように設定してある。
【００１６】具体的には、本実施形態例では、抵抗スト
リング１８の各タップＴ１〜Ｔ４を対応するスイッチ側
から見たインピダンスＲT1〜ＲT4と、ＭＯＳＦＥＴ１０
〜１３のオン抵抗との各和がすべて６００Ωとなるよう
に設定してある。ここで、各タップＴ１〜Ｔ４をスイッ
チ側から見たときのインピダンスＲT1〜ＲT4は、 ＲT1=Ｒ１×（Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ
３＋Ｒ４）=３６０Ω ＲT2=（Ｒ１＋Ｒ２）×（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２
＋Ｒ３＋Ｒ４）=２９３．３Ω ＲT3=（Ｒ１＋Ｒ２＋Ｒ３）×Ｒ４／（Ｒ１＋Ｒ２＋Ｒ
３＋Ｒ４）=１７３．３Ω ＲT4=０Ω であるので、各スイッチ１０〜１３のオン抵抗Ｒ10〜Ｒ
13は、Ｒ10=２４０Ω、Ｒ11=３０６．７Ω、Ｒ12=４２
６．７Ω、Ｒ13=６００Ωである。
リング１８の各タップＴ１〜Ｔ４を対応するスイッチ側
から見たインピダンスＲT1〜ＲT4と、ＭＯＳＦＥＴ１０
〜１３のオン抵抗との各和がすべて６００Ωとなるよう
に設定してある。ここで、各タップＴ１〜Ｔ４をスイッ
チ側から見たときのインピダンスＲT1〜ＲT4は、 ＲT1=Ｒ１×（Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ
３＋Ｒ４）=３６０Ω ＲT2=（Ｒ１＋Ｒ２）×（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２
＋Ｒ３＋Ｒ４）=２９３．３Ω ＲT3=（Ｒ１＋Ｒ２＋Ｒ３）×Ｒ４／（Ｒ１＋Ｒ２＋Ｒ
３＋Ｒ４）=１７３．３Ω ＲT4=０Ω であるので、各スイッチ１０〜１３のオン抵抗Ｒ10〜Ｒ
13は、Ｒ10=２４０Ω、Ｒ11=３０６．７Ω、Ｒ12=４２
６．７Ω、Ｒ13=６００Ωである。
【００１７】上記各スイッチのオン抵抗Ｒ１０〜Ｒ１３
は、Ｎｃｈ−ＭＯＳＦＥＴのゲート幅Ｗ及びゲート長Ｌ
の比（Ｗ／Ｌ）を選択することによって得られる。例え
ば、スイッチ１３のＷ／Ｌ比（Ｄ）を１とすると、スイ
ッチ１０のＷ／Ｌ比（Ａ）は２．５０、スイッチ１１の
Ｗ／Ｌ比（Ｂ）は１．９６、スイッチ１２のＷ／Ｌ比
（Ｃ）は１．４１である。つまり、Ａ＞Ｂ＞Ｃ＞Ｄであ
る。
は、Ｎｃｈ−ＭＯＳＦＥＴのゲート幅Ｗ及びゲート長Ｌ
の比（Ｗ／Ｌ）を選択することによって得られる。例え
ば、スイッチ１３のＷ／Ｌ比（Ｄ）を１とすると、スイ
ッチ１０のＷ／Ｌ比（Ａ）は２．５０、スイッチ１１の
Ｗ／Ｌ比（Ｂ）は１．９６、スイッチ１２のＷ／Ｌ比
（Ｃ）は１．４１である。つまり、Ａ＞Ｂ＞Ｃ＞Ｄであ
る。
【００１８】アナログ出力端１４の電位は、出力電位を
決定するスイッチ１０〜１３を切り替えることにより変
化するが、この変化の時定数は、各スイッチ１０〜１３
からアナログ出力端１４までに接続されている配線、選
択されたタップをスイッチ側から見たときのインピーダ
ンス、スイッチのオン抵抗、及び、負荷容量によって決
定される。レイアウト上からは、各スイッチ１０〜１３
からアナログ出力端１４までの配線抵抗及び寄生容量は
一定であるので、アナログ出力端１４から出力されるア
ナログ信号が変化する時定数は、選択されたタップＴ１
〜Ｔ４を各スイッチ１０〜１３側から見たインピーダン
スとスイッチのオン抵抗との和によって決定される。
決定するスイッチ１０〜１３を切り替えることにより変
化するが、この変化の時定数は、各スイッチ１０〜１３
からアナログ出力端１４までに接続されている配線、選
択されたタップをスイッチ側から見たときのインピーダ
ンス、スイッチのオン抵抗、及び、負荷容量によって決
定される。レイアウト上からは、各スイッチ１０〜１３
からアナログ出力端１４までの配線抵抗及び寄生容量は
一定であるので、アナログ出力端１４から出力されるア
ナログ信号が変化する時定数は、選択されたタップＴ１
〜Ｔ４を各スイッチ１０〜１３側から見たインピーダン
スとスイッチのオン抵抗との和によって決定される。
【００１９】従来の抵抗ストリング型ＤＡＣでは、出力
端の電位が変化する時定数が選択されるタップ毎に異な
っていたので、出力波形の変化がタップ毎に異なってい
た。これがＤＡＣの出力電圧波形の歪み率の増加につな
がっていた。本実施形態例では、上記タップのインピダ
ンス及びスイッチのオン抵抗の和を一定にすることによ
って、タップ間の時定数の差をなくし、アナログ出力電
圧波形の歪みを除いている。
端の電位が変化する時定数が選択されるタップ毎に異な
っていたので、出力波形の変化がタップ毎に異なってい
た。これがＤＡＣの出力電圧波形の歪み率の増加につな
がっていた。本実施形態例では、上記タップのインピダ
ンス及びスイッチのオン抵抗の和を一定にすることによ
って、タップ間の時定数の差をなくし、アナログ出力電
圧波形の歪みを除いている。
【００２０】図２（ａ）及び（ｂ）は、８ビットの抵抗
ストリング型ＤＡＣによって、デジタル入力の正弦波形
をＤ−Ａ変換した際のアナログ出力の正弦波形を高速フ
ーリエ変換（ＦＦＴ）によって求めた例であり、本発明
の一実施形態例のＤＡＣの出力電圧波形（点線）と従来
のＤＡＣの出力電圧波形（実線）とを比較している。同
図（ａ）は全体の正弦波形を示し、同図（ｂ）はそのＡ
部の拡大図を示している。（ａ）の全体図では、その差
はっきりとは判らないが、（ｂ）の拡大図ではその差が
明らかに示されている。ここで、本発明の抵抗ストリン
グ型ＤＡＣでは、正弦波形のＳＮ比が４９ｄＢであり、
従来のＤＡＣの正弦波形のＳＮ比４５ｄＢから改善され
ている。つまり、本発明のＤＡＣでは、良好なアナログ
正弦波形が得られる。
ストリング型ＤＡＣによって、デジタル入力の正弦波形
をＤ−Ａ変換した際のアナログ出力の正弦波形を高速フ
ーリエ変換（ＦＦＴ）によって求めた例であり、本発明
の一実施形態例のＤＡＣの出力電圧波形（点線）と従来
のＤＡＣの出力電圧波形（実線）とを比較している。同
図（ａ）は全体の正弦波形を示し、同図（ｂ）はそのＡ
部の拡大図を示している。（ａ）の全体図では、その差
はっきりとは判らないが、（ｂ）の拡大図ではその差が
明らかに示されている。ここで、本発明の抵抗ストリン
グ型ＤＡＣでは、正弦波形のＳＮ比が４９ｄＢであり、
従来のＤＡＣの正弦波形のＳＮ比４５ｄＢから改善され
ている。つまり、本発明のＤＡＣでは、良好なアナログ
正弦波形が得られる。
【００２１】図３は、本発明の別の実施形態例を図１と
同様に示している。本実施形態例では、先の実施例で示
した各スイッチ１０〜１３を、Ｎｃｈ−ＭＯＳＦＥＴ
（２０）とPｃｈ−ＭＯＳＦＥＴ（２１）との並列接続
で構成している。この場合にも、各スイッチ１０〜１３
の設計パラメータである比Ｅ、Ｆ、Ｇ、Ｈ、を、夫々Ｅ
＞Ｆ＞Ｇ＞Ｈとなるように設定する。（但し、先の実施
形態例と同様に、R1＞R2＋R3＋R4としてある）。このよ
うに、Ｐｃｈ−ＭＯＳＦＥＴ（２１）とＮｃｈ−ＭＯＳ
ＦＥＴ（２０）とを並列接続してスイッチ１０〜１３を
構成することで、スイッチの動作時のオン抵抗が、Ｐｃ
ｈ−ＭＯＳＦＥＴとＮｃｈ−ＭＯＳＦＥＴの並列合成抵
抗となり、出力電圧をほぼ電源電圧全域にすることがで
きる。この場合、スイッチの選択信号が、Ｎｃｈ−ＭＯ
ＳＦＥＴとＰｃｈ−ＭＯＳＦＥＴとで逆論理になるた
め、インバータ１９を設けてＰｃｈ−ＭＯＳＦＥＴのゲ
ートに入力している。このような構成により、出力信号
のグリッチ・エネルギーの原因のひとつであるフィード
スルーの影響を緩和できる利点がある。
同様に示している。本実施形態例では、先の実施例で示
した各スイッチ１０〜１３を、Ｎｃｈ−ＭＯＳＦＥＴ
（２０）とPｃｈ−ＭＯＳＦＥＴ（２１）との並列接続
で構成している。この場合にも、各スイッチ１０〜１３
の設計パラメータである比Ｅ、Ｆ、Ｇ、Ｈ、を、夫々Ｅ
＞Ｆ＞Ｇ＞Ｈとなるように設定する。（但し、先の実施
形態例と同様に、R1＞R2＋R3＋R4としてある）。このよ
うに、Ｐｃｈ−ＭＯＳＦＥＴ（２１）とＮｃｈ−ＭＯＳ
ＦＥＴ（２０）とを並列接続してスイッチ１０〜１３を
構成することで、スイッチの動作時のオン抵抗が、Ｐｃ
ｈ−ＭＯＳＦＥＴとＮｃｈ−ＭＯＳＦＥＴの並列合成抵
抗となり、出力電圧をほぼ電源電圧全域にすることがで
きる。この場合、スイッチの選択信号が、Ｎｃｈ−ＭＯ
ＳＦＥＴとＰｃｈ−ＭＯＳＦＥＴとで逆論理になるた
め、インバータ１９を設けてＰｃｈ−ＭＯＳＦＥＴのゲ
ートに入力している。このような構成により、出力信号
のグリッチ・エネルギーの原因のひとつであるフィード
スルーの影響を緩和できる利点がある。
【００２２】以上、本発明をその好適な実施形態例に基
づいて詳細に説明したが、本発明は上記実施形態例の構
成にのみ限定されるものではなく、上記実施形態例の構
成から種々の修正及び変更を施したものも本発明の範囲
に含まれる。
づいて詳細に説明したが、本発明は上記実施形態例の構
成にのみ限定されるものではなく、上記実施形態例の構
成から種々の修正及び変更を施したものも本発明の範囲
に含まれる。
【００２３】
【発明の効果】以上、説明したように、本発明の抵抗ス
トリング型Ｄ／Ａ変換器によると、各抵抗の取出しタッ
プ毎のインピダンスの差を小さくできるので、出力端に
現れるアナログ出力電位の歪みが小さくなる利点があ
る。
トリング型Ｄ／Ａ変換器によると、各抵抗の取出しタッ
プ毎のインピダンスの差を小さくできるので、出力端に
現れるアナログ出力電位の歪みが小さくなる利点があ
る。
【図１】 本発明の一実施形態例のＤＡＣを含む一般的
な抵抗ストリング型ＤＡＣの構成を示す回路図。
な抵抗ストリング型ＤＡＣの構成を示す回路図。
【図２】 （ａ）及び（ｂ）は、夫々、本発明の一実施
形態例及び従来のＤＡＣの出力電圧波形の変化を示す波
形図。
形態例及び従来のＤＡＣの出力電圧波形の変化を示す波
形図。
【図３】 本発明の別の実施形態例の抵抗ストリング型
ＤＡＣの回路図。
ＤＡＣの回路図。
Ｒ１〜Ｒ４：抵抗 Ｔ１〜Ｔ４：タップ １０〜１３：スイッチングトランジスタ １４：アナログ出力端 １５：デコーダ １６：デジタル入力端 １７：電源 １８：抵抗ストリング １９：インバータ ２０：Ｎｃｈ−ＭＯＳＦＥＴ ２１：Ｐｃｈ−ＭＯＳＦＥＴ
フロントページの続き (56)参考文献 特開 平７−38439（ＪＰ，Ａ) 特開 平10−4354（ＪＰ，Ａ) 特開 平７−131354（ＪＰ，Ａ) 特開 平６−77832（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/76
Claims (3)
- 【請求項１】 複数の抵抗を基準電源間に直列に接続し
てなる抵抗ストリングと、 前記抵抗の各接続ノードから所定の電位を夫々取り出す
複数のタップと、 前記各タップに対応して配接され、前記各タップの出力
電位を夫々出力端に取り出す複数のスイッチと、 デジタル入力をデコードして前記デジタル入力に対応す
る前記スイッチを選択するデコーダーとを備える抵抗ス
トリング型Ｄ／Ａ変換器において、 前記各スイッチから対応するタップのインピダンスを見
たときに、前記複数のスイッチに対応するタップのイン
ピダンスの中で相対的にインピダンスの低いタップに対
応するスイッチのオン抵抗を、相対的にインピダンスの
高いタップに対応するスイッチのオン抵抗より高く設定
することを特徴とする抵抗ストリング型Ｄ／Ａ型変換
器。 - 【請求項２】 前記各タップのインピダンスと、対応す
るスイッチのオン抵抗との和が実質的に一定であること
を特徴とする請求項１に記載の抵抗ストリング型Ｄ／Ａ
変換器。 - 【請求項３】 前記スイッチがＭＯＳＦＥＴによって構
成され、前記ＭＯＳＦＥＴのゲート幅（Ｗ）とゲート長
（Ｌ）の比によって前記スイッチのオン抵抗が設定され
ることを特徴とする請求項１又は２に記載の抵抗ストリ
ング型Ｄ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10313325A JP3088393B2 (ja) | 1998-11-04 | 1998-11-04 | 抵抗ストリング型ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10313325A JP3088393B2 (ja) | 1998-11-04 | 1998-11-04 | 抵抗ストリング型ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138586A JP2000138586A (ja) | 2000-05-16 |
| JP3088393B2 true JP3088393B2 (ja) | 2000-09-18 |
Family
ID=18039882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10313325A Expired - Fee Related JP3088393B2 (ja) | 1998-11-04 | 1998-11-04 | 抵抗ストリング型ｄ／ａ変換器 |
Country Status (1)
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