JP3088393B2 - 抵抗ストリング型d/a変換器 - Google Patents
抵抗ストリング型d/a変換器Info
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Description
D/A変換器に関し、更に詳しくは、高速変換時の歪み
特性を改良した抵抗ストリング型D/A変換器に関す
る。
C)では、アナログ出力の精度が重要な特性であり、特
に高速変換時の出力電圧波形の歪みをいかに小さくする
かが大きな課題である。
DACについて、2ビットのデジタル入力DACを例と
して説明する。DACは、分圧抵抗R1、複数の直列接
続の抵抗R2〜R4、及び、各抵抗R2〜R4の接続ノ
ードから電位を取り出すタップT1〜T4を有し、抵抗
R1と直列に接続され電源間に挿入される抵抗ストリン
グ18と、各タップT1〜T4とアナログ出力端子14
とを夫々接続する複数のスイッチングトランジスタ(以
下、単にスイッチと呼ぶ)10〜13と、デジタル入力
をデコードしてデジタル入力値に対応する何れかのスイ
ッチ10〜13をオンとするデコーダ15とを有する。
に従ってスイッチ10〜13の何れかが選択され、抵抗
ストリング18のタップ電位がアナログ出力端14に出
力されることで、デジタル入力端16に入力されるデジ
タル入力値に対応したアナログ出力が得られる。スイッ
チングトランジスタ10〜13は、一般的には、Nch−
MOSFETによって構成される。
イッチ11が選択される場合とスイッチ13が選択され
る場合とを比較する。スイッチ11によって選択される
タップT2をアナログ出力端14(スイッチ11)側か
ら見た時のインピダンスRT2は、 RT2= (R1+R2)×(R3+R4)/(R1+R2+R3+R4) であり、これに対して、スイッチ13によって選択され
るタップT4を同様にアナログ出力端から見たときのイ
ンピダンスRT4は、ほぼ0である。
おける時定数は、デジタル出力端14側から見た各タッ
プT1〜T4のインピーダンスRT1〜RT4と、信号線に
寄生する寄生容量及び負荷容量の和の積と考えられるこ
とから、上記T2とT4のタップ間におけるインピダン
スの差は、DACの出力波形の歪みにつながる。つま
り、高速作動のDACでは、このインピダンスの差は、
出力アナログ信号の精度を低下させるもととなる。
み、抵抗ストリング型DACを改良し、高速作動におい
ても信号精度の低下が生じがたい抵抗ストリング型DA
Cを提供することを目的とする。
に、本発明の抵抗ストリング型D/A変換器は、複数の
抵抗を基準電源間に直列に接続してなる抵抗ストリング
と、前記抵抗の各接続ノードから所定の電位を夫々取り
出す複数のタップと、前記各タップの出力電位を夫々出
力端に取り出すスイッチと、デジタル入力をデコードし
て該デジタル入力に対応するスイッチを選択するデコー
ダとを備える抵抗ストリング型D/A変換器において、
前記スイッチのオン抵抗が相互に異なることを特徴とす
る。
は、スイッチのオン抵抗を対応するタップ毎に異なるも
のとし、タップ毎のインピダンスの差を小さくできるの
で、タップ毎の時定数の差が小さくなり、出力電圧波形
の歪みを小さくできる。
ップが有するインピダンスを見たときに、低いインピダ
ンスを有するタップに対応するスイッチのオン抵抗を高
く設定する。好ましくは、前記タップが有するインピダ
ンスと、対応するスイッチのオン抵抗との和を、各タッ
プ毎に実質的に一定とする。これにより、各タップ毎の
時定数を一定にすることができ、良好な出力電圧波形が
得られる。
することが好ましく、この場合、MOSFETのゲート
幅(W)とゲート長(L)の比(W/L)によって前記
オン抵抗を設定することが好ましい。この場合、所望の
オン抵抗が容易に得られる。スイッチは、例えばNch
−MOSFETで構成し、或いは、Nch−MOSFE
TとPch−MOSFETの並列接続によって構成す
る。
施形態例に基づいて本発明を更に詳細に説明する。図1
は前記の通り、一般的な抵抗ラダー型DACの構成を示
す回路図である。本実施形態例の抵抗ラダー型DECも
図1に示された構成を採用する。なお、同図は、デジタ
ル入力が2bitのDACについて示してある。
グランド間に相互に直列に接続される分圧抵抗抵抗R1
及びR2〜R4から成る抵抗ストリング18、抵抗スト
リング18の各タップT1〜T4から夫々出力電位を取
り出すスイッチ10〜13、入力端子16からデジタル
入力を受けてこれをデコードしてスイッチ10〜13に
制御信号として与えるデコーダ15を有し、デジタル入
力端子16から入力されるデジタル信号をアナログ信号
に変換してアナログ出力端子14から出力する。各抵抗
の抵抗値は、例えばR1=900Ω、R2=R3=R4=2
00Ωとしてある。
は、基準電位をV0として夫々 V1=V0×(R2+R3+R4)/(R1+R2+R3
+R4)=0.4V0 V2=V0×(R3+R4)/(R1+R2+R3+R
4)=0.266Ω V3=V0×(R4)/(R1+R2+R3+R4)=
0.133V0 V4=0 である。
OSFETで構成してあり、各スイッチ10〜13の設
計パラメータである、ゲート幅(W)とゲート長(L)の大
きさの比(W/L)をA、B、C、Dとすると、A>B
>C>Dとなるように設定してある。
リング18の各タップT1〜T4を対応するスイッチ側
から見たインピダンスRT1〜RT4と、MOSFET10
〜13のオン抵抗との各和がすべて600Ωとなるよう
に設定してある。ここで、各タップT1〜T4をスイッ
チ側から見たときのインピダンスRT1〜RT4は、 RT1=R1×(R2+R3+R4)/(R1+R2+R
3+R4)=360Ω RT2=(R1+R2)×(R3+R4)/(R1+R2
+R3+R4)=293.3Ω RT3=(R1+R2+R3)×R4/(R1+R2+R
3+R4)=173.3Ω RT4=0Ω であるので、各スイッチ10〜13のオン抵抗R10〜R
13は、R10=240Ω、R11=306.7Ω、R12=42
6.7Ω、R13=600Ωである。
は、Nch−MOSFETのゲート幅W及びゲート長L
の比(W/L)を選択することによって得られる。例え
ば、スイッチ13のW/L比(D)を1とすると、スイ
ッチ10のW/L比(A)は2.50、スイッチ11の
W/L比(B)は1.96、スイッチ12のW/L比
(C)は1.41である。つまり、A>B>C>Dであ
る。
決定するスイッチ10〜13を切り替えることにより変
化するが、この変化の時定数は、各スイッチ10〜13
からアナログ出力端14までに接続されている配線、選
択されたタップをスイッチ側から見たときのインピーダ
ンス、スイッチのオン抵抗、及び、負荷容量によって決
定される。レイアウト上からは、各スイッチ10〜13
からアナログ出力端14までの配線抵抗及び寄生容量は
一定であるので、アナログ出力端14から出力されるア
ナログ信号が変化する時定数は、選択されたタップT1
〜T4を各スイッチ10〜13側から見たインピーダン
スとスイッチのオン抵抗との和によって決定される。
端の電位が変化する時定数が選択されるタップ毎に異な
っていたので、出力波形の変化がタップ毎に異なってい
た。これがDACの出力電圧波形の歪み率の増加につな
がっていた。本実施形態例では、上記タップのインピダ
ンス及びスイッチのオン抵抗の和を一定にすることによ
って、タップ間の時定数の差をなくし、アナログ出力電
圧波形の歪みを除いている。
ストリング型DACによって、デジタル入力の正弦波形
をD−A変換した際のアナログ出力の正弦波形を高速フ
ーリエ変換(FFT)によって求めた例であり、本発明
の一実施形態例のDACの出力電圧波形(点線)と従来
のDACの出力電圧波形(実線)とを比較している。同
図(a)は全体の正弦波形を示し、同図(b)はそのA
部の拡大図を示している。(a)の全体図では、その差
はっきりとは判らないが、(b)の拡大図ではその差が
明らかに示されている。ここで、本発明の抵抗ストリン
グ型DACでは、正弦波形のSN比が49dBであり、
従来のDACの正弦波形のSN比45dBから改善され
ている。つまり、本発明のDACでは、良好なアナログ
正弦波形が得られる。
同様に示している。本実施形態例では、先の実施例で示
した各スイッチ10〜13を、Nch−MOSFET
(20)とPch−MOSFET(21)との並列接続
で構成している。この場合にも、各スイッチ10〜13
の設計パラメータである比E、F、G、H、を、夫々E
>F>G>Hとなるように設定する。(但し、先の実施
形態例と同様に、R1>R2+R3+R4としてある)。このよ
うに、Pch−MOSFET(21)とNch−MOS
FET(20)とを並列接続してスイッチ10〜13を
構成することで、スイッチの動作時のオン抵抗が、Pc
h−MOSFETとNch−MOSFETの並列合成抵
抗となり、出力電圧をほぼ電源電圧全域にすることがで
きる。この場合、スイッチの選択信号が、Nch−MO
SFETとPch−MOSFETとで逆論理になるた
め、インバータ19を設けてPch−MOSFETのゲ
ートに入力している。このような構成により、出力信号
のグリッチ・エネルギーの原因のひとつであるフィード
スルーの影響を緩和できる利点がある。
づいて詳細に説明したが、本発明は上記実施形態例の構
成にのみ限定されるものではなく、上記実施形態例の構
成から種々の修正及び変更を施したものも本発明の範囲
に含まれる。
トリング型D/A変換器によると、各抵抗の取出しタッ
プ毎のインピダンスの差を小さくできるので、出力端に
現れるアナログ出力電位の歪みが小さくなる利点があ
る。
な抵抗ストリング型DACの構成を示す回路図。
形態例及び従来のDACの出力電圧波形の変化を示す波
形図。
DACの回路図。
Claims (3)
- 【請求項1】 複数の抵抗を基準電源間に直列に接続し
てなる抵抗ストリングと、 前記抵抗の各接続ノードから所定の電位を夫々取り出す
複数のタップと、 前記各タップに対応して配接され、前記各タップの出力
電位を夫々出力端に取り出す複数のスイッチと、 デジタル入力をデコードして前記デジタル入力に対応す
る前記スイッチを選択するデコーダーとを備える抵抗ス
トリング型D/A変換器において、 前記各スイッチから対応するタップのインピダンスを見
たときに、前記複数のスイッチに対応するタップのイン
ピダンスの中で相対的にインピダンスの低いタップに対
応するスイッチのオン抵抗を、相対的にインピダンスの
高いタップに対応するスイッチのオン抵抗より高く設定
することを特徴とする抵抗ストリング型D/A型変換
器。 - 【請求項2】 前記各タップのインピダンスと、対応す
るスイッチのオン抵抗との和が実質的に一定であること
を特徴とする請求項1に記載の抵抗ストリング型D/A
変換器。 - 【請求項3】 前記スイッチがMOSFETによって構
成され、前記MOSFETのゲート幅(W)とゲート長
(L)の比によって前記スイッチのオン抵抗が設定され
ることを特徴とする請求項1又は2に記載の抵抗ストリ
ング型D/A変換器。
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KR100815754B1 (ko) * | 2006-11-09 | 2008-03-20 | 삼성에스디아이 주식회사 | 구동회로 및 이를 이용한 유기전계발광표시장치 |
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1998
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