JPH0777350B2 - Ｄ／ａ変換器のグリッチ発生抑止回路 - Google Patents
Ｄ／ａ変換器のグリッチ発生抑止回路Info
- Publication number
- JPH0777350B2 JPH0777350B2 JP61062592A JP6259286A JPH0777350B2 JP H0777350 B2 JPH0777350 B2 JP H0777350B2 JP 61062592 A JP61062592 A JP 61062592A JP 6259286 A JP6259286 A JP 6259286A JP H0777350 B2 JPH0777350 B2 JP H0777350B2
- Authority
- JP
- Japan
- Prior art keywords
- converter
- group
- voltage
- bits
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル−アナログ変換器（D/A変換器）に
おけるグリッチの発生を抑止するD/A変換器のグリッチ
発生抑止回路に関する。
おけるグリッチの発生を抑止するD/A変換器のグリッチ
発生抑止回路に関する。
D/A変換においてはスイッチング過渡現象としてのグリ
ッチ発生が問題とされ、その対策が従来より種々提案さ
れている。
ッチ発生が問題とされ、その対策が従来より種々提案さ
れている。
例えば、D/A変換器の出力側にサンプル・ホールド回路
を設けてD/A変換器で発生したグリッチを取り除く方法
が一般に広く採用されているが、かかる方法はタイミン
グ制御が難しい、回路構成が複雑化するなどの欠点があ
る。
を設けてD/A変換器で発生したグリッチを取り除く方法
が一般に広く採用されているが、かかる方法はタイミン
グ制御が難しい、回路構成が複雑化するなどの欠点があ
る。
また、D/A変換器の構成を工夫してグリッチ自体の発生
を抑える試みも提案されているが、現在IC化され市販さ
れているD/A変換器でもグリッチが依然として発生して
いるのが実状である。
を抑える試みも提案されているが、現在IC化され市販さ
れているD/A変換器でもグリッチが依然として発生して
いるのが実状である。
その他に、D/A変換器にディジタル信号を与えるディジ
タル信号出力装置に起因するディジタル入力信号自体の
立上り、立下り時間の不一致にもとづくグリッチ発生を
防止するため、ディジタル入力信号の立上り、立下り時
間を一致せしめる試みも提案されているが、この方法の
みでは一般にグリッチ発生の主原因とされているD/A変
換器内のスイッチング回路のオン、オフのタイミングの
ズレに対しては無防備であり、グリッチが発生する欠点
がある。なお、現在では立上り、立下り時間が略等しい
ディジタル信号を出力できるCMOSの高速ラッチ回路など
が市販されており、これをディジタル信号出力装置に用
いれば、かかる出力装置からのディジタル信号自体に対
する対策は不要なものとなる。
タル信号出力装置に起因するディジタル入力信号自体の
立上り、立下り時間の不一致にもとづくグリッチ発生を
防止するため、ディジタル入力信号の立上り、立下り時
間を一致せしめる試みも提案されているが、この方法の
みでは一般にグリッチ発生の主原因とされているD/A変
換器内のスイッチング回路のオン、オフのタイミングの
ズレに対しては無防備であり、グリッチが発生する欠点
がある。なお、現在では立上り、立下り時間が略等しい
ディジタル信号を出力できるCMOSの高速ラッチ回路など
が市販されており、これをディジタル信号出力装置に用
いれば、かかる出力装置からのディジタル信号自体に対
する対策は不要なものとなる。
第４図は２進化重み電流源31、32…3nをもつ周知のD/A
変換器の概略構成を示す。１、２、…ｎはMSBからLSBま
でのディジタル入力端子を、S1、S2…Snはスイッチング
回路を、４はスイッチング回路S1、S2…Snのスレッシュ
ホールド電圧Vtを設定する基準電圧発生回路を、また５
は電流出力端子をそれぞれ示す。
変換器の概略構成を示す。１、２、…ｎはMSBからLSBま
でのディジタル入力端子を、S1、S2…Snはスイッチング
回路を、４はスイッチング回路S1、S2…Snのスレッシュ
ホールド電圧Vtを設定する基準電圧発生回路を、また５
は電流出力端子をそれぞれ示す。
ここでスイッチング回路S1、S2…Snは、通常半導体回路
網をもって形成されるが、半導体回路網によるスイッチ
ング回路はその構成により第５図（ａ）或いは（ｂ）の
ように立下りが立上りに比べて早い特性或いはその逆の
特性をもつため、スイッチング回路S1、S2…Snはかかる
スイッチング特性を呈することになる。
網をもって形成されるが、半導体回路網によるスイッチ
ング回路はその構成により第５図（ａ）或いは（ｂ）の
ように立下りが立上りに比べて早い特性或いはその逆の
特性をもつため、スイッチング回路S1、S2…Snはかかる
スイッチング特性を呈することになる。
なお、一般に、それらは同一の半導体回路網をもってそ
れぞれ形成されるため、市販のD/A変換器の各ビットの
スイッチング特性はいずれか一方の特性に揃うものと考
えられる。
れぞれ形成されるため、市販のD/A変換器の各ビットの
スイッチング特性はいずれか一方の特性に揃うものと考
えられる。
従って、ディジタル信号出力装置から立上り、立下り時
間が略等しいディジタル信号を出力しても、D/A変換器
のかかるスイッチング特性のためグリッチが発生するこ
とになる。
間が略等しいディジタル信号を出力しても、D/A変換器
のかかるスイッチング特性のためグリッチが発生するこ
とになる。
ただし、このグリッチは、第５図（ａ）、（ｂ）におい
てスレッシュホールド電圧Vtをそれぞれ図に示すようVt
1、Vt2となるよう調整できれば抑止可能であるが、厳密
には各ビットに対する各スイッチング回路S1、S2…Snの
スイッチング特性は同一でないため、スレッシュホール
ド電圧を各ビットに対して一様に下げたり、上げたりす
るだけでは完全ではない。市販のD/A変換器はスレッシ
ュホールド電圧調整機能があっても、それは各ビットに
対して一様に調整するものであるため、また全く調整機
能を持たないD/A変換器もあるため、市販のD/A変換器を
電子機器に組込んで利用する者には、かかるスイッチン
グ特性によるグリッチ発生は依然として問題である。本
願は、複数のビットグループ毎にスレッシュホールド電
圧を調整するのと同等の効果をもたらすことにより、グ
リッチに起因して発生するD/A変換器から出力されるア
ナログ信号の歪を可能な範囲で最小限に抑えると共に、
その調整が簡単に行えるようにすることを目的とする。
てスレッシュホールド電圧Vtをそれぞれ図に示すようVt
1、Vt2となるよう調整できれば抑止可能であるが、厳密
には各ビットに対する各スイッチング回路S1、S2…Snの
スイッチング特性は同一でないため、スレッシュホール
ド電圧を各ビットに対して一様に下げたり、上げたりす
るだけでは完全ではない。市販のD/A変換器はスレッシ
ュホールド電圧調整機能があっても、それは各ビットに
対して一様に調整するものであるため、また全く調整機
能を持たないD/A変換器もあるため、市販のD/A変換器を
電子機器に組込んで利用する者には、かかるスイッチン
グ特性によるグリッチ発生は依然として問題である。本
願は、複数のビットグループ毎にスレッシュホールド電
圧を調整するのと同等の効果をもたらすことにより、グ
リッチに起因して発生するD/A変換器から出力されるア
ナログ信号の歪を可能な範囲で最小限に抑えると共に、
その調整が簡単に行えるようにすることを目的とする。
複数ビットのディジタル信号をパラレル出力するディジ
タル信号出力手段と、前記複数ビットの各ビットにそれ
ぞれ対応する入力端を有し、該各入力端にそれぞれ対応
して設けられて該各入力端の電圧と設定されたスレッシ
ュホールド電圧とのレベル関係にもとづいてオン、オフ
するスイッチング手段を備えるD/A変換器との間の信号
経路に設けられるD/A変換器のグリッチ発生抑止回路で
あって、 前記複数ビットを上位から下位に連続するビットからな
るビットグループに分割したとき、少なくとも最上位ビ
ットを有するグループの各ビットにそれぞれ対応する前
記入力端からなる入力端グループに設けられたDCバイア
ス電圧付与手段を有し、 前記DCバイアス電圧付与手段は、電圧調整可能なDC電圧
源と、前記入力端グループの各入力端と前記DC電圧源間
にそれぞれ接続された抵抗からなる第１の分割抵抗群
と、前記入力端グループの各入力端と前記ディジタル信
号出力手段間にそれぞれ接続された抵抗からなる第２の
分割抵抗群とからなる。
タル信号出力手段と、前記複数ビットの各ビットにそれ
ぞれ対応する入力端を有し、該各入力端にそれぞれ対応
して設けられて該各入力端の電圧と設定されたスレッシ
ュホールド電圧とのレベル関係にもとづいてオン、オフ
するスイッチング手段を備えるD/A変換器との間の信号
経路に設けられるD/A変換器のグリッチ発生抑止回路で
あって、 前記複数ビットを上位から下位に連続するビットからな
るビットグループに分割したとき、少なくとも最上位ビ
ットを有するグループの各ビットにそれぞれ対応する前
記入力端からなる入力端グループに設けられたDCバイア
ス電圧付与手段を有し、 前記DCバイアス電圧付与手段は、電圧調整可能なDC電圧
源と、前記入力端グループの各入力端と前記DC電圧源間
にそれぞれ接続された抵抗からなる第１の分割抵抗群
と、前記入力端グループの各入力端と前記ディジタル信
号出力手段間にそれぞれ接続された抵抗からなる第２の
分割抵抗群とからなる。
第１図は本発明によるD/A変換器のグリッチ発生抑止回
路の基本的な構成、動作を説明するための図であり、ｎ
ビットのうち例えばMSB部分をとりあげて詳細に示すも
のである。
路の基本的な構成、動作を説明するための図であり、ｎ
ビットのうち例えばMSB部分をとりあげて詳細に示すも
のである。
10はD/A変換器（以下DACで示す）にディジタル信号を供
給するディジタル信号出力装置で、DACに供給すべきデ
ィジタル信号に応じてそのスイッチ手段S10が例えば＋5
VのDCプラス電圧Vaとアース側に切り替る。S1はDACのMS
B入力に対応する半導体・スイッチング回路S1であり、
このスイッチング回路S1はグリッチ発生の原因となる例
えば第５図（ａ）のような立下りが立上りに比べて早い
スイッチング特性をもつものとする。Vtは半導体・スイ
ッチング回路S1がオン、オフするためのスレッシュホー
ルド電圧であり、その値は略Va/2の＋2.5Vに設定されて
いる。R1はスイッチ手段S10とスイッチング回路S1を結
ぶラインに挿入された例えば数百オームの第１の抵抗
を、またR2は抵抗R1とスイッチング回路S1の接続点を例
えば＋10VのDCプラス電圧Vbに結ぶ例えば数キロオーム
の第２の抵抗である。
給するディジタル信号出力装置で、DACに供給すべきデ
ィジタル信号に応じてそのスイッチ手段S10が例えば＋5
VのDCプラス電圧Vaとアース側に切り替る。S1はDACのMS
B入力に対応する半導体・スイッチング回路S1であり、
このスイッチング回路S1はグリッチ発生の原因となる例
えば第５図（ａ）のような立下りが立上りに比べて早い
スイッチング特性をもつものとする。Vtは半導体・スイ
ッチング回路S1がオン、オフするためのスレッシュホー
ルド電圧であり、その値は略Va/2の＋2.5Vに設定されて
いる。R1はスイッチ手段S10とスイッチング回路S1を結
ぶラインに挿入された例えば数百オームの第１の抵抗
を、またR2は抵抗R1とスイッチング回路S1の接続点を例
えば＋10VのDCプラス電圧Vbに結ぶ例えば数キロオーム
の第２の抵抗である。
いま、スイッチング回路S1の入力インピーダンスがR1、
R2に比べて十分大きいとすると、このスイッチング回路
S1の入力電圧は以下のように算出される。
R2に比べて十分大きいとすると、このスイッチング回路
S1の入力電圧は以下のように算出される。
即ち、スイッチ手段S10が電圧Vaを選択しているときに
は、Vbをゼロ電圧と仮定してVaを抵抗R1とR2とで分圧し
た電圧値VaR2／（R1＋R2）と、Vaをゼロ電圧と仮定して
Vbを抵抗R2とR1とで分圧した電圧値VbR1／（R1＋R2）と
を加算した（VaR2＋VbR1）／（R1＋R2）となる。そして
スイッチ手段S10がアースを選択しているときにはVbR1
／（R1＋R2）となる。
は、Vbをゼロ電圧と仮定してVaを抵抗R1とR2とで分圧し
た電圧値VaR2／（R1＋R2）と、Vaをゼロ電圧と仮定して
Vbを抵抗R2とR1とで分圧した電圧値VbR1／（R1＋R2）と
を加算した（VaR2＋VbR1）／（R1＋R2）となる。そして
スイッチ手段S10がアースを選択しているときにはVbR1
／（R1＋R2）となる。
従って、例えばR1≪R2の関係の下に各抵抗を選択すれ
ば、ＯとVa間で変化する入力電圧を図２に示すようにそ
れぞれ略VbR1／R2だけシフトすることが可能となり、第
５図（ａ）においてスレッシュホールド電圧Vtを相対的
にVt1に引き下げたのと同じ効果を得て、DACのスイッチ
ング特性に基づくグリッチ発生を抑止することが出来
る。
ば、ＯとVa間で変化する入力電圧を図２に示すようにそ
れぞれ略VbR1／R2だけシフトすることが可能となり、第
５図（ａ）においてスレッシュホールド電圧Vtを相対的
にVt1に引き下げたのと同じ効果を得て、DACのスイッチ
ング特性に基づくグリッチ発生を抑止することが出来
る。
スイッチング回路が上記の場合と反対の第５図（ｂ）の
スイッチング特性をもつものであっても、調整できるこ
とは容易に理解できるので、その説明は省略する。
スイッチング特性をもつものであっても、調整できるこ
とは容易に理解できるので、その説明は省略する。
ところで、かかるグリッチ発生抑止回路はｎビツト変換
を行うDACのすべての入力端子にそれぞれ配置されるの
が理想であるが、グリッチの大きさはMSB側のビットに
依存するので、少なくとも上位側ビットの入力端子に配
置するだけでも十分な効果を得ることができる。
を行うDACのすべての入力端子にそれぞれ配置されるの
が理想であるが、グリッチの大きさはMSB側のビットに
依存するので、少なくとも上位側ビットの入力端子に配
置するだけでも十分な効果を得ることができる。
また、ディジタル・オーディオ・プレーヤなどの量産製
品のD/A変換部を市販D/A変換器を使って構成し、これに
本発明グリッチ発生抑止回路を採用する場合、製品毎に
そのD/A変換器に設けた複数のグリッチ発生抑止回路の
各抵抗R1、R2の抵抗値及びDCプラス電圧Vbの電圧値を調
整するのでは極めて量産性が悪い。
品のD/A変換部を市販D/A変換器を使って構成し、これに
本発明グリッチ発生抑止回路を採用する場合、製品毎に
そのD/A変換器に設けた複数のグリッチ発生抑止回路の
各抵抗R1、R2の抵抗値及びDCプラス電圧Vbの電圧値を調
整するのでは極めて量産性が悪い。
従って、第３図に示すように、上位、中位、下位ビット
グループのようにグループ化して、使用する市販D/A変
換器の複数サンプルの実験データにもとづき、上位と中
位ビットグループについては各グリッチ発生抑止回路の
各抵抗の抵抗値を設定した上、DC電圧の電圧値を調整可
能とし、また下位ビットグループについては抵抗のみ付
加して、D/A変換器個々のスイッチング特性のバラッキ
に対応すれば良い。但し、この場合、各グリッチ発生抑
止回路の２つの抵抗の分割比は略等しく選定されるもの
である。
グループのようにグループ化して、使用する市販D/A変
換器の複数サンプルの実験データにもとづき、上位と中
位ビットグループについては各グリッチ発生抑止回路の
各抵抗の抵抗値を設定した上、DC電圧の電圧値を調整可
能とし、また下位ビットグループについては抵抗のみ付
加して、D/A変換器個々のスイッチング特性のバラッキ
に対応すれば良い。但し、この場合、各グリッチ発生抑
止回路の２つの抵抗の分割比は略等しく選定されるもの
である。
なお、電圧値の調整は、上位ビットグループについて
は、この上位ビットグループが敏感な比較的高い周波数
のアナログ信号に対応するデジタル信号を使って、また
中位ビットグループについては、この中位ビットグルー
プが敏感な比較的低い周波数のアナログ信号に対応する
デジタル信号を使って、それぞれグリッチが最小となる
電圧値を選ぶよう行われる。
は、この上位ビットグループが敏感な比較的高い周波数
のアナログ信号に対応するデジタル信号を使って、また
中位ビットグループについては、この中位ビットグルー
プが敏感な比較的低い周波数のアナログ信号に対応する
デジタル信号を使って、それぞれグリッチが最小となる
電圧値を選ぶよう行われる。
本発明は上記の実施例に限定されるものでなく、種々の
態様をとり得ることは勿論である。
態様をとり得ることは勿論である。
以上の本発明によれば、D/A変換器の入力側の複数のビ
ットグループ毎に調整可能なバイアス電圧を印加するこ
とにより、D/A変換器から出力されるアナログ信号の歪
を減少することができ、且つその調整が極めて簡単に行
えて量産性に優れた特徴を持つ。
ットグループ毎に調整可能なバイアス電圧を印加するこ
とにより、D/A変換器から出力されるアナログ信号の歪
を減少することができ、且つその調整が極めて簡単に行
えて量産性に優れた特徴を持つ。
第１図と第２図は本発明回路の説明に供する図、第３図
は本発明回路の一使用例の説明に供する図、および第４
図と第５図は従来の問題点の説明に供する図をそれぞれ
示す。 DAC…D/A変換器、10…ディジタル信号出力装置、Vb…DC
電圧、R1、R2…抵抗、S1…スイッチング回路、Vt…スレ
ッシュホールド電圧。
は本発明回路の一使用例の説明に供する図、および第４
図と第５図は従来の問題点の説明に供する図をそれぞれ
示す。 DAC…D/A変換器、10…ディジタル信号出力装置、Vb…DC
電圧、R1、R2…抵抗、S1…スイッチング回路、Vt…スレ
ッシュホールド電圧。
Claims (1)
- 【請求項１】複数ビットのディジタル信号をパラレル出
力するディジタル信号出力手段と、前記複数ビットの各
ビットにそれぞれ対応する入力端を有し、該各入力端に
それぞれ対応して設けられて該各入力端の電圧と設定さ
れたスレッシュホールド電圧とのレベル関係にもとづい
てオン、オフするスイッチング手段を備えるD/A変換器
との間の信号経路に設けられるD/A変換器のグリッチ発
生抑止回路であって、 前記複数ビットを上位から下位に連続するビットからな
るビットグループに分割したとき、少なくとも最上位ビ
ットを有するグループの各ビットにそれぞれ対応する前
記入力端からなる入力端グループに設けられたDCバイア
ス電圧付与手段を有し、 前記DCバイアス電圧付与手段は、電圧調整可能なDC電圧
源と、前記入力端グループの各入力端と前記DC電圧源間
にそれぞれ接続された抵抗からなる第１の分割抵抗群
と、前記入力端グループの各入力端と前記ディジタル信
号出力手段間にそれぞれ接続された抵抗からなる第２の
分割抵抗群とからなることを特徴とするD/A変換器のグ
リッチ発生抑止回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062592A JPH0777350B2 (ja) | 1986-03-20 | 1986-03-20 | Ｄ／ａ変換器のグリッチ発生抑止回路 |
| US07/027,524 US4814740A (en) | 1986-03-20 | 1987-03-18 | Glitch occurence prevention circuit for a digital/analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062592A JPH0777350B2 (ja) | 1986-03-20 | 1986-03-20 | Ｄ／ａ変換器のグリッチ発生抑止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219819A JPS62219819A (ja) | 1987-09-28 |
| JPH0777350B2 true JPH0777350B2 (ja) | 1995-08-16 |
Family
ID=13204747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61062592A Expired - Lifetime JPH0777350B2 (ja) | 1986-03-20 | 1986-03-20 | Ｄ／ａ変換器のグリッチ発生抑止回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4814740A (ja) |
| JP (1) | JPH0777350B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128522A (ja) * | 1988-11-09 | 1990-05-16 | Nakamichi Corp | デグリッチ回路 |
| US5146111A (en) * | 1991-04-10 | 1992-09-08 | International Business Machines Corporation | Glitch-proof powered-down on chip receiver with non-overlapping outputs |
| KR100200845B1 (ko) * | 1995-03-18 | 1999-06-15 | 윤종용 | 디지탈 자기기록재생장치에 있어서 데이타 재생방법 및 회로 |
| US6992609B1 (en) * | 2004-09-17 | 2006-01-31 | Pulselink, Inc. | Digital to analog converter |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56136026A (en) * | 1980-03-26 | 1981-10-23 | Casio Comput Co Ltd | Glitch preventing circuit of digital-to-analog converter |
| JPS56136025A (en) * | 1980-03-27 | 1981-10-23 | Casio Comput Co Ltd | Glitch preventing circuit of digital-to-analog converter |
-
1986
- 1986-03-20 JP JP61062592A patent/JPH0777350B2/ja not_active Expired - Lifetime
-
1987
- 1987-03-18 US US07/027,524 patent/US4814740A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4814740A (en) | 1989-03-21 |
| JPS62219819A (ja) | 1987-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100384787B1 (ko) | 디지털-아날로그 변환기 | |
| US6049300A (en) | Differential resistor-string digital to analog converter | |
| US4544912A (en) | Scale switchable digital-to-analog converter | |
| JPH0777350B2 (ja) | Ｄ／ａ変換器のグリッチ発生抑止回路 | |
| US6501401B2 (en) | Means for compensating a data-dependent supply current in an electronic circuit | |
| US4641131A (en) | Circuit arrangement for converting a digital input signal into an analog output signal | |
| EP0176184B1 (en) | A phase changing circuit | |
| JPH0595239A (ja) | レベル制御回路 | |
| JP3088393B2 (ja) | 抵抗ストリング型ｄ／ａ変換器 | |
| US4607248A (en) | Digital to analog converter having integrated digital and analog circuitry | |
| JPS61264921A (ja) | 集積化デイジタル・アナログ変換回路 | |
| JP4047599B2 (ja) | Ｄ／ａ変換装置 | |
| KR100282443B1 (ko) | 디지탈/아날로그 컨버터 | |
| JP2615717B2 (ja) | デジタル・アナログ変換装置 | |
| JPS6347290B2 (ja) | ||
| JP3760503B2 (ja) | クランプ回路 | |
| EP0121234A2 (en) | Decoder for a D/A converter | |
| KR200195103Y1 (ko) | 전압스케일링 및 챠지스케일링 디지털/아나로그변환기 | |
| JPH0831795B2 (ja) | デジタルアナログ変換器 | |
| JPH0126567B2 (ja) | ||
| KR20000019778A (ko) | 사다리 구조의 저항열을 갖는 디지털-아날로그 변환기 | |
| JPH07198785A (ja) | スキュー補正回路 | |
| KR19990088256A (ko) | 임피던스조정회로를갖는ｄ／ａ변환기회로 | |
| JPS6348917A (ja) | デジタル・アナログ変換器 | |
| KR20030002464A (ko) | 전류 출력형 디지털/아날로그 변환기 |