JP3760503B2 - クランプ回路 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明はクランプ回路に関わり、特にアナログ/デジタルコンバータに適用して好適なものである。
【0002】
【従来の技術】
従来からテレビジョン受像機等において、例えばアナログ映像信号をデジタル映像信号に変換する場合、安定したデジタル映像信号を取り出すため、アナログ/デジタルコンバータ(以下、「A/Dコンバータ」という)に入力するアナログ映像信号をクランプするクランプ回路が設けられている。
【0003】
ここで、図5にテレビジョン受像機等においてアナログ映像信号をクランプする従来のクランプ回路のブロック図の一例を示す。
この図において、一点鎖線で示すアナログクランプ回路100は、コンデンサーC1 ,C2 、コンパレータ101、スイッチ回路102、電流制御回路103で構成されている。
【0004】
コンデンサーC1 は入力されるアナログの入力信号S1 から直流成分を除去するカップリングコンデンサー、コンパレータ101はコンデンサーC1 で直流成分がカットされたアナログ信号S2 と基準電圧Vref が入力されており、この基準電圧Vref とアナログ信号S2 を比較して比較信号A1 を出力する。
なお、基準電圧Vref はアナログ信号S2 を所定のレベルでクランプするための電圧が設定されている。
【0005】
破線で囲ったスイッチ回路102はクランプパルス信号が入力され、このクランプパルス信号のタイミング周期でスイッチSWのオン/オフが制御されており、このスイッチSWがオンとなる期間にコンパレータ101の比較信号A1 がコンデンサーC2 に出力される。なお、このクランプパルス信号の周期はアナログ信号S2 のレベルが一定とされる、例えばペデスタルレベルを示す所定のタイミングに合わせて設定されている。
コンデンサーC2 は、スイッチ回路102を介して入力される比較信号A1 のレベルを保持して電圧V1 を出力するホールドコンデンサーである。
【0006】
破線で示した電流制御回路103は、例えばCMOS形のP型トランジスタTP と、N型トランジスタTN によって構成されており、P型トランジスタTP のドレイン端子には電源電圧が接続され、N型トランジスタTN のドレイン端子はアース端子と接続されている。また、それぞれのゲート端子にはコンデンサーC2 に保持された電圧V1 が入力されており、P型トランジスタTP は電圧V1 に応じた電流でコンデンサーC1 を充電すると共に、N型トランジスタTN は電圧V1 に応じた電流でコンデンサーC1 の電荷を放出するようになされている。
A/Dコンバータ1は、アナログクランプ回路100から出力されるアナログ信号S2 をA/D変換して所定のデジタル出力信号Dを出力するようになされている。
【0007】
すなわち、このように構成されるアナログクランプ回路100においては、例えばアナログ信号S2 のクランプ点の電圧が基準電圧Vref より低い場合は、ホールドコンデンサーC2 の電位が低下し、P型トランジスタTP を介して供給される電流によりコンデンサーC1 の端子電圧が上昇すると共に、アナログ信号S2 のクランプ点の電圧が基準電圧Vref より高い場合は、ホールドコンデンサーC2 の電位が上昇し、N型トランジスタTN を介して放出される電流によりコンデンサーC1 の端子電圧が降下して、アナログ信号S2 に所定のクランプ電圧が印加されることになる。よって、このクランプ回路でクランプされたアナログ信号S2 をA/Dコンバータ1でA/D変換すれば、そのダイナミックレンジを利用して安定したデジタル出力信号Dを得ることができる。
【0008】
【発明が解決しようとする課題】
ところで、上記したようなアナログクランプ回路100においては、例えば入力されるアナログ信号S1 を映像信号とすると、図6(a)に示すようにコンデンサーC1 によって直流成分が除去されたアナログ映像信号S2 のクランプレベルVsが、所定のクランプレベルVcに収束するまでの時間がt1 が長くなり、この間のクランプレベルが一定していないアナログ映像信号S2 が過渡的に出力されてデジタル信号に変換されることになる。
【0009】
また、アナログ映像信号S2 が所定のクランプレベルVcに収束した場合でも、同図(b)に示すようにアナログ映像信号S2 のクランプレベルVsが、所定のクランプレベルVcに対して常に±1LSB程度の幅を持った状態で変動するため、出力されるデジタル映像信号Dのクランプレベルが変動するという欠点があった。
【0010】
本発明はこのような問題点を解決するためになされたもので、例えば、入力された映像アナログ信号のクランプレベルが大きく変動したときでも、出力されるデジタル信号の応答性を向上すると共に、常に一定のクランプレベルでクランプできるクランプ回路を提供することを目的としている。
【0011】
【課題を解決するための手段】
本発明のクランプ回路は上記目的を達成するため、入力されるアナログ入力信号の直流成分を除去するコンデンサーと、該コンデンサーを介して供給されたアナログ信号をデジタル信号に変換するアナログ/デジタルコンバータとを備え、
前記デジタル信号からクランプパルス信号のタイミングの周期でデジタルデータをラッチするラッチ回路と、前記デジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データを出力する演算回路と、前記差分データを電流出力型デジタル/アナログコンバータの入力形態に対応したnビットコントロール信号に変換して出力する入力エンコーダー回路とからなるデジタル演算回路を備え、
前記電流出力型デジタル/アナログコンバータから出力される電流を、前記アナログ信号に帰還(重畳)するように構成すると共に、
前記アナログ/デジタルコンバータから出力されるデジタル信号に、前記差分データを加算する加算器を備え、デジタル信号を所定の基準レベルでクランプできるようにした。
【0012】
また、デジタル演算処理手段は、デジタル信号からクランプパルス信号のタイミングの周期でデジタルデータをラッチするラッチ回路と、デジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データを出力する演算回路と、差分データを電流出力型デジタル/アナログコンバータの入力形態に対応したnビットコントロール信号に変換して出力する入力エンコーダ回路とを備えて構成するようにした。
【0013】
本発明によれば、デジタル演算処理手段でデジタル信号が所定のタイミングの周期でラッチされたデジタルデータと基準クランプデータのの差分を演算し、その演算結果である差分データに基づいて、A/Dコンバータに入力されるアナログ信号のクランプレベルを制御すると共に、加算器でA/Dコンバータから出力されるデジタル信号に差分データを加算しているため、出力されるデジタル信号を常に所望のクランプレベルでクランプすることができる。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図1は本発明の実施の形態であるデジタルクランプ回路のブロック図の一例を示したものである。
この図において、コンデンサーC1 は入力されるアナログの入力信号S1 から直流成分を除去するコンデンサーである。
A/Dコンバータ1はコンデンサーC1 で直流成分が除去されたアナログ信号S2 をA/D変換して所定のデジタル出力信号Dを出力するようになされている。
【0015】
デジタル演算処理回路10は、ラッチ回路11、ノイズシェイピング回路12、演算回路13、及び入力エンコーダ回路14で構成されている。
ラッチ回路11は、所定のタイミング周期でクランプパルス信号が入力されており、A/Dコンバータ1から出力されるデジタル信号D1 からクランプパルス信号のタイミング周期でデジタルデータをラッチするようになされている。
【0016】
ノイズシェイピング回路12はノイズによる影響を除去するため、ラッチ回路11でラッチされたデジタルデータのノイズシェイピング処理を行っており、この部分に存在する色副搬送波信号の平均化を行うと共に、量子化雑音を高域側に押しやってデジタルデータのノイズを低減している。
演算回路13は所定の基準クランプデータが入力されており、ノイズシェイピング回路12でノイズが除去されたデジタルデータからこのクランプデータの差分を演算し、その演算結果である差分データ信号D2 を出力する。
【0017】
入力エンコーダ回路14は、入力された差分データ信号D2 を電流出力型デジタル/アナログコンバータ(以下、「電流出力型D/Aコンバータ」という)20の入力形態に対応したコントロール信号(P0 〜PN ,N0 〜NN )に変換して出力し、電流出力型D/Aコンバータ20は、入力エンコーダ回路14からのコントロール信号(P0 〜PN ,N0 〜NN )に応じた電流IOUT でコンデンサーC1 に充放電電流を供給して、所望のクランプ電圧が印加されるように構成されている。
【0018】
加算器15は、A/Dコンバータ1から出力されるデジタル信号D1 と演算回路13から出力される差分データ信号D2 を加算する。
ラッチ回路16は加算器15からのデジタル信号をラッチしてデジタル信号Dを出力するようになされている。
【0019】
以下、アナログ入力信号S1 として、例えばアナログ映像信号が入力された場合の動作を図2〜図3を参照して説明する。
先ず、図2(a)に示すようなアナログ映像信号が入力信号S1 として入力されると、コンデンサーC1 で直流成分が除去される。この直流成分が除去されたアナログ映像信号S2 はA/Dコンバータ1に入力され、ここでA/D変換されてデジタル映像信号D1 として出力される。
【0020】
このデジタル映像信号D1 は、加算器15に出力されると共に、デジタル演算処理回路10のラッチ回路11に出力され、ラッチ回路11ではこのデジタル映像信号D1 からクランプパルス信号がオンとなる期間のデジタルデータをラッチするようになされている。この時、ラッチ回路11に入力されているクランプパルス信号は、図2(b)に示すような映像信号のペデスタルレベルに対応した周期tCLとされており、例えば4fSCの周期でデジタル信号をラッチすると共に、ラッチ回路11でラッチされた例えば8サンプル分のデータがペデスタルレベルとなるようにしている。
なお、クランプパルス信号がオンとなる期間にデジタル映像信号D1 からペデスタルレベルに対応したデジタルデータを数回、取り込んでラッチするようにしてもよい。
【0021】
ラッチ回路11でラッチされたデジタルデータは、ノイズシェイピング回路12に入力され、例えばラッチ回路11でデジタルデータが数回ラッチされていれば、そのデジタルデータが平均化された後、ノイズ成分を除去するためのノイズシェイピング処理が行われて、演算回路13に出力される。
【0022】
演算回路13には基準クランプデータとして、アナログ映像信号S2 を所定のペデスタルレベルでクランプするためのペデスタルクランプデータが入力されており、ノイズシェイピング回路12から出力されるデジタルデータと、ペデスタルクランプデータの差分が演算されて、その差分データD2 が入力エンコーダ回路14及び加算器15に出力される。
【0023】
そして、この差分データD2 は入力エンコーダ回路14において、電流出力型デジアナコンバータ回路20の入力形態に対応した所定のコントロール信号(P0 〜Pn ,N0 〜Nn )に変換される。例えば演算回路13から出力される差分データD2 が正の値となる時は、アナログ映像信号S2 のペデスタルレベルを差分データD2 だけ下げるためのコントロール信号(P0 〜Pn ,N0 〜Nn )を電流出力型D/Aコンバータ20に出力するようになされている。
【0024】
また逆に、差分データD2 が負の値となる時は、アナログ映像信号S2 のペデスタルレベルを差分データD2 だけ上げるためのコントロール信号(P0 〜Pn ,N0 〜Nn )を電流出力型D/Aコンバータ20に出力する。
【0025】
このコントロール信号(P0 〜Pn ,N0 〜Nn )に基づいて、電流出力型D/Aコンバータ20からアナログ映像信号S2 のラインに供給する電流IOUT が制御されると共に、この電流IOUT がコンデンサーC1 で電流・電圧変換されることで、アナログ映像信号S2 はクランプデータに対応した所望のクランプレベルでクランプされることになる。
【0026】
さらに、本発明の実施の形態においては加算器15において、A/Dコンバータ1から出力されるデジタル映像信号D1 と、演算回路13から出力され差分データD2 とを加算し、その加算したデジタル映像信号をラッチ回路16でラッチしてデジタル出力信号Dとして出力するようにしている。
【0027】
つまり、本実施の形態であるデジタルクランプ回路においては、デジタル演算処理回路10でA/Dコンバータ1から出力されるデジタル映像信号D1 のデジタルデータから基準クランプデータを演算した演算結果である差分データD2 に基づいて、アナログ映像信号S2 をクランプするクランプレベルを制御すると共に、A/Dコンバータ1から出力されるデジタル映像信号D1 に差分データD2 を加算して出力されるデジタル映像信号Dのクランプレベルが制御されている。
【0028】
このようにA/Dコンバータ1から出力されるデジタル映像信号D1 に差分データD2 を加算すれば、従来、図6(a)に示したようにアナログ映像信号S2 のクランプレベルVsが所定のクランプレベルVcに達するt1 まで過渡状態で出力されていたデジタルデータが、加算回路15において直ちに修正されるため、図3に示すようにアナログ映像信号S2 のクランプレベルVsが直ちに所定のクランプレベルVcに修正され、過渡期のデジタル映像信号Dが出力されることを防止することができる。
【0029】
また、A/Dコンバータ1から出力されるデジタル映像信号D1 に差分データD2 を加算すれば、アナログ映像信号S2 のクランプレベルが図6(b)の点線で示すように微小レベル(例えば、1LSB)で変動しても、出力されるデジタル映像信号Dのクランプレベルを実線のように一定に保つことができる。
【0030】
次に、図4に電流出力型D/Aコンバータ20の一例として4ビットの電流出力型D/Aコンバータ回路の一例を示す。
この図に示す4ビット電流出力型D/Aコンバータ20は、破線で囲った第1の電流発生回路21、第2の電流発生回路22、第3の電流発生回路23、第4の電流発生回路24、及びバイアス制御回路25から構成されている。
この場合、図1に示したデジタル演算処理回路10の入力エンコーダ回路14からのコントロール信号は、この4ビット電流出力型D/Aコンバータ20に対応したコントロール信号(P0 〜P3 ,N0 〜N3 )が入力されることになる。
【0031】
第1の電流発生回路21は、P型トランジスタTP1,TP2、N型トランジスタTN1,TN2によって構成されており、P型トランジスタTP1のドレイン端子には電源電圧(VDD)、ゲート端子はバイアス電圧がそれぞれ印加されていると共に、ソース端子はP型トランジスタTP2のドレイン端子と接続されている。
P型トランジスタTP2のゲート端子には、入力エンコーダ回路14から差分データの第1ビットに対応したコントロール信号P0 が入力されている。
【0032】
一方、N型トランジスタTN1のドレイン端子はアース(VSS)に接続されていると共に、ゲート端子にはバイアス電圧が印加されている。また、ソース端子はN型トランジスタTN2のドレイン端子と接続されている。また、N型トランジスタTN2のゲート端子には、入力エンコーダ回路14から差分データの第1ビットに対応したコントロール信号N0 が入力されている。
【0033】
第2の電流発生回路22は、上記した第1の電流発生回路21が2個、並列に接続された構成とされており、各P型トランジスタTP2のゲート端子には、入力エンコーダ回路14から差分データの第2ビットに対応したコントロール信号P1 が入力されていると共に、各N型トランジスタTN2のゲート端子には、差分データの第2ビットに対応したコントロール信号N1 が入力されている。
【0034】
第3の電流発生回路23は、上記した第1の電流発生回路21が4個、並列に接続された構成とされており、各P型トランジスタTP2のゲート端子には差分データの第3ビットに対応したコントロール信号P2 が、各N型トランジスタTN2のゲート端子には差分データの第3ビットに対応したコントロール信号N2 がそれぞれ入力されている。
【0035】
第4の電流発生回路24は、上記した第1の電流発生回路21が8個、並列に接続された構成であり、上記同様、各P型トランジスタTP2のゲート端子には差分データの第4ビットに対応したコントロール信号P3 が、N型トランジスタTN2のゲート端子には差分データの第4ビットに対応したコントロール信号N3 がそれぞれ入力されている。
【0036】
バイアス制御部25は、各P型トランジスタTP1のゲート、及び各N型トランジスタTN1のゲート端子にバイアス電圧を印加するようになされており、1個のP型トランジスタTP1を流れる電流IP と、1個のN型トランジスタTN1に流れる電流IN の電流量が等しくなるようにバイアス電圧が設定されている。
つまり、各電流発生回路21〜24は4ビットバイナリコードによって重み付けされて正負の電流を出力するように構成されている。
【0037】
このように構成されている電流出力型D/Aコンバータ20においては、例えばP型トランジスタTP2のゲートに『Low 』レベルのコントロール信号P0 〜P3 が入力されると、P型トランジスタTP2がオンになり、トランジスタTP1によって電流IOUT が供給されることになる。
なお、この時、N型トランジスタTN2のゲートに入力されるコントロール信号N0 〜N3 は、『Low 』レベルとなり、N型トランジスタTN2はオフとなる。
【0038】
また、N型トランジスタTN2のゲートに『High』レベルのコントロール信号N0 〜N4 が入力されると、N型トランジスタTN2がオンになり、トランジスタTN1によって電流IOUT が抽出されることになる。
なお、この時、P型トランジスタTP2のゲートに入力されるコントロール信号P0 〜P4 は『High』レベルとなり、P型トランジスタTP2はオフとなる。
【0039】
すなわち、P型トランジスタTP2がコントロール信号P0 〜P3 、N型トランジスタTN2がコントロール信号N0 〜N3 によって制御されるスイッチとして機能すると共に、各P型トランジスタTP1及びN型トランジスタTN1によって出力する電流量の重み付けを行って、コントロール信号に応じた電流IOUT を出力するようになされている。
【0040】
なお、本発明の実施の形態においては、電流出力型D/Aコンバータ20の一例として4ビットの電流出力型D/Aコンバータを適用した場合について説明したが、これに限定されることなく、例えば8ビットの電流出力型D/Aコンバータ等を用いることも当然可能である。
また、各電流発生回路を構成するトランジスタは異なる電流量となるトランジスタで構成することもできる。
【0041】
【発明の効果】
以上、説明したように本発明のクランプ回路によれば、加算器でA/Dコンバータから出力されるデジタル信号に差分データを加算しているため、常に出力されるデジタル信号を所定のクランプレベルでクランプすることができる。
また、A/Dコンバータに入力されるアナログ信号のクランプレベルが微小レベルで変動しても、出力されるデジタル信号のクランプレベルを一定に保つことができるようになる。
【図面の簡単な説明】
【図1】本発明の実施の形態であるクランプ回路のブロック図を示した図である。
【図2】本実施の形態であるクランプ回路に入力される信号の波形を示した図である。
【図3】本実施の形態であるアナログ信号のクランプ波形を示した図である。
【図4】電流出力型D/Aコンバータの一例を示した図である。
【図5】従来のアナログクランプ回路の一例を示した図である。
【図6】従来のアナログクランプ回路のクランプ波形を示した図である。
【符号の説明】
1 A/Dコンバータ、10 デジタル演算処理回路、11 ラッチ回路、12 ノイズシェイピング回路、13 演算回路、14 入力エンコーダ回路、20 電流出力型D/Aコンバータ、21〜24 電流発生回路、25 バイアス制御回路
【発明の属する技術分野】
本発明はクランプ回路に関わり、特にアナログ/デジタルコンバータに適用して好適なものである。
【0002】
【従来の技術】
従来からテレビジョン受像機等において、例えばアナログ映像信号をデジタル映像信号に変換する場合、安定したデジタル映像信号を取り出すため、アナログ/デジタルコンバータ(以下、「A/Dコンバータ」という)に入力するアナログ映像信号をクランプするクランプ回路が設けられている。
【0003】
ここで、図5にテレビジョン受像機等においてアナログ映像信号をクランプする従来のクランプ回路のブロック図の一例を示す。
この図において、一点鎖線で示すアナログクランプ回路100は、コンデンサーC1 ,C2 、コンパレータ101、スイッチ回路102、電流制御回路103で構成されている。
【0004】
コンデンサーC1 は入力されるアナログの入力信号S1 から直流成分を除去するカップリングコンデンサー、コンパレータ101はコンデンサーC1 で直流成分がカットされたアナログ信号S2 と基準電圧Vref が入力されており、この基準電圧Vref とアナログ信号S2 を比較して比較信号A1 を出力する。
なお、基準電圧Vref はアナログ信号S2 を所定のレベルでクランプするための電圧が設定されている。
【0005】
破線で囲ったスイッチ回路102はクランプパルス信号が入力され、このクランプパルス信号のタイミング周期でスイッチSWのオン/オフが制御されており、このスイッチSWがオンとなる期間にコンパレータ101の比較信号A1 がコンデンサーC2 に出力される。なお、このクランプパルス信号の周期はアナログ信号S2 のレベルが一定とされる、例えばペデスタルレベルを示す所定のタイミングに合わせて設定されている。
コンデンサーC2 は、スイッチ回路102を介して入力される比較信号A1 のレベルを保持して電圧V1 を出力するホールドコンデンサーである。
【0006】
破線で示した電流制御回路103は、例えばCMOS形のP型トランジスタTP と、N型トランジスタTN によって構成されており、P型トランジスタTP のドレイン端子には電源電圧が接続され、N型トランジスタTN のドレイン端子はアース端子と接続されている。また、それぞれのゲート端子にはコンデンサーC2 に保持された電圧V1 が入力されており、P型トランジスタTP は電圧V1 に応じた電流でコンデンサーC1 を充電すると共に、N型トランジスタTN は電圧V1 に応じた電流でコンデンサーC1 の電荷を放出するようになされている。
A/Dコンバータ1は、アナログクランプ回路100から出力されるアナログ信号S2 をA/D変換して所定のデジタル出力信号Dを出力するようになされている。
【0007】
すなわち、このように構成されるアナログクランプ回路100においては、例えばアナログ信号S2 のクランプ点の電圧が基準電圧Vref より低い場合は、ホールドコンデンサーC2 の電位が低下し、P型トランジスタTP を介して供給される電流によりコンデンサーC1 の端子電圧が上昇すると共に、アナログ信号S2 のクランプ点の電圧が基準電圧Vref より高い場合は、ホールドコンデンサーC2 の電位が上昇し、N型トランジスタTN を介して放出される電流によりコンデンサーC1 の端子電圧が降下して、アナログ信号S2 に所定のクランプ電圧が印加されることになる。よって、このクランプ回路でクランプされたアナログ信号S2 をA/Dコンバータ1でA/D変換すれば、そのダイナミックレンジを利用して安定したデジタル出力信号Dを得ることができる。
【0008】
【発明が解決しようとする課題】
ところで、上記したようなアナログクランプ回路100においては、例えば入力されるアナログ信号S1 を映像信号とすると、図6(a)に示すようにコンデンサーC1 によって直流成分が除去されたアナログ映像信号S2 のクランプレベルVsが、所定のクランプレベルVcに収束するまでの時間がt1 が長くなり、この間のクランプレベルが一定していないアナログ映像信号S2 が過渡的に出力されてデジタル信号に変換されることになる。
【0009】
また、アナログ映像信号S2 が所定のクランプレベルVcに収束した場合でも、同図(b)に示すようにアナログ映像信号S2 のクランプレベルVsが、所定のクランプレベルVcに対して常に±1LSB程度の幅を持った状態で変動するため、出力されるデジタル映像信号Dのクランプレベルが変動するという欠点があった。
【0010】
本発明はこのような問題点を解決するためになされたもので、例えば、入力された映像アナログ信号のクランプレベルが大きく変動したときでも、出力されるデジタル信号の応答性を向上すると共に、常に一定のクランプレベルでクランプできるクランプ回路を提供することを目的としている。
【0011】
【課題を解決するための手段】
本発明のクランプ回路は上記目的を達成するため、入力されるアナログ入力信号の直流成分を除去するコンデンサーと、該コンデンサーを介して供給されたアナログ信号をデジタル信号に変換するアナログ/デジタルコンバータとを備え、
前記デジタル信号からクランプパルス信号のタイミングの周期でデジタルデータをラッチするラッチ回路と、前記デジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データを出力する演算回路と、前記差分データを電流出力型デジタル/アナログコンバータの入力形態に対応したnビットコントロール信号に変換して出力する入力エンコーダー回路とからなるデジタル演算回路を備え、
前記電流出力型デジタル/アナログコンバータから出力される電流を、前記アナログ信号に帰還(重畳)するように構成すると共に、
前記アナログ/デジタルコンバータから出力されるデジタル信号に、前記差分データを加算する加算器を備え、デジタル信号を所定の基準レベルでクランプできるようにした。
【0012】
また、デジタル演算処理手段は、デジタル信号からクランプパルス信号のタイミングの周期でデジタルデータをラッチするラッチ回路と、デジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データを出力する演算回路と、差分データを電流出力型デジタル/アナログコンバータの入力形態に対応したnビットコントロール信号に変換して出力する入力エンコーダ回路とを備えて構成するようにした。
【0013】
本発明によれば、デジタル演算処理手段でデジタル信号が所定のタイミングの周期でラッチされたデジタルデータと基準クランプデータのの差分を演算し、その演算結果である差分データに基づいて、A/Dコンバータに入力されるアナログ信号のクランプレベルを制御すると共に、加算器でA/Dコンバータから出力されるデジタル信号に差分データを加算しているため、出力されるデジタル信号を常に所望のクランプレベルでクランプすることができる。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図1は本発明の実施の形態であるデジタルクランプ回路のブロック図の一例を示したものである。
この図において、コンデンサーC1 は入力されるアナログの入力信号S1 から直流成分を除去するコンデンサーである。
A/Dコンバータ1はコンデンサーC1 で直流成分が除去されたアナログ信号S2 をA/D変換して所定のデジタル出力信号Dを出力するようになされている。
【0015】
デジタル演算処理回路10は、ラッチ回路11、ノイズシェイピング回路12、演算回路13、及び入力エンコーダ回路14で構成されている。
ラッチ回路11は、所定のタイミング周期でクランプパルス信号が入力されており、A/Dコンバータ1から出力されるデジタル信号D1 からクランプパルス信号のタイミング周期でデジタルデータをラッチするようになされている。
【0016】
ノイズシェイピング回路12はノイズによる影響を除去するため、ラッチ回路11でラッチされたデジタルデータのノイズシェイピング処理を行っており、この部分に存在する色副搬送波信号の平均化を行うと共に、量子化雑音を高域側に押しやってデジタルデータのノイズを低減している。
演算回路13は所定の基準クランプデータが入力されており、ノイズシェイピング回路12でノイズが除去されたデジタルデータからこのクランプデータの差分を演算し、その演算結果である差分データ信号D2 を出力する。
【0017】
入力エンコーダ回路14は、入力された差分データ信号D2 を電流出力型デジタル/アナログコンバータ(以下、「電流出力型D/Aコンバータ」という)20の入力形態に対応したコントロール信号(P0 〜PN ,N0 〜NN )に変換して出力し、電流出力型D/Aコンバータ20は、入力エンコーダ回路14からのコントロール信号(P0 〜PN ,N0 〜NN )に応じた電流IOUT でコンデンサーC1 に充放電電流を供給して、所望のクランプ電圧が印加されるように構成されている。
【0018】
加算器15は、A/Dコンバータ1から出力されるデジタル信号D1 と演算回路13から出力される差分データ信号D2 を加算する。
ラッチ回路16は加算器15からのデジタル信号をラッチしてデジタル信号Dを出力するようになされている。
【0019】
以下、アナログ入力信号S1 として、例えばアナログ映像信号が入力された場合の動作を図2〜図3を参照して説明する。
先ず、図2(a)に示すようなアナログ映像信号が入力信号S1 として入力されると、コンデンサーC1 で直流成分が除去される。この直流成分が除去されたアナログ映像信号S2 はA/Dコンバータ1に入力され、ここでA/D変換されてデジタル映像信号D1 として出力される。
【0020】
このデジタル映像信号D1 は、加算器15に出力されると共に、デジタル演算処理回路10のラッチ回路11に出力され、ラッチ回路11ではこのデジタル映像信号D1 からクランプパルス信号がオンとなる期間のデジタルデータをラッチするようになされている。この時、ラッチ回路11に入力されているクランプパルス信号は、図2(b)に示すような映像信号のペデスタルレベルに対応した周期tCLとされており、例えば4fSCの周期でデジタル信号をラッチすると共に、ラッチ回路11でラッチされた例えば8サンプル分のデータがペデスタルレベルとなるようにしている。
なお、クランプパルス信号がオンとなる期間にデジタル映像信号D1 からペデスタルレベルに対応したデジタルデータを数回、取り込んでラッチするようにしてもよい。
【0021】
ラッチ回路11でラッチされたデジタルデータは、ノイズシェイピング回路12に入力され、例えばラッチ回路11でデジタルデータが数回ラッチされていれば、そのデジタルデータが平均化された後、ノイズ成分を除去するためのノイズシェイピング処理が行われて、演算回路13に出力される。
【0022】
演算回路13には基準クランプデータとして、アナログ映像信号S2 を所定のペデスタルレベルでクランプするためのペデスタルクランプデータが入力されており、ノイズシェイピング回路12から出力されるデジタルデータと、ペデスタルクランプデータの差分が演算されて、その差分データD2 が入力エンコーダ回路14及び加算器15に出力される。
【0023】
そして、この差分データD2 は入力エンコーダ回路14において、電流出力型デジアナコンバータ回路20の入力形態に対応した所定のコントロール信号(P0 〜Pn ,N0 〜Nn )に変換される。例えば演算回路13から出力される差分データD2 が正の値となる時は、アナログ映像信号S2 のペデスタルレベルを差分データD2 だけ下げるためのコントロール信号(P0 〜Pn ,N0 〜Nn )を電流出力型D/Aコンバータ20に出力するようになされている。
【0024】
また逆に、差分データD2 が負の値となる時は、アナログ映像信号S2 のペデスタルレベルを差分データD2 だけ上げるためのコントロール信号(P0 〜Pn ,N0 〜Nn )を電流出力型D/Aコンバータ20に出力する。
【0025】
このコントロール信号(P0 〜Pn ,N0 〜Nn )に基づいて、電流出力型D/Aコンバータ20からアナログ映像信号S2 のラインに供給する電流IOUT が制御されると共に、この電流IOUT がコンデンサーC1 で電流・電圧変換されることで、アナログ映像信号S2 はクランプデータに対応した所望のクランプレベルでクランプされることになる。
【0026】
さらに、本発明の実施の形態においては加算器15において、A/Dコンバータ1から出力されるデジタル映像信号D1 と、演算回路13から出力され差分データD2 とを加算し、その加算したデジタル映像信号をラッチ回路16でラッチしてデジタル出力信号Dとして出力するようにしている。
【0027】
つまり、本実施の形態であるデジタルクランプ回路においては、デジタル演算処理回路10でA/Dコンバータ1から出力されるデジタル映像信号D1 のデジタルデータから基準クランプデータを演算した演算結果である差分データD2 に基づいて、アナログ映像信号S2 をクランプするクランプレベルを制御すると共に、A/Dコンバータ1から出力されるデジタル映像信号D1 に差分データD2 を加算して出力されるデジタル映像信号Dのクランプレベルが制御されている。
【0028】
このようにA/Dコンバータ1から出力されるデジタル映像信号D1 に差分データD2 を加算すれば、従来、図6(a)に示したようにアナログ映像信号S2 のクランプレベルVsが所定のクランプレベルVcに達するt1 まで過渡状態で出力されていたデジタルデータが、加算回路15において直ちに修正されるため、図3に示すようにアナログ映像信号S2 のクランプレベルVsが直ちに所定のクランプレベルVcに修正され、過渡期のデジタル映像信号Dが出力されることを防止することができる。
【0029】
また、A/Dコンバータ1から出力されるデジタル映像信号D1 に差分データD2 を加算すれば、アナログ映像信号S2 のクランプレベルが図6(b)の点線で示すように微小レベル(例えば、1LSB)で変動しても、出力されるデジタル映像信号Dのクランプレベルを実線のように一定に保つことができる。
【0030】
次に、図4に電流出力型D/Aコンバータ20の一例として4ビットの電流出力型D/Aコンバータ回路の一例を示す。
この図に示す4ビット電流出力型D/Aコンバータ20は、破線で囲った第1の電流発生回路21、第2の電流発生回路22、第3の電流発生回路23、第4の電流発生回路24、及びバイアス制御回路25から構成されている。
この場合、図1に示したデジタル演算処理回路10の入力エンコーダ回路14からのコントロール信号は、この4ビット電流出力型D/Aコンバータ20に対応したコントロール信号(P0 〜P3 ,N0 〜N3 )が入力されることになる。
【0031】
第1の電流発生回路21は、P型トランジスタTP1,TP2、N型トランジスタTN1,TN2によって構成されており、P型トランジスタTP1のドレイン端子には電源電圧(VDD)、ゲート端子はバイアス電圧がそれぞれ印加されていると共に、ソース端子はP型トランジスタTP2のドレイン端子と接続されている。
P型トランジスタTP2のゲート端子には、入力エンコーダ回路14から差分データの第1ビットに対応したコントロール信号P0 が入力されている。
【0032】
一方、N型トランジスタTN1のドレイン端子はアース(VSS)に接続されていると共に、ゲート端子にはバイアス電圧が印加されている。また、ソース端子はN型トランジスタTN2のドレイン端子と接続されている。また、N型トランジスタTN2のゲート端子には、入力エンコーダ回路14から差分データの第1ビットに対応したコントロール信号N0 が入力されている。
【0033】
第2の電流発生回路22は、上記した第1の電流発生回路21が2個、並列に接続された構成とされており、各P型トランジスタTP2のゲート端子には、入力エンコーダ回路14から差分データの第2ビットに対応したコントロール信号P1 が入力されていると共に、各N型トランジスタTN2のゲート端子には、差分データの第2ビットに対応したコントロール信号N1 が入力されている。
【0034】
第3の電流発生回路23は、上記した第1の電流発生回路21が4個、並列に接続された構成とされており、各P型トランジスタTP2のゲート端子には差分データの第3ビットに対応したコントロール信号P2 が、各N型トランジスタTN2のゲート端子には差分データの第3ビットに対応したコントロール信号N2 がそれぞれ入力されている。
【0035】
第4の電流発生回路24は、上記した第1の電流発生回路21が8個、並列に接続された構成であり、上記同様、各P型トランジスタTP2のゲート端子には差分データの第4ビットに対応したコントロール信号P3 が、N型トランジスタTN2のゲート端子には差分データの第4ビットに対応したコントロール信号N3 がそれぞれ入力されている。
【0036】
バイアス制御部25は、各P型トランジスタTP1のゲート、及び各N型トランジスタTN1のゲート端子にバイアス電圧を印加するようになされており、1個のP型トランジスタTP1を流れる電流IP と、1個のN型トランジスタTN1に流れる電流IN の電流量が等しくなるようにバイアス電圧が設定されている。
つまり、各電流発生回路21〜24は4ビットバイナリコードによって重み付けされて正負の電流を出力するように構成されている。
【0037】
このように構成されている電流出力型D/Aコンバータ20においては、例えばP型トランジスタTP2のゲートに『Low 』レベルのコントロール信号P0 〜P3 が入力されると、P型トランジスタTP2がオンになり、トランジスタTP1によって電流IOUT が供給されることになる。
なお、この時、N型トランジスタTN2のゲートに入力されるコントロール信号N0 〜N3 は、『Low 』レベルとなり、N型トランジスタTN2はオフとなる。
【0038】
また、N型トランジスタTN2のゲートに『High』レベルのコントロール信号N0 〜N4 が入力されると、N型トランジスタTN2がオンになり、トランジスタTN1によって電流IOUT が抽出されることになる。
なお、この時、P型トランジスタTP2のゲートに入力されるコントロール信号P0 〜P4 は『High』レベルとなり、P型トランジスタTP2はオフとなる。
【0039】
すなわち、P型トランジスタTP2がコントロール信号P0 〜P3 、N型トランジスタTN2がコントロール信号N0 〜N3 によって制御されるスイッチとして機能すると共に、各P型トランジスタTP1及びN型トランジスタTN1によって出力する電流量の重み付けを行って、コントロール信号に応じた電流IOUT を出力するようになされている。
【0040】
なお、本発明の実施の形態においては、電流出力型D/Aコンバータ20の一例として4ビットの電流出力型D/Aコンバータを適用した場合について説明したが、これに限定されることなく、例えば8ビットの電流出力型D/Aコンバータ等を用いることも当然可能である。
また、各電流発生回路を構成するトランジスタは異なる電流量となるトランジスタで構成することもできる。
【0041】
【発明の効果】
以上、説明したように本発明のクランプ回路によれば、加算器でA/Dコンバータから出力されるデジタル信号に差分データを加算しているため、常に出力されるデジタル信号を所定のクランプレベルでクランプすることができる。
また、A/Dコンバータに入力されるアナログ信号のクランプレベルが微小レベルで変動しても、出力されるデジタル信号のクランプレベルを一定に保つことができるようになる。
【図面の簡単な説明】
【図1】本発明の実施の形態であるクランプ回路のブロック図を示した図である。
【図2】本実施の形態であるクランプ回路に入力される信号の波形を示した図である。
【図3】本実施の形態であるアナログ信号のクランプ波形を示した図である。
【図4】電流出力型D/Aコンバータの一例を示した図である。
【図5】従来のアナログクランプ回路の一例を示した図である。
【図6】従来のアナログクランプ回路のクランプ波形を示した図である。
【符号の説明】
1 A/Dコンバータ、10 デジタル演算処理回路、11 ラッチ回路、12 ノイズシェイピング回路、13 演算回路、14 入力エンコーダ回路、20 電流出力型D/Aコンバータ、21〜24 電流発生回路、25 バイアス制御回路
Claims (3)
- 入力されるアナログ入力信号の直流成分を除去するコンデンサーと、
該コンデンサーを介して供給されたアナログ信号をデジタル信号に変換するアナログ/デジタルコンバータと、
前記デジタル信号からクランプパルス信号のタイミングの周期でデジタルデータをラッチするラッチ回路と、
前記デジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データを出力する演算回路と、
前記差分データを電流出力型デジタル/アナログコンバータの入力形態に対応したnビットコントロール信号に変換して出力する入力エンコーダー回路とを備え、
前記電流出力型デジタル/アナログコンバータから出力される電流を、前記アナログ信号に帰還するように構成すると共に、
前記アナログ/デジタルコンバータから出力されるデジタル信号に、前記差分データを加算する加算器と、
を備えて構成されることを特徴とするクランプ回路。 - 前記デジタルデータは、ノイズ成分を除去するノイズシェイピング回路介して前記演算回路に入力されていることを特徴とする請求項1に記載のクランプ回路。
- 前記電流出力型デジタル/アナログコンバータは、n個の電流発生手段を有し、
各電流発生手段から入力される前記nビットのコントロール信号の各ビットにそれぞれ対応した異なる電流を発生するように構成されていることを特徴とする請求項1に記載のクランプ回路。
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