JP3760503B2 - クランプ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はクランプ回路に関わり、特にアナログ／デジタルコンバータに適用して好適なものである。
【０００２】
【従来の技術】
従来からテレビジョン受像機等において、例えばアナログ映像信号をデジタル映像信号に変換する場合、安定したデジタル映像信号を取り出すため、アナログ／デジタルコンバータ（以下、「Ａ／Ｄコンバータ」という）に入力するアナログ映像信号をクランプするクランプ回路が設けられている。
【０００３】
ここで、図５にテレビジョン受像機等においてアナログ映像信号をクランプする従来のクランプ回路のブロック図の一例を示す。
この図において、一点鎖線で示すアナログクランプ回路１００は、コンデンサーＣ1 ，Ｃ2 、コンパレータ１０１、スイッチ回路１０２、電流制御回路１０３で構成されている。
【０００４】
コンデンサーＣ1 は入力されるアナログの入力信号Ｓ1 から直流成分を除去するカップリングコンデンサー、コンパレータ１０１はコンデンサーＣ1 で直流成分がカットされたアナログ信号Ｓ2 と基準電圧Ｖref が入力されており、この基準電圧Ｖref とアナログ信号Ｓ2 を比較して比較信号Ａ1 を出力する。
なお、基準電圧Ｖref はアナログ信号Ｓ2 を所定のレベルでクランプするための電圧が設定されている。
【０００５】
破線で囲ったスイッチ回路１０２はクランプパルス信号が入力され、このクランプパルス信号のタイミング周期でスイッチＳＷのオン／オフが制御されており、このスイッチＳＷがオンとなる期間にコンパレータ１０１の比較信号Ａ1 がコンデンサーＣ2 に出力される。なお、このクランプパルス信号の周期はアナログ信号Ｓ2 のレベルが一定とされる、例えばペデスタルレベルを示す所定のタイミングに合わせて設定されている。
コンデンサーＣ2 は、スイッチ回路１０２を介して入力される比較信号Ａ1 のレベルを保持して電圧Ｖ1 を出力するホールドコンデンサーである。
【０００６】
破線で示した電流制御回路１０３は、例えばCMOS形のＰ型トランジスタＴP と、Ｎ型トランジスタＴN によって構成されており、Ｐ型トランジスタＴP のドレイン端子には電源電圧が接続され、Ｎ型トランジスタＴN のドレイン端子はアース端子と接続されている。また、それぞれのゲート端子にはコンデンサーＣ2 に保持された電圧Ｖ1 が入力されており、Ｐ型トランジスタＴP は電圧Ｖ1 に応じた電流でコンデンサーＣ1 を充電すると共に、Ｎ型トランジスタＴN は電圧Ｖ1 に応じた電流でコンデンサーＣ1 の電荷を放出するようになされている。
Ａ／Ｄコンバータ１は、アナログクランプ回路１００から出力されるアナログ信号Ｓ2 をＡ／Ｄ変換して所定のデジタル出力信号Ｄを出力するようになされている。
【０００７】
すなわち、このように構成されるアナログクランプ回路１００においては、例えばアナログ信号Ｓ2 のクランプ点の電圧が基準電圧Ｖref より低い場合は、ホールドコンデンサーＣ2 の電位が低下し、Ｐ型トランジスタＴP を介して供給される電流によりコンデンサーＣ1 の端子電圧が上昇すると共に、アナログ信号Ｓ2 のクランプ点の電圧が基準電圧Ｖref より高い場合は、ホールドコンデンサーＣ2 の電位が上昇し、Ｎ型トランジスタＴN を介して放出される電流によりコンデンサーＣ1 の端子電圧が降下して、アナログ信号Ｓ2 に所定のクランプ電圧が印加されることになる。よって、このクランプ回路でクランプされたアナログ信号Ｓ2 をＡ／Ｄコンバータ１でＡ／Ｄ変換すれば、そのダイナミックレンジを利用して安定したデジタル出力信号Ｄを得ることができる。
【０００８】
【発明が解決しようとする課題】
ところで、上記したようなアナログクランプ回路１００においては、例えば入力されるアナログ信号Ｓ1 を映像信号とすると、図６（ａ）に示すようにコンデンサーＣ1 によって直流成分が除去されたアナログ映像信号Ｓ2 のクランプレベルＶｓが、所定のクランプレベルＶｃに収束するまでの時間がｔ1 が長くなり、この間のクランプレベルが一定していないアナログ映像信号Ｓ2 が過渡的に出力されてデジタル信号に変換されることになる。
【０００９】
また、アナログ映像信号Ｓ2 が所定のクランプレベルＶｃに収束した場合でも、同図（ｂ）に示すようにアナログ映像信号Ｓ2 のクランプレベルＶｓが、所定のクランプレベルＶｃに対して常に±１ＬＳＢ程度の幅を持った状態で変動するため、出力されるデジタル映像信号Ｄのクランプレベルが変動するという欠点があった。
【００１０】
本発明はこのような問題点を解決するためになされたもので、例えば、入力された映像アナログ信号のクランプレベルが大きく変動したときでも、出力されるデジタル信号の応答性を向上すると共に、常に一定のクランプレベルでクランプできるクランプ回路を提供することを目的としている。
【００１１】
【課題を解決するための手段】
本発明のクランプ回路は上記目的を達成するため、入力されるアナログ入力信号の直流成分を除去するコンデンサーと、該コンデンサーを介して供給されたアナログ信号をデジタル信号に変換するアナログ／デジタルコンバータとを備え、
前記デジタル信号からクランプパルス信号のタイミングの周期でデジタルデータをラッチするラッチ回路と、前記デジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データを出力する演算回路と、前記差分データを電流出力型デジタル／アナログコンバータの入力形態に対応したｎビットコントロール信号に変換して出力する入力エンコーダー回路とからなるデジタル演算回路を備え、
前記電流出力型デジタル／アナログコンバータから出力される電流を、前記アナログ信号に帰還（重畳）するように構成すると共に、
前記アナログ／デジタルコンバータから出力されるデジタル信号に、前記差分データを加算する加算器を備え、デジタル信号を所定の基準レベルでクランプできるようにした。
【００１２】
また、デジタル演算処理手段は、デジタル信号からクランプパルス信号のタイミングの周期でデジタルデータをラッチするラッチ回路と、デジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データを出力する演算回路と、差分データを電流出力型デジタル／アナログコンバータの入力形態に対応したｎビットコントロール信号に変換して出力する入力エンコーダ回路とを備えて構成するようにした。
【００１３】
本発明によれば、デジタル演算処理手段でデジタル信号が所定のタイミングの周期でラッチされたデジタルデータと基準クランプデータのの差分を演算し、その演算結果である差分データに基づいて、Ａ／Ｄコンバータに入力されるアナログ信号のクランプレベルを制御すると共に、加算器でＡ／Ｄコンバータから出力されるデジタル信号に差分データを加算しているため、出力されるデジタル信号を常に所望のクランプレベルでクランプすることができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図１は本発明の実施の形態であるデジタルクランプ回路のブロック図の一例を示したものである。
この図において、コンデンサーＣ1 は入力されるアナログの入力信号Ｓ1 から直流成分を除去するコンデンサーである。
Ａ／Ｄコンバータ１はコンデンサーＣ1 で直流成分が除去されたアナログ信号Ｓ2 をＡ／Ｄ変換して所定のデジタル出力信号Ｄを出力するようになされている。
【００１５】
デジタル演算処理回路１０は、ラッチ回路１１、ノイズシェイピング回路１２、演算回路１３、及び入力エンコーダ回路１４で構成されている。
ラッチ回路１１は、所定のタイミング周期でクランプパルス信号が入力されており、Ａ／Ｄコンバータ１から出力されるデジタル信号Ｄ1 からクランプパルス信号のタイミング周期でデジタルデータをラッチするようになされている。
【００１６】
ノイズシェイピング回路１２はノイズによる影響を除去するため、ラッチ回路１１でラッチされたデジタルデータのノイズシェイピング処理を行っており、この部分に存在する色副搬送波信号の平均化を行うと共に、量子化雑音を高域側に押しやってデジタルデータのノイズを低減している。
演算回路１３は所定の基準クランプデータが入力されており、ノイズシェイピング回路１２でノイズが除去されたデジタルデータからこのクランプデータの差分を演算し、その演算結果である差分データ信号Ｄ2 を出力する。
【００１７】
入力エンコーダ回路１４は、入力された差分データ信号Ｄ2 を電流出力型デジタル／アナログコンバータ（以下、「電流出力型Ｄ／Ａコンバータ」という）２０の入力形態に対応したコントロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に変換して出力し、電流出力型Ｄ／Ａコンバータ２０は、入力エンコーダ回路１４からのコントロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に応じた電流ＩOUT でコンデンサーＣ1 に充放電電流を供給して、所望のクランプ電圧が印加されるように構成されている。
【００１８】
加算器１５は、Ａ／Ｄコンバータ１から出力されるデジタル信号Ｄ1 と演算回路１３から出力される差分データ信号Ｄ2 を加算する。
ラッチ回路１６は加算器１５からのデジタル信号をラッチしてデジタル信号Ｄを出力するようになされている。
【００１９】
以下、アナログ入力信号Ｓ1 として、例えばアナログ映像信号が入力された場合の動作を図２〜図３を参照して説明する。
先ず、図２（ａ）に示すようなアナログ映像信号が入力信号Ｓ1 として入力されると、コンデンサーＣ1 で直流成分が除去される。この直流成分が除去されたアナログ映像信号Ｓ2 はＡ／Ｄコンバータ１に入力され、ここでＡ／Ｄ変換されてデジタル映像信号Ｄ1 として出力される。
【００２０】
このデジタル映像信号Ｄ1 は、加算器１５に出力されると共に、デジタル演算処理回路１０のラッチ回路１１に出力され、ラッチ回路１１ではこのデジタル映像信号Ｄ1 からクランプパルス信号がオンとなる期間のデジタルデータをラッチするようになされている。この時、ラッチ回路１１に入力されているクランプパルス信号は、図２（ｂ）に示すような映像信号のペデスタルレベルに対応した周期ｔCLとされており、例えば４ｆSCの周期でデジタル信号をラッチすると共に、ラッチ回路１１でラッチされた例えば８サンプル分のデータがペデスタルレベルとなるようにしている。
なお、クランプパルス信号がオンとなる期間にデジタル映像信号Ｄ1 からペデスタルレベルに対応したデジタルデータを数回、取り込んでラッチするようにしてもよい。
【００２１】
ラッチ回路１１でラッチされたデジタルデータは、ノイズシェイピング回路１２に入力され、例えばラッチ回路１１でデジタルデータが数回ラッチされていれば、そのデジタルデータが平均化された後、ノイズ成分を除去するためのノイズシェイピング処理が行われて、演算回路１３に出力される。
【００２２】
演算回路１３には基準クランプデータとして、アナログ映像信号Ｓ2 を所定のペデスタルレベルでクランプするためのペデスタルクランプデータが入力されており、ノイズシェイピング回路１２から出力されるデジタルデータと、ペデスタルクランプデータの差分が演算されて、その差分データＤ2 が入力エンコーダ回路１４及び加算器１５に出力される。
【００２３】
そして、この差分データＤ2 は入力エンコーダ回路１４において、電流出力型デジアナコンバータ回路２０の入力形態に対応した所定のコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）に変換される。例えば演算回路１３から出力される差分データＤ2 が正の値となる時は、アナログ映像信号Ｓ2 のペデスタルレベルを差分データＤ2 だけ下げるためのコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０に出力するようになされている。
【００２４】
また逆に、差分データＤ2 が負の値となる時は、アナログ映像信号Ｓ2 のペデスタルレベルを差分データＤ2 だけ上げるためのコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０に出力する。
【００２５】
このコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）に基づいて、電流出力型Ｄ／Ａコンバータ２０からアナログ映像信号Ｓ2 のラインに供給する電流ＩOUT が制御されると共に、この電流ＩOUT がコンデンサーＣ1 で電流・電圧変換されることで、アナログ映像信号Ｓ2 はクランプデータに対応した所望のクランプレベルでクランプされることになる。
【００２６】
さらに、本発明の実施の形態においては加算器１５において、Ａ／Ｄコンバータ１から出力されるデジタル映像信号Ｄ1 と、演算回路１３から出力され差分データＤ2 とを加算し、その加算したデジタル映像信号をラッチ回路１６でラッチしてデジタル出力信号Ｄとして出力するようにしている。
【００２７】
つまり、本実施の形態であるデジタルクランプ回路においては、デジタル演算処理回路１０でＡ／Ｄコンバータ１から出力されるデジタル映像信号Ｄ1 のデジタルデータから基準クランプデータを演算した演算結果である差分データＤ2 に基づいて、アナログ映像信号Ｓ2 をクランプするクランプレベルを制御すると共に、Ａ／Ｄコンバータ１から出力されるデジタル映像信号Ｄ1 に差分データＤ2 を加算して出力されるデジタル映像信号Ｄのクランプレベルが制御されている。
【００２８】
このようにＡ／Ｄコンバータ１から出力されるデジタル映像信号Ｄ1 に差分データＤ2 を加算すれば、従来、図６（ａ）に示したようにアナログ映像信号Ｓ2 のクランプレベルＶｓが所定のクランプレベルＶｃに達するｔ1 まで過渡状態で出力されていたデジタルデータが、加算回路１５において直ちに修正されるため、図３に示すようにアナログ映像信号Ｓ2 のクランプレベルＶｓが直ちに所定のクランプレベルＶｃに修正され、過渡期のデジタル映像信号Ｄが出力されることを防止することができる。
【００２９】
また、Ａ／Ｄコンバータ１から出力されるデジタル映像信号Ｄ1 に差分データＤ2 を加算すれば、アナログ映像信号Ｓ2 のクランプレベルが図６（ｂ）の点線で示すように微小レベル（例えば、１ＬＳＢ）で変動しても、出力されるデジタル映像信号Ｄのクランプレベルを実線のように一定に保つことができる。
【００３０】
次に、図４に電流出力型Ｄ／Ａコンバータ２０の一例として４ビットの電流出力型Ｄ／Ａコンバータ回路の一例を示す。
この図に示す４ビット電流出力型Ｄ／Ａコンバータ２０は、破線で囲った第１の電流発生回路２１、第２の電流発生回路２２、第３の電流発生回路２３、第４の電流発生回路２４、及びバイアス制御回路２５から構成されている。
この場合、図１に示したデジタル演算処理回路１０の入力エンコーダ回路１４からのコントロール信号は、この４ビット電流出力型Ｄ／Ａコンバータ２０に対応したコントロール信号（Ｐ0 〜Ｐ3 ，Ｎ0 〜Ｎ3 ）が入力されることになる。
【００３１】
第１の電流発生回路２１は、Ｐ型トランジスタＴP1，ＴP2、Ｎ型トランジスタＴN1，ＴN2によって構成されており、Ｐ型トランジスタＴP1のドレイン端子には電源電圧（ＶDD）、ゲート端子はバイアス電圧がそれぞれ印加されていると共に、ソース端子はＰ型トランジスタＴP2のドレイン端子と接続されている。
Ｐ型トランジスタＴP2のゲート端子には、入力エンコーダ回路１４から差分データの第１ビットに対応したコントロール信号Ｐ0 が入力されている。
【００３２】
一方、Ｎ型トランジスタＴN1のドレイン端子はアース（ＶSS）に接続されていると共に、ゲート端子にはバイアス電圧が印加されている。また、ソース端子はＮ型トランジスタＴN2のドレイン端子と接続されている。また、Ｎ型トランジスタＴN2のゲート端子には、入力エンコーダ回路１４から差分データの第１ビットに対応したコントロール信号Ｎ0 が入力されている。
【００３３】
第２の電流発生回路２２は、上記した第１の電流発生回路２１が２個、並列に接続された構成とされており、各Ｐ型トランジスタＴP2のゲート端子には、入力エンコーダ回路１４から差分データの第２ビットに対応したコントロール信号Ｐ1 が入力されていると共に、各Ｎ型トランジスタＴN2のゲート端子には、差分データの第２ビットに対応したコントロール信号Ｎ1 が入力されている。
【００３４】
第３の電流発生回路２３は、上記した第１の電流発生回路２１が４個、並列に接続された構成とされており、各Ｐ型トランジスタＴP2のゲート端子には差分データの第３ビットに対応したコントロール信号Ｐ2 が、各Ｎ型トランジスタＴN2のゲート端子には差分データの第３ビットに対応したコントロール信号Ｎ2 がそれぞれ入力されている。
【００３５】
第４の電流発生回路２４は、上記した第１の電流発生回路２１が８個、並列に接続された構成であり、上記同様、各Ｐ型トランジスタＴP2のゲート端子には差分データの第４ビットに対応したコントロール信号Ｐ3 が、Ｎ型トランジスタＴN2のゲート端子には差分データの第４ビットに対応したコントロール信号Ｎ3 がそれぞれ入力されている。
【００３６】
バイアス制御部２５は、各Ｐ型トランジスタＴP1のゲート、及び各Ｎ型トランジスタＴN1のゲート端子にバイアス電圧を印加するようになされており、１個のＰ型トランジスタＴP1を流れる電流ＩP と、１個のＮ型トランジスタＴN1に流れる電流ＩN の電流量が等しくなるようにバイアス電圧が設定されている。
つまり、各電流発生回路２１〜２４は４ビットバイナリコードによって重み付けされて正負の電流を出力するように構成されている。
【００３７】
このように構成されている電流出力型Ｄ／Ａコンバータ２０においては、例えばＰ型トランジスタＴP2のゲートに『Low 』レベルのコントロール信号Ｐ0 〜Ｐ3 が入力されると、Ｐ型トランジスタＴP2がオンになり、トランジスタＴP1によって電流ＩOUT が供給されることになる。
なお、この時、Ｎ型トランジスタＴN2のゲートに入力されるコントロール信号Ｎ0 〜Ｎ3 は、『Low 』レベルとなり、Ｎ型トランジスタＴN2はオフとなる。
【００３８】
また、Ｎ型トランジスタＴN2のゲートに『High』レベルのコントロール信号Ｎ0 〜Ｎ4 が入力されると、Ｎ型トランジスタＴN2がオンになり、トランジスタＴN1によって電流ＩOUT が抽出されることになる。
なお、この時、Ｐ型トランジスタＴP2のゲートに入力されるコントロール信号Ｐ0 〜Ｐ4 は『High』レベルとなり、Ｐ型トランジスタＴP2はオフとなる。
【００３９】
すなわち、Ｐ型トランジスタＴP2がコントロール信号Ｐ0 〜Ｐ3 、Ｎ型トランジスタＴN2がコントロール信号Ｎ0 〜Ｎ3 によって制御されるスイッチとして機能すると共に、各Ｐ型トランジスタＴP1及びＮ型トランジスタＴN1によって出力する電流量の重み付けを行って、コントロール信号に応じた電流ＩOUT を出力するようになされている。
【００４０】
なお、本発明の実施の形態においては、電流出力型Ｄ／Ａコンバータ２０の一例として４ビットの電流出力型Ｄ／Ａコンバータを適用した場合について説明したが、これに限定されることなく、例えば８ビットの電流出力型Ｄ／Ａコンバータ等を用いることも当然可能である。
また、各電流発生回路を構成するトランジスタは異なる電流量となるトランジスタで構成することもできる。
【００４１】
【発明の効果】
以上、説明したように本発明のクランプ回路によれば、加算器でＡ／Ｄコンバータから出力されるデジタル信号に差分データを加算しているため、常に出力されるデジタル信号を所定のクランプレベルでクランプすることができる。
また、Ａ／Ｄコンバータに入力されるアナログ信号のクランプレベルが微小レベルで変動しても、出力されるデジタル信号のクランプレベルを一定に保つことができるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態であるクランプ回路のブロック図を示した図である。
【図２】本実施の形態であるクランプ回路に入力される信号の波形を示した図である。
【図３】本実施の形態であるアナログ信号のクランプ波形を示した図である。
【図４】電流出力型Ｄ／Ａコンバータの一例を示した図である。
【図５】従来のアナログクランプ回路の一例を示した図である。
【図６】従来のアナログクランプ回路のクランプ波形を示した図である。
【符号の説明】
１ Ａ／Ｄコンバータ、１０ デジタル演算処理回路、１１ ラッチ回路、１２ ノイズシェイピング回路、１３ 演算回路、１４ 入力エンコーダ回路、２０ 電流出力型Ｄ／Ａコンバータ、２１〜２４ 電流発生回路、２５ バイアス制御回路
【発明の属する技術分野】
本発明はクランプ回路に関わり、特にアナログ／デジタルコンバータに適用して好適なものである。
【０００２】
【従来の技術】
従来からテレビジョン受像機等において、例えばアナログ映像信号をデジタル映像信号に変換する場合、安定したデジタル映像信号を取り出すため、アナログ／デジタルコンバータ（以下、「Ａ／Ｄコンバータ」という）に入力するアナログ映像信号をクランプするクランプ回路が設けられている。
【０００３】
ここで、図５にテレビジョン受像機等においてアナログ映像信号をクランプする従来のクランプ回路のブロック図の一例を示す。
この図において、一点鎖線で示すアナログクランプ回路１００は、コンデンサーＣ1 ，Ｃ2 、コンパレータ１０１、スイッチ回路１０２、電流制御回路１０３で構成されている。
【０００４】
コンデンサーＣ1 は入力されるアナログの入力信号Ｓ1 から直流成分を除去するカップリングコンデンサー、コンパレータ１０１はコンデンサーＣ1 で直流成分がカットされたアナログ信号Ｓ2 と基準電圧Ｖref が入力されており、この基準電圧Ｖref とアナログ信号Ｓ2 を比較して比較信号Ａ1 を出力する。
なお、基準電圧Ｖref はアナログ信号Ｓ2 を所定のレベルでクランプするための電圧が設定されている。
【０００５】
破線で囲ったスイッチ回路１０２はクランプパルス信号が入力され、このクランプパルス信号のタイミング周期でスイッチＳＷのオン／オフが制御されており、このスイッチＳＷがオンとなる期間にコンパレータ１０１の比較信号Ａ1 がコンデンサーＣ2 に出力される。なお、このクランプパルス信号の周期はアナログ信号Ｓ2 のレベルが一定とされる、例えばペデスタルレベルを示す所定のタイミングに合わせて設定されている。
コンデンサーＣ2 は、スイッチ回路１０２を介して入力される比較信号Ａ1 のレベルを保持して電圧Ｖ1 を出力するホールドコンデンサーである。
【０００６】
破線で示した電流制御回路１０３は、例えばCMOS形のＰ型トランジスタＴP と、Ｎ型トランジスタＴN によって構成されており、Ｐ型トランジスタＴP のドレイン端子には電源電圧が接続され、Ｎ型トランジスタＴN のドレイン端子はアース端子と接続されている。また、それぞれのゲート端子にはコンデンサーＣ2 に保持された電圧Ｖ1 が入力されており、Ｐ型トランジスタＴP は電圧Ｖ1 に応じた電流でコンデンサーＣ1 を充電すると共に、Ｎ型トランジスタＴN は電圧Ｖ1 に応じた電流でコンデンサーＣ1 の電荷を放出するようになされている。
Ａ／Ｄコンバータ１は、アナログクランプ回路１００から出力されるアナログ信号Ｓ2 をＡ／Ｄ変換して所定のデジタル出力信号Ｄを出力するようになされている。
【０００７】
すなわち、このように構成されるアナログクランプ回路１００においては、例えばアナログ信号Ｓ2 のクランプ点の電圧が基準電圧Ｖref より低い場合は、ホールドコンデンサーＣ2 の電位が低下し、Ｐ型トランジスタＴP を介して供給される電流によりコンデンサーＣ1 の端子電圧が上昇すると共に、アナログ信号Ｓ2 のクランプ点の電圧が基準電圧Ｖref より高い場合は、ホールドコンデンサーＣ2 の電位が上昇し、Ｎ型トランジスタＴN を介して放出される電流によりコンデンサーＣ1 の端子電圧が降下して、アナログ信号Ｓ2 に所定のクランプ電圧が印加されることになる。よって、このクランプ回路でクランプされたアナログ信号Ｓ2 をＡ／Ｄコンバータ１でＡ／Ｄ変換すれば、そのダイナミックレンジを利用して安定したデジタル出力信号Ｄを得ることができる。
【０００８】
【発明が解決しようとする課題】
ところで、上記したようなアナログクランプ回路１００においては、例えば入力されるアナログ信号Ｓ1 を映像信号とすると、図６（ａ）に示すようにコンデンサーＣ1 によって直流成分が除去されたアナログ映像信号Ｓ2 のクランプレベルＶｓが、所定のクランプレベルＶｃに収束するまでの時間がｔ1 が長くなり、この間のクランプレベルが一定していないアナログ映像信号Ｓ2 が過渡的に出力されてデジタル信号に変換されることになる。
【０００９】
また、アナログ映像信号Ｓ2 が所定のクランプレベルＶｃに収束した場合でも、同図（ｂ）に示すようにアナログ映像信号Ｓ2 のクランプレベルＶｓが、所定のクランプレベルＶｃに対して常に±１ＬＳＢ程度の幅を持った状態で変動するため、出力されるデジタル映像信号Ｄのクランプレベルが変動するという欠点があった。
【００１０】
本発明はこのような問題点を解決するためになされたもので、例えば、入力された映像アナログ信号のクランプレベルが大きく変動したときでも、出力されるデジタル信号の応答性を向上すると共に、常に一定のクランプレベルでクランプできるクランプ回路を提供することを目的としている。
【００１１】
【課題を解決するための手段】
本発明のクランプ回路は上記目的を達成するため、入力されるアナログ入力信号の直流成分を除去するコンデンサーと、該コンデンサーを介して供給されたアナログ信号をデジタル信号に変換するアナログ／デジタルコンバータとを備え、
前記デジタル信号からクランプパルス信号のタイミングの周期でデジタルデータをラッチするラッチ回路と、前記デジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データを出力する演算回路と、前記差分データを電流出力型デジタル／アナログコンバータの入力形態に対応したｎビットコントロール信号に変換して出力する入力エンコーダー回路とからなるデジタル演算回路を備え、
前記電流出力型デジタル／アナログコンバータから出力される電流を、前記アナログ信号に帰還（重畳）するように構成すると共に、
前記アナログ／デジタルコンバータから出力されるデジタル信号に、前記差分データを加算する加算器を備え、デジタル信号を所定の基準レベルでクランプできるようにした。
【００１２】
また、デジタル演算処理手段は、デジタル信号からクランプパルス信号のタイミングの周期でデジタルデータをラッチするラッチ回路と、デジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データを出力する演算回路と、差分データを電流出力型デジタル／アナログコンバータの入力形態に対応したｎビットコントロール信号に変換して出力する入力エンコーダ回路とを備えて構成するようにした。
【００１３】
本発明によれば、デジタル演算処理手段でデジタル信号が所定のタイミングの周期でラッチされたデジタルデータと基準クランプデータのの差分を演算し、その演算結果である差分データに基づいて、Ａ／Ｄコンバータに入力されるアナログ信号のクランプレベルを制御すると共に、加算器でＡ／Ｄコンバータから出力されるデジタル信号に差分データを加算しているため、出力されるデジタル信号を常に所望のクランプレベルでクランプすることができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図１は本発明の実施の形態であるデジタルクランプ回路のブロック図の一例を示したものである。
この図において、コンデンサーＣ1 は入力されるアナログの入力信号Ｓ1 から直流成分を除去するコンデンサーである。
Ａ／Ｄコンバータ１はコンデンサーＣ1 で直流成分が除去されたアナログ信号Ｓ2 をＡ／Ｄ変換して所定のデジタル出力信号Ｄを出力するようになされている。
【００１５】
デジタル演算処理回路１０は、ラッチ回路１１、ノイズシェイピング回路１２、演算回路１３、及び入力エンコーダ回路１４で構成されている。
ラッチ回路１１は、所定のタイミング周期でクランプパルス信号が入力されており、Ａ／Ｄコンバータ１から出力されるデジタル信号Ｄ1 からクランプパルス信号のタイミング周期でデジタルデータをラッチするようになされている。
【００１６】
ノイズシェイピング回路１２はノイズによる影響を除去するため、ラッチ回路１１でラッチされたデジタルデータのノイズシェイピング処理を行っており、この部分に存在する色副搬送波信号の平均化を行うと共に、量子化雑音を高域側に押しやってデジタルデータのノイズを低減している。
演算回路１３は所定の基準クランプデータが入力されており、ノイズシェイピング回路１２でノイズが除去されたデジタルデータからこのクランプデータの差分を演算し、その演算結果である差分データ信号Ｄ2 を出力する。
【００１７】
入力エンコーダ回路１４は、入力された差分データ信号Ｄ2 を電流出力型デジタル／アナログコンバータ（以下、「電流出力型Ｄ／Ａコンバータ」という）２０の入力形態に対応したコントロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に変換して出力し、電流出力型Ｄ／Ａコンバータ２０は、入力エンコーダ回路１４からのコントロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に応じた電流ＩOUT でコンデンサーＣ1 に充放電電流を供給して、所望のクランプ電圧が印加されるように構成されている。
【００１８】
加算器１５は、Ａ／Ｄコンバータ１から出力されるデジタル信号Ｄ1 と演算回路１３から出力される差分データ信号Ｄ2 を加算する。
ラッチ回路１６は加算器１５からのデジタル信号をラッチしてデジタル信号Ｄを出力するようになされている。
【００１９】
以下、アナログ入力信号Ｓ1 として、例えばアナログ映像信号が入力された場合の動作を図２〜図３を参照して説明する。
先ず、図２（ａ）に示すようなアナログ映像信号が入力信号Ｓ1 として入力されると、コンデンサーＣ1 で直流成分が除去される。この直流成分が除去されたアナログ映像信号Ｓ2 はＡ／Ｄコンバータ１に入力され、ここでＡ／Ｄ変換されてデジタル映像信号Ｄ1 として出力される。
【００２０】
このデジタル映像信号Ｄ1 は、加算器１５に出力されると共に、デジタル演算処理回路１０のラッチ回路１１に出力され、ラッチ回路１１ではこのデジタル映像信号Ｄ1 からクランプパルス信号がオンとなる期間のデジタルデータをラッチするようになされている。この時、ラッチ回路１１に入力されているクランプパルス信号は、図２（ｂ）に示すような映像信号のペデスタルレベルに対応した周期ｔCLとされており、例えば４ｆSCの周期でデジタル信号をラッチすると共に、ラッチ回路１１でラッチされた例えば８サンプル分のデータがペデスタルレベルとなるようにしている。
なお、クランプパルス信号がオンとなる期間にデジタル映像信号Ｄ1 からペデスタルレベルに対応したデジタルデータを数回、取り込んでラッチするようにしてもよい。
【００２１】
ラッチ回路１１でラッチされたデジタルデータは、ノイズシェイピング回路１２に入力され、例えばラッチ回路１１でデジタルデータが数回ラッチされていれば、そのデジタルデータが平均化された後、ノイズ成分を除去するためのノイズシェイピング処理が行われて、演算回路１３に出力される。
【００２２】
演算回路１３には基準クランプデータとして、アナログ映像信号Ｓ2 を所定のペデスタルレベルでクランプするためのペデスタルクランプデータが入力されており、ノイズシェイピング回路１２から出力されるデジタルデータと、ペデスタルクランプデータの差分が演算されて、その差分データＤ2 が入力エンコーダ回路１４及び加算器１５に出力される。
【００２３】
そして、この差分データＤ2 は入力エンコーダ回路１４において、電流出力型デジアナコンバータ回路２０の入力形態に対応した所定のコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）に変換される。例えば演算回路１３から出力される差分データＤ2 が正の値となる時は、アナログ映像信号Ｓ2 のペデスタルレベルを差分データＤ2 だけ下げるためのコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０に出力するようになされている。
【００２４】
また逆に、差分データＤ2 が負の値となる時は、アナログ映像信号Ｓ2 のペデスタルレベルを差分データＤ2 だけ上げるためのコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０に出力する。
【００２５】
このコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）に基づいて、電流出力型Ｄ／Ａコンバータ２０からアナログ映像信号Ｓ2 のラインに供給する電流ＩOUT が制御されると共に、この電流ＩOUT がコンデンサーＣ1 で電流・電圧変換されることで、アナログ映像信号Ｓ2 はクランプデータに対応した所望のクランプレベルでクランプされることになる。
【００２６】
さらに、本発明の実施の形態においては加算器１５において、Ａ／Ｄコンバータ１から出力されるデジタル映像信号Ｄ1 と、演算回路１３から出力され差分データＤ2 とを加算し、その加算したデジタル映像信号をラッチ回路１６でラッチしてデジタル出力信号Ｄとして出力するようにしている。
【００２７】
つまり、本実施の形態であるデジタルクランプ回路においては、デジタル演算処理回路１０でＡ／Ｄコンバータ１から出力されるデジタル映像信号Ｄ1 のデジタルデータから基準クランプデータを演算した演算結果である差分データＤ2 に基づいて、アナログ映像信号Ｓ2 をクランプするクランプレベルを制御すると共に、Ａ／Ｄコンバータ１から出力されるデジタル映像信号Ｄ1 に差分データＤ2 を加算して出力されるデジタル映像信号Ｄのクランプレベルが制御されている。
【００２８】
このようにＡ／Ｄコンバータ１から出力されるデジタル映像信号Ｄ1 に差分データＤ2 を加算すれば、従来、図６（ａ）に示したようにアナログ映像信号Ｓ2 のクランプレベルＶｓが所定のクランプレベルＶｃに達するｔ1 まで過渡状態で出力されていたデジタルデータが、加算回路１５において直ちに修正されるため、図３に示すようにアナログ映像信号Ｓ2 のクランプレベルＶｓが直ちに所定のクランプレベルＶｃに修正され、過渡期のデジタル映像信号Ｄが出力されることを防止することができる。
【００２９】
また、Ａ／Ｄコンバータ１から出力されるデジタル映像信号Ｄ1 に差分データＤ2 を加算すれば、アナログ映像信号Ｓ2 のクランプレベルが図６（ｂ）の点線で示すように微小レベル（例えば、１ＬＳＢ）で変動しても、出力されるデジタル映像信号Ｄのクランプレベルを実線のように一定に保つことができる。
【００３０】
次に、図４に電流出力型Ｄ／Ａコンバータ２０の一例として４ビットの電流出力型Ｄ／Ａコンバータ回路の一例を示す。
この図に示す４ビット電流出力型Ｄ／Ａコンバータ２０は、破線で囲った第１の電流発生回路２１、第２の電流発生回路２２、第３の電流発生回路２３、第４の電流発生回路２４、及びバイアス制御回路２５から構成されている。
この場合、図１に示したデジタル演算処理回路１０の入力エンコーダ回路１４からのコントロール信号は、この４ビット電流出力型Ｄ／Ａコンバータ２０に対応したコントロール信号（Ｐ0 〜Ｐ3 ，Ｎ0 〜Ｎ3 ）が入力されることになる。
【００３１】
第１の電流発生回路２１は、Ｐ型トランジスタＴP1，ＴP2、Ｎ型トランジスタＴN1，ＴN2によって構成されており、Ｐ型トランジスタＴP1のドレイン端子には電源電圧（ＶDD）、ゲート端子はバイアス電圧がそれぞれ印加されていると共に、ソース端子はＰ型トランジスタＴP2のドレイン端子と接続されている。
Ｐ型トランジスタＴP2のゲート端子には、入力エンコーダ回路１４から差分データの第１ビットに対応したコントロール信号Ｐ0 が入力されている。
【００３２】
一方、Ｎ型トランジスタＴN1のドレイン端子はアース（ＶSS）に接続されていると共に、ゲート端子にはバイアス電圧が印加されている。また、ソース端子はＮ型トランジスタＴN2のドレイン端子と接続されている。また、Ｎ型トランジスタＴN2のゲート端子には、入力エンコーダ回路１４から差分データの第１ビットに対応したコントロール信号Ｎ0 が入力されている。
【００３３】
第２の電流発生回路２２は、上記した第１の電流発生回路２１が２個、並列に接続された構成とされており、各Ｐ型トランジスタＴP2のゲート端子には、入力エンコーダ回路１４から差分データの第２ビットに対応したコントロール信号Ｐ1 が入力されていると共に、各Ｎ型トランジスタＴN2のゲート端子には、差分データの第２ビットに対応したコントロール信号Ｎ1 が入力されている。
【００３４】
第３の電流発生回路２３は、上記した第１の電流発生回路２１が４個、並列に接続された構成とされており、各Ｐ型トランジスタＴP2のゲート端子には差分データの第３ビットに対応したコントロール信号Ｐ2 が、各Ｎ型トランジスタＴN2のゲート端子には差分データの第３ビットに対応したコントロール信号Ｎ2 がそれぞれ入力されている。
【００３５】
第４の電流発生回路２４は、上記した第１の電流発生回路２１が８個、並列に接続された構成であり、上記同様、各Ｐ型トランジスタＴP2のゲート端子には差分データの第４ビットに対応したコントロール信号Ｐ3 が、Ｎ型トランジスタＴN2のゲート端子には差分データの第４ビットに対応したコントロール信号Ｎ3 がそれぞれ入力されている。
【００３６】
バイアス制御部２５は、各Ｐ型トランジスタＴP1のゲート、及び各Ｎ型トランジスタＴN1のゲート端子にバイアス電圧を印加するようになされており、１個のＰ型トランジスタＴP1を流れる電流ＩP と、１個のＮ型トランジスタＴN1に流れる電流ＩN の電流量が等しくなるようにバイアス電圧が設定されている。
つまり、各電流発生回路２１〜２４は４ビットバイナリコードによって重み付けされて正負の電流を出力するように構成されている。
【００３７】
このように構成されている電流出力型Ｄ／Ａコンバータ２０においては、例えばＰ型トランジスタＴP2のゲートに『Low 』レベルのコントロール信号Ｐ0 〜Ｐ3 が入力されると、Ｐ型トランジスタＴP2がオンになり、トランジスタＴP1によって電流ＩOUT が供給されることになる。
なお、この時、Ｎ型トランジスタＴN2のゲートに入力されるコントロール信号Ｎ0 〜Ｎ3 は、『Low 』レベルとなり、Ｎ型トランジスタＴN2はオフとなる。
【００３８】
また、Ｎ型トランジスタＴN2のゲートに『High』レベルのコントロール信号Ｎ0 〜Ｎ4 が入力されると、Ｎ型トランジスタＴN2がオンになり、トランジスタＴN1によって電流ＩOUT が抽出されることになる。
なお、この時、Ｐ型トランジスタＴP2のゲートに入力されるコントロール信号Ｐ0 〜Ｐ4 は『High』レベルとなり、Ｐ型トランジスタＴP2はオフとなる。
【００３９】
すなわち、Ｐ型トランジスタＴP2がコントロール信号Ｐ0 〜Ｐ3 、Ｎ型トランジスタＴN2がコントロール信号Ｎ0 〜Ｎ3 によって制御されるスイッチとして機能すると共に、各Ｐ型トランジスタＴP1及びＮ型トランジスタＴN1によって出力する電流量の重み付けを行って、コントロール信号に応じた電流ＩOUT を出力するようになされている。
【００４０】
なお、本発明の実施の形態においては、電流出力型Ｄ／Ａコンバータ２０の一例として４ビットの電流出力型Ｄ／Ａコンバータを適用した場合について説明したが、これに限定されることなく、例えば８ビットの電流出力型Ｄ／Ａコンバータ等を用いることも当然可能である。
また、各電流発生回路を構成するトランジスタは異なる電流量となるトランジスタで構成することもできる。
【００４１】
【発明の効果】
以上、説明したように本発明のクランプ回路によれば、加算器でＡ／Ｄコンバータから出力されるデジタル信号に差分データを加算しているため、常に出力されるデジタル信号を所定のクランプレベルでクランプすることができる。
また、Ａ／Ｄコンバータに入力されるアナログ信号のクランプレベルが微小レベルで変動しても、出力されるデジタル信号のクランプレベルを一定に保つことができるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態であるクランプ回路のブロック図を示した図である。
【図２】本実施の形態であるクランプ回路に入力される信号の波形を示した図である。
【図３】本実施の形態であるアナログ信号のクランプ波形を示した図である。
【図４】電流出力型Ｄ／Ａコンバータの一例を示した図である。
【図５】従来のアナログクランプ回路の一例を示した図である。
【図６】従来のアナログクランプ回路のクランプ波形を示した図である。
【符号の説明】
１ Ａ／Ｄコンバータ、１０ デジタル演算処理回路、１１ ラッチ回路、１２ ノイズシェイピング回路、１３ 演算回路、１４ 入力エンコーダ回路、２０ 電流出力型Ｄ／Ａコンバータ、２１〜２４ 電流発生回路、２５ バイアス制御回路
Claims (3)
- 入力されるアナログ入力信号の直流成分を除去するコンデンサーと、
該コンデンサーを介して供給されたアナログ信号をデジタル信号に変換するアナログ／デジタルコンバータと、
前記デジタル信号からクランプパルス信号のタイミングの周期でデジタルデータをラッチするラッチ回路と、
前記デジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データを出力する演算回路と、
前記差分データを電流出力型デジタル／アナログコンバータの入力形態に対応したｎビットコントロール信号に変換して出力する入力エンコーダー回路とを備え、
前記電流出力型デジタル／アナログコンバータから出力される電流を、前記アナログ信号に帰還するように構成すると共に、
前記アナログ／デジタルコンバータから出力されるデジタル信号に、前記差分データを加算する加算器と、
を備えて構成されることを特徴とするクランプ回路。 - 前記デジタルデータは、ノイズ成分を除去するノイズシェイピング回路介して前記演算回路に入力されていることを特徴とする請求項１に記載のクランプ回路。
- 前記電流出力型デジタル／アナログコンバータは、ｎ個の電流発生手段を有し、
各電流発生手段から入力される前記ｎビットのコントロール信号の各ビットにそれぞれ対応した異なる電流を発生するように構成されていることを特徴とする請求項１に記載のクランプ回路。
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