JP2814937B2 - 直並列型ａ／ｄ変換器のオフセット補正方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡ／Ｄ変換器のオフセッ
ト補正方式に関し、特にクランプ回路や誤差補正回路を
内蔵した直並列型Ａ／Ｄ変換器のオフセット補正方式に
関する。

【０００２】

【従来の技術】従来、半導体集積回路上でＡ／Ｄ変換器
を形成するとき、入力部のクランプ回路やサンプルホー
ルド回路の回路素子のばらつきやバイアス電流の影響等
により、オフセット電圧を生ずる。このオフセット電圧
の値は回路にもよるが、一般的には１０ｍＶ程度にもな
り、例えば入力レンジ１Ｖ、１０ｂｉｔ分解能のＡ／Ｄ
変換器では１０ＬＳＢに相当する。このような大きなオ
フセット電圧を生じてしまうと、アプリケーション上問
題となるので、かかるオフセット電圧を抑えるために、
半導体部品に対してトリミングを行なったり、あるいは
ＩＣの外部で外付け部品による調整が行なわれている。

【０００３】しかし、このトリミングによる抵抗等の調
整方法は、工程数が増えるとともに、製造原価を上昇さ
せるという問題があり、またＩＣ外部で外付け部品によ
り調整を行うと、実装面積が大きくなり、部品数や調整
工数を増大させるので、同様にコストがかかるという問
題がある。また、このような調整方法では、パッケージ
の影響や温度特性など時間と共に変化する可能性がある
ものは補正できないという問題がある。

【０００４】そこで、ＩＣ内部の回路上でかかるオフセ
ット値の補正を実現することが望まれる。このような例
としては、特開平４−７７１１６号公報に記載されたも
のがある。

【０００５】図５はかかる従来の一例を示すＡ／Ｄ変換
装置のブロック図である。図５に示すように、この例は
ＩＣの内部でオフセット補正を行なっているもので、入
力端子ＩＮから入力されたアナログ入力信号ＶＩＮをＡ
／Ｄ変換するＡ／Ｄ変換器１４と、その出力から所定値
を減算して出力端子ＯＵＴにディジタル出力するディジ
タル減算器１５と、この減算器１５の出力より入力信号
が無信号期間か否かを正・負の符号により判定する符号
抽出回路１６と、無信号期間である場合にオフセット電
圧を検出するオフセット検出回路１７と、このオフセッ
ト電圧を一時記憶しておき且つ前述した所定値として減
算器１５へ出力する補正値記憶回路１０ａとで構成され
る。特に、入力信号が無信号期間である場合には、オフ
セット検出回路１７により検出したオフセット電圧を補
正値記憶回路１０ａで一度貯えるので、減算器１５では
このオフセット電圧とＡ／Ｄ変換器１４の出力の減算を
行ない、その結果オフセット補正されたディジタル出力
信号が出力端子ＯＵＴに出力される。

【０００６】この補正方法では、正・負の符号をもつア
ナログ入力信号の無信号期間を正・負の符号により検出
し、この時に検出されたオフセット電圧値を用いて補正
している。従って、アナログ入力信号は音声信号等で必
ず無信号期間があることを前提としている。

【０００７】また、このようなＡ／Ｄ変換装置を直並列
型Ａ／Ｄ変換器に適用した場合にも、同様のオフセット
補正が行なわれる。

【０００８】図６は従来の他の例を示す直並列型Ａ／Ｄ
変換装置のブロック図である。図６に示すように、この
直並列型Ａ／Ｄ変換装置は、入力端子ＩＮより入力した
アナログ信号にクランプパルスＰＣＬと同期してクラン
プ電圧ＶＣＬに応じたＤＣ電圧を与えるクランプ回路１
と、アナログ信号をサンプルホールドするサンプルホー
ルド（ＳＨ）回路２と、このＳＨ回路２の出力を荒くＡ
／Ｄ変換する初段Ａ／Ｄ変換器３と、初段Ａ／Ｄ変換器
３の出力をＤ／Ａ変換するＤ／Ａ変換器７と、ＳＨ回路
２の出力およびＤ／Ａ変換器７の出力の減算を行なうア
ナログ減算器８と、このアナログ減算器８の出力を細か
くＡ／Ｄ変換する次段Ａ／Ｄ変換器９と、初段Ａ／Ｄ変
換器３および次段Ａ／Ｄ変換器９の出力をそれぞれ符号
変換するエンコーダ部４Ａ，４Ｂと、これらエンコーダ
部４Ａ，４Ｂの出力を合成し変換誤差の補正を行なう誤
差補正回路５と、この誤差補正回路５の出力を並列して
出力するための出力ラッチ回路６とを有する。かかる直
並列型Ａ／Ｄ変換装置のオフセットを補正するにあたっ
ては、前述した図５の回路を用いる。すなわち、出力ラ
ッチ回路６の出力からオフセット値を減算するディジタ
ル減算器１５と、符号抽出回路１６と、オフセット検出
回路１７と、補正値記憶回路１０ａとを直並列型Ａ／Ｄ
変換装置に付加することにより、Ａ／Ｄ変換の変換誤差
補正とは独立してオフセットの補正を行っている。

【０００９】

【発明が解決しようとする課題】上述した従来のオフセ
ット補正つきＡ／Ｄ変換装置は、回路上でオフセットを
補正するために新たな回路を追加する必要があり、素子
数などが増えるという問題点がある。

【００１０】特に、従来のＡ／Ｄ変換装置におけるアナ
ログ入力信号は、音声信号等で必ず一定の期間の無信号
期間が存在する信号であることを前提としているが、汎
用のＡ／Ｄ変換装置を考えた場合、このような無信号期
間が必ず存在するとは限らず、その場合にはオフセット
補正を適用できない問題がある。また、従来は無信号期
間であるか否かを一定期間、入力信号の符号が変化しな
いことにより判定しているが、入力信号の符号が一定期
間変化しない場合でも、無信号期間ではない可能性があ
り、その場合は誤動作してしまうという欠点がある。

【００１１】しかも、従来例ではアナログ入力信号が正
・負の符号を持っていなければならないので、正または
負の符号しか持たない入力信号範囲のＡ／Ｄ変換装置に
は適用することができない。

【００１２】さらに、従来例のオフセット補正では、ア
ナログ入力信号がどのような信号かによって、どのくら
いの間隔で補正を行なうかが変化するので、オフセット
補正が温度特性を持っていて且つ時間と共に変化するよ
うな場合には、アナログ入力信号によって、オフセット
補正が正確に行なわれたり、行なわれなかったりすると
いう欠点がある。

【００１３】本発明の目的は、オフセット補正のための
新たな回路追加や素子数の増大を抑制し、アナログ入力
信号の種類によって生ずるオフセット補正の誤動作を防
止するとともに、回路素子の温度変化による影響に伴な
って生ずる不正確なオフセット補正を改善することので
きる直並列型Ａ／Ｄ変換器のオフセット補正方式を提供
することにある。

【００１４】

【課題を解決するための手段】本発明の直並列型Ａ／Ｄ
変換器のオフセット補正方式は、クランプ回路と，アナ
ログ入力をサンプルホールドした信号を大まかにＡ／Ｄ
変換する第１のＡ／Ｄ変換部と，前記第１のＡ／Ｄ変換
部の出力をＤ／Ａ変換するＤ／Ａ変換部と，前記サンプ
ルホールドした信号および前記Ｄ／Ａ変換部の出力の減
算を行なうアナログ減算器と，前記アナログ減算器の出
力に対し細かにＡ／Ｄ変換する第２のＡ／Ｄ変換部と，
前記第１および第２のＡ／Ｄ変換部の出力をそれぞれ所
望のコードに変換する第１および第２のエンコーダ部
と，前記第１および第２のエンコーダ部の出力に対し誤
差補正を行なう誤差補正回路と，前記誤差補正回路の出
力をラッチする出力ラッチ回路とを内蔵し、外部から与
えられるクランプパルスに同期してクランプ動作を行な
う直並列型Ａ／Ｄ変換器のオフセット補正方式におい
て、前記第２のエンコーダ部で変換された前記所望のコ
ードのうちの一部の低ビット出力をオフセット入力して
保持するための複数のラッチ回路を備えるとともに、前
記複数のラッチ回路出力を前記誤差補正回路に対してオ
フセット補正値として直接出力する補正値記憶回路を有
し、前記クランプ回路によるクランプ動作時には前記補
正値記憶回路におけるオフセット入力と出力を等しく、
またクランプ非動作時には直前のオフセット入力を保持
し、前記クランプパルスにより前記補正値記憶回路を周
期的に制御してその出力を前記誤差補正回路に入力し、
前記直並列型Ａ／Ｄ変換器のオフセットを補正すること
によりディジタル出力を得る得ることを特徴としてい
る。

【００１５】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１６】図１は本発明の一実施例を示す直並列型Ａ
／Ｄ変換装置のブロック図である。図１に示すように、
本実施例はクランプパルス（ＰＣＬ）に同期してクラン
プ電圧（ＶＣＬ）に応じたＤＣ電圧を与えるクランプ回
路１と、入力端子ＩＮからのアナログ入力信号（Ａ、Ｖ
ＩＮ）およびクランプＤＣ電圧を入力しサンプリングし
て保持するサンプルホールド（ＳＨ）回路２と、このＳ
Ｈ回路２の出力を入力して大まかなＡ／Ｄ変換を行なう
初段Ａ／Ｄ変換器３と、この初段Ａ／Ｄ変換器３の出力
をＤ／Ａ変換するＤ／Ａ変換器７と、前述したＳＨ回路
２の出力およびＤ／Ａ変換器７の出力の減算を行なうア
ナログ減算器８と、この減算器８の出力、すなわち細か
い信号部分のＡ／Ｄ変換を行なう次段Ａ／Ｄ変換器９
と、初段Ａ／Ｄ変換器３および次段Ａ／Ｄ変換器９の出
力をそれぞれ所望のコードに変換するエンコーダ部４
Ａ，４Ｂと、エンコーダ部４Ａ，４Ｂでエンコードされ
た出力によりビットの誤差補正を行なうとともに、オフ
セット補正値出力ＯＦＣに基いてオフセット値の補正を
行なう誤差補正回路５と、エンコーダ部４Ｂの一部の低
ビット出力を補正値として入力し且つクランプパルス
（ＰＣＬ）を同期信号として入力することによりオフセ
ット補正値ＯＦＣを誤差補正回路５に出力する補正値記
憶回路１０と、誤差補正回路５でオフセット補正された
Ａ／Ｄ変換出力のレベルを所望のレベルに変換し且つタ
イミングを合わせて出力端子ＯＵＴにディジタル信号を
出力する出力ラッチ回路６とを備えている。

【００１７】かかる直並列型Ａ／Ｄ変換装置において、
オフセット補正を行なうのは、補正値記憶回路１０を設
け、エンコーダ部４Ｂの一部の低ビット出力、例えばＬ
ＳＢもしくはそれを含む数ビットを補正値として一度貯
え、クランプパルス（ＰＣＬ）を同期信号に用いて周期
的に制御することにより、オフセット補正値ＯＦＣを誤
差補正回路５に出力するものである。すなわち、クラン
プ回路１によってクランプＤＣ電圧を与えられるクラン
プ動作中には、補正値記憶回路１０の入出力を同一にし
てオフセットを検出し、クランプ非動作中に検出したオ
フセット補正値ＯＦＣにより誤差補正回路５にオフセッ
ト補正を行なわせている。また、誤差補正回路５はクラ
ンプ動作時もクランプ非動作時も本来のＡ／Ｄ変換誤差
補正を同時に行っている。このように、クランプ動作中
に検出したオフセット補正値ＯＦＣおよび本来のＡ／Ｄ
変換誤差補正の２つを入力とすることにより、誤差補正
回路５を本来の変換誤差補正とオフセット補正とに兼用
している。

【００１８】図２（ａ）〜（ｃ）はそれぞれ図１に示す
補正値記憶回路図とその入出力対応図および入力波形図
である。図２（ａ）に示すように、この補正値記憶回路
１０は第１のラッチ回路１１および第２のラッチ回路１
２を有し、エンコーダ部４Ｂの出力Ｅ５〜Ｅ１（Ｅ５は
ＭＳＢ、Ｅ１はＬＳＢ）のうち、低位の２ビットＥ１，
Ｅ２をオフセット出力コードＯＦＳとして入力し、それ
ぞれをラッチする。これらのラッチ回路１１，１２は、
クランプパルスＰＣＬに同期してラッチしているコード
をオフセット補正値出力ＯＦＣとして誤差補正回路５に
出力する。尚、このクランプパルスＰＣＬのタイミング
は、アナログ入力信号Ａ．ＶＩＮの最小値でクランプ動
作する例である。この結果、出力ラッチ回路６は誤差補
正出力に基いてタイミングを合わせ、ディジタル出力Ｄ
５〜Ｄ１を出力端子ＯＵＴに出力する。

【００１９】また、図２（ｂ）に示すように、クランプ
パルスＰＣＬと、オフセット出力コードＯＦＳと、オフ
セット補正値出力ＯＦＣとは、図示のような対応関係と
なる。ここで、クランプパルスＰＣＬが１のとき、アナ
ログ入力Ａ．ＶＩＮは最も低い電圧値であるので、エン
コーダ部４Ｂの出力Ｅ５〜Ｅ１はオール０となっている
はずである。しかし、Ａ／Ｄ変換器にオフセット電圧が
あり、その値が１ＬＳＢよりも大きいときは、オフセッ
ト電圧に応じたコードＯＦＳが出力される。このコード
ＯＦＳは、エンコーダ部４Ｂの出力Ｅ５〜Ｅ１のうちＥ
１（ＬＳＢ）とＥ２（ＬＳＢの上のビット）のみを用い
ているが、出力コードＯＦＳとしてＥ１のみとするか、
Ｅ１，Ｅ２を用いるかは、それぞれのＡ／Ｄ変換器のオ
フセット電圧に応じて決定すればよい。

【００２０】まず、上述したように、クランプパルスＰ
ＣＬが１のとき、各ビット毎に設けられるラッチ回路１
１，１２がフォローモードとすれば、入力は出力と等し
いから、ＯＦＳ＝ＯＦＣ＝ｘとなる。この結果、誤差補
正回路５はエンコーダ出力のうちＥ２，Ｅ１（ＯＦＳ）
から補正値ＯＦＣを減算するので、誤差補正回路５のＥ
２，Ｅ１出力は０となる。要するに、オフセットが０に
なるように補正できる。

【００２１】つぎに、クランプパルスＰＣＬが０に変化
したときは、ラッチ回路１１，１２が共にラッチモード
となり、Ｅ２，Ｅ１（ＯＦＳ）はｙに変化する。このと
き、補正値記憶回路１０の出力である補正値ＯＦＣは、
直前の入力値ｘが保持されているので、誤差補正回路５
のＥ２，Ｅ１出力は（ｙ−ｘ）となる。要するに、オフ
セットが（ｙ−ｘ）になるように補正できる。

【００２２】この場合、アナログ入力信号Ａ．ＶＩＮ
は、図２（ｃ）に示すように、変化する期間であるが、
補正値ＯＦＣはＰＣＬが０のときに検出したオフセット
値ｘを保持しているので、上述したようなオフセット補
正を実現できる。

【００２３】かかるオフセット補正は一方向のみ有効で
あるので、オフセットが＋，−両方向にある場合は、オ
フセット値を意図的に片方へずらすようにすることによ
り、＋，−両方向のオフセット補正を実現することがで
きる。

【００２４】このように、本実施例によれば、誤差補正
回路をオフセット補正に兼用し、Ａ／Ｄ変換した誤差補
正前のディジタル信号のうち低ビットをオフセット補正
値として記憶する補正値記憶回路を設け、ＰＣＬに同期
して誤差補正回路に周期的に出力することにより、アナ
ログ入力信号の符号抽出回路やディジタル減算器等を不
要にできるだけでなく、素子数を少なくチップサイズを
小さくして消費電力を低減することができる。

【００２５】また、本実施例によれば、アナログ入力信
号の無信号期間や正・負の符号判定を行わないで済むの
で、アナログ入力信号の種類に関係なく、オフセット補
正の誤動作を防止することができる。

【００２６】さらに、本実施例によれば、クランプ動作
時にはオフセット補正値記憶回路の入出力を等しく、ま
たクランプ非動作時には直前の補正値を保持し、クラン
プパルスＰＣＬで周期的に制御することにより、素子の
温度変化による影響にも関係なく、常に最適で正確なオ
フセット補正を実現することができる。

【００２７】図３（ａ）〜（ｃ）はそれぞれ本発明の他
の実施例を説明するための補正値記憶回路図と、その入
出力対応図および入力波形図である。図３（ａ）に示す
ように、本実施例はエンコーダ部４ＢのＥ２，Ｅ１出力
と補正値記憶回路１０のラッチ入力間にそれぞれインバ
ータ１３Ａ，１３Ｂを接続し、アナログ入力信号が前述
した一実施例と逆の関係にあっても対応できるようにし
た例である。すなわち、図３（ｃ）に示すように、クラ
ンプパルス（ＰＣＬ）のタイミングがアナログ入力信号
（Ａ．ＶＩＮ）の最大値でクランプ動作するような例で
ある。

【００２８】まず、ＰＣＬの入力が１とすると、このと
きＡ．ＶＩＮは最も高い電圧値であるので、エンコーダ
出力Ｅ５〜Ｅ１はオール１であるはずである。しかし、
各Ａ／Ｄ変換器３，９にオフセット電圧があると、その
値に応じた出力コードが出力される。

【００２９】例えば、エンコーダ出力がオール１である
べきところを、最上位ビットから順に１１１００という
コードが出力されている時、１１（２進）＝３ＬＳＢの
オフセットがあることになる。しかるに、エンコーダ出
力のうちＥ２，Ｅ１はインバータ１３Ａ，１３Ｂを介し
ているので、１１１００のコードが出力されている時
は、ＯＦＳ＝３となる。このＯＦＳは補正値記憶回路１
０のラッチ回路１１，１２に入力されると、ＰＣＬに合
わせてオフセット補正値ＯＦＣが出力されるので、誤差
補正回路５で誤差補正し、出力ラッチ回路６からはディ
ジタル出力１１１１１を出力することができる。

【００３０】また、クランプパルスが０の場合は、前述
した一実施例と同様であるので、説明を省略する。な
お、本実施例も前述した一実施例と同様に、Ａ／Ｄ変換
器３，９の実力に応じて、オフセット補正にエンコーダ
回路４の出力Ｅ５，Ｅ４，Ｅ３，Ｅ２，Ｅ１の何ビット
を用いるかが決定される。

【００３１】さらに、本実施例も前述した一実施例と同
様に、オフセット補正が一方向のみ有効であるので、オ
フセット補正が一方向のみになるよう、あらかじめオフ
セット値を持たせた方がよい。

【００３２】なお、本実施例も前述した一実施例と同様
の利点を得ることができる。

【００３３】図４は本発明のまた別の実施例を説明する
ための補正値記憶回路における入力波形図である。図４
に示すように、本実施例はクランプパルス（ＰＣＬ）の
タイミングがアナログ入力（Ａ．ＶＩＮ）の最大値と最
小値の中点電位でクランプするような例である。この場
合は、まずクランプパルス（ＰＣＬ）の入力を１とする
と、アナログ入力信号（Ａ．ＶＩＮ）は最大値と最小値
の中点電位であるので、エンコーダ部４Ｂの出力Ｅ５〜
Ｅ１は１００００というコードが出力される。一方、オ
フセットがある場合には、１０００１または０１１１０
などといったコードが出力される。この場合は、＋と−
の両方のオフセットに対応できるが、このままでは＋か
−かの判断がつかないので、最上位ビットのコードで判
断するか、前述した二つの実施例のように、オフセット
がどちらか一方向へ出力されるようにすればよい。

【００３４】また、上述した各実施例のほかにも、特に
クランプ回路を用いる直並列型Ａ／Ｄ変換装置におい
て、アプリケーションによってどの電圧でクランプする
かという違いがある場合も、同様にオフセット補正を実
現することができる。

【００３５】

【発明の効果】以上説明したように、本発明の直並列型
Ａ／Ｄ変換器のオフセット補正方式は誤差補正回路をオ
フセット補正に兼用し、Ａ／Ｄ変換した誤差補正前のデ
ィジタル信号のうち低ビットをオフセット補正値として
記憶する補正値記憶回路を設け、ＰＣＬに同期して誤差
補正回路に周期的に出力することにより、アナログ入力
信号の符号抽出回路やディジタル減算器等を不要にでき
るだけでなく、素子数を少なくチップサイズを小さくし
て消費電力を低減することができるという効果がある。

【００３６】また、本発明はアナログ入力信号の無信号
期間や正・負の符号判定を行わないで済むので、アナロ
グ入力信号の種類に関係なく、オフセット補正の誤動作
を防止することができるという効果がある。

【００３７】さらに、本発明はクランプ動作時にオフセ
ット補正値記憶回路の入出力を等しく、またクランプ非
動作時には直前の補正値を保持し、クランプパルスで周
期的に制御することにより、素子の温度変化による影響
にも関係なく、常に最適で正確なオフセット補正を実現
することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す直並列型Ａ／Ｄ変換装
置のブロック図である。

【図２】図１に示す補正値記憶回路とその入出力対応関
係および入力波形を表わす図である。

【図３】本発明の他の実施例を説明するための補正値記
憶回路とその入出力対応関係および入力波形を表わす図
である。

【図４】本発明のまた別の実施例を説明するための補正
値記憶回路における入力波形図である。

【図５】従来の一例を示すＡ／Ｄ変換装置のブロック図
である。

【図６】従来の他の例を示す直並列型Ａ／Ｄ変換装置の
ブロック図である。

【符号の説明】

１ クランプ回路 ２ サンプルホールド（ＳＨ）回路 ３ 初段Ａ／Ｄ変換器 ４Ａ，４Ｂ エンコーダ回路 ５ 誤差補正回路 ６ 出力ラッチ回路 ７ Ｄ／Ａ変換器 ８ アナログ減算器 ９ 次段Ａ／Ｄ変換器 １０ 補正値記憶回路 １１，１２ ラッチ回路 １３Ａ，１３Ｂ インバータ回路 ＰＣＬ クランプパルス ＯＦＳ オフセット出力コード ＯＦＣ 補正値出力

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−117820（ＪＰ，Ａ) 特開 平３−179919（ＪＰ，Ａ) 特開 昭63−303516（ＪＰ，Ａ) 特開 平２−184116（ＪＰ，Ａ) 特開 平５−259909（ＪＰ，Ａ) 特開 昭61−94416（ＪＰ，Ａ) 特開 平２−305113（ＪＰ，Ａ) 特開 平４−77116（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 1/14 H03M 1/10

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 クランプ回路と，アナログ入力をサンプ
   ルホールドした信号を大まかにＡ／Ｄ変換する第１のＡ
   ／Ｄ変換部と，前記第１のＡ／Ｄ変換部の出力をＤ／Ａ
   変換するＤ／Ａ変換部と，前記サンプルホールドした信
   号および前記Ｄ／Ａ変換部の出力の減算を行なうアナロ
   グ減算器と，前記アナログ減算器の出力に対し細かにＡ
   ／Ｄ変換する第２のＡ／Ｄ変換部と，前記第１および第
   ２のＡ／Ｄ変換部の出力をそれぞれ所望のコードに変換
   する第１および第２のエンコーダ部と，前記第１および
   第２のエンコーダ部の出力に対し誤差補正を行なう誤差
   補正回路と，前記誤差補正回路の出力をラッチする出力
   ラッチ回路とを内蔵し、外部から与えられるクランプパ
   ルスに同期してクランプ動作を行なう直並列型Ａ／Ｄ変
   換器のオフセット補正方式において、前記第２のエンコ
   ーダ部で変換された前記所望のコードのうちの一部の低
   ビット出力をオフセット入力して保持するための複数の
   ラッチ回路を備えるとともに、前記複数のラッチ回路出
   力を前記誤差補正回路に対してオフセット補正値として
   直接出力する補正値記憶回路を有し、前記クランプ回路
   によるクランプ動作時には前記補正値記憶回路における
   オフセット入力と出力を等しく、またクランプ非動作時
   には直前のオフセット入力を保持し、前記クランプパル
   スにより前記補正値記憶回路を周期的に制御してその出
   力を前記誤差補正回路に入力し、前記直並列型Ａ／Ｄ変
   換器のオフセットを補正することによりディジタル出力
   を得ることを特徴とする直並列型Ａ／Ｄ変換器のオフセ
   ット補正方式。