JPH0233219A - Ａ／ｄ変換用回路配置 - Google Patents
Ａ／ｄ変換用回路配置Info
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- JPH0233219A JPH0233219A JP1149741A JP14974189A JPH0233219A JP H0233219 A JPH0233219 A JP H0233219A JP 1149741 A JP1149741 A JP 1149741A JP 14974189 A JP14974189 A JP 14974189A JP H0233219 A JPH0233219 A JP H0233219A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 30
- 238000013139 quantization Methods 0.000 abstract description 22
- 238000000354 decomposition reaction Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type
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- Engineering & Computer Science (AREA)
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、その減算入力がＤ／Ａ変換器の出力に連結
されるアナログ減算器と、そのアナログ減算器の出力に
接続されるＡ／Ｄ変換器と、制御回路と誤差補正用回路
とを具えるＡ／Ｄ変換用回路配置に関するものである。
されるアナログ減算器と、そのアナログ減算器の出力に
接続されるＡ／Ｄ変換器と、制御回路と誤差補正用回路
とを具えるＡ／Ｄ変換用回路配置に関するものである。
（背景技術）
Ａ／Ｄ変換用回路配置は、例えば米国特許明細書第４．
６１８．８５０号に公知である。サンプルアンドホール
ド要素によりサンプルされたアナログ電圧は、減算器の
第１入力に印加される。減算器の出力は４ビツト分解能
を有するＡ／Ｄ変換器に接続される。Ａ／Ｄ変換器の４
ビツトデイジタル出力値はディジタル加算器の第１入力
に転送される。
６１８．８５０号に公知である。サンプルアンドホール
ド要素によりサンプルされたアナログ電圧は、減算器の
第１入力に印加される。減算器の出力は４ビツト分解能
を有するＡ／Ｄ変換器に接続される。Ａ／Ｄ変換器の４
ビツトデイジタル出力値はディジタル加算器の第１入力
に転送される。
加算器の出力値は合算レジスタにバッファされ出力レジ
スタを介して出力される。合算レジスタ出力は５ビツト
分解能を有するＤ／Ａ変換器の入力に接続される。Ｄ／
Ａ変換器の出力はアナログ減算器の第２入力に接続され
る。アナログ減算器はその第１入力および第２入力に印
加されアナログ電圧量差電圧を形成する。
スタを介して出力される。合算レジスタ出力は５ビツト
分解能を有するＤ／Ａ変換器の入力に接続される。Ｄ／
Ａ変換器の出力はアナログ減算器の第２入力に接続され
る。アナログ減算器はその第１入力および第２入力に印
加されアナログ電圧量差電圧を形成する。
Ａ／Ｄ変換に先立ち制御回路が合算レジスタを零にリセ
ットする。この結果Ｄ／Ａ変換器の出力値は零となり、
それでアナログ減算器の第１入力に印加される電圧は変
化なしにこの減算器を通過する。Ａ／Ｄ変換器はこの電
圧を量子化し対応するディジタル値を発生する。この値
は合算レジスタに記憶されＤ／Ａ変換器に印加される。
ットする。この結果Ｄ／Ａ変換器の出力値は零となり、
それでアナログ減算器の第１入力に印加される電圧は変
化なしにこの減算器を通過する。Ａ／Ｄ変換器はこの電
圧を量子化し対応するディジタル値を発生する。この値
は合算レジスタに記憶されＤ／Ａ変換器に印加される。
Ｄ／Ａ変換器のアナログ出力電圧は、第１変換ステツプ
におけるＡ／Ｄ変換器の粗い量子化とあり得る線形誤差
の結果アナログ入力電圧より偏倚している。
におけるＡ／Ｄ変換器の粗い量子化とあり得る線形誤差
の結果アナログ入力電圧より偏倚している。
アナログ減算器は差電圧を形成し、この電圧は第２変換
ステツプで第２デイジタルワードを発生する。加算器で
第１および第２デイジタルワードは５ビツトの長さを有
するワードを形成するよう組合わされる。ディジタル加
算器と合算レジスタは誤差補正用回路ユニットを形成し
、Ａ／Ｄ変換器の量子化誤差の補償をする。かくてｎビ
ットＡ／Ｄ変換器と（ｎ＋１）ピッ）Ｄ／Ａ変換器によ
り正確な（ｎ＋１）ビット結果が２つの変換ステップで
得られる。
ステツプで第２デイジタルワードを発生する。加算器で
第１および第２デイジタルワードは５ビツトの長さを有
するワードを形成するよう組合わされる。ディジタル加
算器と合算レジスタは誤差補正用回路ユニットを形成し
、Ａ／Ｄ変換器の量子化誤差の補償をする。かくてｎビ
ットＡ／Ｄ変換器と（ｎ＋１）ピッ）Ｄ／Ａ変換器によ
り正確な（ｎ＋１）ビット結果が２つの変換ステップで
得られる。
本発明の目的は、２つの変換ステップでより高分解能が
得られ変換時間の削減可能な回路配置の構成できる、冒
頭に記載した種類のＡ／Ｄ変換用回路配置を提供せんと
するものである。
得られ変換時間の削減可能な回路配置の構成できる、冒
頭に記載した種類のＡ／Ｄ変換用回路配置を提供せんと
するものである。
（発明の開示）
この目的は、前記アナログ減算器が少なくとも２つの差
動増幅器とアナログマルチプレクサとを具え、その差動
増幅器の出力がアナログマルチプレクサの入力に接続さ
れることで達成される。
動増幅器とアナログマルチプレクサとを具え、その差動
増幅器の出力がアナログマルチプレクサの入力に接続さ
れることで達成される。
本発明に係る好適な実施態様は、特許請求の範囲に従属
クレームとして付加されている。
クレームとして付加されている。
（実施例）
以下添付図面第１図を参照し実施例により本発明をより
詳細に説明する。
詳細に説明する。
サンプルアンドホールド要素ｌの入力Ｅに印加された電
圧は２つの変換ステップでディジタル値ＤＷに変換され
る。この目的で制御回路１１はサンプルアンドホールド
要素１０制御入力に接続される。各第１変換ステツプの
始まりで制御パルスはサンプルアンドホールド要素１の
出力にサンプルされた入力信号を転送する。入力信号が
時間の関数として引続いていかに変化しようが、以下“
サンプル電圧”と称せられるサンプルアンドホールド要
素の出力におけるこの電圧値は、２つの変換ステップの
間一定に保持される。
圧は２つの変換ステップでディジタル値ＤＷに変換され
る。この目的で制御回路１１はサンプルアンドホールド
要素１０制御入力に接続される。各第１変換ステツプの
始まりで制御パルスはサンプルアンドホールド要素１の
出力にサンプルされた入力信号を転送する。入力信号が
時間の関数として引続いていかに変化しようが、以下“
サンプル電圧”と称せられるサンプルアンドホールド要
素の出力におけるこの電圧値は、２つの変換ステップの
間一定に保持される。
サンプル電圧は比較器２の第１入力と、アナログマルチ
プレクサ３の第１入力と、第１および第２差動増幅器６
と７のそれぞれの第１入力とに印加さる。差動増幅器６
と７の出力はアナログマルチプレクサ３の第２および第
３入力に接続される。
プレクサ３の第１入力と、第１および第２差動増幅器６
と７のそれぞれの第１入力とに印加さる。差動増幅器６
と７の出力はアナログマルチプレクサ３の第２および第
３入力に接続される。
比較器２の出力信号はアナログマルチプレクサ３の第１
制御入力とディジタルマルチプレクサ９の制御入力とに
印加される。アナログマルチプレクサ３の出力信号はＡ
／Ｄ変換器４に印加される。
制御入力とディジタルマルチプレクサ９の制御入力とに
印加される。アナログマルチプレクサ３の出力信号はＡ
／Ｄ変換器４に印加される。
Ａ／Ｄ変換器４はアナログマルチプレクサ３からのアナ
ログ信号を２進値に変換する。この実施例で使用される
Ａ／Ｄ変換器は８ビツト分解能を有する。以下、最大入
力電圧はＡ／Ｄ変換器の最大２進値を正確に発生するそ
の電圧として規定される。さらに以下分解電圧はＡ／Ｄ
変換器４の出力２進値が正確にＩＬＳＢ （最小桁ビ
ット）だけ変化する電圧差を意味するものと理解される
べきである。
ログ信号を２進値に変換する。この実施例で使用される
Ａ／Ｄ変換器は８ビツト分解能を有する。以下、最大入
力電圧はＡ／Ｄ変換器の最大２進値を正確に発生するそ
の電圧として規定される。さらに以下分解電圧はＡ／Ｄ
変換器４の出力２進値が正確にＩＬＳＢ （最小桁ビ
ット）だけ変化する電圧差を意味するものと理解される
べきである。
２進値はＤ／Ａ変換器５と、リードオンリメモリ（ＲＯ
Ｍ） ３とディジタルマルチプレクサ９とに印加され
る。
Ｍ） ３とディジタルマルチプレクサ９とに印加され
る。
制御回路１１の別の出力はアナログマルチプレクサ３の
第２制御入力に印加される。比較器２からの制御信号の
状態にかかわらず、制御回路１１がらの制御信号は第１
変換ステツプでサンプル電圧が常にＡ／Ｄ変換器４の入
力に印加されるようアナログマルチプレクサ３を制御す
る。この第１変換ステツプでＡ／Ｄ変換器４により供給
される２進値は“最大桁値”と以下称せられる。Ｄ／Ａ
変換器５はサンプル信号の最大桁値をアナログ電圧に再
変換し、この電圧は“再変換電圧”と以下称せられる。
第２制御入力に印加される。比較器２からの制御信号の
状態にかかわらず、制御回路１１がらの制御信号は第１
変換ステツプでサンプル電圧が常にＡ／Ｄ変換器４の入
力に印加されるようアナログマルチプレクサ３を制御す
る。この第１変換ステツプでＡ／Ｄ変換器４により供給
される２進値は“最大桁値”と以下称せられる。Ｄ／Ａ
変換器５はサンプル信号の最大桁値をアナログ電圧に再
変換し、この電圧は“再変換電圧”と以下称せられる。
Ｄ／Ａ変換器５の２進入力値が２進値１だけ変化すると
、Ｄ／Ａ変換器５の出力電圧は特定のアナログ電圧値だ
け変化するだろう。この実施例ではＤ／Ａ変換器５はこ
の値がＡ／Ｄ変換器４の分解電圧に正確に対応するよう
選択されてきた。かくて、再変換電圧は第１変換ステツ
プ後はサンプル電圧にほぼ対応する。これら２つの電圧
量電圧差は以下“量子化誤差゛と称せられる。この量子
化誤差はＡ／Ｄ変換器４の分解能が８ビツトに制限され
るという事実に起因する。その結果、量子化誤差はＡ／
Ｄ変換器４の負の分解電圧の半分と正の分解電圧の半分
との間の電圧領域に位置している。しかしながら、量子
化誤差は２つの変換器の非線形の結果より大きいかもし
れない。
、Ｄ／Ａ変換器５の出力電圧は特定のアナログ電圧値だ
け変化するだろう。この実施例ではＤ／Ａ変換器５はこ
の値がＡ／Ｄ変換器４の分解電圧に正確に対応するよう
選択されてきた。かくて、再変換電圧は第１変換ステツ
プ後はサンプル電圧にほぼ対応する。これら２つの電圧
量電圧差は以下“量子化誤差゛と称せられる。この量子
化誤差はＡ／Ｄ変換器４の分解能が８ビツトに制限され
るという事実に起因する。その結果、量子化誤差はＡ／
Ｄ変換器４の負の分解電圧の半分と正の分解電圧の半分
との間の電圧領域に位置している。しかしながら、量子
化誤差は２つの変換器の非線形の結果より大きいかもし
れない。
再変換電圧は差動増幅器６と７の第２入力に印加される
。差動増幅器はそれら第１入力に印加されるサンプル値
とそれら第２入力に印加されるサンプル値開差を形成し
、それで量子化誤差に比例する電圧がそれら出力に現わ
れる。この実施例では差動増幅器の利得因子は２５６で
ある。この利得因子は２０８乗、すなわちＡ／Ｄ変換器
４が入力電圧を分解し得るビット組の数に対応する。２
５６のこの利得因子は絶対最大量子化誤差がＡ／Ｄ変換
器４の最大入力端子を越える増幅量子化誤差を持たない
分解電圧値であることを保証している。
。差動増幅器はそれら第１入力に印加されるサンプル値
とそれら第２入力に印加されるサンプル値開差を形成し
、それで量子化誤差に比例する電圧がそれら出力に現わ
れる。この実施例では差動増幅器の利得因子は２５６で
ある。この利得因子は２０８乗、すなわちＡ／Ｄ変換器
４が入力電圧を分解し得るビット組の数に対応する。２
５６のこの利得因子は絶対最大量子化誤差がＡ／Ｄ変換
器４の最大入力端子を越える増幅量子化誤差を持たない
分解電圧値であることを保証している。
第２差動増幅器７は確実に一定のオフセット電圧が得ら
れる回路を備えている。差動増幅器で得られるオフセッ
ト電圧はＡ／Ｄ変換器４の分解電圧に正確に対応し、第
２差動増幅器７の出力電圧がこの電圧値の２５６倍だけ
増幅される極性が与えられる。かくて、正の出力電圧が
負の量子化誤差の場合第２差動増幅器の出力に発生する
。
れる回路を備えている。差動増幅器で得られるオフセッ
ト電圧はＡ／Ｄ変換器４の分解電圧に正確に対応し、第
２差動増幅器７の出力電圧がこの電圧値の２５６倍だけ
増幅される極性が与えられる。かくて、正の出力電圧が
負の量子化誤差の場合第２差動増幅器の出力に発生する
。
もしサンプル電圧が再変換電圧よりわずかに大きければ
量子化誤差は正で、第２入力が再変換電圧を受取る比較
器２は正の出力信号を発生するだろう。しかしながら、
再変換電圧がサンプル電圧より小さければ、量子化誤差
それ故に第１差動増幅器６の出力電圧は負で、比較器２
は負の出力信号を発生するだろう。制御回路１１からの
制御信号により２つの差動増幅器６および７の１つを第
２変換ステツプの場合アナログマルチプレクサ３を介し
てＡ／Ｄ変換器４に常に接続する。比較器２の出力信号
により零ボルトとＡ／Ｄ変換器４の最大入力端子間の領
域に位置するその出力信号を転送するよう選択がこれら
２つの差動増幅器の出力信号間でなされる。
量子化誤差は正で、第２入力が再変換電圧を受取る比較
器２は正の出力信号を発生するだろう。しかしながら、
再変換電圧がサンプル電圧より小さければ、量子化誤差
それ故に第１差動増幅器６の出力電圧は負で、比較器２
は負の出力信号を発生するだろう。制御回路１１からの
制御信号により２つの差動増幅器６および７の１つを第
２変換ステツプの場合アナログマルチプレクサ３を介し
てＡ／Ｄ変換器４に常に接続する。比較器２の出力信号
により零ボルトとＡ／Ｄ変換器４の最大入力端子間の領
域に位置するその出力信号を転送するよう選択がこれら
２つの差動増幅器の出力信号間でなされる。
このようにして第１差動増幅器６の増倍量子化誤差と第
２差動増幅器７の増倍され符号補正された量子化誤差の
両者が同時に発生される。これら２つの電圧量選択はア
ナログマルチプレクサ３を介してなされる。量子化誤差
の２進値または対応する補正２進値が計算され、その後
ディジタル値からアナログ値に変換される従来の回路概
念とはちがって、この計算時間は本発明概念では要求さ
れない。比較器２とアナログマルチプレクサ３の切換時
間はこの計算時間に対して比較的小さく、その結果種々
の回路要素の遷移時間の計算で第１の２進値の出力と第
２変換ステツプの始まり間で要求される時間間隔はほぼ
半分になし得る。このことは変換時間の大幅な削減とな
る。
２差動増幅器７の増倍され符号補正された量子化誤差の
両者が同時に発生される。これら２つの電圧量選択はア
ナログマルチプレクサ３を介してなされる。量子化誤差
の２進値または対応する補正２進値が計算され、その後
ディジタル値からアナログ値に変換される従来の回路概
念とはちがって、この計算時間は本発明概念では要求さ
れない。比較器２とアナログマルチプレクサ３の切換時
間はこの計算時間に対して比較的小さく、その結果種々
の回路要素の遷移時間の計算で第１の２進値の出力と第
２変換ステツプの始まり間で要求される時間間隔はほぼ
半分になし得る。このことは変換時間の大幅な削減とな
る。
第２変換ステツプでは増幅量子化誤差は第２の２進値に
変換される。この第２の２進値は以下“最小桁値”と称
せられる。
変換される。この第２の２進値は以下“最小桁値”と称
せられる。
最大桁値ＭＳＷと最小桁値ＬＳＷは１６ビツトデイジタ
ル値ＤＷを形成するよう組合わされる。量子化誤差が正
なら最大桁値と最小桁値は簡単に組合せわされる。しか
し、量子化誤差が負であると最大桁値はまず１ビツトだ
け減少されねばならぬ。この減算の結果としての付加的
遅延を除去するために補正最大桁値がＲＵＭ ８により
形成される。この目的で第１変換ステツプの２進値がＲ
ＵＭ ８のアドレス入力に印加される。かくアドレスさ
れ得る記憶位置は、各々値１をひいたアドレスを記憶す
る。
ル値ＤＷを形成するよう組合わされる。量子化誤差が正
なら最大桁値と最小桁値は簡単に組合せわされる。しか
し、量子化誤差が負であると最大桁値はまず１ビツトだ
け減少されねばならぬ。この減算の結果としての付加的
遅延を除去するために補正最大桁値がＲＵＭ ８により
形成される。この目的で第１変換ステツプの２進値がＲ
ＵＭ ８のアドレス入力に印加される。かくアドレスさ
れ得る記憶位置は、各々値１をひいたアドレスを記憶す
る。
アドレス零で記憶された値のみが値零を有する。
比較器２の出力信号によりディジタルマルチプレクサ９
は第１変換ステツプの２進値かＲＯＭ ８の出力値かを
選択する。これは最大桁値が補正されるべきかどうかが
確かめられた直後には、両者の値がディジタルマルチプ
レクサ９の入力ではすでに利用できるという利点がある
。ディジタルマルチプレクサ９の切換え時間は補正値の
ための計算時間に対し小さいから、これはまた時間の実
質的節約となる。
は第１変換ステツプの２進値かＲＯＭ ８の出力値かを
選択する。これは最大桁値が補正されるべきかどうかが
確かめられた直後には、両者の値がディジタルマルチプ
レクサ９の入力ではすでに利用できるという利点がある
。ディジタルマルチプレクサ９の切換え時間は補正値の
ための計算時間に対し小さいから、これはまた時間の実
質的節約となる。
前述の実施例ではＡ／Ｄ変換器の分解能までの最大量子
化誤差が許される。もしその最大量子化誤差が分解電圧
の倍に等しくなる変換器が使用されると、第３および第
４差動増幅器と３つの別の比較器が備えられねばならな
い。これら差動増幅器の利得因子はその詩仙の差動増幅
器のそれらと等しくなければならない。第３差動増幅器
のオフセット電圧はその時第３差動増幅器の出力電圧が
分解電圧の２５６倍だけ上昇されるようでなければなら
ないし、第４差動増幅器のオフセット電圧はこの差動増
幅器の出力電圧が分解電圧の２の７乗に対応する１２８
倍だけ上昇されるようでなければならない。さらに、デ
ィジタルマルチプレクサは２つの別のＲＯＭが接続され
るべき２つの別の入力で拡大されそれでそれぞれ値１だ
けの増加と値２だけの減少を提供する。比較器の切換え
電圧はその時は１分解電圧だけはなれて位置しディジタ
ルマルチプレクサと同様アナログマルチプレクサを制御
する。
化誤差が許される。もしその最大量子化誤差が分解電圧
の倍に等しくなる変換器が使用されると、第３および第
４差動増幅器と３つの別の比較器が備えられねばならな
い。これら差動増幅器の利得因子はその詩仙の差動増幅
器のそれらと等しくなければならない。第３差動増幅器
のオフセット電圧はその時第３差動増幅器の出力電圧が
分解電圧の２５６倍だけ上昇されるようでなければなら
ないし、第４差動増幅器のオフセット電圧はこの差動増
幅器の出力電圧が分解電圧の２の７乗に対応する１２８
倍だけ上昇されるようでなければならない。さらに、デ
ィジタルマルチプレクサは２つの別のＲＯＭが接続され
るべき２つの別の入力で拡大されそれでそれぞれ値１だ
けの増加と値２だけの減少を提供する。比較器の切換え
電圧はその時は１分解電圧だけはなれて位置しディジタ
ルマルチプレクサと同様アナログマルチプレクサを制御
する。
第１図は本発明に係る回路配置の実施例構成ブロック線
図を示す。 １・・・サンプルアンドホールド要素 ２・・・比較器 ３・・・アナログマルチプレクサ ４・・・Ａ／Ｄ変換器 ５・・・Ｄ／Ａ変換器６．
７・・・差動増幅器 訃・・リードオンリメモリ （ＲＯＭ）９・・・ディジ
タルマルチプレクサ ＸＯ・・・ＭＳＷとＬＳＷの組合わせ手段１１・・・制
御回路
図を示す。 １・・・サンプルアンドホールド要素 ２・・・比較器 ３・・・アナログマルチプレクサ ４・・・Ａ／Ｄ変換器 ５・・・Ｄ／Ａ変換器６．
７・・・差動増幅器 訃・・リードオンリメモリ （ＲＯＭ）９・・・ディジ
タルマルチプレクサ ＸＯ・・・ＭＳＷとＬＳＷの組合わせ手段１１・・・制
御回路
Claims (1)
- 【特許請求の範囲】 １、その減算入力がＤ／Ａ変換器の出力に連結されるア
ナログ減算器と、そのアナログ減算器の出力に接続され
るＡ／Ｄ変換器と、制御回路と誤差補正用回路とを具え
るＡ／Ｄ変換用回路配置において、 前記アナログ減算器が少なくとも２つの差 動増幅器（６、７）とアナログマルチプレクサ（３）と
を具え、その差動増幅器の出力がアナログマルチプレク
サ（３）の入力に接続されることを特徴とするＡ／Ｄ変
換用回路配置。 ２、請求項１記載の回路配置において、前記差動増幅器
が補正回路を具え、その回路により予定のオフセット電
圧が差動増幅器の出力電圧に加算されることを特徴とす
るＡ／Ｄ変換用回路配置。 ３、請求項２記載の回路配置において、差動増幅器（６
、７）の出力電圧がＤ／Ａ変換器（５）の分解電圧の積
算倍数だけ異なるよう前記オフセット電圧が選択される
ことを特徴とするＡ／Ｄ変換用回路配置。 ４、請求項１から３いずれかに記載の回路配置において
、Ａ／Ｄ変換器（４）の出力がディジタルマルチプレク
サ（９）の第１入力と、誤差補正用回路（８）を介した
ディジタルマルチプレクサ（９）の第２入力へ直接印加
されることを特徴とするＡ／Ｄ変換用回路配置。 ５、請求項１から４いずれかに記載の回路配置において
、アナログおよびディジタルマルチプレクサ（３、９）
の制御入力の両方が制御回路（１１）と少なくとも１つ
の比較器（２）に接続さることを特徴とするＡ／Ｄ変換
用回路配置。 ６、請求項５記載の回路配置において、比較器（２）の
入力がサンプルアンドホールド要素（１）に接続され、
比較器（２）の他の入力がＤ／Ａ変換器（５）の出力に
接続されることを特徴とするＡ／Ｄ変換用回路配置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3820174A DE3820174A1 (de) | 1988-06-14 | 1988-06-14 | Schaltungsanordnung zur analog-digital-umsetzung |
| DE3820174.7 | 1988-06-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0233219A true JPH0233219A (ja) | 1990-02-02 |
Family
ID=6356492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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