KR100446283B1

KR100446283B1 - 아날로그/디지털 변환기를 포함한 다단구조의 프로그래머블이득 제어 증폭장치 및 그에 따른 이득 오차 보정방법

Info

Publication number: KR100446283B1
Application number: KR1019970038699A
Authority: KR
Inventors: 안길초; 조율호
Original assignee: 삼성전자주식회사
Priority date: 1997-08-13
Filing date: 1997-08-13
Publication date: 2004-10-14
Also published as: KR19990016226A

Abstract

본 발명은 아날로그/디지털 변환기를 포함한 프로그래머블 다단이득제어증폭장치 및 그에 따른 이득오차보정방법에 관한 것으로서, 소정의 보정값을 저장하는 메모리; 정상동작 및 보정동작모드를 구비하고, 보정동작모드일 때 외부 입력전압(v_in) 및 외부 이득제어비트를 차단시켜, 특정전압 및 내부적으로 보정하고자하는 이득제어코드를 출력하여, 이에 상응하는 보정값을 상기 메모리의 해당어드레스에 저장하도록 제어하고, 정상모드일 때 외부입력 전압과 외부에서 인가되는 이득제어비트를 입력하여 상기 메모리의 해당어드레스에 저장된 보정값을 리드하도록 제어하는 이득제어 및 보정수단; 외부 입력전압을 상기 이득제어 및 보정수단에서 출력되는 이득제어코드에 의해 소정의 이득을 결정하는 제1서브이득수단; 상기 제1서브이득수단에서 증폭된 아날로그 이득을 입력하여 양자화하는 제1 아날로그/디지털변환수단; 입력전압을 소정시간동안 지연시키고, 상기 제1서브이득수단에서 증폭된 아날로그전압(V_IN1)과 상기 양자화된 전압(D_IN)에 의해 얻어진 제1전압(V_A)과, 상기 지연전압(V_1N2)의 이득전압 또는 그라운드전압에 의해 얻어진 제2전압(V_B)을 가산하여 출력하고, 출력된 아날로그전압을 디지털로 변환하여 출력하는 이득수단; 및 상기 제1아날로그/디지털변환수단 및 상기 이득수단으로부터 출력된 전압을 입력하여 N비트의 출력값을 생성하고, 생성된 N비트 출력값에서 상기 메모리에 저장된 보정값을 감산시켜 이득오차를 교정하는 디지털교정수단을 포함한다.

따라서, 본 발명에 의하면, PGA와 ADC의 두가지 기능을 동시에 구현함으로써, 두 블록을 독립적으로 설계할 경우에 비해 면적과 전력소비를 최소화할 수 있고, 이득오차를 보정함으로써 선형적인 최종출력단의 이득을 얻을 수 있는 효과를 갖는다.

Description

아날로그/디지털 변환기를 포함한 다단구조의 프로그래머블 이득제어증폭장치 및 그에 따른 이득오차보정방법

본 발명은 다단구조의 자동이득제어증폭장치에 관한 것으로서, 더욱 상세하게는 아날로그/디지털 변환기를 포함하고, 정비례 이득특성을 용이하게 얻을 수 있는 다단구조의 프로그래머블 이득제어증폭장치 및 그에 따른 이득오차보정방법에 관한 것이다.

일반적인 자동이득제어증폭장치는 입력된 아날로그신호를 처리하기 적당한 크기의 신호로 변환하기 위해 이득을 제어하여 신호를 증폭시키는 회로로서, 주로 아날로그/디지털변환기의 전단에 사용되어지며, 아날로그/디지털변환기와는 별도로 설계된다.

종래의 프로그래머블 이득제어증폭장치(Programmable Gain Control Amplifier; 이하 PGA라 한다.)는 하나의 독립된 블록으로 설계되며, 주로 저항이나 캐패시터의 피드백성분에 의해 이득을 제어하는 방법이 이용된다. 그리고 전력 및 면적을 최소화하기 위해 다단구조(multi stage)로 구현된다. 다단구조의 PGA는 각 단의 이득을 곱하여 최종 이득을 얻게되며, 이득제어비트에 의해 각 이득단의 이득이 결정된다.

도 1은 종래의 별개로 설계된 다단구조의 PGA의 일예의 구성블럭도이다.

도 1에 도시된 PGA장치는 다단구조의 증폭단(10a 내지 10n)과, 소정의 이득제어비트에 따라 증폭단(10a 내지 10n)의 이득을 제어하는 이득제어수단(12)으로 이루어진다.

이러한 구조를 갖는 PGA의 최종 이득은 n개의 증폭단(10a 내지 10n)의 이득곱인 A₁(x1)×A₂(x2)×, ... , A_n(xn) 에 의해 결정되므로 각 증폭단(10a 내지 10n)의 이득오차가 전체시스템의 최종 이득에 영향을 준다. 이러한 이득오차를 최소화하기 위해서는 이득제어비트에 따른 각 증폭단(10a 내지 10n)의 이득을 설정해야하나, 도 1에 도시된 종래의 PGA에 의하면, 이득단(10a 내지 10n)간의 이득의 곱을 정비례하게 제어하기 위한 각 증폭단(10a 내지 10n)의 이득을 충분히 고려해야하는 어려움 때문에 정비례한 이득제어특성을 얻기가 어려우며, 아날로그/디지털변환기와 다단구조의 이득제어장치를 별개로 설계하기 때문에 설계면적과 전력소비가 증가되는 문제가 있다.

본 발명은 상술한 문제점을 해결하기 위해 창출된 것으로서, 곱셈을 통한 디지털/아날로그 변환기(Multiplying digital to analog converter ; MDAC; 이하 앰덱이라 한다.)와 아날로그 가산기를 포함한 개량된 앰덱(MMDAC)을 이용하여, 정비례 이득특성을 용이하게 얻을 수 있고, 설계면적과 전력소비를 줄이기 위해 아날로그/디지털 변환기를 포함한 다단구조의 프로그래머블 이득제어증폭장치를 제공하는 것을 제1목적으로 하고, 그에 따른 이득오차보정방법을 제공하는 것을 제2목적으로 한다.

도 2는 본 발명에 따른 아날로그/디지털 변환기를 포함한 3단구조의 프로그래머블 이득제어증폭장치를 도시한 블록도이다.

도 3은 도2에 도시된 개량된 앰덱(MDAC)의 상세한 구성을 나타낸 도면이다.

도 4는 본 발명에 따른 이득제어보정방법을 설명하기 위한 흐름도이다.

도 5는 본 발명에 따른 바람직한 일 실시예를 도시한 도면이다.

도 6은 도 5에 도시된 장치에 적용된 보정순서를 도시한 흐름도이다.

도 7은 도 5에 도시된 장치의 동작 모델 시뮬레이션 결과를 도시한 도면이다.

도 8은 도5에 도시된 서브 이득수단의 상세한 구성블럭도로서, 도 8a는 샘플링 위상에 대한 구성블록도이고, 도 8b는 증폭위상에 대한 구성블럭도이다.

도 9는 도 5에 도시된 앰덱(MDAC)과 아날로그 가산기능을 수행하는 개량된 앰덱의 상세한 구성블럭을 나타낸 도면으로서, 도 8a는 샘플링 위상에 대한 블록도이고, 도 8b는 증폭위상에 대한 블록도이다.

도 10은 도 5에 도시된 도면에서 보정이 수행되는 부분만을 나타낸 도면이다.

상기의 제1목적을 달성하기 위한 본 발명에 따른 다단 구조의 프로그래머블 이득제어증폭장치는 소정의 보정값을 저장하는 메모리; 정상동작 및 보정동작모드를 구비하고, 보정동작모드일 때 외부 입력전압(v_in) 및 외부 이득제어비트를 차단시켜, 특정전압 및 내부적으로 보정하고자하는 이득제어코드를 출력하여, 이에 상응하는 보정값을 상기 메모리의 해당어드레스에 저장하도록 제어하고, 정상모드일 때 외부입력 전압과 외부에서 인가되는 이득제어비트를 입력하여 상기 메모리의 해당어드레스에 저장된 보정값을 리드하도록 제어하는 이득제어 및 보정수단; 외부 입력전압을 상기 이득제어 및 보정수단에서 출력되는 이득제어코드에 의해 소정의 이득을 결정하는 제1서브이득수단; 상기 제1서브이득수단에서 증폭된 아날로그 이득을 입력하여 양자화하는 제1 아날로그/디지털변환수단; 입력전압을 소정시간동안 지연시키고, 상기 제1서브이득수단에서 증폭된 아날로그전압(V_IN1)과 상기 양자화된 전압(D_IN)에 의해 얻어진 제1전압(V_A)과, 상기 지연전압(V_1N2)의 이득전압 또는 그라운드전압에 의해 얻어진 제2전압(V_B)을 가산하여 출력하고, 출력된 아날로그전압을 디지털로 변환하여 출력하는 이득수단; 및 상기 제1아날로그/디지털변환수단 및 상기 이득수단으로부터 출력된 전압을 입력하여 N비트의 출력값을 생성하고, 생성된 N비트 출력값에서 상기 메모리에 저장된 보정값을 감산시켜 이득오차를 교정하는 디지털교정수단을 포함하는 것을 특징으로 한다.

또한, 상기 이득수단과 동일한 구성의 이득수단을 파이프라인 형태로 다수개 연결하여 다단구조의 이득제어증폭수단을 형성함을 특징으로 한다.

상기 이득수단은 입력전압(V_IN1)을 소정시간동안 지연시킨 지연전압(V_IN2)을 출력하는 샘플홀더; 상기 제1서브이득수단에서 증폭된 아날로그전압(V_IN1)에서 상기 제1서브 아날로그/디지털변환수단에 의해 양자화된 전압(D_IN)을 다시 아날로그로 전압으로 변환시켜, 변환된 아날로그전압을 차감시켜 얻어진 제1전압(V_A)과, 상기 이득제어코드에 따라 상기 지연전압(V_1N2)에 소정이득을 곱한 값 또는 그라운드 전압 중의 하나를 선택하여 얻어진 제2전압(V_B)을 가산하여 출력하는 개량된 앰덱; 및 상기 개량된 앰덱에서 출력된 아날로그전압을 디지털전압으로 변환하여 출력하는 제2서브 아날로그/디지털변환수단을 포함함을 특징으로 한다.

상기 개량된 앰덱은 상기 제1서브이득단에서 증폭된 아날로그전압(V_IN1)에서 상기 양자화된 전압(D_IN)을 아날로그로 변환한 아날로그전압을 감산시켜 제1전압(V_A)을 생성하는 앰덱; 이득제어신호에 따라 상기 샘플홀더에 의해 지연된 지연전압(V_1N2)의 이득을 결정하는 제2서브이득수단; 이득제어신호에 따라 상기 제2서브이득수단의 출력전압 또는 그라운드전압 중의 하나를 선택하여 제2전압(V_B)을 출력하는 선택수단 ; 및 상기 앰덱 및 선택수단으로부터 출력된 전압들(V_A)(V_B)을 가산하는 가산기를 포함하는 것을 특징으로 한다.

상기의 제2목적을 달성하는 본 발명에 따른. 이득제어 및 보정수단과 샘플홀더를 구비하고, 아날로그/디지털변환수단을 포함하는 다단구조의 프로그래머블 이득제어증폭장치에 있어, 이득오차보정방법는 입력전압을 차단시키고 특정 입력전압을 입력시키는 단계; 상기 이득제어 및 보정수단으로부터 인가된 이득제어코드를 하나씩 증가시키면서, 상기 각 코드에 대한 샘플홀더의 오프셋에 의한 보정값을 측정하고, 측정된 보정값을 저장하는 단계; 입력전압을 정상적으로 입력할 때의 이득전압에서 해당 어드레스에 저장된 상기 보정값을 감산하여 이득오차를 교정하는 단계를 포함하는 것을 특징으로 한다.

상기 입력전압을 특정전압으로 '0'을 인가함을 특징으로 한다.

상기 저장단계에서 측정된 오차값은 소정횟수의 반복적인 측정을 통해 산출된 정확한 오차값임을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.

도 2에 도시된 장치는 메모리(200), 이득제어 및 보정수단(202), 제1서브 이득수단(204), 제1서브 아날로그/디지털변환수단(206), 제1 및 제2이득수단(208a)(208b) 및 디지털교정수단(210)으로 이루어지며, 다단구조는 제1이득수단(208a)과 동일한 회로를 참조부호 208b와 같이 다수개의 이득수단을 파이프라인 형태로 연결함으로써 실현된다. 도 2의 구성설명은 제1이득수단(208a)을 중심으로 설명한다.

메모리(200)는 보정동작모드에서 소정의 보정값을 저장하는 수단이고, 이득제어 및 보정수단(202)은 정상동작 및 보정동작모드를 구비하고, 보정동작모드일 때 입력전압(v_in) 및 외부 이득제어비트를 차단시키고, 특정전압 및 내부적으로 보정하고자하는 이득제어코드를 출력하고, 이 때 출력되는 이득제어코드에 상응하는 오프셋에 의한 이득오차성분(이하 보정값)을 메모리(200)에 저장하도록 제어하고, 정상모드일 때 입력되는 외부전압(V_IN)과 외부에서 인가되는 이득제어비트를 입력하여 이에 상응하는 메모리(200)의 어드레스에 저장된 보정값을 리드하도록 제어하는 수단이다. 제1서브이득수단(204)은 이득제어 및 보정수단(202)에서 출력되는 이득제어코드에 의해 입력전압의 소정 이득을 결정하는 수단이다. 제1서브 아날로그/디지털변환수단(206)은 제1서브이득수단(204)에서 증폭된 아날로그 전압을 입력하여 양자화하는 수단이다. 제1이득수단(208a)은 제1서브이득수단(204)에서 증폭된 아날로그전압(V_IN1)에서 제1서브 아날로그/디지털변환수단(206)에서 양자화된 전압(D_IN)을 다시 아날로그로 변환시킨 전압을 감산시킨 얻어진 제1전압(V_A)과 이득제어 및 보정수단(202)에서 출력되는 이득제어코드에 의해 제어되어 소정시간동안 지연된 지연전압(V_1N2)에 이득을 곱한 값 또는 그라운드전압 중의 하나를 선택하여 얻어진 제2전압(V_B)을 가산하여 출력하고, 출력된 아날로그전압을 양자화된값으로 변환하여 출력하는 수단이다. 디지털교정수단(210)은 제1서브 아날로그/디지털변환수단(206) 및 제1 및 제2이득수단(208a)(208b)의 제2 및 제3서브아날로그/디지털변환수단(224)(224')으로부터 출력된 디지털값을 입력하여 N비트의 양자화된 값을 생성하고, 생성된 N비트 양자화된 값에서 메모리(200)의 해당 어드레스에 저장된 보정값을 감산시켜 이득오차를 교정하는 수단이다.

여기서, 제1이득수단(208a)은 입력전압(V_IN1)을 소정시간동안 지연시킨 지연전압(V_IN2)을 출력하는 샘플홀더(Sample And Holder;SHA)(220), 제1서브이득수단(204)에서 증폭된 아날로그전압(V_IN1)과 제1서브 아날로그/디지털변환수단(206)에서 양자화된 전압(D_IN)을 입력으로하여, 아날로그전압(V_IN1)에서 양자화된 전압(D_IN)을 아날로그로 변환한 전압을 감산시켜 얻어진 제1전압(V_A)과, 지연전압(V_1N2)에 이득을 곱한 값 또는 그라운드전압 중의 하나를 선택하여 얻어진 제2전압(V_B)을 가산하여 출력하는 개량된 앰덱(Modified Multiplying Digital to Analog Converter ; MMDAC )(222) 및 개량된 앰덱(222)에서 출력된 아날로그전압을 디지털로 변환하여 출력하는 제2서브 아날로그/디지털변환수단(224)을 포함한다. 또한 제2이득단(208b)의 구성은 제1이득단의 구성과 동일함으로 상세한 설명을 생략한다.

도 3은 도2에 도시된 개량된 앰덱의 상세한 구성을 나타낸 도면이다.

도 3에 도시된 장치는 제1서브이득수단(204)에서 증폭된 아날로그전압(V_IN1)에서 제1서브 아날로그/디지털 변환수단(206)에서 출력된 양자화된 전압(D_IN)을 아날로그로 변환한 전압을 감산시켜 얻어진 제1전압(V_A)을 생성하는 앰덱(30), 이득제어 및 보정수단(202)에서 출력된 이득제어비트에 따라 샘플홀더(220)에 의해 지연된 지연전압(V_1N2)의 이득을 결정하는 제2서브이득수단(32), 이득제어비트에 따라 제2서브이득수단(32)의 출력전압 또는 그라운드전압 중의 하나를 선택하여 제2전압(V_B)을 출력하는 선택수단(34) 및 앰덱(30) 및 선택수단(34)으로부터 출력된 전압들(V_A)(V_B)을 가산하는 가산기(36)를 포함한다. 여기서 가산기(36)에서 출력된 전압은 제2이득단(208b)의 개량된 앰덱(222')으로 입력된다.

도 2와 도3을 참조하여 전체적인 동작을 살펴보면 다음과 같다.

먼저, 제일 앞단에 있는 제1서브이득수단(204)에서는 이득제어비트의 MSB로 구성된 코드(x1)에 의해 입력단의 이득(A1(x1))을 결정한다. 그리고 제1서브이득단(204)에서 증폭된 전압은 제1서브 아날로그/디지털변환수단(206)에 의해 양자화된다. 도 3에 도시된 바와 같이 앰덱(30)과 가산기(36)로 이루어진 개량된 앰덱(222)에서는 제1서브이득단(204)으로부터 전달된 아날로그 전압(V_IN1)에서 제1서브 아날로그/디지털변환수단(206)에서 출력된 양자화된 값(D_IN)을 아날로그값으로 변환시켜 변환된 아날로그 전압(DV(D_IN))을 차감시켜 얻어진 제1전압(V_A)을 생성한다. 여기서 제1전압(V_A)은 다음의 수학식1과 같이 나타낼 수 있다.

V_A= 2^n-1×V_IN1- 0.5 ×DV(D_IN)

여기서, n은 제1서브 아날로그/디지털변환수단(206)의 출력비트수이고, DV(D_IN)는 제1서브 아날로그/디지털 변환수단(206)에 의해 양자화된 전압(D_IN)을다시 아날로그전압으로 변환시킨 값이다. 또한 제2전압(V_B)은 이득제어코드에 의해 제어되는 값으로 샘플홀더(220)로부터 제공되는 지연된 아날로그 입력전압(V_IN2)에 제2이득수단의 이득(A₂(x2))을 곱한 값과 아날로그 그라운드전압 중의 하나가 선택되어지며, 제2서브이득수단(32)의 이득(A₂(x2))도 이득제어코드에 의해 제어된다. 이와 같이 생성된 두 전압(V_A)(V_B)이 더해져서 다음의 수학식 2와 같은 제1이득단(208a)의 출력신호(V_OUT)가 된다.

V_OUT= V_A+ V_{B =}[2^n-1×V_IN1- 0.5 ×DV(D_IN)] + [A₂(x2) × V_IN2× a]

여기서, a는 아날로그 선택수단(34)을 제어하는 신호로서, 이득제어코드가 모두 '0'이면 a도 0이 되어, 제2전압(V_B)은 아날로그 그라운드전압을 선택하고, 그렇지 않을 경우에는 1이 되어 샘플홀더(220)로부터 출력된 신호에 이득(A₂(x2))이 곱해진 신호를 선택한다.

제2서브이득수단(32)의 이득((A₂(x2))은 제2서브이득수단(32)의 이득범위와 제1서브 아날로그/디지털 변환수단(206)에 의해 생성되는 비트수(n)에 의해 그 범위가 결정된다. 즉, 개량된 앰덱(222)을 거치는 제1이득단(208a)과 제2이득단(208b) 사이의 이득제어비트에 따라 제2전압(V_B)을 가산함으로써 전체적으로 선형적인 이득제어가 가능하도록 각 이득단(208a)(208b)의 이득을 결정한다.

그러나 이러한 방법을 사용할 경우 발생 가능한 문제점은 각 이득단의 샘플홀더(220)(220')의 오프셋에 의해 이득단의 디지털 출력전압의 선형성이 제한된다는 점이다. 즉, 이득제어비트수가 적을 경우에는 큰 문제가 발생하지 않지만, 이득제어비트수가 늘어날 경우에 아날로그 신호의 지연소자로 사용된 샘플홀더(220)(220')의 오프셋에 의해 이득의 선형성이 영향을 받는다. 이러한 비선형성의 문제는 샘플홀더(220)(220') 오프셋과 이득에러를 얼마나 최소화시키느냐에 따라 그 영향을 최소화 시킬 수 있다. 따라서 본 발명에서는 샘플홀더(220)(220')의 오프셋값을 측정하여 그 측정값만큼을 보정함으로써, 비선형성의 문제를 해결한다.

먼저, 입력전압을 차단시키고 특정 입력전압(예를 들어 0)을 입력시킨다.(S40 단계)

상기 특정전압 및 내부적으로 보정하고자하는 이득제어코드를 인가하여 이에 상응하는 코드에 대한 샘플홀더의 오프셋값을 측정한다.(S42 단계) 여기서, 정확한 측정을 위해 한 코드에 대한 측정값을 소정 회수동안 반복 실행한 후, 실행된 값을 평균하여 최종의 보정값을 결정한다.

S42단계에서 측정된 오프셋값(보정값)을 저장한다.(S44 단계)

정상동작시 출력된 값에서 상기 저장된 보정값을 감산시켜 이득오차성분을 교정한다.(S46 단계)

도 2와 도 3을 참조하여 전체적인 보정동작을 설명하면 다음과 같다.

보정동작모드시 이득제어 및 보정수단(202)에서는 입력전압을 특정전압(즉 0전압)으로 인가한다. 즉, 이 때 출력되는 값은 전체 데이터 경로에서 발생되는 오프셋에 의해 누적된 고정에러가 된다. 또한 샘플홀더(220)(220')를 통해 출력되는 신호도 동일한 에러소스를 갖는다. 그러나 이 경우 이득제어비트에 의해 에러크기가 변하게 된다. 따라서 이득제어비트를 한 코드씩 변경하면서 각 코드에 대한 아날로그 값을 디지털로 변환시켜 출력시킨 서브 아날로그/디지털 변환수단(206)(224)(224')의 출력값을 메모리(200)에 저장시키고, 각각의 값을 그 코드에 대한 보정값으로 사용한다. 즉, 이득제어비트가 결정되었을 때 그 코드에 대한 보정값을 서브 아날로그/디지털변환수단(206)(224)(224')의 출력에서 감산시켜 보정을 수행한다. 샘플홀더(220)로부터 출력된 아날로그 입력전압(V_IN2)은 이상적인 경우 항상 최초의 입력전압(V_IN)이 된다. 그러나 각 이득단의 샘플홀더(220)(220')의 오프셋에 의해 각 이득단에 전달되는 전압은 다음의 수학식 3과 같이 나타낼 수 있다.

여기서, V_OffK는 각 이득단의 샘플홀더(220)(220')의 오프셋값을 나타내며, V_IN이 0이 되면 각 이득단에 전달되는 신호는 샘플홀더(220)(220')의 오프셋값이 누적된 값이 되므로 이득제어의 각 코드에 대해 적용되는 오차값이 디지털로 변환되어 출력된다. 따라서, 이 값을 메모리(200)에 저장한 후 정상 동작시 각 이득단의 서브 아날로그/디지털변환수단(206)(224)(224')의 출력값에서 해당 이득제어코드에 상응하는 보정값을 감산하면 샘플홀더의 오프셋에 의한 이득오차를 최소화할 수 있다.

도 5는 본 발명에 따른 바람직한 일 실시예로서, 이득오차 보정방법이 적용된 2비트, 8단으로 구현된 8비트 PGA 및 ADC 블록도이다. 도 5의 참조부호는 도 2의 참조부호와 동일 참조부호를 사용한다.

보정시 발생하는 디지털 트렁케이션에러(Truncation Error)에 의한 오차를 최소화하기 위해 1단이 추가적으로 사용되었으며, 최종출력은 1비트를 짤라내고 출력한다. 도 5에 대한 전체적인 동작을 도2의 동작과 동일하므로 생략한다.

보정작업을 시작하기 전, 메모리 및 이득값을 초기화시킨 후(S60), 오프셋에 의한 이득에러의 측정회수(K) 및 임시저장값을 0으로 세팅시킨다.(S62) 즉, 입력에 특정전압(0)을 인가하고, 이득제어코드(g₄g₃g₂)를 하나씩 증가시켜 나가면서(S68), 각각 16번씩 오프셋값을 측정하고(S64)(S66), 이 값을 평균하여 메모리(200)의 해당어드레스에 저장한다(S70). 이 때 출력되는 값은 각 이득단의 샘플홀더의 오프셋값과 ADC 파이프라인 경로의 오프셋에 의한 값들이 양자화된 것이다, 보정시 사용되는 메모리(200)의 크기를 고려하여 도 5에 도시된 세 번째까지의 이득단의 샘플홀더의 오프셋에 대해서만 이득에러 측정을 수행하였다. 이득에러측정이 되어지는 3개의 이득제어비트를 제외한 나머지 이득제어비트는 0으로 고정한 후 이득에러측정을 수행하였다. 모두 8개의 이득제어코드에 대해 이득에러측정을 수행하였으며(S72)(S74), 동작 모델 시뮬레이션 결과는 도 7에 도시된 바와 같다, 도 7에 도시된 실선(-)은 보정전의 디지털 출력값을 나타내고, 점선(--)은 보정후의 디지털 출력값을 나타낸다. 도 7에 도시된 바와 같이, 보정전에는 서브 이득수단의 3MSB에 따라 8개의 세그먼트 내에서 이득제어코드가 증가함에 따라 이득에러가 증가하는 현상이 나타낸다. 이것은 샘플홀더의 오프셋값이 누적되면서 나타나는 현상이다. 보정결과 이러한 현상이 줄여드는 것을 확인할 수 있다.

도 8a 내지 도8b는 서브 이득수단의 상세한 구성블럭도로서, 도 8a는 샘플링 위상에 대한 구성블록도이고, 도 8b는 증폭위상에 대한 구성블럭도이다.

서브 이득수단은 이득제어비트의 3MSB에 의해 제어되며 각 코드에 따른 이득값은 다음의 수학식4와 같이 주어진다.

A₁(x1) = 1 + x1/2, x1= 4×g₇+ 2×g₆+ g₅(g_7,6,5= 0 또는 1)

도 8a에 도시된 바와 같이, 샘플링 위상에서 이득제어비트가 하이인 경우 입력신호를 샘플링함으로서 이득을 조정한다

도 9는 앰덱과 아날로그 가산기능을 수행하는 개량된 앰덱의 상세한 구성블럭을 나타낸 도면으로서, 도 8a는 샘플링 위상에 대한 블록도이고, 도 8b는 증폭위상에 대한 블록도이다.

일반적인 앰덱 동작시에는 사용되지 않는 캐패시터를 이용하여 아날로그 가산기를 구현하며, 도 3의 서브이득단(32)에 의한 이득( A₂(x2)) 또는 앰덱에 의해 구현된다. 각 이득단은 한 개의 이득제어비트에 의해 제어되므로 A₂(x2)는 1/2로 고정된다. 그리고 기존의 디지털 교정알고리즘을 이용하기 위해 2개의 캐패시터가 추가적으로 사용된다. 출력되는 신호 (V_OUT)는 다음의 수학식 5와 같다.

V_OUT= 2 × V_IN1- 1/2 × DV(D_IN) + 1/2 × V_IN2× g_n+ 1/2 ×d_correct

수학식 5는 수학식 2에 교정을 위한 부분이 추가된 것으로 d_correct는 디지털 교정수단을 위해 기준 탑신호 및 기준 바템신호에 추가된 비교수단의 출력(d_correct1,d_correct2)에 의해 결정된 값을 나타낸다. 정상동작시 비교수단의 출력(d_correct1,d_correct2)은 각각 0과 1의 값을 갖는다. 앰덱의 입력이 플래쉬 ADC의 기준탑신호(V_ref)보다 크면, d_correct1은 1이 되고, 수학식5의 d_correct는 1이 된다. 반대로 앰덱의 입력이 플래쉬 ADC의 기준바템신호(-V_ref)보다 작으면 d_correct2는 0이 되고, 수학식5의 d_correct는 -1이 된다. 이러한 과정에 의해 앰덱의 출력이 다음 이득단의 입력범위를 넘지 않도록 한다.

수학식 4와 수학식 5를 이용하여 첫 번째 이득단의 앰덱출력신호를 나타내면 다음의 수학식 6과 같다.

V_OUT=2×V_IN1-1/2×DV(D_IN)+1/2×V_IN2×g_n+1/2×d_correct

=2×[1+(4×g₇+2×g₆+1×g₅)/2]×V_IN+1/2×V_IN×g₄+1/2×d_correct

=2×V_IN+[(8×g₇+4×g₆+2×g₅+1×g₄)/2]×V_IN+1/2×d_correct

수학식 6은 샘플홀더의 특성이 이상적이라는 가정하에 계산된 식이므로 각각의 이득제어비트에 의해 이득성분이 더해지는 것을 볼 수 있다. 가장 첫번째 항인 2×V_IN은 정상적인 입력시의 기본적인 PGA의 이득을 나타낸 값이다.

도 10은 도 5에 도시된 도면에서 보정이 수행되는 부분만을 나타낸 도면으로서 구체적인 설명을 위해 서브이득수단, 샘플홀더 앰덱 및 ADC가 이상적이라는 가정하여 설명한다. 샘플홀더의 오프셋 성분은 도 10에 도시된 바와 같이 모델링되며, 이 때 V₁,V₂, V₃의 값은 다음의 수학식 7과 같다.

V₁= V_IN- V_OFF1

V₂= V_IN- V_OFF1- V_OFF2

V₃= V_IN- V_OFF1- V_OFF2- V_OFF3

샘플홀더의 오프셋만을 고려해 보기 위해 VIN을 0으로 하면 각 이득단의 앰덱출력값(V_{A ,}V_{B ,}V_C)은 다음의 수학식 8과 같다.

V_A= - １/２ V_OFF1· ｇ₄

V_B= - V_OFF1· ｇ₄- １/２ [V_OFF1+V_OFF2]·ｇ₃- １/２ DV[D(V_A)]

V_C= - 2 V_OFF1· ｇ₄-(V_OFF1+V_OFF2) · ｇ₃- 1/2(V_OFF1+ V_OFF2+ V_OFF3)·ｇ₂- 1/2 DV[D(V_B)]

수학식 8에서 볼 수 있듯이 이득제어비트에 의해 더해지는 오프셋 성분의 값이 변함을 알 수 있다. 따라서 각각의 이득제어값에 대한 오프셋 오차를 측정하여 이 값을 정상동작모드에서 차감시키면 이러한 성분에 의한 오차를 최소화 할 수 있다. 각각의 오차는 각 이득단을 기준으로 다음에 연결되는 이득단들에 의해 양자화된 값으로 저장된다. 이러한 보정과정은 모든 코드에 대해 적용하는 것이 좋겠지만, 사용되는 메모리의 양과 필요로하는 성능간의 상관관계에 의해 보정되는 코드의 양이 결정되는 것이 바람직하다.

상술한 바와 같이 본 발명에 따른 아날로그/디지털 변환기를 포함한 다단구조의 프로그래머블 이득제어증폭장치 및 그에 따른 이득오차보정방법에 의하면, 앰덱을 사용하는 파이프라인 ADC에 적용가능하며, PGA와 ADC의 두가지 기능을 동시에 구현함으로써, 두 블록을 독립적으로 설계할 경우에 비해 면적과 전력소비를 최소화할 수 있고, 이득오차를 보정함으로써 선형적인 최종출력단의 이득을 얻을 수 있는 효과를 갖는다.

Claims

소정의 보정값을 저장하는 메모리;

정상동작 및 보정동작모드를 구비하고, 보정동작모드일 때 외부 입력전압(v_in) 및 외부 이득제어비트를 차단시켜, 특정전압 및 내부적으로 보정하고자하는 이득제어코드를 출력하여, 이에 상응하는 보정값을 상기 메모리의 해당어드레스에 저장하도록 제어하고, 정상모드일 때 외부입력 전압과 외부에서 인가되는 이득제어비트를 입력하여 상기 메모리의 해당어드레스에 저장된 보정값을 리드하도록 제어하는 이득제어 및 보정수단;

외부 입력전압을 상기 이득제어 및 보정수단에서 출력되는 이득제어코드에 의해 소정의 이득을 결정하는 제1서브이득수단;

상기 제1서브이득수단에서 증폭된 아날로그 이득을 입력하여 양자화하는 제1 아날로그/디지털변환수단;

입력전압을 소정시간동안 지연시키고, 상기 제1서브이득수단에서 증폭된 아날로그전압(V_IN1)과 상기 양자화된 전압(D_IN)에 의해 얻어진 제1전압(V_A)과, 상기 지연전압(V_1N2)의 이득전압 또는 그라운드전압에 의해 얻어진 제2전압(V_B)을 가산하여 출력하고, 출력된 아날로그전압을 디지털로 변환하여 출력하는 이득수단; 및

상기 제1아날로그/디지털변환수단 및 상기 이득수단으로부터 출력된 전압을 입력하여 N비트의 출력값을 생성하고, 생성된 N비트 출력값에서 상기 메모리에 저장된 보정값을 감산시켜 이득오차를 교정하는 디지털교정수단을 포함하는 프로그래머블 이득제어증폭장치.
제1항에 있어서, 상기 이득수단과 동일한 구성의 이득수단을 파이프라인 형태로 다수개 연결하여 다단구조의 이득제어증폭수단을 형성함을 특징으로 하는 프로그래머블 이득제어증폭장치.
제1항에 있어서, 상기 이득수단은

입력전압(V_IN1)을 소정시간동안 지연시킨 지연전압(V_IN2)을 출력하는 샘플홀더;

상기 제1서브이득수단에서 증폭된 아날로그전압(V_IN1)에서 상기 제1서브 아날로그/디지털변환수단에 의해 양자화된 전압(D_IN)을 다시 아날로그로 전압으로 변환시켜, 변환된 아날로그전압을 차감시켜 얻어진 제1전압(V_A)과, 상기 이득제어코드에 따라 상기 지연전압(V_1N2)에 소정이득을 곱한 값 또는 그라운드 전압 중의 하나를 선택하여 얻어진 제2전압(V_B)을 가산하여 출력하는 개량된 앰덱; 및

상기 개량된 앰덱에서 출력된 아날로그전압을 디지털전압으로 변환하여 출력하는 제2서브 아날로그/디지털변환수단을 포함함을 특징으로 하는 프로그래머블 이득제어증폭장치.
제3항에 있어서, 상기 개량된 앰덱은

상기 제1서브이득단에서 증폭된 아날로그전압(V_IN1)에서 상기 양자화된 전압(D_IN)을 아날로그로 변환한 아날로그전압을 감산시켜 제1전압(V_A)을 생성하는 앰덱;

이득제어신호에 따라 상기 샘플홀더에 의해 지연된 지연전압(V_1N2)의 이득을 결정하는 제2서브이득수단;

이득제어신호에 따라 상기 제2서브이득수단의 출력전압 또는 그라운드전압 중의 하나를 선택하여 제2전압(V_B)을 출력하는 선택수단 ; 및

상기 앰덱 및 선택수단으로부터 출력된 전압들(V_A)(V_B)을 가산하는 가산기를 포함하는 것을 특징으로 하는 프로그래머블 이득제어증폭장치
이득제어 및 보정수단과 샘플홀더를 구비하고, 아날로그/디지털변환수단을 포함하는 다단구조의 프로그래머블 이득제어증폭장치에 있어, 이득오차보정방법에 있어서,

입력전압을 차단시키고 특정 입력전압을 입력시키는 단계;

상기 이득제어 및 보정수단으로부터 인가된 이득제어코드를 하나씩 증가시키면서, 상기 각 코드에 대한 샘플홀더의 오프셋에 의한 보정값을 측정하고, 측정된 보정값을 저장하는 단계;

입력전압을 정상적으로 입력할 때의 이득전압에서 해당 어드레스에 저장된 상기 보정값을 감산하여 이득오차를 교정하는 단계를 포함하는 이득오차보정방법.
제5항에 있어서, 상기 입력전압을 특정전압으로 '0'을 인가함을 특징으로 하는 이득오차보정방법.
제5항에 있어서, 상기 저장단계에서 측정된 오차값은 소정횟수의 반복적인 측정을 통해 산출된 정확한 오차값임을 특징으로 하는 이득오차보정방법.