JP2011109352A - アナログフロントエンド回路 - Google Patents
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Abstract
【課題】省面積かつ低消費電流で高精度のデータ処理が可能なアナログフロントエンド回路を提供する。
【解決手段】アナログフロントエンド回路103を構成するCDS209にPGAの一部の機能を実装してPGAでのゲインエラーを極力減らし、残りのPGAの機能をデジタルPGA212に実装して線形的な理論式に近づけ、全体のPGAとして直線的な特性とする。CDS209は、1つの差動オペアンプとスイッチトキャパシタで構成され、アナログPGA機能を有し、PGA212のゲインを制御ブロック217からの制御コードによって線形的に変化させる構成とし、CDS209において、イメージセンサ102からの画素データをサンプリングすると共に、この画素データを、具備したアナログPGA機能により粗く指数関数的に増幅し、その後、ADC210においてデジタル化した画素データを、デジタルPGA212において線形的に細かく増幅させる。
【選択図】図3
【解決手段】アナログフロントエンド回路103を構成するCDS209にPGAの一部の機能を実装してPGAでのゲインエラーを極力減らし、残りのPGAの機能をデジタルPGA212に実装して線形的な理論式に近づけ、全体のPGAとして直線的な特性とする。CDS209は、1つの差動オペアンプとスイッチトキャパシタで構成され、アナログPGA機能を有し、PGA212のゲインを制御ブロック217からの制御コードによって線形的に変化させる構成とし、CDS209において、イメージセンサ102からの画素データをサンプリングすると共に、この画素データを、具備したアナログPGA機能により粗く指数関数的に増幅し、その後、ADC210においてデジタル化した画素データを、デジタルPGA212において線形的に細かく増幅させる。
【選択図】図3
Description
本発明は、CCD(Charge Coupled Device)イメージセンサやCIS(Contact Image Sensor)からの画素データ等を処理するためのアナログフロントエンド回路(AFE:Analog Front End)に係り、特に、回路構成を簡略化して集積回路の設置面積を減らすのに好適な技術に関するものである。
CCDイメージセンサからの画素データを処理する前置回路であるアナログフロントエンド回路(AFE)においては、例えば、特許文献1において記載のように、アナログ回路とデジタル回路がオンチップ(on−chip)化されている。
この特許文献1に記載のアナログフロントエンド回路における技術では、イメージセンサから出力されたイメージ信号を相関二重サンプリングし、サンプリングした画素データを、相関二重サンプリング回路(CDS:Correlated Double Sampling)において、kビットのゲイン制御信号の上位mビットに応答して全体ゲイン範囲を2m段階に増幅し、このサンプル増幅した信号を、プログラマブルゲインアンプ(PGA:Programmable Gain Amplifier)において、ゲイン制御信号の下位nビットに応答して2m個のサブゲイン範囲のそれぞれを2n段階に増幅する構成とし、このように、アナログ信号を分割増幅することにより、回路構成を簡略化して集積回路の設計時、設置面積を減らすことができる。
以下、図1,2を用いて、この特許文献1に記載の技術の詳細について説明する。
図1に示すように、アナログフロントエンド回路(AFE)101は、クランプ部(CLAMP)206、デジタルアナログ変換器(DAC)202、CDS200、デジタルアナログ変換器(ADC)203、PGA201、デジタルアナログ変換器(DAC)205、並列データ入出力部(外部I/F)204、基準電圧生成回路207、制御ブロック208を含む。
クランプ部206は、VC端子300を通じて外部から提供されたクランプ電圧(VRLC/VBIAS)の入力を受けるか、4ビットデジタルアナログ変換機205から提供を受ける。
デジタルアナログ変換機205は、外部モードではディセイブル(disable)状態に維持され、内部モードではイネイブル(enable)状態に動作され、クランプ電圧は、制御ブロック208からの4ビットクランプレベル制御信号に応答して、16種類のレベルのうち、選択された一つのレベルにプログラムされる。
クランプ部206は、イメージセンサ100のリセット周期の間、AFEIN端子をセッティングされたクランプ電圧にクランピングしてAFEIN端子電圧が変動されることを防止する。
CDS200は、AFEIN端子を通じて入力されたアナログ信号(イメージ信号)を相関二重サンプリングして、サンプリングされた信号をプログラムされたゲイン増幅して、CDSポジティブ信号(VCP)とCDSネガティブ信号(VCN)をPGA201に提供する。
また、CDS200は、DAC202を通じて提供されたオフセット補正信号(Vdac_in)と、基準電圧生成回路207からの低レベル基準信号(VRL)を入力する。
また、CDS200は、制御ブロック209から入力される8ビットゲイン制御信号のうち、上位2ビット(CD3[7:6])によりプログラムされる。また、CDS200は、制御ブロック209から入力される2ビットフルスケール制御信号によりフルスケールがプログラムされる。
DAC202は、制御ブロック208で生成される8ビットオフセット調整制御信号(CD1)と、基準電圧生成回路207で生成される高レベル基準信号VRHと低レベル基準信号VRLとを入力し、高レベル基準信号VRHと低レベル基準信号VRLとの間のオフセット補正信号(Vdac_in)を発生する。
PGA201は、CDS206からVCP及びVCN信号の提供を受けて、プログラムされたゲインに増幅してPGAポジティブ信号VPPとPGAネガティブ信号VPNをADC212に提供する。また、PGA201は、制御ブロック208から入力される8ビットゲイン制御信号(CD3)のうち、下位6ビット(CD3[5:0])によりゲインがプログラムされる。
ADC203は、入力アナログ信号を12ビットデータ信号に変換して出力する。
外部I/F(並列データ入出力部)204は、12ビットデータを、12:8マルチプレクサを通じて8ビット+4ビットでマルチプレクシングし、上位8ビット(D11〜D4)、下位8ビット(D3〜D0、X、X、X、X)の1ワードデータを8つの端子(AFEOUT)を通じて並列に出力する。下位8ビットのうち、4ビットはドントケア(Don’t care)ビットである。
基準電圧生成回路207は、低レベル基準信号VRL、中レベル基準信号VRM、高レベル基準信号VRHを発生する。VRH端子、VRM端子、VRL端子は、基準電圧生成回路207の各レベルの基準信号を外部とデカップリング(de−coupling)するための端子である。ここで、低レベルはイメージ信号のブラックレベルでADC203の最低レベルであり、高レベルはホワイトレベルでADC203の最高レベルであり、中レベルは共通電圧レベルである。
制御ブロック208は、外部端子301を通じて外部からシリアルイネイブル信号SEN、シリアルクロックSCLK、シリアルデータSINを入力する。また、制御ブロック208は、入力されたシリアルデータのうち、命令データを解読して各部の動作モードを制御して、情報データはクランプレベルレジスタ、オフセット補正レジスタ、ゲインレジスタ、フルスケールレジスタ等に保存して、外部端子302から入力されるCLK信号に応答して、外部端子(SOUT)301から各部に対応される情報を提供する。
このように、イメージセンサ100からの画素データを処理する一般的なアナログフロントエンド回路(AFE)101では、イメージセンサ100での熱雑音や1/f雑音を除去するために、基準レベルと画素信号レベルの差分をCDS(Correlated Double Sampling)回路200で取り出す。
その際、画素デーイメージセンサ00に入力される前に、オフセット制御用のDAC(Digital−Analog Converter)202によって、イメージセンサや回路内のDCオフセットを除去する。
さらに、CDS回路200からの出力信号を、後段のADC(Analog−Digital Converter)203の動作範囲に収めるべく、プログラマブルゲインアンプ(PGA)201で増幅させる。
そして、PGA201で増幅した信号を、ADC203においてデジタル値に変換した後、外部I/F回路204を経由し、図示しない画像処理ブロックに出力する。この画像処理ブロックにおいて、画像処理が施されデータが読み取られる。
イメージセンサ100は、CCDイメージセンサまたはCISからなり、基準レベルを持たイメージセンサ、基準レベルクランプ用のDAC205または外部供給電圧VC300をクランプ回路(CLAMP)206でクランプして、シングルエンドでサンプリングする。
基準電圧生成回路207は、各ブロック用の基準電圧を生成し、また、制御ブロック208は、AFE101外部からの外部端子301を介しての各制御信号によって制御され、オフセット制御用のDAC202やPGA回路201、基準レベルクランプ用のDAC205のコード設定、および、外部端子302からの基準レベルや画素信号レベルのサンプリング信号等を基に、各ブロックの制御を行なう。
このオフセットとゲイン制御によって、CDS回路200からの出力信号を、ADC203の動作範囲に収め、且つターゲットの黒レベルと白レベルに合うように、黒又は白のターゲットエリアをスキャンすることで、PGA201とオフセット制御用DAC202のキャリブレーション(校正・調整)動作を行なうことになる。
この際のキャリブレーション動作を、図2を用いて説明する。
まず、PGA201を最小値(Ginit)に、オフセット制御用DAC202を画素データ最大側に最小値(Vinit)に設定する(ステップS201)。その後、黒レベル(Binit)と白レベル(Winit)を測定し(ステップS202)、その結果を用いて、ターゲット黒レベル(Btgt)と白レベル(Wtgt)との比で、設定すべきゲイン値を特定する(ステップS203)。すなわち、設定すべきゲイン(G)を、G=Ginit×|Btgt−Wtgt|/|Binit−Winit|で求める。
PGA201のゲイン特性式を、「(G=)a×PGA+b」(a,b:定数、PGA:コード数)とした場合、「PGA=(G−b)/a」とすれば、設定すべきPGAコードを求めることができる。
そして、このPGAコードを設定した状態で、黒レベルを再測定し(ステップS204)、その結果と、Btgtの差をとり、ADC203のbit数と入力レンジ及びオフセット制御用DACの理論式から逆算し、設定すべきオフセット値を求める(ステップS205)。
ここで、ステップS203でのPGAゲイン理論式が、設定コードに対して線形的であった場合、当然のことながら、PGA201回路自体もこの式の特性でなければならない。例えば、PGA201回路の特性値が理論式の値よりも小さな場合は、ターゲットの白レベルおよび黒レベルに対して満たないケースが発生していまいかねず、また、PGA201回路の特性値が理論式よりも大きな場合は、ターゲットレベルに対してオーバーするケースが発生してしまいかねない。
特許文献1に記載の技術では、CDS200側とPGA201側で、スイッチトキャパシタ構成によってゲインを切り替えている。この場合、PGA201入力側の容量を大きくすると、オペアンプのスピードマージンがなくなり高速化ができない。
逆に、PGA201入力側の容量を小さくすると寄生容量の割合が高くなり、所望のゲインを得にくくなってしまい、理論式から大きく外れてしまいゲインエラーとなる可能性がある。
また、CDS200側とPGA201側共に指数関数的な特性の場合は、全体のゲインとして線形的に近くなるというだけで、理論式とは一致することはない。
さらに、オペアンプの2段構成となっており、回路規模や消費電流にも不利になることが考えられる。
解決しようとする問題点は、従来の技術では、CDS側とPGA側で、スイッチトキャパシタ構成によってゲインを切り替えており、ゲインエラーとなる可能性がある点と、PGA機能がアナログで実装されており、線形的な理論式に近づけることができず、全体のPGAとして直線的な特性とすることができない点である。
本発明の目的は、これら従来技術の課題を解決し、省面積かつ低消費電流で高精度のデータ処理が可能なアナログフロントエンド回路を提供することである。
上記目的を達成するため、本発明では、アナログフロントエンド回路を構成するCDSにおいてPGAの一部の機能を実装する構成とすることで、PGAでのゲインエラーを極力減らし、残りのPGAの機能をデジタルPGAに実装することで、線形的な理論式に近づけ、全体のPGAとして直線的な特性とすることを特徴とする。すなわち、サンプリングされた画素データ(イメージ信号)を、相関二重サンプリング回路において増幅する際に、アナログ入力信号を増幅するためのPGAでの処理を、まず、アナログPGAにて粗く指数関数的に増幅し、その後、デジタルPGAにて線形的に細かく増幅させる構成とし、ゲインエラーを少なくし、より高速なデータ処理を可能とする。
本発明によれば、アナログ信号を分割増幅することにより、アナログフロントエンド回路における回路構成を簡略化して集積回路の設計時、設置面積を減らすことができる。
以下、図を用いて本発明を実施するための形態例を説明する。図3に示すように、本発明に係るアナログフロントエンド回路(AFE)103は、CDS(相関二重サンプリング回路)209、ADC(アナログデジタル変換器)210、DAC(8ビットデジタルアナログ変換器)211、PGA(プログラマブルゲインアンプ)212、外部I/F213、DAC(4ビットデジタルアナログ変換器)214、CLAMP(クランプ)215、基準電圧生成回路216、制御ブロック217からなる。
図3のアナログフロントエンド回路103におけるDAC211、外部I/F213、DAC214、CLAMP215は、図1に示した従来の特許文献1に記載のアナログフロントエンド回路101におけるDAC202、外部I/F204、DAC205、CLAMP206と同じものである。
すなわち、CLAMP215は、VC端子303を通じて提供されたクランプ電圧(VC)の入力を受けるか、DAC214からの出力を受ける。外部モードではDAC214はディセイブル(disable)状態に維持され、内部モードではDAC214がイネイブル(enable)状態に動作され、クランプ電圧は、制御ブロック217からの4ビットクランプレベル制御信号に応答して、16種類のレベルのうち、選択された一つのレベルにプログラムされる。CLAMP215は、イメージセンサ102のリセット周期の間、AFEIN端子をセッティングされたクランプ電圧にクランピングしてAFEIN端子電圧が変動されることを防止する。
DAC211は、8ビットオフセット調整制御信号を、高レベル基準信号VRHと低レベル基準信号VRLとの間のオフセット補正信号を発生して、CDS209に入力する。
ADC210は、CDS209からの入力アナログ信号を12ビットデータ信号に変換して出力する。
外部I/F213は、16ビットデータを、16:8マルチプレクサを通じて8ビット+8ビットでマルチプレクシングし、上位8ビット(D15〜D8)、下位8ビット(D7〜D0)の1ワードデータを8つのTM11端子を通じて並列に出力する。
制御ブロック217は、外部端子305を通じてSR信号とSV信号およびCLK信号を入力して、サンプリングクロックやリセットクロック(RCL)等を発生し、外部端子305を介して、SCLK信号とSIN信号、および、SEN信号とSOUT信号等を入力して、CDS209やADC210、PGA212,DAC211,214等の動作制御を行う。
基準電圧生成回路216は、低レベル基準信号VRL、中レベル基準信号VRM、高レベル基準信号VRHを発生する。外部端子VRH,VRM,VRLは、基準電圧生成回路216の各レベルの基準信号を外部とデカップリング(de−coupling)するための端子である。ここで、低レベルはイメージ信号のブラックレベルでADC210の最低レベルであり、高レベルはホワイトレベルでADC210の最高レベルであり、中レベルは共通電圧レベルである。
制御部ブロック217は、外部端子SCLK,SIN,SEN,SOUTを通じて外部からシリアルクロックSCK、シリアルデータSIN、シリアルイネイブル信号SEN、シリアルデータSOUTを入力する。制御部217は、入力されたシリアルデータのうち、命令データを解読して各部の動作モードを制御して、情報データはクランプレベルレジスタ、オフセット補正レジスタ、ゲインレジスタ、フルスケールレジスタ等に保存して、MCLK信号に応答して、各部に対応する情報を提供する。
図1において、CDS209とADC210およびPGA212は、本発明に特徴的な機能を有するものであり、本例では、CDS209において、図1におけるPGA201の一部の機能を実装する構成とすることで、PGA201でのゲインエラーを極力減らし、PGA201の残りの機能をPGA212に実装することで、線形的な理論式に近づけ、全体のPGAとして直線的な特性とする。
すなわち、イメージセンサ102でサンプリングされた画素データ(イメージ信号、アナログ信号)を、CDS209において相関二重サンプリングする際に、CDS209に設けたアナログPGA機能により粗く指数関数的に増幅し、その後、ADC210でディジタル化した画素データを、デジタルPGA212にて線形的に細かく増幅させる構成とすることで、ゲインエラーを少なくし、より高速なデータ処理を可能とする。このように、アナログ信号を分割増幅することにより、回路構成を簡略化して集積回路の設計時、設置面積を減らすことができる。
以下、このようなCDS209とADC210およびPGA212を具備したアナログフロントエンド回路103の本発明に特徴的な動作について説明する。
図3に示すように、イメージセンサ102からの画素データがAFE103に入力され、イメージセンサでの熱雑音や1/f雑音を除去するために基準レベルと画素信号レベルの差分をCDS回路209で取り出す。尚、図3では1chを示しているが、複数chとした場合は、ADC210での処理の前段でマルチプレクスするなどすれば良い。
ここで、PGA全体で9bit(0〜511)の分解能をもっている場合を考える。今、9bitのうち上位2bitを使用してCDS208において粗く指数関数的にゲインを設定する。すなわち、図4において示すように、PGA[8:0]=0〜127,128〜255,256〜383,384〜511で、点線で示すゲイン特性となる。
この特性は、差動オペアンプとスイッチトキャパシタで構成した場合、CDS回路209は、例えば、図5に示すような容量配分の回路となる。
この図5の回路における各信号のオンオフ動作は、図6に示すタイミングに対応しており、基準レベルをSR信号でサンプリングし、画素信号レベルをSV信号でサンプリングし、これらを、差動オペアンプ50によりスイッチトキャパシタで増幅する。
また、図5におけるVRMはオペアンプのコモン電圧、VRH,VRLはCDSの出力最大,最小に対応する基準電圧であり、それぞれ、図3における基準電圧生成回路216から供給される。
尚、オフセット制御用DAC(211)や基準レベルクランプDAC(214,215)からのパスに関しては図5には図示していない。
ここで、ゲインはCin/Cfb[V/V]となるため、制御ブロック217でG[2:0]=(2^PGA[8:7])−1の変換を行なっているものとすると、PGA[8:7]=00では0.5[V/V],PGA[8:7]=01では1.0[V/V],PGA[8:7]=10では2.0[V/V],PGA[8:7]=11では4.0[V/V]となる。
PGA全体で図4の実線に示すような線形的なゲイン特性を得ようとした場合、CDS209でのゲインをGc,第2のPGAとしてのPGA212でのゲインをGpとすると、このPGA212が、「Gp=(S×PGA[8:0]+C)/Gc」(S,C:定数)というゲイン特性であれば、PGA全体のゲインGpgaは、「Gpga=S×PGA[8:0]+C」となり、線形的な特性が得られる。
この時、PGA212を、図5に示すCDS209のようなスイッチトキャパシタで構成することもできるが、そうした場合、9bitの分解能をPGA212で持たないといけなくなるので、回路面積的にも消費電流的にも不利になるため、PGA機能をCDS209とPGA212の2つに分けた意味がなくなる。
そこで、以下に説明するようにして、ゲイン式「Gpga=S×PGA[8:0]+C」における定数「S」と「C」を適切に決めることで、CDS209で増幅した信号を、ADC210でディジタルデータに変換した後、デジタル処理する第2のPGAとしてのPGA212を設けることにする。
CDS209によるPGA機能とPGA212からなるPGA全体のゲイン式「Gpga=S×PGA[8:0]+C」において、「C」に関しては、Gpgaの図4におけるY切片を決定するものであるため、ここでは、PGA[8:0]=0〜127のGcと同様の0.5とする。また、「S」に関しては、Gpgaの傾きを決定するものであり、全体のPGAの分解能が9bitであることと、デジタル処理を行なうことを考慮して、ここでは「S=M/512」(M:定数)とする。
これに従って上述のゲイン式を変形すると、「Gpga=(M/512)×PGA[8:0]+0.5=M×(PGA[8:7]+PGA[6:0]/128)/4+0.5」となり、PGA[8:0]の上位2bitに依って下位6bitの制御に対して線形的なGpにできることがわかる(図4の2点破線を参照)。
ここで、定数「M」は、デジタル処理がし易い2のべき乗の値を入れれば良いのであるが、例えば、「M=2^2=4」とした場合、PGA全体のゲイン式としては、「Gpga=PGA[8:7]+PGA[6:0]/128+0.5」となり、図7に示すように、PGAコードが「386〜447」の区間でGcがGpgaを超えてしまう。
これは、図2のキャリブレーションフローにおいて、ステップS203の動作で、「386〜447」のPGAコードを設定する場合、ステップS204の動作で、ADC210の入力レンジを越えて、黒レベル再測定する可能性があることを意味する。
以上に注意し、常に、「Gpga>Gc」とする必要がある。
また、逆に、定数「M」が大きすぎた場合、例えば、「M=32=2^5」とした場合は、PGA全体のゲイン式としては、「Gpga=8×PGA[8:7]+PGA[6:0]/16+0.5」となり、「Gpga>Gc」となるが、Gcに対するGpgaの割合が最大となるところが、図8に示すように、「PGA[8:0]=127」であり、「Gc:Gpga=0.5:8.4375」の比率となる。
これは、ADC210の入力フルスケールに対して、信号振幅が「1/16.875倍」となることを意味し、例えば、ADC210が16bitだとすると、0〜65535のうち、61652〜65535だけを使用することになる。
従って、「C」の値が0.5の場合の最適な「M」の値は、PGA[8:0]=384の時に、「Gc=Gpga」となるGpから算出すれば良い。
この場合、「4=M×(2+0/128)/4+0.5」となるので、「M=14/3」となる。
また、デジタル処理のし易さを考慮した場合には、常に、「Gpga>Gc」でなければならないので、例えば、「M=4.75」などを適用すれば良い。
ここで、M=4.75の場合、Gcに対するGpgaの割合が最大となる「PGA[8:0]=127」では、「Gc:Gpga=0.5:859.25/512」の比率となる。
これは、ADC210の入力フルスケールに対して、信号振幅が「256/859.25倍」となることを意味し、例えば、ADC210が16bitだとすると、0〜65535のうち、46010〜65536だけを使用することになる。
要するに、PGA[8:0]=127では、図9に示すように、14.25bit精度で頭打ちすることになる。
逆に言うと、アナログフロントエンド回路(AFE)103に、14.25bit精度以上必要であるなら、この構成では実現できない。
しかし、現時点では、イメージセンサの特性上、これほどまでの精度を必要としない(出せない)ため、14.25bitが限界でも実用上、特に問題はない。
また、アナログフロントエンド回路(AFE)103のスペックをもっと下げても良い場合は、回路面積削減や消費電流低減のために、Mの値として、小数bitのない「M=8」と設定したり、ADC210を12bitにするなどすれば良い。
以下、これらの例の内容で、図2に基づいて、PGA(209,212)とオフセット制御用DAC(211)のキャリブレーション動作を説明する。
ここで、PGAゲインは先に述べた「M=4.75」を適用し、「Gpga=(4.75/512)×PGA[8:0]+0.5[V/V]」とし、オフセット制御用DAC211を8bit分解能とし、この特性を、「Voff=0.256×(DAC[7:0]−127.7)/127.5[V]」とし、ADC210の分解能を16bit、ADC210の入力レンジVf=1.0[V]とする。
また、図10に示すように、CCDの基準レベルをVr[V]、画素信号レベルをVv[V]とし、CDS1002のPGA機能でのゲインをGc[V/V]、第2のPGA1004のゲインをGp[V/V]とし、CDS1002固有のオフセット誤差をΔVo=20[mV]とする。また、図5における「VRH−VRL=0.5[V]」とする。
ステップS201でのPGA最小ゲイン、オフセット制御用DAC最小設定では、PGA[8:0]=0、DAC[7:0]=0とした時、PGA最小ゲインはGinit=0.5[V/V]、Voinit=−256[mV]と設定される。
ステップS202での黒レベル、白レベル測定では、Voinit設定の状態で、黒のターゲットとなるエリアおよび白のターゲットとなるエリアをスキャンする。黒レベルがVr=2.0[V],Vv=1.8[V]、白レベルがVr=2.0[V],Vv=0.8[V]で、アナログフロントエンド回路(AFE)103に入力されるとする。
黒レベル測定時のCDS209,1002からの出力は、理論上、「Vcds=(Vv−Vr+Vdp−Vdm+ΔVo)×Gc+0.5=(1.8−2.0−0.256+0.02)×0.5+0.5=0.282[V]」となり、ADC210,1003の出力後は、「ADCOUT[15:0]=0.282×65535+32767=51248」となる。
また、白レベル測定時のCDS209,1002からの出力は、理論上、「Vcds=(Vv−Vr+Vdp−Vdm+ΔVo)×Gc+0.5=(0.8−2.0−0.256+0.02)×0.5+0.5=−0.218[V]」となり、ADC210,1003の出力後は、「ADCOUT[15:0]=−0.218×65535+32767=18480」となる。
この時、Gp=1.0[V/V]なので、アナログフロントエンド回路(AFE)103の出力コードとしては、黒レベルが、「Binit=(65535−ADCOUT[15:0])×Gp=(65535−51248)×1.0=14287」、白レベルが、「Winit=(65535−ADCOUT[15:0])×Gp=(65535−18480)1.0=47055」と測定されたことになる。
ステップS203でのPGAゲイン算出、設定では、今、ターゲット黒レベルがBtgt=5000、ターゲット白レベルがWtgt=60000とした場合、設定すべきゲインは、「G=Ginit×|Btgt−Wtgt|/|Binit−Winit|=0.5×|5000−60000|/|14287−47055|=0.839[V/V]」となり、ゲイン式から逆算すると、設定すべきPGAコードは、「PGAset=(G−0.5)×512/4.75≒37」となる。
ステップS204での黒レベル再測定では、PGA[8:0]にPGAsetをセットした後、黒レベル再測定時のCDS209,1002の出力は、理論上、「Vcds=(Vv−Vr+Vdp−Vdm+ΔVo)×Gc+0.5=(1.8−2.0−0.256+0.02)×0.5+0.5=0.282[V]」となり、ADC210,1003の出力後は、「ADCOUT[15:0]=0.282×65535+32767=51248」となり、黒レベル再測定結果「Bset=(65535−ADCOUT[15:0])×Gp=(65535−51248)×1.687=24102」となる。
そして、ステップS205でのオフセット値算出では、以上より、調整すべきオフセット制御用DAC211の設定値は、「DACset=((Btgt−Bset)×Vf)/(G×65536)/(0.512/256)=((5000−24102)×1.0)/(0.839×65536)/(0.512/256)≒174」となる。
DAC[7:0]=174と設定した時、ターゲット黒レベルおよびターゲット白レベルとどれだけギャップがあるか確認してみる。
黒レベルでは、CDS209,1002の出力は、理論上、「Vcds=(Vv−Vr+Vdp−Vdm+ΔVo)×Gc+0.5=(1.8−2.0+0.093+0.02)×0.5+0.5=0.4565[V]」となり、ADC210,1003の出力後は、「ADCOUT[15:0]=0.4565×65535+32767=62684」となり、Gpにて増幅した結果、「(65535−ADCOUT[15:0])×Gp=(65535−62684)×1.687=4810≒5000」(ターゲット黒レベル)となる。
また、白レベルでは、CDS209,1002の出力は、理論上、「Vcds=(Vv−Vr+Vdp−Vdm+ΔVo)×Gc+0.5=(0.8−2.0+0.093+0.02)×0.5+0.5=−0.0435[V]」となり、ADC210,1003の出力後は、「ADCOUT[15:0]=−0.0435×65535+32767=29916」となり、Gpにて増幅した結果、「(65535−ADCOUT[15:0])×Gp=(65535−29916)×1.687=60089≒60000」(ターゲット白レベル)となる。
黒レベルおよび白レベルがターゲットに対して理論計算でも少しずれているのは、オフセット制御用DAC211やPGA212,1004の分解能、計算途中での演算誤差、量子化誤差などによるものである。
以上、各図を用いて説明したように、本例のアナログフロントエンド回路103では、アナログフロントエンド回路103を構成するCDS209においてPGAの一部の機能を実装する構成とすることで、PGAでのゲインエラーを極力減らし、残りのPGAの機能をデジタルPGA212に実装することで、線形的な理論式に近づけ、全体のPGAとして直線的な特性とする。
すなわち、図3に示す本例のアナログフロントエンド回路(AFE)103に設けたCDS209は、図5に示すように、1つの差動オペアンプとスイッチトキャパシタで構成され、アナログPGA機能を有し、また、PGA212のゲインを制御ブロック217からの制御コードによって線形的に変化させる構成とし、まず、CDS209において、CCDやCIS等からなるイメージセンサ102からの画素データをサンプリングすると共に、この画素データを、具備したアナログPGA機能により粗く指数関数的に増幅し、その後、増幅した画素データをADC210においてデジタル化した後、デジタルPGA212において線形的に細かく増幅させる。これにより、ゲインエラーを少なくし、より高速なデータ処理を可能とすることができる。
尚、CDS209に備えた一部のPGA機能は、制御ブロック217からの制御コードによって指数関数的に変化させる。
また、CDS209に備えた一部のPGA機能を制御するコードは、PGA制御コード全体Nbitの内の上位Abit(N>A)を使用する。
また、PGA212のゲイン特性は、PGA制御コード全体Nbitのうち、上位Abitに依り、下位Bbitに対して線形的に変化するものとする。
このように、本例のアナログフロントエンド回路(AFE)103では、CDS209において1つの差動オペアンプとスイッチトキャパシタの構成で一部のPGA機能を備えた構成としており、ゲインエラーを極力抑えることができ、PGA212をデジタル回路で構成することができるので、アナログ的な誤差をなくすことができる。
また、このように、アナログ信号を分割増幅することにより、回路構成を簡略化して集積回路の設計時、設置面積を減らすことができる。
また、CDS209に備えた一部のPGA機能は、制御コードによって指数関数的に変化することで、スイッチトキャパシタの容量比が2のべき乗で選択でき、デジタル処理をし易い構成とすることができる。
また、上位AbitのみでCDS209に備えた一部のPGA機能を制御することができるので、CDS209の制御を単純化することができる。
また、PGA212のゲイン特性を、PGA制御コード全体Nbitのうちの下位Bbitのみで線形的に変化させることによって、PGA全体で線形的な特性を得ることができる。
尚、本発明は、各図を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
50:差動オペアンプ、100,102:イメージセンサ、101,103:アナログフロントエンド回路(AFE)、200,209,1002:CDS、201,212,1004:PGA、202,211,1001:DAC(8−bit)、203,210,1003:ADC、204,213:外部I/F、205,214:DAC(4−bit)、206,215:CLAMP(クランプ)、207,216:基準電圧生成回路、208,217:制御ブロック、300,303:VC端子、301,302,304,305:外部端子、SW0〜SW18:スイッチ。
Claims (4)
- イメージセンサから出力されたイメージ信号を相関二重サンプリングする相関二重サンプリング回路と、
該相関二重サンプリング回路でサンプリングされたイメージ信号をデジタル変換するアナログデジタル変換回路と、
該アナログデジタル変換回路で変換されたデジタル信号を増幅するプログラマブルゲイン増幅回路とを具備し、
上記相関二重サンプリング回路は、差動オペアンプとスイッチトキャパシタで構成され、上記プログラマブルゲイン増幅回路における増幅機能の一部を有する
ことを特徴とするアナログフロントエンド回路。 - 請求項1に記載のアナログフロントエンド回路であって、
上記相関二重サンプリング回路が有する増幅機能のゲインは、制御コードによって指数関数的に変化することを特徴とするアナログフロントエンド回路。 - 請求項2に記載のアナログフロントエンド回路であって、
上記相関二重サンプリング回路が有する増幅機能のゲインを変化させる制御コードは、
上記プログラマブルゲイン増幅回路における増幅機能のゲインを変化させる制御コードを含む、PGA制御コード全体Nbitの内の上位Abit(N>A)を使用することを特徴とするアナログフロントエンド回路。 - 請求項3に記載のアナログフロントエンド回路であって、
上記プログラマブルゲイン増幅回路における増幅機能のゲインを変化させる制御コードは、
上記PGA制御コード全体Nbitの内の、上記上位Abitに依り、下位Bbitに対して線形的に変化することを特徴とするアナログフロントエンド回路。
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JP2009261519A JP2011109352A (ja) | 2009-11-17 | 2009-11-17 | アナログフロントエンド回路 |
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US10079989B2 (en) | 2015-12-15 | 2018-09-18 | Ricoh Company, Ltd. | Image capturing device |
US10163739B2 (en) | 2016-03-14 | 2018-12-25 | Ricoh Company, Ltd. | Solid-state imaging device and method for producing the same |
JP2018205223A (ja) * | 2017-06-08 | 2018-12-27 | 三菱電機株式会社 | ゲイン制御増幅装置 |
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