JP4120889B2

JP4120889B2 - ディジタル的に自己校正するパイプラインａｄｃ及びその方法

Info

Publication number: JP4120889B2
Application number: JP2005113288A
Authority: JP
Inventors: サイジュイ−ユアン; ワンウェン−チィ; チアンチア−リアン; リーチャオ−チェン
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2004-04-09
Filing date: 2005-04-11
Publication date: 2008-07-16
Anticipated expiration: 2025-04-11
Also published as: US20050225470A1; JP2005304033A; TW200534593A; TWI228875B

Description

本発明は、アナログ−ディジタル変換器（analog-to-digital converter；ＡＤＣ）及びそれと関連する方法に関し、特に、ディジタル的に自己校正するパイプラインＡＤＣ及びその方法に関する。この特許出願は、２００４年４月９日に出願された台湾特許出願（出願番号９３１０９９５６）の利益を要求するものであり、その内容は、引用することによってここに組み込まれる。

パイプラインアナログ−ディジタル変換器構造は、アナログ−ディジタル変換器（analog-to-digital converter；ＡＤＣ）にとって典型的である。アナログ的手法又はディジタル的手法のいずれかの手法で何ら調整（trimming）又は校正（calibration）の技術も使用しない場合には、パイプラインＡＤＣの分解能は、演算増幅器のキャパシタンスミスマッチ又は制限利得に起因して１０乃至１２ビット程度に到達するのみである。したがって、米国特許第５，４９９，０２７号明細書や米国特許第６，３６９，７４４号明細書に開示された技術のように、パイプラインＡＤＣの分解能を向上させるための調整又は校正の技術が要求されている。

したがって、ディジタル的に自己校正するパイプラインアナログ−ディジタル変換器（analog-to-digital converter；ＡＤＣ）及びその方法を提供し、上述した問題を解決することが特許請求する本発明の目的である。

特許請求する本発明の第１の様相によれば、アナログ信号をディジタル出力信号に変換するパイプラインＡＤＣは、パイプラインを形成するようにカスケード接続された複数のアナログ−ディジタル変換ユニットと、第１のモードの期間にて、上記アナログ−ディジタル変換ユニットから出力される信号に応じて複数の校正パラメータを生成する計算ユニットと、上記ディジタル出力信号を生成するように、第２のモードの期間にて、上記校正パラメータに応じて上記アナログ−ディジタル変換ユニットから出力される信号を修正する校正ユニットとを備える。ここで、上記第１のモードの期間に上記アナログ−ディジタル変換ユニットから出力される上記信号は中間エラー係数を含み、上記複数のアナログ−ディジタル変換ユニットは上記複数のアナログ−ディジタル変換ユニットの配列順序とは独立して上記中間エラー係数を任意順序で生成可能であり、上記計算ユニットは、上記生成した中間エラー係数に応じて上記校正パラメータを生成可能である。

特許請求する本発明の他の様相によれば、パイプラインを形成するようにカスケード接続された複数のアナログ−ディジタル変換ユニットを含むパイプラインＡＤＣを自己校正する方法は、上記アナログ−ディジタル変換ユニットから出力されるディジタル信号に応じて複数の校正パラメータを生成する工程と、第２のモードの期間にて、上記校正パラメータに応じて上記アナログ−ディジタル変換ユニットから出力されるディジタル信号を修正する工程とを備える。ここで、上記第１のモードの期間に上記アナログ−ディジタル変換ユニットから読み取られる上記出力信号は中間エラー係数を含み、上記複数のアナログ−ディジタル変換ユニットは上記複数のアナログ−ディジタル変換ユニットの配列順序とは独立して上記中間エラー係数を任意順序で生成可能であり、上記校正パラメータは、上記生成した中間エラー係数に応じて生成可能である。

特許請求する本発明のこれらの目的及び他の目的は、様々な図面を用いて例証される望ましい具体例についての以下の詳細な記述を読んだ後、当該技術における当業者にとって間違いなく明らかとなるであろう。

本発明の具体例によるディジタル的に自己校正するパイプラインアナログ−ディジタル変換器（analog-to-digital converter；ＡＤＣ）２００を示す図１を参照していただきたい。パイプラインＡＤＣ２００は、パイプライン構造１１０を備える。パイプライン構造１１０は、入力ステージ１１２と、カスケード接続された複数の後続ステージ１１４−１，１１４−２，・・・，１１４−Ｎとを含む。本具体例の以下の記述において、パイプライン構造１１０は、１．５ビット／ステージの既知の構造として実装される。さらに、１ビット／ステージ又はマルチビット／ステージ構造のような他の構造は、当業者によって本発明のパイプライン構造１１０に容易に適用することができる。

正確な出力値を得るように、パイプライン構造１１０の出力値を修正し、それによってエラーを除去するために、パイプラインＡＤＣ２００は、さらに、図１に示すように、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎに結合された校正ユニット２２０を備える。校正ユニット２２０は、ランモード（run mode）の期間にて、メモリ２２２に格納された複数の校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］（Ｉ＝１，２，・・・，Ｎ）にしたがって、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎから出力されるディジタル出力信号を修正するのに用いられる。

また、校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を得るために、パイプラインＡＤＣ２００は、さらに、図１に示すように、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎに結合された計算ユニット２３０を含む。計算ユニット２３０は、校正モード（calibration mode）の期間にて、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎのディジタル出力値を読み取り、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎにそれぞれ対応する校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を生成するのに用いられる。その間、アナログ及びディジタル信号の固定値は、それぞれ、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎに入力される。校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］は、メモリ２２２に格納され、ランモードの期間にて各ステージのディジタル出力値を修正するために、校正ユニット２２０によって用いられる。

この具体例において、上述した固定値は、図１に示すように、固定電圧値＋Ｖ_ｒｅｆ／４，−Ｖ_ｒｅｆ／４と、コントローラによってそれぞれ生成される固定信号値Ｃ（１），Ｃ（２）とを含む。これらの固定値は、複数のスイッチ１１６−１，１１６−２，・・・，１１６−Ｎ，１１８−１，１１８−２，・・・，１１８−Ｎを用いることにより、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎに入力される。特に、ランモードの期間にて、全てのスイッチ１１６−１，１１６−２，・・・，１１６−Ｎ，１１８−１，１１８−２，・・・，１１８−Ｎは、アナログ及びディジタル信号が前段のステージから対応する次段のステージへと転送されるように切り替えられる。これにより、パイプラインＡＤＣ２００は、入力ステージ１１２に入力されたアナログ信号Ａ_ｉｎを、校正ユニット２２０から出力される校正されたディジタル出力値Ｄ_{ｏｕｔ＿ｗｉ}Ｃ_ａｌ（０），Ｄ_{ｏｕｔ＿ｗｉ}Ｃ_ａｌ（１），・・・，Ｄ_{ｏｕｔ＿ｗｉ}Ｃ_ａｌ（Ｎ）に変換する。さもなければ、校正モードの期間にて、少なくとも１つのスイッチは、上述した固定値が適切なステージに入力されるように切り替えられる。これにより、計算ユニット２３０は、パイプライン構造１１０の出力値を読み取り、校正パラメータを生成することができる。ここで、スイッチ１１６−１，１１６−２，・・・，１１６−Ｎ，１１８−１，１１８−２，・・・，１１８−Ｎの回路構成及び動作は、当該技術において既知のものである。

計算ユニット２３０の動作は、以下のように記述される。この具体例において、５番目及びそれ以降のステージから出力される出力値のエラーは、他のステージのものと対比してその影響が無視できるような小さいものであると仮定される。この仮定のもとで、５番目及びそれ以降のステージから出力される出力値は、修正されるべき必要性を全く有していない。そして、最初の４つのステージの校正パラメータのみが、生成される必要がある。

校正パラメータを得るために、計算ユニット２３０は、パイプライン構造１１０から複数の中間エラー係数［ＥＲＡ（Ｊ），ＥＲＢ（Ｊ）］を読み取る。ここで、インデックスＪの範囲は、必要とする精度に依存する。この具体例において、インデックスＪは、１から４の間で変化する。図１及び図２を参照していただきたい。中間エラー係数ＥＲＡ（Ｊ），ＥＲＢ（Ｊ）は、ＥＲＡ（Ｊ）＝Ｓ１［Ｊ］−Ｓ２［Ｊ］−２＾（Ｎ−Ｊ）、及びＥＲＢ（Ｊ）＝Ｓ３［Ｊ］−Ｓ４［Ｊ］−２＾（Ｎ−Ｊ）として生成され、メモリ２２２に格納される。ここで、測定値Ｓ１［Ｊ］，Ｓ２［Ｊ］，Ｓ３［Ｊ］，Ｓ４［Ｊ］は、それぞれ、図２に示すようなある測定条件のもとで生成される。これら測定値Ｓ１［Ｊ］，Ｓ２［Ｊ］，Ｓ３［Ｊ］，Ｓ４［Ｊ］は、それぞれ、校正モードの期間にて、ステージ１１４−（Ｊ＋１），１１４−（Ｊ＋２），・・・，１１４−（Ｎ）からそれぞれ出力される出力値Ｄ（Ｊ＋１），・・・，Ｄ（Ｎ）によって決定されるディジタル出力値を表す。上述した測定値Ｓ１［Ｊ］，Ｓ２［Ｊ］，Ｓ３［Ｊ］，Ｓ４［Ｊ］の物理的な意味及び測定条件は、それぞれ、図２において、変換曲線（transfer curve）３１０，３２０及び条件テーブル３３０に示される。変換曲線３１０，３２０は、２つの起こり得るエラー条件を表す。上述した物理的な意味及び条件の決定方法は、当該技術において既知のものである。

全ての必要な中間エラー係数ＥＲＡ（Ｊ），ＥＲＢ（Ｊ）を得た後、計算ユニット２３０は、さらに、校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を生成する。校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を生成するための計算は、多数の異なるアルゴリズムを用いることによって実現できる。しかしながら、以下では、簡単化のため、Ｉ＝１，２，・・・，６の場合の校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］の計算原理のみについて説明する。低次ステージの校正パラメータは、同様の原理から得ることができる。

計算アルゴリズムの第１の例、すなわち、ボトムアップアルゴリズム（bottom-up algorithm）によれば、５番目及びそれ以降のステージの出力値は、理想値であると仮定され、そのエラーは無視される。したがって、校正パラメータは、以下の方程式を用いることによって得ることができる。
ＣＡＬＡ（６）＝０
ＣＡＬＢ（６）＝０
ＣＡＬＡ（５）＝０
ＣＡＬＢ（５）＝０
ＣＡＬＡ（４）＝ＥＲＡ（４）
ＣＡＬＢ（４）＝ＥＲＢ（４）
ＣＡＬＡ（３）＝ＥＲＡ（３）＋ＣＡＬＡ（４）＋ＣＡＬＢ（４）
＝ＥＲＡ（３）＋ＥＲＡ（４）＋ＥＲＢ（４）
ＣＡＬＢ（３）＝ＥＲＢ（３）＋ＣＡＬＡ（４）＋ＣＡＬＢ（４）
＝ＥＲＢ（３）＋ＥＲＡ（４）＋ＥＲＢ（４）
ＣＡＬＡ（２）＝ＥＲＡ（２）＋ＣＡＬＡ（３）＋ＣＡＬＢ（３）
＝ＥＲＡ（２）＋ＥＲＡ（３）＋ＥＲＢ（３）＋２（ＥＲＡ（４）＋Ｅ
ＲＢ（４））
ＣＡＬＢ（２）＝ＥＲＢ（２）＋ＣＡＬＡ（３）＋ＣＡＬＢ（３）
＝ＥＲＢ（２）＋ＥＲＡ（３）＋ＥＲＢ（３）＋２（ＥＲＡ（４）＋Ｅ
ＲＢ（４））
ＣＡＬＡ（１）＝ＥＲＡ（１）＋ＣＡＬＡ（２）＋ＣＡＬＢ（２）
＝ＥＲＡ（１）＋ＥＲＡ（２）＋ＥＲＢ（２）＋２（ＥＲＡ（３）＋Ｅ
ＲＢ（３））＋４（ＥＲＡ（４）＋ＥＲＢ（４））
ＣＡＬＢ（１）＝ＥＲＢ（１）＋ＣＡＬＡ（２）＋ＣＡＬＢ（２）
＝ＥＲＢ（１）＋ＥＲＡ（２）＋ＥＲＢ（２）＋２（ＥＲＡ（３）＋Ｅ
ＲＢ（３））＋４（ＥＲＡ（４）＋ＥＲＢ（４））
ここで、低次ステージ（Ｉ＞６）の校正パラメータは、ゼロである。

計算アルゴリズムの第２の例、すなわち、トップダウンアルゴリズム（top-down algorithm）によれば、より高次のステージの出力値は、理想値であると仮定され、そのエラーは無視される。したがって、校正パラメータは、以下の方程式を用いることによって得ることができる。
ＣＡＬＡ（１）＝０
ＣＡＬＢ（１）＝０
ＣＡＬＡ（２）＝Ｒｏｕｎｄ（−ＥＲＡ（１）／２）
ＣＡＬＢ（２）＝Ｒｏｕｎｄ（−ＥＲＢ（１）／２）
ＣＡＬＡ（３）＝Ｒｏｕｎｄ（−ＥＲＡ（１）／４−ＥＲＡ（２）／２）
ＣＡＬＢ（３）＝Ｒｏｕｎｄ（−ＥＲＢ（１）／４−ＥＲＢ（２）／２）
ＣＡＬＡ（４）＝Ｒｏｕｎｄ（−ＥＲＡ（１）／８−ＥＲＡ（２）／４
−ＥＲＡ（３）／２）
ＣＡＬＢ（４）＝Ｒｏｕｎｄ（−ＥＲＢ（１）／８−ＥＲＢ（２）／４
−ＥＲＢ（３）／２）
ＣＡＬＡ（５）＝Ｒｏｕｎｄ（−ＥＲＡ（１）／１６−ＥＲＡ（２）／８
−ＥＲＡ（３）／４−ＥＲＡ（４）／２）
ＣＡＬＢ（５）＝Ｒｏｕｎｄ（−ＥＲＢ（１）／１６−ＥＲＢ（２）／８
−ＥＲＢ（３）／４−ＥＲＢ（４）／２）
ＣＡＬＡ（６）＝Ｒｏｕｎｄ（−ＥＲＡ（１）／３２−ＥＲＡ（２）／１６
−ＥＲＡ（３）／８−ＥＲＡ（４）／４−ＥＲＡ（５）／２）
ＣＡＬＢ（６）＝Ｒｏｕｎｄ（−ＥＲＢ（１）／３２−ＥＲＢ（２）／１６
−ＥＲＢ（３）／８−ＥＲＢ（４）／４−ＥＲＢ（５）／２）
・・・・・
ここで、関数Ｒｏｕｎｄ（・・・）は、四捨五入（丸め）関数である。低次ステージの校正パラメータは、同様の原理を用いて得ることができる。

計算アルゴリズムの第３の例、すなわち、ミドルアウトワードアルゴリズム（middle-outward algorithm）によれば、例えば３番目のステージといった特定のステージの出力値は、理想値であると仮定され、そのエラーは無視される。したがって、校正パラメータは、以下の方程式を用いることによって得ることができる。
ＣＡＬＡ（１）＝ＥＲＡ（１）＋ＥＲＡ（２）＋ＥＲＢ（２）
ＣＡＬＢ（１）＝ＥＲＢ（１）＋ＥＲＡ（２）＋ＥＲＢ（２）
ＣＡＬＡ（２）＝ＥＲＡ（２）
ＣＡＬＢ（２）＝ＥＲＢ（２）
ＣＡＬＡ（３）＝０
ＣＡＬＢ（３）＝０
ＣＡＬＡ（４）＝Ｒｏｕｎｄ（−ＥＲＡ（３）／２）
ＣＡＬＢ（４）＝Ｒｏｕｎｄ（−ＥＲＢ（３）／２）
ＣＡＬＡ（５）＝Ｒｏｕｎｄ（−ＥＲＡ（３）／４−ＥＲＡ（４）／２）
ＣＡＬＢ（５）＝Ｒｏｕｎｄ（−ＥＲＢ（３）／４−ＥＲＢ（４）／２）
ＣＡＬＡ（６）＝Ｒｏｕｎｄ（−ＥＲＡ（３）／８−ＥＲＡ（４）／４
−ＥＲＡ（５）／２）
ＣＡＬＢ（６）＝Ｒｏｕｎｄ（−ＥＲＢ（３）／８−ＥＲＢ（４）／４
−ＥＲＢ（５）／２）
・・・・・
ここで、関数Ｒｏｕｎｄ（・・・）は、四捨五入（丸めオフ）関数である。低次ステージの校正パラメータは、同様の原理を用いて得ることができる。

本発明を実装することが可能な多数のアルゴリズムがまだあるのに注意すべきである。当業者は、本発明によれば、校正パラメータを得るための他のアルゴリズムを計算ユニット２３０に適用することができるのを理解するであろう。

校正ユニット２２０の動作は、以下のように記述される。校正モードの期間にて、計算ユニット２３０が校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を生成した後、校正ユニット２２０は、ランモードの期間にて、以下の記述（Ｉ＝１，２，・・・，Ｎ）に応じて、ディジタル出力信号Ｄ_{ｏｕｔ＿ｗｉ}Ｃ_ａｌの各ビットＤ_{ｏｕｔ＿ｗｉ}Ｃ_ａｌ（Ｉ）を生成する。
Ｃ（Ｉ）＝−１の場合、Ｄ_{ｏｕｔ＿ｗｉ}Ｃ_ａｌ（Ｉ）＝Ｄ（Ｉ）−ＣＡＬＢ（Ｉ）
Ｃ（Ｉ）＝０の場合、Ｄ_{ｏｕｔ＿ｗｉ}Ｃ_ａｌ（Ｉ）＝Ｄ（Ｉ）
Ｃ（Ｉ）＝＋１の場合、Ｄ_{ｏｕｔ＿ｗｉ}Ｃ_ａｌ（Ｉ）＝Ｄ（Ｉ）＋ＣＡＬＡ（Ｉ）

したがって、上述した具体例によれば、当業者は、本発明にかかるディジタル的に自己校正するパイプラインＡＤＣ２００が、中間エラー係数［ＥＲＡ（Ｊ），ＥＲＢ（Ｊ）］を任意順序で生成することができ、エラー係数［ＥＲＡ（Ｊ），ＥＲＢ（Ｊ）］に応じて、校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を生成することができるのを理解するであろう。図１に示した後続ステージ１１４−１，１１４−２，・・・，１１４−Ｎの中間エラー係数を生成する順序を示す図３を参照していただきたい。その順序は、後続ステージ１１４−１，１１４−２，・・・，１１４−Ｎの配列順序とは独立している。その結果、中間エラー係数［ＥＲＡ（Ｊ），ＥＲＢ（Ｊ）］は、任意順序で生成することができる。

当業者は、本発明に関する教授を保有している限り、装置の多数の変更及び代替がなされてもよいことに容易に気付くであろう。したがって、上記開示は、添付した特許請求の範囲のみによって制限されるように解釈されるべきである。

図１は、本発明の具体例によるディジタル的に自己校正するパイプラインアナログ−ディジタル変換器（ＡＤＣ）を示す図である。図２は、図１に示すＡＤＣの中間エラー係数の測定条件を示す図である。図３は、図１に示すＡＤＣの中間エラー係数の測定順序を示す図である。

Claims

アナログ入力信号をディジタル出力信号に変換するパイプラインＡＤＣであって、
パイプラインを形成するようにカスケード接続された複数のアナログ−ディジタル変換ユニットと、
第１のモードの期間にて、上記アナログ−ディジタル変換ユニットから出力される信号に応じて複数の校正パラメータを生成する計算ユニットと、
上記ディジタル出力信号を生成するように、第２のモードの期間にて、上記校正パラメータに応じて上記アナログ−ディジタル変換ユニットから出力される信号を修正する校正ユニットとを備え、
上記第１のモードの期間に上記アナログ−ディジタル変換ユニットから出力される上記信号は中間エラー係数を含み、
上記複数のアナログ−ディジタル変換ユニットは上記複数のアナログ−ディジタル変換ユニットの配列順序とは独立して上記中間エラー係数を任意順序で生成可能であり、
上記計算ユニットは、上記生成した中間エラー係数に応じて上記校正パラメータを生成可能であること
を特徴とするパイプラインＡＤＣ。
複数のスイッチをさらに備え、
上記スイッチは、それぞれ、２つの隣接する上記アナログ−ディジタル変換ユニットに結合されていること
を特徴とする請求項１記載のパイプラインＡＤＣ。
上記スイッチの１つは、固定値を有する複数の信号がそれぞれ上記アナログ−ディジタル変換ユニットの１つに入力されるように、上記第１のモードの期間にて制御されること
を特徴とする請求項２記載のパイプラインＡＤＣ。
上記スイッチは、上記アナログ−ディジタル変換ユニットがそれぞれ次段のアナログ−ディジタル変換ユニットに信号を転送するように、上記第２のモードの期間にて制御されること
を特徴とする請求項２記載のパイプラインＡＤＣ。
上記校正ユニットは、上記校正パラメータを格納するメモリをさらに有すること
を特徴とする請求項１記載のパイプラインＡＤＣ。
上記計算ユニットは、上記校正パラメータを生成するとき、上記アナログ−ディジタル変換ユニットのうち特定の１つから出力される信号の値が、上記第２のモードの期間にて理想値であるものと仮定可能であること
を特徴とする請求項１記載のパイプラインＡＤＣ。
パイプラインを形成するように複数のアナログ−ディジタル変換ユニットがカスケード接続されたパイプラインＡＤＣを自己校正する方法であって、
第１のモードに期間にて、上記アナログ−ディジタル変換ユニットの出力信号を読み取る工程と、
上記出力信号に応じて複数の校正パラメータを生成する工程と、
第２のモードの期間にて、上記校正パラメータに応じて上記アナログ−ディジタル変換ユニットの出力信号を修正する工程とを備え、
上記第１のモードの期間に上記アナログ−ディジタル変換ユニットから読み取られる上記出力信号は中間エラー係数を含み、
上記複数のアナログ−ディジタル変換ユニットは上記複数のアナログ−ディジタル変換ユニットの配列順序とは独立して上記中間エラー係数を任意順序で生成可能であり、
上記校正パラメータは、上記生成した中間エラー係数に応じて生成可能であること
を特徴とする方法。
上記第１のモードの期間にて、それぞれ固定値を有する複数の信号を、上記アナログ−ディジタル変換ユニットの１つに出力する工程をさらに備えること
を特徴とする請求項７記載の方法。
上記校正パラメータを生成する工程は、上記アナログ−ディジタル変換ユニットのうち特定の１つから出力される信号の値が、上記第２のモードの期間にて理想値であるものと仮定する工程をさらに有すること
を特徴とする請求項７記載の方法。