KR101716931B1

KR101716931B1 - Adc 교정

Info

Publication number: KR101716931B1
Application number: KR1020137027442A
Authority: KR
Inventors: 크리스터 잔슨
Original assignee: 애나카텀 디자인 에이비
Priority date: 2011-03-17
Filing date: 2012-03-16
Publication date: 2017-03-15
Also published as: CN103444083A; TW201246799A; US8922406B2; EP2686960B1; KR20140031869A; JP2014512111A; JP6030583B2; WO2012123578A1; US20140070970A1; EP2686960A1; TWI545903B; CN103444083B

Abstract

중복 아날로그-디지털 변환기(ADC)에 대한 적어도 하나의 교정 값을 결정하는 방법이 개시된다. 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i는 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작다. 방법은 비트 가중치 w_i를 나타내는 제 1 전기적 값을 샘플링하는 단계; 상기 제 1 전기적 값을 나타내는 비트 b_i보다 하위의 상기 비트 b_j, j = 0,1,...,i-1의 제 1 디지털 워드를 획득하도록 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1를 사용하여 제 1 아날로그-디지털(A/D) 변환을 수행하는 단계; 및 적어도 상기 제 1 디지털 워드에 기초하여 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1에 의해 표현된 비트 가중치 w_i의 값을 추정하는 단계를 포함하며, 비트 가중치 w_i의 생성된 추정값은 적어도 하나의 교정값 중 하나이다. 제어 유닛, 중복 ADC 및 컴퓨터 프로그램이 또한 개시된다.

Description

ADC 교정{ADC CALIBRATION}

본 발명은 아날로그-디지털 변환기의 교정에 관한 것이다.

아날로그-디지털 변환기(ADC)는 아날로그 도메인과 디지털 도메인 사이의 인터페이스 회로이며, 디지털 도메인은 아날로그 신호를 상응하는 디지털 표현으로 변환하는 데 사용된다. ADC는 오디오 애플리케이션, 비디오 애플리케이션, 측정 애플리케이션 및 무선 애플리케이션과 같은 많은 타입의 아날로그와 디지털 표현 사이의 이러한 변환이 요구되는 애플리케이션에 사용되며, 애플리케이션은 상기에 제한되지 않는다.

많은 애플리케이션은 ADC의 선형성 및 해상도에 대한 비교적 어려운 요구 사항을 설정하며, 이는 적어도 바람직하지 못한 큰 회로 영역 및/또는 전력 소비를 초래하지 않고 충족하기 어려울 수 있다.

제 1 양태에 따르면, 중복 아날로그-디지털 변환기(ADC)에 대한 적어도 하나의 교정값을 결정하는 방법이 제공되며, 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i는 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작다. 이러한 방법은 비트 가중치 w_i를 나타내는 제 1 전기적 값을 샘플링하는 단계를 포함한다. 또한, 이 방법은 상기 제 1 전기적 값을 나타내는 비트 b_i보다 하위의 상기 비트 b_j, j = 0,1,...,i-1의 제 1 디지털 워드를 획득하도록 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1를 사용하여 제 1 아날로그-디지털(A/D) 변환을 수행하는 단계를 포함한다. 더욱이, 이 방법은 적어도 상기 제 1 디지털 워드에 기초하여 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1에 의해 표현된 비트 가중치 w_i의 값을 추정하는 단계를 포함하며, 비트 가중치 w_i의 결과 추정값은 적어도 하나의 교정값 중 하나이다.

이 방법은 비트 b_i보다 하위의 하나 이상의 비트 b_k에 상응하는 하나 이상의 비트 가중치 w_k의 합을 나타내는 제 2 전기적 값을 샘플링하는 단계를 추가로 포함할 수 있다. 또한, 이 방법은 상기 제 2 전기적 값을 나타내는 비트 b_i보다 하위의 상기 비트 b_j, j = 0,1,...,i-1의 제 2 디지털 워드를 획득하도록 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1를 사용하여 제 2 A/D 변환을 수행하는 단계를 포함할 수 있다. 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1에 의해 표현된 비트 가중치 w_i의 값을 추정하는 단계는 제 1 및 2 디지털 워드에 기초하여 상기 비트 가중치 w_i의 값을 추정하는 단계를 포함할 수 있다.

제 1 및 2 A/D 변환을 수행하는 단계는 변환될 전기적 값이 오프셋(offset)이 있더라도 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 변환 범위에 있는 것을 보증하기 위하여, 각각 제 1 양(amount)으로 제 1 레벨 시프트를 수행하고 제 2 양으로 제 2 레벨 시프트를 수행하는 단계를 포함할 수 있다. 제 1 양은 제 2 양과 동일하거나 실질적으로 동일할 수 있다. 제 1 및 2 양은 비트 가중치 w_i의 거의 절반에 상응할 수 있다.

이 방법은 제 1 및 2 디지털 워드에 기초하여 ADC의 오프셋의 값을 추정하는 단계를 추가로 포함할 수 있다. 오프셋 추정 값은 상기 적어도 하나의 교정 값 중 하나일 수 있다.

제 2 양태에 따르면, 중복(redundant) ADC를 교정하는 방법이 제공되며, 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i는 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작다. 이 방법은 하나 이상의 이러한 비트 b_i의 각각에 대해,

a) 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1에 의해 표현된 비트 가중치 w_i의 값을 추정하는 제 1 양태에 따른 방법을 수행하는 단계; 및

b) 단계 a)로부터 생성된 상기 적어도 하나 이상의 교정 값을 메모리에 저장하는 단계를 포함한다.

제 3 양태에 따르면, 중복 ADC에서 에러를 보정하는 방법이 제공되며, 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i는 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작다. 이 방법은 제 2 양태에 따른 방법을 사용하여 ADC를 교정하는 단계를 포함한다. 이 방법은 ADC의 아날로그 입력 신호의 A/D 변환을 위한 ADC의 동작 중에 ADC의 에러 보정된 출력 신호를 결정하기 위해 저장된 하나 이상의 교정 값을 이용하는 단계를 추가로 포함한다.

제 4 양태에 따르면, 중복 ADC에 대한 제어 유닛이 제공되며, 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i는 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작다. 제어 유닛은 제 1, 2 또는 3 양태 중 어느 하나에 따른 방법의 실행을 제어하도록 구성된다.

제 5 양태에 따르면, 중복 ADC가 제공되며, 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i는 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작다. 중복 ADC는 제 4 양태에 따른 제어 유닛을 포함한다.

위의 제 1 내지 5 양태 중 어느 하나에서, 중복 ADC는 예를 들어 연속 근사 ADC 또는 파이프라인 ADC일 수 있지만, 이것에 제한되지는 않는다.

제 6 양태에 따르면, 컴퓨터 프로그램 코드 수단이 중복 ADC의 프로그램 가능한 제어 유닛에 의해 실행될 때 중복 ADC에서 제 1, 2 또는 3 양태 중 어느 하나에 따른 방법을 실행하기 위한 컴퓨터 프로그램 코드 수단을 포함하는 컴퓨터 프로그램 제품이 제공된다.

제 7 양태에 따르면, 컴퓨터 프로그램 코드 수단이 중복 ADC의 프로그램 가능한 제어 유닛에 의해 실행될 때 중복 ADC에서 제 1, 2 또는 3 양태 중 어느 하나에 따른 방법을 실행하기 위한 컴퓨터 프로그램 코드 수단을 포함하는 컴퓨터 프로그램 제품을 저장한 컴퓨터 판독 가능한 매체가 제공된다.

본 발명의 추가의 실시예는 종속항에서 정의된다.

본 명세서에 사용될 때 용어 "포함한다/포함하는(comprises/comprising)"는 언급된 특징, 정수(integer), 단계 또는 구성 요소의 존재를 특정하도록 취해지지만, 하나 이상의 다른 특징, 정수, 단계, 구성 요소, 또는 이의 그룹의 존재 또는 부가를 배제하지 않는다는 것이 강조되어야 한다.

본 발명의 일부 실시예의 이점은 ADC의 아날로그 구성 요소에 대한 정확한 요구 사항이 디지털 후 처리에 의해 완화될 수 있다는 것이다. 따라서, 비교적 높은 선형성을 가진 ADC가 비교적 부정확한 구성 요소(예를 들어 커패시터와 같은 구성 요소에 대한 정합 요구 사항(matching requirement)이 비교적 낮을 수 있다)에 의해 이루어져, 결과적으로 이러한 구성 요소에 대한 회로 영역을 비교적 작게 할 수 있다. 또한, 이러한 이점은 본 방법을 수행하기 위해 사용되는 구성 요소에 대한 비교적 작은 오버헤드 비용으로 달성될 수 있다.

본 발명의 실시예의 추가의 목적, 특징 및 이점은 다음의 상세한 설명으로부터 나타날 수 있으며, 첨부된 도면에 대한 참조가 행해진다.
도 1은 ADC의 개략도이다.
도 2는 ADC의 기생 커패시턴스를 도시한다.
도 3은 중복(redundancy)을 도시한다.
도 4는 공칭 커패시터 비율(nominal capacitor ratio)을 결정하기 위한 계산 모델을 도시한다.
도 5 내지 도 8은 다양한 실시예에 따른 비트 가중치 추정을 도시한다.
도 9 내지 도 10은 비트 가중치 추정 동안의 부동 커패시터를 도시한다.
도 11은 ADC의 블록도이다.

설계 예, SA ADC

본 발명의 실시예는 중복(redundant) 아날로그-디지털 변환기(analog-to-digital-converter, ADC)의 교정(calibration) 및 에러 보정(error correction)에 관한 것이다. 이러한 섹션에서, 일부 설계 가이드라인은 이러한 중복 ADC의 예, 즉 소위 연속 근사(successive-approximation, SA) ADC의 버전을 위해 제공된다. SA ADC는 때때로 SAR ADC라고도 하며, 여기서 SAR은 연속 근사 레지스터를 나타낸다.

SA ADC에서, 아날로그 입력 값은 샘플링되고, 그 후 이진 검색 타입의 알고리즘을 사용하여 다수의 기준 레벨과 비교된다. 이러한 알고리즘의 예는 다음에 주어진다: 제 1 비교 사이클에서, SA ADC의 연속 근사 레지스터(SAR)의 최상위 비트(MSB)는 '1'로 설정되며, MSB보다 하위 비트는 '0'으로 설정된다. 아날로그 입력 값은 SAR에서 워드에 상응하는 아날로그 기준 값과 비교된다. 아날로그 입력 값이 기준 값보다 높은 경우, SAR의 MSB는 나머지 비교 사이클에서 '1'로 설정된다. 그렇지 않으면, SAR의 MSB는 나머지 비교 사이클에서 '0'으로 설정된다. 제 2 비교 사이클에서, SAR의 제 2 최상위 비트(MSB-1)는 '1'로 설정되며, (MSB-1)보다 하위 비트는 '0'으로 설정된다. 아날로그 입력 값은 SAR에서 워드에 상응하는 아날로그 기준 값과 비교된다. 아날로그 입력 값이 기준 값보다 높은 경우, SAR의 (MSB-1)는 나머지 비교 사이클에서 '1'로 설정된다. 그렇지 않으면, SAR의 (MSB-1)는 나머지 비교 사이클에서 '0'으로 설정된다. 제 3 비교 사이클에서, SAR의 제 3 최상위 비트(MSB-2)는 '1'로 설정되며, (MSB-2)보다 하위 비트는 '0'으로 설정된다. 아날로그 입력 값은 SAR에서 워드에 상응하는 아날로그 기준 값과 비교된다. 아날로그 입력 값이 기준 값보다 높은 경우, SAR의 (MSB-2)는 나머지 비교 사이클에서 '1'로 설정된다. 그렇지 않으면, SAR의 (MSB-2)는 나머지 비교 사이클에서 '0'으로 설정된다. 이러한 프로세스는 SAR의 모든 비트가 결정될 때까지 계속되고, 최종 비교 사이클의 끝에, 아날로그 입력 값에 상응하는 SA ADC의 디지털 출력 워드는 SAR에 존재한다.

도 1은 SA ADC의 실시예의 개략적인 회로도이다. 도 1에서 볼 수 있듯이, 이러한 실시예는 (여기서 이진 가중되지만, 다른 가중치가 또한 사용될 수 있는) 커패시터의 크기와 직접 가중된 최상위 비트의 조합 및 하위 비트에 대한 C-xC 링크를 갖는다. 이러한 구조는 다음의 것을 조합하는 이점을 갖는다:

- 비교적 작은 커패시터 비율.

- 비교적 작은 저항으로 인한 용량성 네트워크의 비교적 빠른 전하 분포 .

- 비교적 낮은 Ron을 부여하는 높은 게이트-소스 전압을 위해 선택될 수 있는 2개만의 기준 레벨에서의 스위치의 동작.

- 직접 가중된 MSB의 조합이 C-xC 링크에서 적당한 작은 커패시터 유닛을 허용할 때 기준 버퍼 상의 비교적 낮은 용량성 부하.

- 비교기 출력으로부터 시간 임계 루프(time critical loop)에서 비교적 작은 논리 지연을 부여하는 기준 스위치까지의 비교적 짧은 논리 깊이.

모두 함께 이것은 비교적 높은 속도 및 비교적 낮은 전력 소비로 ADC 구현을 할 수 있게 한다.

도 1에 도시된 SA ADC는 입력 전압(도 1의 vIn)을 상기 입력 전압을 나타내는 디지털 워드로 변환하기 위해 다음과 같이 동작될 수 있다. 입력 전압의 샘플링 동안, 신호 samp에 의해 제어되는 스위치(다음에는 샘플링 스위치로 나타냄)는 폐쇄된다. 도 1에 도시된 바와 같이, 샘플링 스위치의 한 단부는 비교기 회로의 입력 단자에 연결된다. 샘플링 스위치의 다른 단부는 비교기(도 1에서는 명시적으로 도시되지 않음)에 대한 적절한 공통 모드 전압(이하 vlnCm라고 함)을 생성하는 전압원과 같이 전하를 위한 소스 역할을 하는 노드에 연결된다. 따라서, 샘플링 스위치가 폐쇄되면, 전하는 비교기의 상기 입력 단자에 연결된 노드로 전달되거나 노드로부터 전달될 수 있다. 더욱이, 입력 전압의 샘플링 동안, 다른 스위치(이하 제어 스위치라고 함)는 입력 전압 vIn에 연결된다. 따라서, 비교기의 상기 입력 단자에 연결된 노드의 전하(이하 qln라고 함)는 차 vIn-vInCm에 (이상적으로) 비례하며, 따라서 입력 전압 vIn을 나타낸다. 비례 계수는 커패시터의 커패시턴스 값에 의존한다. 샘플링 단계 동안 모든 제어 스위치를 vIn에 연결하는 것에 대한 대안으로서, 일부 제어 스위치만이 vIn에 연결될 수 있는 반면에, 다른 제어 스위치는 vlnCm과 같은 일부 기준 전압에 연결될 수 있다. 상술한 비례 계수에 비례하는 ADC의 이득은 샘플링 단계 동안에 어떤 스위치(또는, 동등하게 어떤 커패시터)가 vIn에 연결되도록 구성되고, 어떤 스위치가 기준 전압에 연결되도록 구성되는지에 의존한다. ADC의 이득을 결정하는 이러한 구성은 일부 실시예에서 설계 및/또는 제조 중에 고정된 구성으로 설정될 수 있다. 대안적으로, 일부 실시예에서, 구성은 ADC의 이득이 ADC의 동작 중에 변경될 수 있도록 하는 가변 구성일 수 있다. 샘플링 단계의 끝에, 샘플링 스위치가 개방되어, 어떠한 전하도 비교기의 상기 입력 단자에 연결된 노드로 전달되거나 노드로부터 전달될 수 없다. 따라서, 샘플링 단계 후에 뒤따르는 비교 단계 동안, 전하 qIn는 보존되고 일정하게 유지된다. 비교 단계에서, 제어 스위치는 상술한 이진 검색 알고리즘에 따라 SAR에서 비트 d_n+m-1(즉, MSB), d_n+m-2(즉, MSB-1),..., d₀(즉, LSB)에 의해 제어된다. SAR의 비트가 '1'이면, 상응하는 스위치는 (예를 들어, ADC의 공급 전압일 수 있는) 높은 기준 전압 vRefHi에 연결된다. 한편, SAR의 비트가 '0'이면, 상응하는 스위치는 낮은 기준 전압 vRefLo < vRefHi에 연결된다(vRefLo는 예를 들어 ADC의 접지 전위일 수 있다). SA ADC 변환은 A/D 변환의 분야의 당업자에게 잘 알려져 있으며, 보통의 SA A/D 변환 동안 도 1의 SA ADC의 동작은 여기서 더 이상 상세히 설명되지 않는다.

그러나, xC 커패시터의 기생 커패시터의 영향으로 인해, 비율 xC/C은 이러한 기생이 잘 정의되지 않을 때 정확하게 예측하기가 어렵다. 효과적인 네트워크로 실제 C' 커패시터 대 실제 v'_i 전압을 이용한 네트워크의 xC 커패시터 기생 C_p의 영향에 의한 변환은 도 2에서 각각 상응하는 값 C 및 v_i로 주어진다. 이러한 값 사이의 관계는 다음과 같다:

C = C'+ c_p

식 1

따라서, 기생은 링크에서 커패시터 사이의 비율을 저해상도 변환기에 대해서는 지나치게 큰 불확실성으로 변경한다. 그러나, 이러한 비율은 시간이 지남에 따라 비교적(또는 심지어 매우) 안정적일 것이며, 그래서 이러한 비율 또는 오히려 네트워크의 탭 사이의 가중치가 정확한 방식으로 설정될 수 있다면, 각 비교기 결정 d_i의 실제 가중치는 디지털 도메인에서 고려될 수 있다(accounted for). 그리고 나서, 연속 근사 입력 값에 상응하는 이진 워드 b(N-1):0는 모든 양의 비교기 결정의 가중치를 합산하여 형성된다. 입력 범위 내의 모든 입력 값에 대해 행할 수 있는 이러한 연속 근사의 경우, x의 값은 모든 불확실성을 고려할 때 적어도 2와 동일해야 한다.

사실상, x의 값이 2보다 크도록 보증되는 것이 바람직하다. 그러면, 중복(redundancy)을 내장(built-in)하여 불충분한 세틀링(insufficient settling) 및 잘못된 비교 결정으로 인한 작은 에러가 복구될 수 있도록 할 수 있다. x가 2보다 큰 것으로부터 오는 중복은, 최종적인 n 비트 해상도를 위해 필요한 n 단계에 추가적으로 m의 추가 근사 단계를 필요하게 한다.

세틀링 및 비교기 에러에 대한 허용 오차에 대해, 나머지 변환 범위의 ±ε의 중복을 필요로 한다고 것을 정의한다(이하의 분석에서 LSB 링크 구조에 있다고 가정한다). 중복에 대한 여백(margin)의 개념은 도 3에서 개략적으로 예시된다.

r_lsb를 다음과 같이 정의한다:

식 2

여기서, r_lsb는 비트 가중치 대 다음 하위 비트 가중치 사이의 비율이며, 우선은 이러한 비율이 비트 간에 일정하다고 가정한다. 어느 시점에서의 중복은 변환 하는 비트(높게 설정된 비트)의 가중치를 초과하는 나머지 하위 비트의 가중치의 합 마이너스 LSB의 가중치이다(양자화 단계). 따라서, 중복은 다음과 같다:

중복 =

식 3

여기서, 인덱싱은 0에서 LSB로 시작한다. 또한 다음을 이용하며:

식 4

합을 계산하면 다음이 주어진다:

중복 =

식 5

검사로서, 2와 동등한 r_lsb는 예상대로 0과 동등한 중복을 제공한다. 2ε 상대 중복으로 다음을 획득한다:

식 6

재배열하고, 문맥에서 항

이 작다고 가정한다:

식 7

따라서, 우리는 가중치 사이의 최대 허용 가능한 비율을 발견하였다. 그 다음, 이용 가능한 근사 단계에서 필요한 해상도에 의해 설정되는 최소 비율을 찾을 필요가 있다. n 비트의 이진 가중된 변환기에서, MSB와 LSB 사이의 비율은 다음과 같다:

식 8

이러한 비율은, 또한 이진이 아닌 가중된 변환기에 대해서도 n 비트 해상도의 적절한 근사치로서, 최소 허용 비율로 사용될 것이다. 일반화를 위해, r_msb를 nMSB의 제 1 직접 가중된 탭 사이의 비율로 정의한다:

식 9

그러면, MSB와 LSB 사이의 관계는 다음과 같을 것이다:

식 10

MSB와 LSB 사이의 요구 사항에 놓으면 다음이 주어진다:

식 11

또는

식 12

그 다음 설계할 공칭 r_lsb는 다음과 같다:

식 13

이것은 중복 및 해상도를 보장하면서 커패시터 비율 확산을 위한 최대의 헤드룸(headroom)을 제공한다. 제한적이지 않은 예로서, ε=0.05, m=2, n=12 및 r_msb = 2의 수를 이용하면 다음이 주어진다:

식 14

중복 요구 사항으로부터 비율 x의 계산을 위해 도 4를 고려한다. 가중치 비율 r_lsb는 다음과 같이 E_i 및 E_i _-1에 관련되는 것을 알 수 있다:

식 15

이것이 링크 당 감쇠(attenuation per link)이다. 감쇠의 계산을 위해, 단계 사이의 커패시턴스 부하 C_imp가 먼저 확인될 필요가 있다. C_imp는 그것이 링크를 볼 때 나타나는 커패시턴스인 것을 아는 것에 의해 확인될 수 있다:

식 16

C_imp에 대한 이러한 식을 풀이함으로써 다음이 산출된다:

식 17

식 17을 식 15에 대입하여 x에 대해 풀면 구하는 결과가 주어진다:

식 18

r_lsb = 1.825의 미리 계산된 예의 값을 사용하면 x = 2.681이 주어질 것이다. 이것은 효과적인 (공칭) 설계 목표 값이라는 것을 주목한다. 설계된 커패시터는 식 1에 따른 기생에 대해 조정되어야 한다. 또한, 제조 프로세스 변화 등으로 인해, 실제 제조된 커패시터 값은 이러한 공칭 값으로부터 벗어난다는 것이 주목되어야 한다. 공칭 값으로부터의 이러한 편차의 보상은 다음에 제시된 본 발명의 일부 실시예의 목표이다.

본 발명의 실시예:

본 발명의 실시예가 본 섹션에서 설명된다. 일부 실시예가 도 1에 도시된 타입의 SA ADC의 맥락에서 설명되지만, 본 발명의 실시예의 응용은 이러한 ADC로 제한되지 않고, 임의의 적절한 타입의 중복 ADC에 적용될 수 있다. 예를 들면, 본 발명의 실시예는 도 1에 예시된 타입의 SA ADC에 적용될 수 있지만, 모든 비트가 (도 1에서 MSB와 유사한 방식으로) 직접적으로 가중되거나 어떠한 비트도 직접적으로 가중되지 않고, 대신에 C-xC 링크가 모든 비트에 활용되도록 수정될 수 있다. 더욱이, 본 발명의 실시예는 소위 파이프라인 ADC에 적용될 수 있다(여기서 일반적으로 연속 파이프라인 단계 사이의 범위 오버랩 형태의 중복이 일정한 정도로 이용된다). 다른 적절한 타입의 중복 ADC가 또한 고려될 수 있다.

앞서 언급한 바와 같이, 스위칭 네트워크의 커패시터 비율은 기생 및 부정합으로 인해 정확하게 예측하기가 어렵지만, 그 값은 시간이 지남에 따라 상당히 안정될 것이다. 그래서, 우리는 네트워크의 각 SAR 비트의 아날로그 가중치를 찾을 필요가 있다. 기본적인 아이디어는 하위 비트의 아날로그 가중치로 표현된 각 비트의 아날로그 가중치를 측정하는 것이다. 따라서, 모든 SAR 비트 가중치 사이의 관계가 도출될 수 있다. 그 후, 이러한 관계는 선형적으로 샘플링 및 변환된 아날로그 입력에 상응하는 ADC로부터의 디지털 출력 워드로 요약하도록 비교 프로세스에 의해 전달되는 SAR 레지스터로부터의 개별 비트를 직접 가중하는 데 사용된다. 그 다음, 디지털 출력은 예를 들어, 오프셋 에러 보정 후의 범위가 0 내지 2^N-1이 되도록 추가로 스케일링될 수 있다.

각 이진 비트 i의 가중치를 w_i로 정의한다. 비트 가중치 사이의 관계는 다음의 식으로 표현될 수 있다:

식 19

일부, 말하자면 L 최하위 비트에 대해, 비트 가중치 사이의 부정합은 일반적으로 프로세스 부정합에서 오는 비트 가중치 비율 사이의 작은 개별 확산을 해결할 필요가 없을 만큼 작다. 그래서, 본 발명의 실시예에 따르면, 다음과 같은 것이 추정된다:

식 20

아날로그 가중치를 서로에 대한 함수로 측정하면 다음과 같은 식이 주어진다:

식 21

여기서

는 비트 i에 대한 측정 시리즈에서 행해진 비교기 결정(0 또는 1)의 함수일 것이다. L 최하위 비트의 특성을 나타내기 위해 예를 들어 다음을 풀이할 수 있다:

식 22

이러한 식은 분석적으로 풀이하기 어려울 수 있지만, 연속 근사를 이용하여 수치적 접근법에 의해 쉽게 풀이된다. r의 최대 및 최소 범위, 예를 들어 1.5 < r ≤ 2를 추정하여 시작한다. 그런 다음, 식의 왼쪽 및 오른쪽을 계산하여 r이 중간 범위와 동등하게 하고 양쪽을 비교한다. 왼쪽이 더 크면, r은 너무 커서 최대 범위가 바로 시도된 값으로 설정되며, 오른쪽이 더 크면, 최소 범위가 바로 시도된 값으로 설정된다. 그 후, 이러한 프로세스는 원하는 해상도까지 반복된다. 필요한 반복의 수는 선형적으로 L에 의존할 것이다.

w_i는 이제 다음과 같이 계산될 수 있다:

식 23

나머지 비트(i > L-1)의 경우는 가중치 w_i를 다음으로부터 쉽게 찾을 것이다:

식 24

다음 섹션은

값이 계산될 수 있는 방법을 설명한다.

비교기 및 샘플링 오프셋이 없거나, 무시해도 좋은 오프셋으로,

값의 발견은 다음과 같이 수행될 수 있다. 비트 가중치 w_i(또는 다른 측면에서, 비트 가중치 w_i를 나타내는 전기적 값)를 샘플링하고, 샘플링된 값을 비트 가중치 i-1에 보통의 SA A/D 변환 프로세스에 의해 0으로 변환한다. 도 5에서, 샘플링된 비트 가중치가 어떻게 나머지 비트의 범위에 대응되는지 나타나 있다. r < 2와 함께 적절한 가중치를 이용하여, 샘플링된 비트 가중치는 나머지 비트의 범위 내에 안전하게 떨어진다. 도 1을 참조하면, 비트 가중치 w_i(를 나타내는 전기적 값)의 샘플링은 상응하는 제어 스위치를 vRefHi에 연결함으로써 수행될 수 있고, 다른 제어 스위치는 샘플링 스위치를 폐쇄하면서 vRefLo에 스위치한다. 따라서, 비트 가중치 w_i를 나타내는 (전기적 값인) 전하는 비교기의 입력 단자에 연결된 노드에 축적된다. 샘플링 스위치를 개방함으로써, 상기 전하는 상기 노드에 유지된다.

그러나, (무시할 수 없는) 오프셋이 포함되면, 상황은 도 6에 도시된 바와 같이, 비교적 작은 오프셋도 범위 밖으로의 변환을 일으킬 수 있다. 비트 가중치는 지금부터 비교기의 입력에서 볼트의 단위로 표현된다. 상황을 개선하기 위해, 변환 범위는 샘플링된 w_i 레벨의 주위로 변환 범위의 중심이 되도록 시프트할 수 있다. 이것은 도 7에 도시된 바와 같이 변환으로의 w_i 레벨의 절반 정도일 수 있는 가중치 w_s의 추가를 강제로 행함으로써 달성될 수 있다. 실제로 이것은 w_i에 상응하는 2개의 커패시터가 모두 변환 프로세스 동안에 차동 음의 기준 전압 대신에 vRefCm을 나타내는 공통 모드 기준 전압에 연결되도록 차동 구조를 이용하여 행해질 수 있다. 비트 가중치 추정이 차동 프로세스임에 따라, vRefCm의 레벨은 문제가 되지 않지만, 비교기의 입력 공통 모드 레벨을 제어하기 위해 vRefCm은 차동 기준 전압의 공통 모드 레벨에 가까워야 한다.

도 7에서와 같이 w_s를 추가하여 샘플링된 w_i를 변환하며, 여기서 b_ij는 비트 j에 대한 비교기 결정이며, 다음과 같은 것이 주어질 것이다:

식 25

이제 범위 면에서는 더 좋지만, 오프셋의 영향을 받는다. 오프셋을 제거할 수 있도록 하기 위해서는 도 8에서 시각화된 바와 같이 추가적인 참조 측정을 행할 필요가 있다. 참조 측정은 비트 b_i보다 하위의 하나 이상의 비트 b_k에 상응하는 다수의 비트 가중치 w_k(즉 각각 w_i보다 작은 가중치를 가짐)의 합(을 나타내는 전기적 값)을 샘플링함으로써 생성된다. 이 경우에, 일례로서, 우리는 다음 3개의 하위 비트 및 상응하는 가중치를 이용하지만, 이러한 비트/가중치는 예상된 가중치의 합이 w_i에 가깝게 되도록 (질적) 기준에 기초하여 선택될 수 있다. 위의 예에서 r_nom = 1.825의 설계 비율로, 다음 3개의 비트의 가중치의 합은 w_i보다 단지 1.3 % 높으며, 이는 이러한 목적에 비교적 근접한 것이다. 이 경우에, 기준 샘플링은 다음을 산출한다:

식 26

여기서 c_ij는 가중치 i를 참조할 때 비트 j에 대한 비교기 결정이다. 식 25에서 식 26을 감산하고 재배열하여 다음의 식이 주어진다:

식 27

이것은 다음과 같이 나타낼 수 있다:

식 28

여기서

식 29

이것은 식 21 및 식 24에 따라 비트 가중치를 계산하는 원하는 형식이다.

도 1을 다시 참조하면, 상기 비트 가중치 w_k의 합(을 나타내는 전기적 값)의 샘플링은 상응하는 제어 스위치를 vRefHi에 연결함으로써 수행될 수 있고, 다른 제어 스위치는 샘플링 스위치를 폐쇄하면서 vRefLo에 스위치한다. 따라서, 상기 비트 가중치 w_k의 합을 나타내는 (전기적 값인) 전하는 비교기의 입력 단자에 연결된 노드에 축적된다. 샘플링 스위치를 개방함으로써, 상기 전하는 상기 노드에 유지된다.

어떤 동작을 취하지 않고도, 도 7 및 8의 범위는 하위 비트에 접근할 때 더욱 작게 되고, 오프셋은 범위가 중심에 잘 있을지라도 이용 가능한 범위보다 더 커질 수 있다. 더욱 높은 범위를 유지하는 방법은 도 9에 도시된 바와 같이 가중치 추정 동안에 사용되지 않는 상위의 탭/커패시터를 부동(floating)하게 하는 것이다. 이러한 커패시터가 고정 전위(fix potential)에 연결되거나 순수하게 부동하는 것과는 관계없이, 접지에 "연결(tied)"되는 접지판 기생을 제외하고, 이러한 커패시터는 비교기에서 본 것과 같이 신호 및 변환 범위의 둘 다를 동일한 양만큼 단지 댐핑할 뿐, 우리가 구하는 비율을 변경하지 않는다. 그러나, 부동해 있으면, 이러한 댐핑은 상당히 감소되어, 비교기 오프셋 및 노이즈의 영향을 덜 중요하게 한다.

추가의 단계는 각 차동 측 상의 모든 부동 커패시터를 도 10에 도시된 것과 동일한 노드에 연결하는 것이며, 이러한 노드는 hiZ로 나타낸다. 이것은 시리즈 xC 커패시터가 광범위하게 바이패스될 때 비교기에 대한 하위의 커패시터의 결합을 개선하는 데 도움을 준다. 시리즈 xC 커패시터의 긴 체인(long chain)은 부동 커패시터의 바닥 판 기생의 커패시턴스 및 비교기의 입력 커패시턴스와 함께 유해하게 될 수 있으며, 이는 구동 커패시터 네트 커패시턴스에 비교해서도 실제로 매우 중요할 수 있다.

실제로, 부동 노드로의 이러한 스위칭은 vlnCm(입력 전압 공통 모드) 바이어스 전압에 대한 이용 가능한 스위치를 이용하여 ADC의 차동 브랜치(differential branch) 당 하나의 스위치의 추가만을 필요로 할 수 있고, 도 11에 제안된 바와 같이 일반적으로 S_ZX 스위치(x = n 또는 p)에 의해 vInCm 바이어스 전압에 대한 연결을 차단할 수 있다. 초기에 이러한 노드는 부동 노드에서의 PN 접합이 근사 프로세스를 망치는 불량한 초기 조건으로 인해 순방향 바이어스(forward bias)될 수 있도록 각각의 가중치 샘플링의 시점에서 예를 들어 vlnCm 또는 vRefHi(고 레벨의 기준 전압)로 충전되어야 한다.

위에서, 본 발명의 비교적 상세한 실시예가 설명되었다. 아래에는 본 발명의 일부 실시예에 대한 보다 일반화된 설명이 따른다.

본 발명의 일부 실시예에 따르면, 중복 ADC에 대한 적어도 하나의 교정값을 결정하는 방법이 제공된다. 중복은 결과적으로 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i가 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작음을 초래하며, 이에 의해 상기 비트 가중치 w_j에 의하여 비트 가중치 w_i의 추정이 가능하게 된다. 실시예에 따르면, 이 방법은 비트 가중치 w_i를 나타내는 제 1 전기적 값을 샘플링하는 단계를 포함한다. 또한, 실시예에 따르면, 이 방법은 상기 제 1 전기적 값을 나타내는 비트 b_i보다 하위의 상기 비트 b_j, j = 0,1,...,i-1의 제 1 디지털 워드를 획득하도록 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1를 사용하여 제 1 A/D 변환을 수행하는 단계를 포함한다. 또한, 이 방법은 적어도 상기 제 1 디지털 워드에 기초하여 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 측면에서 표현된 비트 가중치 w_i의 값을 추정하는 단계를 포함한다. 비트 가중치 w_i의 생성된 추정값은 적어도 하나의 교정값 중 하나이다.

위의 실시예에 의해 나타낸 바와 같이, 무시할 수 없는 오프셋을 다루기 위해, 이 방법은 비트 b_i보다 하위의 하나 이상의 비트 b_k에 상응하는 하나 이상의 비트 가중치 w_k의 합을 나타내는 제 2 전기적 값을 샘플링하는 단계를 추가로 포함할 수 있다. 제 2 A/D 변환은 상기 제 2 전기적 값을 나타내는 비트 b_i보다 하위 의 상기 비트 b_j, j = 0,1,...,i-1의 제 2 디지털 워드를 획득하도록 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1를 사용하여 수행될 수 있다. 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1에 의해 표현된 비트 가중치 w_i의 값은 예를 들어 식 29에 의해 나타낸 바와 같이 제 1 및 2 디지털 워드에 기초하여 추정될 수 있다.

또한 무시할 수 없는 오프셋을 다루기 위해 위에 나타낸 바와 같이, 제 1 및 2 A/D 변환을 수행하는 단계는 변환될 전기적 값이 오프셋의 존재에서도 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 변환 범위에 있는 것을 보증하기 위해 각각 제 1 양으로 제 1 레벨 시프트를 수행하고 제 2 양으로 제 2 레벨 시프트를 수행하는 단계를 포함할 수 있다. 상술한 실시예에서, 제 1 및 2 양은 동일하다(두 경우의 양은 w_s이다). 그러나, 제 1 및 2 A/D 변환에 상이한 양이 사용될 수도 있다. 상술한 바와 같이, 제 1 및 2 양은 비트 가중치 w_i의 거의 절반에 상응할 수 있다(그러나 반드시 상응하는 것은 아니다).

위의 실시예에서 나타나지는 않았지만, 오프셋 v_os은 식 25-26에서 추출되어 교정 값으로 사용될 수 있다. 따라서, 본 방법의 일부 실시예는 일반적으로 제 1 및 2 디지털 워드에 기초하여 ADC의 오프셋의 값을 추정하는 단계를 포함할 수 있다. 오프셋의 상기 추정 값은 상기 적어도 하나의 교정 값 중 하나일 수 있다.

일부 실시예에서, 비트 가중치 w_i의 추정 값은 비트 가중치 w_i를 나타내는 제 1 전기적 값을 샘플링하는 상술한 추정 프로세스의 단일 반복의 결과일 수 있으며, 그 후 상기 제 1 A/D 변환이 따른다(아마 또한 비트 b_i보다 하위의 하나 이상의 비트 b_k에 상응하는 하나 이상의 비트 가중치 w_k의 합을 나타내는 제 2 전기적 값을 샘플링하는 단계를 포함할 수 있으며, 그 후 상기 제 2 A/D 변환이 따른다). 그러나, 일부 실시예에서, 상기 추정 프로세스는 여러 번 반복되어, 비트 가중치 w_i의 복수의 중간 추정치(및 아마 오프셋의 복수의 중간 추정 값)를 생성한다. 비트 가중치 w_i의 최종 추정 값은 예를 들어 비트 가중치 w_i의 복수의 중간 추정치의 평균값으로서 비트 가중치 w_i의 복수의 중간 추정치에 기초하여 생성될 수 있다. (유사한 방식으로, 오프셋의 최종 추정 값은 예를 들어 오프셋의 복수의 중간 추정치의 평균값으로서 오프셋의 복수의 중간 추정치에 기초하여 생성될 수 있다.) 이러한 방식으로 여러 반복에 기초하여 비트 가중치 w_i의 추정 값(및 오프셋의 추정 값)을 생성하는 것은 측정 노이즈 및/또는 간섭의 영향을 줄일 수 있는 이점을 갖는다.

더욱이, 본 발명의 일부 실시예에 따르면, 이러한 중복 ADC를 교정하는 방법이 제공된다. 이러한 방법의 실시예는 상응하는 비트 가중치 w_i가 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작은 하나 이상의 이러한 비트 b_i의 각각에 대해,

a) 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 측면에서 표현된 비트 가중치 w_i의 값을 추정하기 위해 적어도 하나의 교정 값을 결정하는 상술한 방법의 실시예를 수행하는 단계; 및

또한, 본 발명의 일부 실시예에 따르면, 이러한 중복 ADC에서 에러를 보정하는 방법이 제공된다. 이러한 방법의 실시예는 상술한 중복 ADC를 교정하는 방법의 실시예를 이용하여 ADC를 교정하는 단계를 포함한다. 또한, 이 방법은 ADC의 아날로그 입력 신호의 A/D 변환을 위한 ADC의 동작 중에 ADC의 에러 보정된 출력 신호를 결정하기 위해 저장된 하나 이상의 교정 값을 이용하는 단계를 포함한다. 예를 들면, 일부 실시예에 따르면, 추정되지 않은 비트 가중치(예를 들어 상술한 L LSB)는, 에러 보정된 출력 신호를 생성하기 위해, (결과적으로 LSB 가중치 w_o와 동일할 수 있는) 다수의 단위 가중치 w_unit로 표현하기 위해 설계된 공칭 값을 갖는 것으로 가정된다. 따라서, 각 비트 가중치의 값은

으로 표현될 수 있다는 결론을 내릴 수 있으며, 여기서, 비례 계수 k_i는 추정 값이 교정으로부터 이용 가능할 경우에 하위 비트에 상응하는 비트 가중치에 의해 표현된 w_i의 추정 값으로부터 도출되거나, 공칭 값으로 취해진다. 그 다음, 에러 보정된 디지털 신호는 예를 들어 ADC의 보정되지 않은 출력 신호의 각 비트와 k_i의 각각의 값을 곱하여 생성되어, 이에 의해 생성된 모든 곱의 (모든 비트에 걸친) 합계를 생성할 수 있다.

일부 실시예에 따르면, 이러한 중복 ADC에 대한 제어 유닛이 제공된다. 이러한 실시예에서, 제어 유닛은 상술한 방법 중 어느 하나의 실시예 중 어느 하나 이상의 실행을 제어하도록 구성된다. 추가의 실시예에 따르면, 상술한 바와 같이 이러한 제어 유닛을 포함하는 중복 ADC가 제공된다.

일부 실시예에 따르면, 이러한 여러 중복된 ADC는 시간 인터리브(time interleaved) ADC를 형성하기 위해 시간 인터리브 방식으로 조합될 수 있다. 이와 같이 ADC의 시간 인터리빙의 개념은 알려져 있어, 여기에서 추가로 설명되지 않는다.

상술한 실시예 중 어느 하나에서, 중복 ADC는 SA ADC 또는 이러한 중복을 갖는 파이프 라인 ADC와 같이 이러한 중복을 갖는 임의의 타입의 ADC일 수 있다.

상술한 제어 유닛은 애플리케이션 특정 하드웨어 유닛으로 구현될 수 있다. 대안적으로, 상기 제어 유닛 또는 이의 부품은 하나 이상의 현장에서 프로그램 가능한 게이트 어레이(field-programmable gate array, FPGA), 프로세서 또는 마이크로 제어기와 같은 하나 이상의 구성 또는 프로그램 가능한 하드웨어 유닛을 이용하여 구현될 수 있지만, 이것에 제한되지 않는다. 따라서, 본 발명의 실시예는 여기에 설명된 방법 및 기능의 구현을 가능하게 하는 컴퓨터 프로그램 제품에 내장될 수 있다. 그래서, 본 발명의 실시예에 따르면, 중복 ADC의 상기 프로그램 가능한 제어 유닛이 여기에 설명된 방법의 실시예 중 어느 하나의 단계를 수행하도록 배치된 명령어를 포함하는 컴퓨터 프로그램 제품이 제공된다. 컴퓨터 프로그램 제품은 여기에 설명된 방법의 실시예 중 어느 하나의 단계를 수행하도록 중복 ADC의 상기 프로그램 가능한 제어 유닛에 의해 적재되고 실행될 수 있는 컴퓨터 판독 가능한 매체에 저장되는 프로그램 코드를 포함할 수 있다.

본 발명은 특정한 실시예를 참조하여 상술되었다. 그러나, 상술한 것과 다른 실시예가 본 발명의 범위 내에서 가능하다. 하드웨어 또는 소프트웨어에 의해 방법을 수행하는 상술한 것과 다른 방법 단계는 본 발명의 범위 내에 제공될 수 있다. 실시예의 상이한 특징 및 단계는 설명된 것과 다른 조합으로 결합될 수 있다.

Claims

커패시터 네트워크의 탭을 포함하는 중복(redundant) 아날로그-디지털 변환기(analog-to-digital-converter, ADC)에 대한 적어도 하나의 교정(calibration) 값을 결정하는 방법으로서, 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i는 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작은, 상기 교정 값 결정 방법에 있어서,
상기 비트 b_i보다 상위의 비트에 대응하는 탭에 대하여,
각 탭을 서로 다른 부동 노드에 연결하거나; 또는
모든 탭을 동일한 부동 노드에 연결하며;
상기 비트 가중치 w_i를 나타내는 제 1 전기적 값을 샘플링하는 단계;
상기 제 1 전기적 값을 나타내는 상기 비트 b_i보다 하위의 상기 비트 b_j, j = 0,1,...,i-1의 제 1 디지털 워드를 획득하도록 상기 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1를 사용하여 제 1 아날로그-디지털(A/D) 변환을 수행하는 단계;
적어도 상기 제 1 디지털 워드에 기초하여 상기 비트 b_i보다 하위의 상기 비트 b_j, j = 0,1,...,i-1에 상응하는 상기 비트 가중치 w_j, j = 0,1,...,i-1에 의해 표현된 상기 비트 가중치 w_i의 값을 추정하는 단계를 포함하며,
상기 비트 가중치 w_i의 생성된 추정값은 상기 적어도 하나의 교정값 중 하나인
교정 값 결정 방법.
제 1 항에 있어서,
상기 비트 b_i보다 하위의 하나 이상의 비트 b_k에 상응하는 하나 이상의 비트 가중치 w_k의 합을 나타내는 제 2 전기적 값을 샘플링하는 단계; 및
상기 제 2 전기적 값을 나타내는 상기 비트 b_i보다 하위의 상기 비트 b_j, j = 0,1,...,i-1의 제 2 디지털 워드를 획득하도록 상기 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1를 사용하여 제 2 A/D 변환을 수행하는 단계를 더 포함하며,
상기 비트 b_i보다 하위의 상기 비트 b_j, j = 0,1,...,i-1에 상응하는 상기 비트 가중치 w_j, j = 0,1,...,i-1에 의해 표현된 상기 비트 가중치 w_i의 값을 추정하는 단계는, 상기 제 1 및 2 디지털 워드에 기초하여 상기 비트 가중치 w_i의 값을 추정하는 단계를 포함하는
교정 값 결정 방법.
제 2 항에 있어서,
상기 제 1 및 2 A/D 변환을 수행하는 단계는, 변환될 상기 전기적 값이 오프셋이 있더라도 상기 비트 b_i보다 하위의 상기 비트 b_j, j = 0,1,...,i-1에 상응하는 변환 범위에 있는 것을 보증하기 위하여, 각각 제 1 양으로 제 1 레벨 시프트를 수행하고 제 2 양으로 제 2 레벨 시프트를 수행하는 단계를 포함하는
교정값 결정 방법.
제 3 항에 있어서,
상기 제 1 양은 상기 제 2 양과 동일하거나 실질적으로 동일한
교정 값 결정 방법.
제 4 항에 있어서,
상기 제 1 및 2 양은 상기 비트 가중치 w_i의 거의 절반에 상응하는
교정 값 결정 방법.
제 3 항에 있어서,
상기 제 1 및 2 디지털 워드에 기초하여 상기 ADC의 오프셋의 값을 추정하는 단계를 더 포함하는
교정 값 결정 방법.
제 6 항에 있어서,
상기 오프셋의 추정 값은 상기 적어도 하나의 교정 값 중 하나인
교정 값 결정 방법.
커패시터 네트워크의 N 탭을 포함하는 중복(redundant) 아날로그-디지털 변환기(analog-to-digital-converter, ADC)에 대한 적어도 하나의 교정(calibration) 값을 결정하는 방법으로서, 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i는 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작고, 비트 가중치 w_k, k = 0,1,...,N-1 사이의 관계 r_k, k = 0,1,...,N-1은 w_k= w_k-1r_k에 의해 표현되는, 상기 교정 값 결정 방법에 있어서,
비트 가중치 w_j, j = 0,1,...,L-2에 의해 표현되는 비트 가중치 w_L-1의 값의 추정이
을 만족하는 a_L-1,j를 생성하는, i = L - 1에 대하여 제 1 항에 따른 방법을 수행하는 단계;
연속 근사를 이용하여
를 수치적으로 푸는 단계; 및
나머지 비트b_i, i > L - 1 에 대하여 r_k= r, k = 1,...,L-1의 가정을 사용하는 단계를 포함하는
교정 값 결정 방법.
중복 ADC를 교정하는 방법으로서, 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i는 상기 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작은, 상기 중복 ADC를 교정하는 방법에 있어서,
하나 이상의 이러한 비트 b_i의 각각에 대해,
a) 상기 비트 b_i보다 하위의 상기 비트 b_j, j = 0,1,...,i-1에 상응하는 상기 비트 가중치 w_j, j = 0,1,...,i-1에 의해 표현된 상기 비트 가중치 w_i의 값을 추정하기 위해 제 1 항에 따른 방법을 수행하는 단계; 및
b) 단계 a)로부터 생성된 상기 적어도 하나 이상의 교정 값을 메모리에 저장하는 단계를 포함하는
중복 ADC를 교정하는 방법.
중복 ADC에서의 에러 보정 방법으로서, 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i는 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작은, 중복 ADC에서의 에러 보정 방법에 있어서,
제 9 항에 따른 방법을 이용하여 상기 ADC를 교정하는 단계; 및
상기 ADC의 아날로그 입력 신호의 A/D 변환을 위한 상기 ADC의 동작 중에 상기 ADC의 에러 보정된 출력 신호를 결정하기 위해 저장된 하나 이상의 교정 값을 이용하는 단계를 포함하는
중복 ADC에서의 에러 보정 방법.
제 1 항에 있어서,
상기 ADC는 연속 근사(successive approximation, SA) ADC인
교정 값 결정 방법.
제 1 항에 있어서,
상기 ADC는 파이프라인 ADC인
교정 값 결정 방법.
중복 ADC용 제어 유닛으로서, 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i는 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작은, 중복 ADC용 제어 유닛에 있어서,
상기 제어 유닛은 제 1 항에 따른 방법의 실행을 제어하도록 구성되는
중복 ADC용 제어 유닛.
제 13 항에 있어서,
상기 ADC는 SA ADC인
중복 ADC용 제어 유닛.
제 13 항에 있어서,
상기 ADC는 파이프라인 ADC인
중복 ADC용 제어 유닛.
중복 ADC로서, 적어도 제 i 비트 b_i에 대해, 상응하는 비트 가중치 w_i는 비트 b_i보다 하위의 비트 b_j, j = 0,1,...,i-1에 상응하는 비트 가중치 w_j, j = 0,1,...,i-1의 합보다 작은, 중복 ADC에 있어서,
제 13 항에 따른 제어 유닛을 포함하는
중복 ADC.
제 16 항에 있어서,
상기 ADC는 SA ADC인
중복 ADC.
제 16 항에 있어서,
상기 ADC는 파이프라인 ADC인
중복 ADC.
삭제
컴퓨터 프로그램을 저장한 컴퓨터 판독 가능한 매체에 있어서,
상기 컴퓨터 프로그램은 컴퓨터 프로그램 코드 수단이 중복 ADC의 프로그램 가능한 제어 유닛에 의해 실행될 때 중복 ADC에서 제 1 항에 따른 방법을 실행하기 위한 컴퓨터 프로그램 코드 수단을 포함하는
컴퓨터 프로그램을 저장한 컴퓨터 판독 가능한 매체.