JP6372102B2 - アナログデジタル変換回路 - Google Patents

Description

アナログデジタル変換回路に関する。

従来、アナログ入力信号をデジタル出力信号に変換するアナログ−デジタル変換回路（Ａ／Ｄ変換回路）は、様々な分野で用いられている。例えば、マイクロコンピュータやシステムＬＳＩは、逐次比較（ＳＡＲ：Successive Approximation Register）型のＡ／Ｄ変換回路を搭載している。このＡ／Ｄ変換回路は、電荷再配分型のデジタル−アナログ変換回路（Ｄ／Ａ変換回路）を有している。Ｄ／Ａ変換回路は、バイナリの重み付けされた複数のキャパシタを有し、キャパシタの容量比に応じて蓄積する電荷に基づいて、アナログ入力信号と基準電圧に応じた電圧を出力する。Ａ／Ｄ変換回路は、Ｄ／Ａ変換回路の出力電圧とコモン電圧とを比較する。Ａ／Ｄ変換回路は、この比較動作をデジタル出力信号の上位ビットから下位ビットまで繰り返し実行する。これにより、Ａ／Ｄ変換回路は、デジタル出力信号の各ビット値を決定する（例えば、特許文献１，２、非特許文献１参照）。

ところで、上記Ａ／Ｄ変換回路において、キャパシタの容量値は、製造上のばらつき等により、設計値と異なる場合がある。キャパシタにおける設計値と実際の容量値のずれをミスマッチと呼ぶ。容量のミスマッチは、デジタル出力信号の特性（たとえば、微分非直線性）に影響する。このような容量のミスマッチを補正する方法として、たとえばアナログ入力信号と基準電圧に応じた電圧を生成するノードに補正用のキャパシタを接続し、容量ミスマッチに応じた補正値によってノードの電位を調整する方法がある（例えば、特許文献１参照）。

特開平７−８６９４７号公報 特開２０１１−１２０００１号公報

Tomohiko Ogawa ,et al.,"Non-binary SAR ADC with Digital Error Correction for Low Power Applications",Circuits and Systems (APCCAS), 2010 IEEE Asia Pacific Conference on Date 6-9 Dec. 2010

しかしながら、上記のような補正方法は、デジタル出力信号の各ビットを判定する処理毎に補正値を算出するため、補正値の算出に時間を要する。このため、Ａ／Ｄ変換回路において、変換に時間がかかる。

本発明の一観点によれば、アナログ入力信号をデジタル出力信号に変換するアナログデジタル変換回路は、共通信号線に第１端子が接続された複数の主キャパシタと、制御信号に応じて前記アナログ入力信号，第１基準電圧または第２基準電圧を複数の前記主キャパシタの第２端子に供給する複数の主スイッチと、前記共通信号線に前記第１基準電圧と前記第２基準電圧の間の電圧値である第１電圧を供給するリセットスイッチとを有し、複数の前記主キャパシタの容量値はそれぞれより下位の前記主キャパシタの容量値を合計した値以下である、変換回路と、前記第１電圧と前記共通信号線の第２電圧とを比較して判定信号を生成する比較器と、前記判定信号に応じて、前記制御信号と、複数ビットのデジタル信号を生成する変換制御回路と、前記判定信号に応じて前記制御信号を生成し、前記デジタル信号の上位ビットに応じた前記主キャパシタの容量値を下位の前記主キャパシタを用いて測定する測定制御回路と、前記測定制御回路により測定された容量値に基づいて前記デジタル信号を補正して前記デジタル出力信号を生成する補正回路とを有し、前記変換回路が有するキャパシタの容量値に応じた前記デジタル信号のコード幅は、前記デジタル出力信号のコード幅より大きい値であり、前記補正回路は、前記測定制御回路からの容量値と、前記デジタル信号のコード幅と前記デジタル出力信号のコード幅とに基づいて、前記デジタル出力信号を生成する。

本発明の一観点によれば、変換時間を短縮することができる。

第一実施形態のアナログデジタル変換回路の回路図。 （ａ）は設計時の容量値の説明図、（ｂ）は製造後の容量値の説明図。 （ａ）は変換処理のフローチャート、（ｂ）は測定処理のフローチャート。 （ａ）〜（ｄ）は容量測定の説明図。 （ａ）〜（ｄ）は容量測定の説明図。 （ａ）〜（ｄ）は変換動作の説明図。 （ａ），（ｂ）は変換動作の説明図。 第一実施形態のアナログデジタル変換回路の動作説明図。 第一実施形態のアナログデジタル変換回路の動作説明図。 バイナリＣＤＡＣを用いたアナログデジタル変換回路の動作説明図。 第一実施形態のアナログデジタル変換回路の動作説明図。 比較例の動作説明図。 第一実施形態のアナログデジタル変換回路の動作説明図。 第一実施形態のアナログデジタル変換回路の動作説明図。 比較例のアナログデジタル変換回路の回路図。 比較例の変換処理を示すフローチャート。 （ａ）〜（ｅ）は比較例における変換動作の説明図。 比較例のアナログデジタル変換回路の回路図。 比較例の変換処理を示すフローチャート。 第二実施形態のアナログデジタル変換回路の回路図。 （ａ）は結合キャパシタの説明図、（ｂ）は等価回路図。 第二実施形態のアナログデジタル変換回路の特性図。 第二実施形態のアナログデジタル変換回路の特性図。 第三実施形態のアナログデジタル変換回路の回路図。 （ａ）〜（ｄ）はＡ／Ｄ変換回路の変換処理の説明図。 （ａ），（ｂ）はＡ／Ｄ変換回路の変換処理の説明図。 第三実施形態のアナログデジタル変換回路の動作説明図。 第三実施形態のアナログデジタル変換回路の動作説明図。 第三実施形態のアナログデジタル変換回路の動作説明図。 比較例のアナログデジタル変換回路の動作説明図。 比較例のアナログデジタル変換回路の動作説明図。 第四実施形態のアナログデジタル変換回路の回路図。 （ａ）〜（ｃ）は変換処理の説明図。 （ａ）〜（ｃ）は変換処理の説明図。 第五実施形態のアナログデジタル変換回路の回路図。 （ａ）〜（ｃ）は変換処理の説明図。 （ａ）〜（ｃ）は変換処理の説明図。

（第一実施形態）
以下、第一実施形態を説明する。
図１に示すように、逐次比較型のアナログデジタル変換回路（以下、Ａ／Ｄ変換回路）１０は、アナログ入力信号ＶＩＮをデジタル出力信号ＤＯＵＴに変換する。

デジタル出力信号ＤＯＵＴは、たとえば４ビットのデジタル出力信号Ｄ３〜Ｄ０である。デジタル出力信号Ｄ０は最下位ビット（ＬＳＢ：Least Significant Bit）、デジタル出力信号Ｄ３は最上位ビット（ＭＳＢ：Most Significant Bit）である。

Ａ／Ｄ変換回路１０は、デジタルアナログ変換回路（以下、Ｄ／Ａ変換回路）１１、比較器１２、変換制御回路１３、測定制御回路１４、補正回路１５、選択回路１６，１７を有している。

Ｄ／Ａ変換回路１１は、アナログ入力信号ＶＩＮ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、コモン電圧ＶＣＭ、制御信号ＣＳＷに基づいて出力電圧Ｖｏを生成する。第１基準電圧ＶＲＰと第２基準電圧ＶＲＭは、アナログ入力信号ＶＩＮの全入力電圧範囲（ＦＳＲ：Full Scale Range）に応じて設定される。コモン電圧ＶＣＭの電圧値は、第１基準電圧ＶＲＰと第２基準電圧ＶＲＭとの間の電圧に設定される。

Ｄ／Ａ変換回路１１は、電荷再配分型のデジタルアナログ変換回路（ＣＤＡＣ：Capacitive Digital-to-Analog Converter）である。このＤ／Ａ変換回路１１は、判定用の主キャパシタＣＡ４，ＣＡ３，ＣＡ２，ＣＡ１，ＣＡ０を有している。それらの主キャパシタＣＡ４，ＣＡ３，ＣＡ２，ＣＡ１，ＣＡ０には、主スイッチＳＡ４，ＳＡ３，ＳＡ２，ＳＡ１，ＳＡ０によりアナログ入力信号ＶＩＮ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭが供給される。主キャパシタＣＡ４〜ＣＡ０には、リセットスイッチＳＲ０によりコモン電圧ＶＣＭが供給される。さらに、Ｄ／Ａ変換回路１１は、判定用の主キャパシタＣＡ４〜ＣＡ０のうち、測定対象とする主キャパシタＣＡ４〜ＣＡ２の容量値を測定するための測定キャパシタＣＭ２，ＣＭ１，ＣＭ０を有している。それら測定キャパシタＣＭ２，ＣＭ１，ＣＭ０には、測定スイッチＳＭ２，ＳＭ１，ＳＭ０によりアナログ入力信号ＶＩＮ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭが供給される。

主キャパシタＣＡ４〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０の第１端子は共通信号線ＬＣに接続されている。共通信号線ＬＣはリセットスイッチＳＲ０の第１端子に接続され、リセットスイッチＳＲ０の第２端子にはコモン電圧ＶＣＭが供給される。

主スイッチＳＡ４〜ＳＡ０，測定スイッチＳＭ２〜ＳＭ０は、主キャパシタＣＡ４〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０の第２端子に対して、制御信号ＣＳＷに応じて、アナログ入力信号ＶＩＮ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭを供給する。制御信号ＣＳＷは、主スイッチＳＡ４〜ＳＡ０，測定スイッチＳＭ２〜ＳＭ０をそれぞれ独立して制御するための複数の信号を含む。また、制御信号ＣＳＷは、共通信号線ＬＣに対してコモン電圧ＶＣＭを供給するリセットスイッチＳＲ０を制御するための信号を含む。

なお、図１に示す主スイッチＳＡ４は、主キャパシタＣＡ４に対して、アナログ入力信号ＶＩＮ，第１基準電圧ＶＲＰ，第２基準電圧ＶＲＭを選択的に供給するための一例である。したがって、たとえば４つのスイッチを主キャパシタＣＡ４に接続し、各スイッチを制御して主キャパシタＣＡ４に対して、アナログ入力信号ＶＩＮ，第１基準電圧ＶＲＰ，第２基準電圧ＶＲＭを供給するようにしてもよい。他の主スイッチＳＡ３〜ＳＡ０，測定スイッチＳＭ２〜ＳＭ０についても同様である。

なお、アナログ入力信号ＶＩＮのレベルを判定するとき（判定時）に、アナログ入力信号ＶＩＮに応じた出力電圧Ｖｏを生成し、その出力電圧Ｖｏとコモン電圧ＶＣＭとを比較して判定信号Ｋａを生成する。たとえば、主キャパシタＣＡ４に接続された主スイッチＳＡ４に対する制御信号ＣＳＷは、デジタル信号Ｄａ（Ｄａ４）に応じた値を取る。したがって、以下の説明において、主スイッチＳＡ４に対する制御信号として、符号「Ｄａ４」を用いることがある。同様に、主キャパシタＣＡ３〜ＣＡ０に接続された主スイッチＳＡ３〜ＳＡ０に対する制御信号ＣＳＷとして、符号「Ｄａ３」〜「Ｄａ０」を用いることがある。

Ｄ／Ａ変換回路１１の共通信号線ＬＣは、比較器１２に接続されている。比較器１２の反転入力端子には、Ｄ／Ａ変換回路１１からの出力電圧Ｖｏが供給される。比較器１２の非反転入力端子には、コモン電圧ＶＣＭが供給される。比較器１２は、出力電圧Ｖｏを判定して判定信号Ｋａを出力する。詳しくは、比較器１２は、出力電圧Ｖｏとコモン電圧ＶＣＭを比較し、その比較結果に応じたレベルの判定信号Ｋａを出力する。判定信号Ｋａは、変換制御回路１３と測定制御回路１４に供給される。

変換制御回路１３は、判定信号Ｋａに基づいて、ラッチ信号ＣＬａ，変換制御信号ＣＳａ，デジタル信号Ｄａを生成する。変換制御回路１３は、判定信号Ｋａの値を逐次保持するレジスタと、デジタル信号Ｄａと変換制御信号ＣＳａを生成するロジック回路とを有している。また、変換制御回路１３は、判定信号Ｋａを得るためのラッチ信号ＣＬａを出力する。そして、変換制御回路１３は、保持した判定信号Ｋａの値に応じて、デジタル信号Ｄａを出力する。デジタル信号Ｄａは、Ｄ／Ａ変換回路１１の主キャパシタＣＡ４〜ＣＡ０に応じた５ビットの信号である。

測定制御回路１４は、判定信号Ｋａに基づいて、ラッチ信号ＣＬｂ，測定制御信号ＣＳｂ，容量値Ｗａを生成する。測定制御回路１４は、判定信号Ｋａに基づいて測定制御信号ＣＳｂを生成するロジック回路と、複数の測定制御信号ＣＳｂの値を保持するレジスタを有している。測定制御回路１４は、測定対象の主キャパシタＣＡ４〜ＣＡ２に対応する測定制御信号ＣＳｂの値を保持する。そして、測定制御回路１４は、保持した測定制御信号ＣＳｂの値に応じた容量値Ｗａを出力する。容量値Ｗａは、測定対象の主キャパシタＣＡ４〜ＣＡ２の容量値を含む。主キャパシタＣＡ４〜ＣＡ２の容量値をＷａ４〜Ｗａ２とする。

本実施形態の測定制御回路１４は、測定対象の主キャパシタＣＡ４〜ＣＡ２の容量値を、測定対象の主キャパシタＣＡ４〜ＣＡ２より下位ビットの主キャパシタＣＡ３〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０を用いて測定する。たとえば、測定制御回路１４は、主キャパシタＣＡ２の容量値を、主キャパシタＣＡ０，ＣＡ１と測定キャパシタＣＭ２〜ＣＭ０を用いて測定する。同様に、測定制御回路１４は、主キャパシタＣＡ３の容量値を、主キャパシタＣＡ２〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０を用いて測定する。そして、測定制御回路１４は、主キャパシタＣＡ４の容量値を、主キャパシタＣＡ３〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０を用いて測定する。

選択回路１６には、変換制御回路１３からの変換制御信号ＣＳａと、測定制御回路１４からの測定制御信号ＣＳｂが供給される。さらに、選択回路１６には、選択信号ＳＥＬが供給される。選択信号ＳＥＬは、Ａ／Ｄ変換回路１０の動作を選択するための信号である。本実施形態において、Ａ／Ｄ変換回路１０の動作は、Ｄ／Ａ変換回路１１の主キャパシタＣＡ４〜ＣＡ２の容量値を測定する測定動作と、アナログ入力信号ＶＩＮをデジタル出力信号ＤＯＵＴに変換する変換動作である。選択信号ＳＥＬは、たとえば、ＣＰＵ等の回路から供給される。第１レベル（たとえばＬレベル）の選択信号ＳＥＬは変換動作を示し、第２レベル（たとえばＬレベル）の選択信号ＳＥＬは測定動作を示す。選択回路１６は、第１レベルの選択信号ＳＥＬに応答して変換制御信号ＣＳａを選択し、その変換制御信号ＣＳａと等しい制御信号ＣＳＷを出力する。選択回路１６は、第２レベルの選択信号ＳＥＬに応答して測定制御信号ＣＳｂを選択し、その測定制御信号ＣＳｂと等しい制御信号ＣＳＷを出力する。

同様に、選択回路１７には、変換制御回路１３からのラッチ信号ＣＬａと、測定制御回路１４からのラッチ信号ＣＬｂと、選択信号ＳＥＬが供給される。選択回路１７は、第１レベルの選択信号ＳＥＬに基づいて、ラッチ信号ＣＬａを選択し、選択したラッチ信号ＣＬａと等しいラッチ信号ＣＬを出力する。選択回路１７は、第２レベルの選択信号ＳＥＬに基づいて、ラッチ信号ＣＬｂを選択し、選択したラッチ信号ＣＬｂと等しいラッチ信号ＣＬを出力する。したがって、変換処理を行うとき、Ｄ／Ａ変換回路１１と比較器１２は、変換制御回路１３により制御される。一方、測定処理を行うとき、Ｄ／Ａ変換回路１１と比較器１２は、測定制御回路１４により制御される。

補正回路１５は、変換制御回路１３から出力されるデジタル信号Ｄａを、測定制御回路１４から出力される容量値Ｗａに基づいて補正してデジタル出力信号ＤＯＵＴを生成する。補正回路１５は、測定対象以外の主キャパシタＣＡ１，ＣＡ０の容量値を記憶している。補正回路１５は、デジタル信号Ｄａの各ビットと、主キャパシタＣＡ４〜ＣＡ２の容量値Ｗａと、記憶した主キャパシタＣＡ１，ＣＡ０の容量値とに基づいて、アナログ入力信号ＶＩＮの電圧値を算出する。この算出する電圧値は、Ｄ／Ａ変換回路１１の主キャパシタＣＡ４〜ＣＡ０の設計値に対して、測定制御回路１４により測定した主キャパシタＣＡ４〜ＣＡ２の容量値に応じて補正した値である。そして、このデジタル値は、アナログ入力信号ＶＩＮの入力範囲である第１基準電圧ＶＲＰと第２基準電圧ＶＲＭの間の電位差を、主キャパシタＣＡ４〜ＣＡ０の容量値に応じて設定した分解能（ステップ）に基づく値である。したがって、補正回路１５は、算出した電圧値を、４ビットのデジタル出力信号ＤＯＵＴに変換し、そのデジタル出力信号ＤＯＵＴを出力する。

ここで、Ｄ／Ａ変換回路１１に含まれる主キャパシタＣＡ４〜ＣＡ０の容量値について説明する。
図２（ａ）は、設計時における主キャパシタＣＡ４〜ＣＡ０の容量値（比）を示す。

主キャパシタＣＡ４〜ＣＡ０の容量値は、所定の比率（８：５：３：２：１）で重み付けられる。測定キャパシタＣＭ２〜ＣＭ０の容量値は、所定の比率（２：１：１）で重み付けられる。さらに、測定キャパシタＣＭ２〜ＣＭ０の容量値は、主キャパシタＣＡ０の容量値に応じて設定される。本実施形態では、測定キャパシタＣＭ２〜ＣＭ０の容量値を合計した値が、主キャパシタＣＡ０の容量値と等しく設定される。したがって、測定キャパシタＣＭ２〜ＣＭ０と主キャパシタＣＡ４〜ＣＡ０の容量値はそれぞれ、８Ｃ，５Ｃ，３Ｃ，２Ｃ，１Ｃ，０．５Ｃ，０．２５Ｃ，０．２５Ｃとなる。ここで、「Ｃ」は単位容量値である。

製造された主キャパシタＣＡ４〜ＣＡ０の容量値（製造値）と、設計時の容量値（設計値）との間に差を生じる場合がある。このような容量値の差を容量ミスマッチと呼ぶ。比率が大きなキャパシタ、つまり重み付けの大きなキャパシタにおける容量ミスマッチは、Ａ／Ｄ変換回路１０の特性（積分非直線性（ＩＮＬ），微分非直線性（ＤＮＬ））に影響する。

図２（ｂ）は、容量ミスマッチの一例を示す。
主キャパシタＣＡ３の容量値は、設計値「５Ｃ」に対して製造値「６．１Ｃ」と増加している。主キャパシタＣＡ４の容量値は、設計値「８Ｃ」に対して製造値「７．２Ｃ」と減少している。なお、この図２（ｂ）において、主キャパシタＣＡ２は容量ミスマッチが発生していない場合を示す。

図１に示す変換制御回路１３は、製造値の主キャパシタＣＡ４〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０を用いて、アナログ入力信号ＶＩＮに応じた５ビットのデジタル信号Ｄａを生成する。測定制御回路１４は、主キャパシタＣＡ４〜ＣＡ２の製造値を測定する。そして、補正回路１５は、測定した主キャパシタＣＡ４〜ＣＡ２の容量値（製造値）と、主キャパシタＣＡ１，ＣＡ０の容量値（設計値）に基づいて、デジタル信号Ｄａを補正して４ビットのデジタル出力信号ＤＯＵＴを生成する。

そして、主キャパシタＣＡ４〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０の容量値は、上記の測定を可能とするように設定されている。その設定の条件は、以下の通りである。
・製造ばらつきが生じても、補正対象のビットの容量値が、そのビットより下位のビットの容量値の合計値以下となるように設定する。
・製造ばらつきが生じても、そのキャパシタを用いてアナログ入力信号を変換したデジタル信号のコード幅が、アナログデジタル変換回路の出力するデジタル出力信号のコード幅以上になるように、設定する。

たとえば、図２（ａ）及び図２（ｂ）に示すように、キャパシタの製造値は、設計値よりも増加する場合がある。たとえば、主キャパシタＣＡ３の製造値は「６．１Ｃ」であり、主キャパシタＣＡ３より下位ビットの主キャパシタＣＡ２〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０の製造値の合計は「７Ｃ」である。したがって、図２（ａ）に示す主キャパシタＣＡ３の設計値「５Ｃ」は、上記の条件を満足する。

主キャパシタＣＡ４〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０の製造値の合計は「２０．３Ｃ」であり、デジタル信号Ｄａは１０進数にて「０」〜「２０」の値となる。これに対し、４ビットのデジタル出力信号ＤＯＵＴは「０」〜「１５」の値となる。したがって、デジタル信号Ｄａのコード幅は、デジタル出力信号ＤＯＵＴのコード幅より大きく、上記の条件を満足する。

なお、製造によるばらつきは、キャパシタの容量値を設計値に対して増減する。したがって、製造ばらつきが生じていない場合のキャパシタを含むＡ／Ｄ変換回路１０は、上記の条件を満足する。つまり、図２（ａ）に示す設計値の主キャパシタＣＡ４〜ＣＡ０は、上記の条件を満足する。したがって、上記の条件は、以下のように表すことができる。
・補正対象のビットの容量値は、そのビットより下位のビットの容量値の合計値以下である。
・キャパシタを用いてアナログ入力信号を変換したデジタル信号のコード幅は、アナログデジタル変換回路の出力するデジタル出力信号のコード幅以上である。

［第１の比較例］
ここで、本実施形態に対する第１の比較例を説明する。
なお、比較例の説明において、図１に示す本実施形態のＡ／Ｄ変換回路１０と同様の部材については同じ符号を用いる。

図１５に示すように、このＡ／Ｄ変換回路２００は、Ｄ／Ａ変換回路２０１、比較器２０２、変換制御回路２０３を有している。
Ｄ／Ａ変換回路２０１は、３つのキャパシタＣＡ２〜ＣＡ０と１つのダミーキャパシタＣＡＤを有している。ダミーキャパシタＣＡＤとキャパシタＣＡ２〜ＣＡ０の容量値は、バイナリ（binary）の比率で重み付けされ、容量比は（４：２：１：１）である。そして、キャパシタＣＡ２〜ＣＡ０とダミーキャパシタＣＡＤの容量比の合計値は、変換後のデジタル出力信号ＤＯＵＴのコード幅と等しい。たとえば、３ビットのデジタル出力信号ＤＯＵＴ（Ｄ２〜Ｄ０）のコード幅（出力コード幅）は「８」である。

また、Ｄ／Ａ変換回路２０１は、キャパシタＣＡ２〜ＣＡ０に対してアナログ入力信号ＶＩＮ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭを供給するためのスイッチＳＡ２〜ＳＡ０と、ダミーキャパシタＣＡＤに対してアナログ入力信号ＶＩＮ、第２基準電圧ＶＲＭを供給するためのダミースイッチＳＡＤを有している。さらに、Ｄ／Ａ変換回路２０１は、キャパシタＣＡ２〜ＣＡ０とダミーキャパシタＣＡＤの第１端子が接続された共通信号線ＬＣにコモン電圧ＶＣＭを供給するためのリセットスイッチＳＲ０を有している。スイッチＳＡ２〜ＳＡ０、ダミースイッチＳＡＤ、リセットスイッチＳＲ０は、変換制御回路２０３により制御される。

比較器２０２の反転入力端子は共通信号線ＬＣに接続され、比較器２０２の非反転入力端子にはコモン電圧ＶＣＭが供給される。比較器２０２は、共通信号線ＬＣにおける出力電圧Ｖｏとコモン電圧ＶＣＭを比較した結果に応じたレベルの判定信号Ｋａを出力する。

変換制御回路２０３は、ＳＡＲロジック回路であり、判定信号Ｋａに応じて制御信号ＣＳＷを生成する。また、変換制御回路２０３は、判定信号Ｋａを逐次保存し、デジタル出力信号ＤＯＵＴを生成する。

次に、図１５に示すＡ／Ｄ変換回路２００における処理の概略を説明する。
図１６に示すように、ステップ２１１において、キャパシタＣＡ４〜ＣＡ０とダミーキャパシタＣＡＤによりアナログ入力信号ＶＩＮをサンプリングする。

次に、ステップ２１２において、Ｄ／Ａ変換回路２０１のコードを設定する。変換制御回路２０３は、Ｄ／Ａ変換回路２０１に対する制御信号ＣＳＷを設定する。
そして、ステップ２１３において、Ｄ／Ａ変換回路２０１において電圧を発生する。Ｄ／Ａ変換回路２０１は、制御信号ＣＳＷに応じて、各キャパシタに対して第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭを供給する。

次いで、ステップ２１４において、比較器２０２において判定する。比較器２０２は、Ｄ／Ａ変換回路２０１の共通信号線ＬＣにおける出力電圧Ｖｏとコモン電圧ＶＣＭを比較し、比較結果に応じたレベルの判定信号Ｋａを出力する。

次に、ステップ２１５において、変換制御回路２０３は、判定信号Ｋａの値をレジスタに格納する。
そして、ステップ２１６において、変換終了か否かを判定する。変換制御回路２０３は、デジタル信号Ｄａのビット数に応じた回数（例えば５回）の判定を終了したか否かを判定する。変換が終了していない場合、ステップ２１２に移行し、次のコードを設定する。変換終了と判定した場合、処理を終了する。

次に、図１７（ａ）〜（ｅ）にしたがって、図１５に示すＡ／Ｄ変換回路２００における動作を説明する。なお、図１７（ａ）〜（ｅ）は、変換制御回路２０３，スイッチＳＡ２〜ＳＡ０，ダミースイッチＳＡＤが省略されている。

先ず、図１７（ａ）に示すように、キャパシタＣＡ２〜ＣＡ０及びダミーキャパシタＣＡＤにアナログ入力信号ＶＩＮを供給し、共通信号線ＬＣにコモン電圧ＶＣＭを供給する。これにより、キャパシタＣＡ２〜ＣＡ０及びダミーキャパシタＣＡＤに、アナログ入力信号ＶＩＮをサンプリングする。そして、図１５に示すリセットスイッチＳＲ０，ダミースイッチＳＡＤ，スイッチＳＡ２〜ＳＡ０をオフする。これにより、図１７（ｂ）に示すように、アナログ入力信号ＶＩＮとコモン電圧ＶＣＭに応じた電荷をキャパシタＣＡ２〜ＣＡ０及びダミーキャパシタＣＡＤにホールドする。

サンプリング−ホールドにより共通信号線ＬＣに蓄えられる電荷Ｑは、
Ｑ＝（ＶＣＭ−ＶＩＮ）・８Ｃ
Ｑ＝（Ｖｏ−ＣＡ２）・４Ｃ＋（Ｖｏ−ＣＡ１）・２Ｃ＋（Ｖｏ−ＣＡ０）・１Ｃ＋（Ｖｏ−ＣＡＤ）・１Ｃ
となる。なお、上記式において、Ｖｏは共通信号線ＬＣの電圧、つまり、キャパシタＣＡ２〜ＣＡ０及びダミーキャパシタＣＡＤの第１端子における電圧を示す。そして、キャパシタＣＡ２〜ＣＡ０及びダミーキャパシタＣＡＤの第２端子における電圧を、それぞれの符号を用いて示している。キャパシタにおける電圧について、キャパシタの符号を用いることは、以下の説明でも同じである。そして、以下の説明において、各キャパシタの容量値に、容量比の値を用いるものとする。たとえば、キャパシタＣＡ２の容量値を「４」とする。

上記の式により、出力電圧Ｖｏは、
Ｖｏ＝−（ＶＲ／ＣＡＬ）・（ＶＩＮａ−（４・Ｄ２＋２・Ｄ１＋１・Ｄ０＋１・ＤＤ））＋ＶＣＭ ・・・（１）
ＶＲ＝ＶＲＰ−ＶＲＭ
ＶＩＮａ＝ＣＡＬ・（ＶＩＮ−ＶＲＭ）／ＶＲ
Ｃａｌｌ＝８
Ｄ２＝（ＣＡ２−ＶＲＭ）／ＶＲ
Ｄ１＝（ＣＡ１−ＶＲＭ）／ＶＲ
Ｄ０＝（ＣＡ０−ＶＲＭ）／ＶＲ
ＤＤ＝（ＣＡＤ−ＶＲＭ）／ＶＲ
となる。なお、ＶＲは基準電圧であり、変換可能なアナログ入力信号ＶＩＮの電圧範囲を示す。ＣＡＬは容量値の合計である。ＶＩＮａは、デジタル出力信号ＤＯＵＴの１ＬＳＢに相当する電圧値を単位としてアナログ入力信号ＶＩＮを表した値である。アナログ入力信号ＶＩＮａがとりうる値の範囲をコード範囲（入力コード範囲）という。

したがって、変換可能なアナログ入力信号ＶＩＮ、ＶＩＮａの範囲はそれぞれ、
ＶＲＭ≦ＶＩＮ≦ＶＲＰ
０≦ＶＩＮａ≦８
となる。

次に、図１７（ｃ）に示すように、１回目の判定のために、キャパシタＣＡ２に第１基準電圧ＶＲＰを供給し、他のキャパシタＣＡ１，ＣＡ０及びダミーキャパシタＣＡＤに第２基準電圧ＶＲＭを供給する。このとき、出力電圧Ｖｏは、
Ｖｏ＝−（ＶＲ／ＣＡＬ）・（ＶＩＮａ−４）＋ＶＣＭ
となる。

比較器２０２は、出力電圧Ｖｏとコモン電圧ＶＣＭを比較し、判定信号Ｋａを出力する。この比較は、上記の式により、アナログ入力信号ＶＩＮａとキャパシタＣＡ２の容量値「４」とを比較することと等しい。つまり、比較器２０２は、アナログ入力信号ＶＩＮａの値とキャパシタＣＡ２の容量値「４」を比較した結果に応じたレベルの判定信号Ｋａを出力する。

判定信号ＫａがＨレベルの場合、デジタル出力信号ＤＯＵＴのＭＳＢである信号Ｄ２は「１」に設定される。そして、２回目の判定のために、図１７（ｄ）に示すように、キャパシタＣＡ１に第１基準電圧ＶＲＰを供給する。この場合、出力電圧Ｖｏは、
Ｖｏ＝−（ＶＲ／８）・（ＶＩＮａ−（４＋２））＋ＶＣＭ
となる。これは、アナログ入力信号ＶＩＮａを、キャパシタＣＡ２，ＣＡ１の容量値の合計と比較することに等しい。

一方、判定信号ＫａがＬレベルの場合、信号Ｄ２は「０」に設定される。そして、２回目の判定のために、図１７（ｅ）に示すように、キャパシタＣＡ２に第２基準電圧ＶＲＭを供給し、キャパシタＣＡ１に第１基準電圧ＶＲＰを供給する。この場合、出力電圧Ｖｏは、
Ｖｏ＝−（ＶＲ／８）・（ＶＩＮａ−２）＋ＶＣＭ
となる。これは、アナログ入力信号ＶＩＮａを、キャパシタＣＡ１の容量値と比較することに等しい。そして、判定信号Ｋａに基づいて、信号Ｄ１の値を決定する。上記と同様にして、キャパシタＣＡ０に対する基準電圧を設定し、判定信号Ｋａに基づいて信号Ｄ０の値を決定する。

上記のように、Ａ／Ｄ変換回路２００は、２進探索によって、上記の式（１）における（ＶＩＮａ−（４・Ｄ２＋２・Ｄ１＋１・Ｄ０＋１・ＤＤ））を「０」に近づけるように、信号Ｄ２〜Ｄ０を決定する。この結果、デジタル出力信号ＤＯＵＴは、
ＤＯＵＴ＝４・Ｄ２＋２・Ｄ１＋１・Ｄ０
となる。

［第２の比較例］
次に、第２の比較例を説明する。
図１８に示すように、Ａ／Ｄ変換回路２３０は、Ｄ／Ａ変換回路２３１、比較器２３２、容量型Ｄ／Ａ変換回路（「ＣＤＡＣ」と表記）２３４を有している。なお、図１８では、変換制御回路を省略している。この第２の比較例は、Ｄ／Ａ変換回路２３４により容量ミスマッチを補正する。

Ｄ／Ａ変換回路２３１は、複数（図では４個）のキャパシタＣＡ３〜ＣＡ０とダミーキャパシタＣＡＤを有している。ダミーキャパシタＣＡＤとキャパシタＣＡ３〜ＣＡ０の容量値は、バイナリにて重み付けられ、容量比は（８：４：２：１：１）である。図１８において、括弧を付して設計時の容量比を示す。設計値の上には、製造後の容量値を示す。

キャパシタＣＡ３〜ＣＡ０とダミーキャパシタＣＡＤが接続された共通信号線ＬＣは、Ｄ／Ａ変換回路２３４の出力端子に接続されている。Ｄ／Ａ変換回路２３４は、補正値ＨＣに応じた電圧を共通信号線ＬＣに供給する。

次に、Ａ／Ｄ変換回路２３０における処理の概略を説明する。
図１９に示すステップ２４１〜２４２の動作は、図１６に示すステップ２１１〜２１２と同様である。ステップ２４３において、判定に用いるキャパシタにおける容量誤差を合計して補正値を算出し、Ｄ／Ａ変換回路２３４に設定する。ステップ２４４〜２４７の動作は、図１６に示すステップ２１３〜２１６と同様である。

Ｄ／Ａ変換回路２３４に設定する補正値ＨＣは、予め測定されたキャパシタＣＡ３〜ＣＡ０の容量値に応じて、判定毎に算出される。
図１８は、ＬＳＢ判定を行う状態を示している。判定結果に応じて、キャパシタＣＡ３，ＣＡ１に第１基準電圧ＶＲＰが供給され、キャパシタＣＡ２に第２基準電圧ＶＲＭが供給される。そして、ＬＳＢ判定のためにキャパシタＣＡ０に第１基準電圧ＶＲＰが供給される。この場合、補正値は、判定に用いるキャパシタＣＡ３，ＣＡ１，ＣＡ０における誤差値の合計となる。つまり、キャパシタＣＡ３，ＣＡ１，ＣＡ０それぞれの誤差「−１Ｃ」，「＋０．３Ｃ」，「−０．３Ｃ」の合計値「１」（＝−（−１＋０．３−０．３））を補正値ＨＣとしてＤ／Ａ変換回路２３４に設定する。

この補正値ＨＣは、全加算処理であり、ビット数が多くなるほど補正値の算出に要する時間が長くなる。補正値が決定しないと、図１９に示すステップ２４４における電圧発生を行うことができない。したがって、補正値の算出は、Ａ／Ｄ変換回路２３０における変換速度を低下させる。

第２の比較例において、補正値をメモリ等に記憶しておく方法が考えられる。この場合、デジタル出力信号ＤＯＵＴの各ビットの値に応じた全てのパターンに対応する補正値を記憶する必要がある。高分解能のＡ／Ｄ変換回路では、デジタル出力信号ＤＯＵＴのビット数が多く、記憶する補正値の数が膨大となる。このため、大容量のメモリが必要となり、Ａ／Ｄ変換回路の占める面積が増加する。

次に、本実施形態のＡ／Ｄ変換回路１０における処理の概略を説明する。
先ず、図３（ｂ）に示すフローチャートにしたがって測定処理を説明する。
ステップ３１において、測定対象のキャパシタにより第１基準電圧ＶＲＰをサンプリングする。

次に、ステップ３２において、Ｄ／Ａ変換回路１１のコードを設定する。測定制御回路１４は、Ｄ／Ａ変換回路１１に対する測定制御信号ＣＳｂを設定する。
そして、ステップ３３において、Ｄ／Ａ変換回路１１において電圧を発生する。Ｄ／Ａ変換回路１１は、測定制御信号ＣＳｂに応じて、下位ビットのキャパシタに対して第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭを供給する。

次いで、ステップ３４において、比較器１２において判定する。比較器１２は、Ｄ／Ａ変換回路１１の共通信号線ＬＣにおける出力電圧Ｖｏとコモン電圧ＶＣＭを比較し、比較結果に応じたレベルの判定信号Ｋａを出力する。

次に、ステップ３５において、対象としたキャパシタの測定終了を判定する。測定制御回路１４は、判定信号Ｋａのレベルが前回のレベルに対して変化したか否かを検出し、レベルが変化した場合に測定終了と判定し、次のステップ３６へ移行する。一方、レベルが変化していない場合、測定制御回路１４は、ステップ３２へ移行し、次のコードを設定する。

ステップ３６において、測定制御回路１４は、Ｄ／Ａ変換回路１１のコード、即ち測定制御信号ＣＳｂの値をレジスタに格納する。
次に、ステップ３７において、処理終了か否かを判定する。測定制御回路１４は、測定対象とした全てのキャパシタについて測定を終了したかを判定する。測定対象全てのキャパシタの容量値を測定した場合、処理を終了する。一方、測定対象が残っている場合、次のキャパシタを測定対象とし、ステップ３１へ移行する。

次に、図３（ａ）に示すフローチャートにしたがって変換処理を説明する。
ステップ２１において、主キャパシタＣＡ４〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０によりアナログ入力信号ＶＩＮをサンプリングする。

次に、ステップ２２において、Ｄ／Ａ変換回路１１のコードを設定する。変換制御回路１３は、Ｄ／Ａ変換回路１１に対する変換制御信号ＣＳａを設定する。
そして、ステップ２３において、Ｄ／Ａ変換回路１１において電圧を発生する。Ｄ／Ａ変換回路１１は、変換制御信号ＣＳａに応じて、各キャパシタに対して第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭを供給する。

次いで、ステップ２４において、比較器１２において判定する。比較器１２は、Ｄ／Ａ変換回路１１の共通信号線ＬＣにおける出力電圧Ｖｏとコモン電圧ＶＣＭを比較し、比較結果に応じたレベルの判定信号Ｋａを出力する。

次に、ステップ２５において、変換制御回路１３は、判定信号Ｋａの値をレジスタに格納する。
そして、ステップ２６において、変換終了か否かを判定する。変換制御回路１３は、デジタル信号Ｄａのビット数に応じた回数（例えば５回）の判定を終了したか否かを判定する。変換終了と判定した場合、次のステップ２７へ移行する。変換が終了していない場合、ステップ２２に移行し、次のコードを設定する。

ステップ２７において、デジタル補正を行う。変換制御回路１３は、レジスタに格納した判定信号Ｋａの値に応じたデジタル信号Ｄａを出力する。測定制御回路１４は、レジスタに格納したコードに応じた容量値Ｗａを出力する。補正回路１５は、容量値Ｗａに基づいてデジタル信号Ｄａから１０進数の電圧値を算出し、その電圧値を４ビットのデジタル出力信号ＤＯＵＴに変換する。

次に、測定処理におけるＡ／Ｄ変換回路１０の状態を説明する。なお、以下の説明に用いる図において、主キャパシタＣＡ４〜ＣＡ０、測定キャパシタＣＭ２〜ＣＭ０と比較器１２を示し、他の部材を省略する。

図４（ａ）〜（ｄ）にしたがって、主キャパシタＣＡ３の容量測定を説明する。
先ず、図４（ａ）に示すように、測定対象の主キャパシタＣＡ３により第１基準電圧ＶＲＰをサンプリングする。詳しくは、主キャパシタＣＡ３に第１基準電圧ＶＲＰを供給し、他の主キャパシタＣＡ４，ＣＡ２〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０に第２基準電圧ＶＲＭを供給するとともに、共通信号線ＬＣにコモン電圧ＶＣＭを供給する。これにより、測定対象の主キャパシタＣＡ３に、第１基準電圧ＶＲＰとコモン電圧ＶＣＭの差に応じた電荷を蓄積する。そして、主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０に接続された主スイッチＳＡ４〜ＳＡ０，測定スイッチＳＭ２〜ＳＭ０と、共通信号線ＬＣに接続されたリセットスイッチＳＲ０（図１参照）をオフし、電荷を保持（ホールド）する。

次に、図４（ｂ）に示すように、測定対象の主キャパシタＣＡ３及び上位の主キャパシタＣＡ４に第２基準電圧ＶＲＭを供給し、主キャパシタＣＡ３より下位の主キャパシタＣＡ２〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０に第１基準電圧ＶＲＰを供給する。これにより、共通信号線ＬＣにおける出力電圧Ｖｏは、測定対象の主キャパシタＣＡ３の容量値と、下位の主キャパシタＣＡ２〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０の容量値の合計値との大小関係に応じて、コモン電圧ＶＣＭから変化する。比較器１２は、出力電圧Ｖｏとコモン電圧ＶＣＭを比較して判定信号Ｋａを出力する。たとえば、主キャパシタＣＡ３の容量値が、下位の主キャパシタＣＡ２〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０の容量値の合計より小さい場合、比較器１２はＨレベルの判定信号Ｋａを出力する。上記したように、主キャパシタＣＡ３の容量値は「６．１Ｃ」であり、下位の主キャパシタＣＡ２〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０の容量値の合計は「７Ｃ」である。したがって、比較器１２はＨレベルの判定信号Ｋａを出力する。

次に、図４（ｃ）に示すように、コードに応じて、測定キャパシタＣＭ０に対して第２基準電圧ＶＲＭを供給する。第２基準電圧ＶＲＭが供給されたキャパシタは、判定の対象外となる。つまり、測定キャパシタＣＭ０の容量値だけ、図４（ｂ）における容量値の合計から小さくする。このように、Ｄ／Ａ変換回路１１に対するコード（測定制御信号ＣＳｂ）を減少させ、容量値の合計値を小さくする。したがって、共通信号線ＬＣにおける出力電圧Ｖｏは、測定対象の主キャパシタＣＡ３の容量値と、下位の主キャパシタＣＡ２〜ＣＡ０及び測定キャパシタＣＭ１，ＣＭ２の容量値の合計値に応じて変化する。上記したように、主キャパシタＣＡ３の容量値は「６．１Ｃ」であり、下位の主キャパシタＣＡ２〜ＣＡ０及び測定キャパシタＣＭ１，ＣＭ２の容量値の合計は「６．７５Ｃ」である。したがって、比較器１２はＨレベルの判定信号Ｋａを出力する。

同様に、Ｄ／Ａ変換回路１１に対するコード（測定制御信号ＣＳｂ）を減少させ、容量値の合計値を小さくする。
そして、図４（ｄ）に示すように、コードに応じて、測定キャパシタＣＭ２〜ＣＭ０に第２基準電圧ＶＲＭを供給する。このとき、主キャパシタＣＡ３の容量値は「６．１Ｃ」であり、下位の主キャパシタＣＡ２〜ＣＡ０の容量値の合計は「６Ｃ」である。したがって、比較器１２はＬレベルの判定信号Ｋａを出力する。図１に示す測定制御回路１４は、Ｌレベルの判定信号Ｋａに応じて主キャパシタＣＡ３の容量測定を終了し、そのときのコードに応じた容量値Ｗａ３（＝６）を記憶する。

次に、図５（ａ）〜（ｄ）にしたがって、主キャパシタＣＡ４の容量測定を説明する。
先ず、図５（ａ）に示すように、測定対象の主キャパシタＣＡ４により第１基準電圧ＶＲＰをサンプリングする。詳しくは、主キャパシタＣＡ４に第１基準電圧ＶＲＰを供給し、他の主キャパシタＣＡ３〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０に第２基準電圧ＶＲＭを供給するとともに、共通信号線ＬＣにコモン電圧ＶＣＭを供給する。これにより、測定対象の主キャパシタＣＡ４に、第１基準電圧ＶＲＰとコモン電圧ＶＣＭの差に応じた電荷を蓄積する。そして、主スイッチＳＡ４〜ＳＡ０，測定スイッチＳＭ２〜ＳＭ０，リセットスイッチＳＲ０（図１参照）をオフし、電荷を保持（ホールド）する。

次に、図５（ｂ）に示すように、測定対象の主キャパシタＣＡ４に第２基準電圧ＶＲＭを供給し、主キャパシタＣＡ４より下位の主キャパシタＣＡ３〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０に第１基準電圧ＶＲＰを供給する。これにより、共通信号線ＬＣにおける出力電圧Ｖｏは、測定対象の主キャパシタＣＡ４の容量値と、下位の主キャパシタＣＡ３〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０の容量値の合計値との大小関係に応じて変化する。上記したように、主キャパシタＣＡ４の容量値は「７．２Ｃ」であり、下位の主キャパシタＣＡ３〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０の容量値の合計は「１３．１Ｃ」である。したがって、比較器１２はＨレベルの判定信号Ｋａを出力する。

次に、図５（ｃ）に示すように、コードに応じて、測定キャパシタＣＭ０に対して第２基準電圧ＶＲＭを供給する。主キャパシタＣＡ４の容量値は「７．２Ｃ」であり、下位の主キャパシタＣＡ２〜ＣＡ０及び測定キャパシタＣＭ１，ＣＭ２の容量値の合計は「１２．８５Ｃ」である。したがって、比較器１２はＨレベルの判定信号Ｋａを出力する。

同様に、Ｄ／Ａ変換回路１１に対するコード（測定制御信号ＣＳｂ）を減少させ、容量値の合計値を小さくする。
そして、図５（ｄ）に示すように、コードに応じて、測定キャパシタＣＭ２〜ＣＭ０に第２基準電圧ＶＲＭを供給する。このとき、主キャパシタＣＡ４の容量値は「７．２Ｃ」であり、第１基準電圧ＶＲＰが供給された下位の主キャパシタＣＡ３，ＣＡ０の容量値の合計は「７．１Ｃ」である。したがって、比較器１２はＬレベルの判定信号Ｋａを出力する。図１に示す測定制御回路１４は、Ｌレベルの判定信号Ｋａに応じて主キャパシタＣＡ４の容量測定を終了し、そのときのコードに応じた容量値Ｗａ４（＝７（＝６＋１））を記憶する。

次に、変換処理におけるＡ／Ｄ変換回路１０の状態を説明する。なお、以下の説明に用いる図において、測定処理と同様に、主キャパシタＣＡ４〜ＣＡ０、測定キャパシタＣＭ２〜ＣＭ０と比較器１２を示し、他の部材を省略する。

先ず、図６（ａ）に示すように、主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０によりアナログ入力信号ＶＩＮをサンプリングする。詳しくは、主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０にアナログ入力信号ＶＩＮを供給し、共通信号線ＬＣにコモン電圧ＶＣＭを供給する。これにより、主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０に、全ての主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０の容量値の合計と、アナログ入力信号ＶＩＮに応じた量の電荷を蓄積する。

そして、図６（ｂ）に示すように、主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０に接続された主スイッチＳＡ４〜ＳＡ０，測定スイッチＳＭ２〜ＳＭ０と、共通信号線ＬＣに接続されたリセットスイッチＳＲ０（図１参照）をオフし、電荷を保持（ホールド）する。

このサンプリングとホールドによって共通信号線ＬＣに蓄積される電荷Ｑは、
Ｑ＝（ＶＣＭ−ＶＩＮ）・（７．２Ｃ＋６．１Ｃ＋３Ｃ＋２Ｃ＋０．５Ｃ＋０．２５Ｃ＋０．２５Ｃ）
Ｑ＝（Ｖｏ−ＣＡ４）・７．２Ｃ＋（Ｖｏ−ＣＡ３）・６．１Ｃ＋（Ｖｏ−ＣＡ２）・３Ｃ＋（Ｖｏ−ＣＡ１）・２Ｃ＋（Ｖｏ−ＣＡ０）・１Ｃ＋（Ｖｏ−ＣＭ２）・０．５Ｃ＋（Ｖｏ−ＣＭ１）・０．２５Ｃ＋（Ｖｏ−ＣＭ０）・０．２５Ｃ
となる。したがって、共通信号線ＬＣにおける出力電圧Ｖｏは、
Ｖｏ＝−（ＶＲ／ＣＡＬ）・（ＶＩＮａ−（７．２・Ｄａ４＋６．１・Ｄａ３＋３・Ｄａ２＋２・Ｄａ１＋１・Ｄａ０＋０．５・ＤＭａ２＋０．２５・ＤＭａ１＋０．２５・ＤＭａ０））＋ＶＣＭ ・・・（２）
となる。ただし、
ＶＲ＝ＶＲＰ−ＶＲＭ
ＶＩＮａ＝ＣＡＬ・（ＶＩＮ−ＶＲＭ）／ＶＲ
ＣＡＬ＝７．２＋６．１＋３＋２＋１＋０．５＋０．２５＋０．２５＝２０．３
Ｄａ４＝（ＣＡ４−ＶＲＭ）／ＶＲ
Ｄａ３＝（ＣＡ３−ＶＲＭ）／ＶＲ
Ｄａ２＝（ＣＡ２−ＶＲＭ）／ＶＲ
Ｄａ１＝（ＣＡ１−ＶＲＭ）／ＶＲ
Ｄａ０＝（ＣＡ０−ＶＲＭ）／ＶＲ
ＤＭａ２＝（ＣＭ２−ＶＲＭ）／ＶＲ
ＤＭａ１＝（ＣＭ１−ＶＲＭ）／ＶＲ
ＤＭａ０＝（ＣＭ０−ＶＲＭ）／ＶＲ
である。

次に、図６（ｃ）に示すように、コード（変換制御信号ＣＳａ）に応じて、ＭＳＢの主キャパシタＣＡ４に第１基準電圧ＶＲＰを供給し、下位の主キャパシタＣＡ３〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０に第２基準電圧ＶＲＭを供給する。図において、括弧を付して各信号Ｄａ４〜Ｄａ０，ＤＭａ２〜ＤＭａ０の値（０ｏｒ１）を示す。したがって、Ｄａ４が「１」、Ｄａ３〜Ｄａ０，ＤＭａ２〜ＤＭａ０が「０」であるから、上記の式（２）により、出力電圧Ｖｏは、
Ｖｏ＝−（ＶＲ／ＣＡＬ）・（ＶＩＮａ−７．２）＋ＶＣＭ
となる。比較器１２は、出力電圧Ｖｏとコモン電圧ＶＣＭを比較して判定信号Ｋａを出力する。これにより、判定対象の主キャパシタＣＡ４の容量値Ｗａ４と、主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０の容量値の合計値に応じた１ＬＳＢを単位とするアナログ入力信号ＶＩＮａに応じたレベルの判定信号Ｋａが比較器１２から出力される。判定信号Ｋａのレベルに応じて信号Ｄａ４の値が決定される。

次に、図６（ｄ）に示すように、上記の判定結果に応じた信号Ｄａ４（０ｏｒ１）に基づいて基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を主キャパシタＣＡ４に供給し、次の判定対象である主キャパシタＣＡ３に対して第１基準電圧ＶＲＰを供給する。たとえば、信号Ｄａ４が「１」（判定信号Ｋａ＝Ｈ）の場合、出力電圧Ｖｏは、
Ｖｏ＝−（ＶＲ／ＣＡＬ）・（ＶＩＮａ−（７．２＋６．１））＋ＶＣＭ
となる。一方、信号Ｄａ４が「０」（判定信号Ｋａ＝Ｌ）の場合、出力電圧Ｖｏは、
Ｖｏ＝−（ＶＲ／ＣＡＬ）・（ＶＩＮａ−６．１）＋ＶＣＭ
となる。比較器１２は、出力電圧Ｖｏとコモン電圧ＶＣＭを比較して判定信号Ｋａを出力する。そして、判定信号Ｋａのレベルに応じて信号Ｄａ３の値が決定される。

次に、図７（ａ）に示すように、上記の判定結果に応じた信号Ｄａ３（０ｏｒ１）に基づいて基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を主キャパシタＣＡ３に供給し、次の判定対象である主キャパシタＣＡ２に対して第１基準電圧ＶＲＰを供給する。そして、出力電圧Ｖｏとコモン電圧ＶＣＭを比較した比較器１２から出力される判定信号Ｋａのレベルに応じて信号Ｄａ２の値が決定される。

同様に、信号Ｄａ２（０ｏｒ１）に基づいて基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を主キャパシタＣＡ２に供給し、次の判定対象である主キャパシタＣＡ１に対して第１基準電圧ＶＲＰを供給する。そして、出力電圧Ｖｏとコモン電圧ＶＣＭを比較した比較器１２から出力される判定信号Ｋａのレベルに応じて信号Ｄａ１の値が決定される。

したがって、図７（ｂ）に示すように、コード（変換制御信号ＣＳａ）の信号Ｄａ４〜Ｄａ１に応じて、主キャパシタＣＡ４〜ＣＡ１に対して基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を供給する。そして、ＬＳＢの主キャパシタＣＡ０に対して第１基準電圧ＶＲＰを供給する。そして、出力電圧Ｖｏとコモン電圧ＶＣＭを比較した比較器１２から出力される判定信号Ｋａのレベルに応じて信号Ｄａ０の値が決定される。

上記の処理により、図１に示す変換制御回路１３は、値を決定した信号Ｄａ４〜Ｄａ０を含むデジタル信号Ｄａを出力する。
補正回路１５は、変換制御回路１３から出力されるデジタル信号Ｄａと、測定制御回路１４から出力される容量値Ｗａ（Ｗａ４〜Ｗａ２）とに基づいて、補正した値のデジタル信号ＤＯａを算出する。このデジタル信号ＤＯａは、
ＤＯａ＝Ｗａ４・Ｄａ４＋Ｗａ３・Ｄａ３＋Ｗａ２・Ｄａ２＋２・Ｄａ１＋Ｄａ０
であり、容量値Ｗａに基づいて、
ＤＯａ＝７・Ｄａ４＋６・Ｄａ３＋３・Ｄａ２＋２・Ｄａ１＋Ｄａ０
となる。

そして、補正回路１５は、このデジタル値ＤＯａを、以下の式にしたがって所望のビット数（例えば４ビット）のデジタル出力信号ＤＯＵＴに変換する。
ＤＯＵＴ＝１６・ＤＯａ／２０
上記の式において、「１６」は４ビットのデジタル信号のコード幅、「２０」は測定した容量値ＷａによるＤ／Ａ変換回路１１におけるコード幅（＝７＋６＋３＋２＋１＋０．５＋０．２５＋０．２５）である。したがって、デジタル出力信号ＤＯＵＴは、ビット数をｎとし、Ｄ／Ａ変換回路１１におけるキャパシタの容量値の合計をＣＡＬとすると、
ＤＯＵＴ＝２＾ｎ・ＤＯａ／ＣＡＬ
と表すことができる。

次に、変換処理におけるＡ／Ｄ変換回路１０の状態を説明する。
比較器１２は、Ｄ／Ａ変換回路１１の出力電圧Ｖｏとコモン電圧ＶＣＭを比較して判定信号Ｋａを出力する。比較器１２の動作は、上記の式（１）にしたがって、アナログ入力信号ＶＩＮａと判定に用いるキャパシタの容量値の合計とを比較することと等しい。したがって、キャパシタの容量値の合計を判定値として、判定値とアナログ入力信号ＶＩＮａを比較することとして説明する。なお、ここで用いる判定値は、実際の容量値である。

図８に示すように、先ず、アナログ入力信号ＶＩＮａと判定値「７．２」とを比較する。なお、アナログ入力信号ＶＩＮａの値を「１２．２５」とする。この場合、判定信号Ｋａに基づいて信号Ｄａ４を「１」とする。

次に、アナログ入力信号ＶＩＮａと判定値「１３．３」（＝７．２＋６．１）とを比較し、判定信号Ｋａに基づいて信号Ｄａ３を「０」とする。
次に、アナログ入力信号ＶＩＮａと判定値「１０．２」（＝７．２＋３）とを比較し、判定信号Ｋａに基づいて信号Ｄａ２を「１」とする。

次に、アナログ入力信号ＶＩＮａと判定値「１２．２」（＝７．２＋３＋２）とを比較し、判定信号Ｋａに基づいて信号Ｄａ１を「１」とする。
そして、アナログ入力信号ＶＩＮａと判定値「１３．２」（＝７．２＋３＋２＋１）とを比較し、判定信号Ｋａに基づいて信号Ｄａ０を「０」とする。

このように、図１に示す変換制御回路１３のデジタル信号Ｄａの各ビット値Ｄａ４〜Ｄａ０が設定される。
図１に示す補正回路１５は、このデジタル信号Ｄａと、測定制御回路１４から出力される容量値Ｗａに基づいて、デジタル信号ＤＯａを算出する。デジタル信号ＤＯａは、
ＤＯａ＝７・１＋６・０＋３・１＋２・１＋０＝１２
となる。そして、補正回路１５は、デジタル信号ＤＯａを、４ビットのデジタル出力信号ＤＯＵＴに変換する。デジタル出力信号ＤＯＵＴは、
ＤＯＵＴ＝１６・１２／２０＝１０（四捨五入）
となる。

図９は、容量ミスマッチが生じていないＡ／Ｄ変換回路による変換動作を示す。このＡ／Ｄ変換回路は、主キャパシタＣＡ４〜ＣＡ０の容量比が（８：５：３：２：１）である。したがって、判定値は、「８」「１３」「１１」「１３」「１２」となり、デジタル信号Ｄａの各ビットＤａ４〜Ｄａ０は、「１０１０１」となる。この場合、デジタル信号ＤＯａは、
ＤＯａ＝８・１＋５・０＋３・１＋２・０＋１＝１２
となる。

図１０は、バイナリ（２のべき乗）にて重み付けられたキャパシタを有するＤ／Ａ変換回路による変換動作を示す。たとえば、図１５に示すＡ／Ｄ変換回路２００は、主キャパシタＣＡ３〜ＣＡ０の容量比が（８：４：２：１）である。このＡ／Ｄ変換回路２００の場合、アナログ入力信号ＶＩＮａの値は「９．８」である。そして、判定値は、「８」「１２」「１０」「９」であり、デジタル出力信号ＤＯＵＴの各ビットＤ３〜Ｄ０は「１００１」となる。つまり、デジタル出力信号ＤＯＵＴの値は「９」となる。

図１１は、デジタル信号Ｄａに対する補正の有無の状態を示す。図１１において、横軸はＤ／Ａ変換回路１１の１ＬＳＢに相当する電圧値を単位としてアナログ入力信号ＶＩＮを表したアナログ入力信号ＶＩＮａであり、縦軸はデジタル信号Ｄａである。実線は補正あり、つまり容量値Ｗａにより算出したデジタル信号ＤＯａを示す。破線は、補正無し、つまり設計値により算出したデジタル信号ＤＯａを示す。このように、補正によって、変換特性が改善されている。

図１２は、補正回路１５により変換した４ビットのデジタル出力信号ＤＯＵＴを示す。図１２において、横軸は、アナログ入力信号ＶＩＮを４ビットのデジタル出力信号ＤＯＵＴの１ＬＳＢに相当する電圧値にて表したアナログ入力信号ＶＩＮｂである。理想的な変換特性に対して誤差を生じている。しかし、デジタル出力信号ＤＯＵＴのコード幅（１６）より大きなコード幅（２０）のデジタル信号Ｄａを４ビットのデジタル出力信号ＤＯＵＴに変換している。したがって、微分非直線性（ＤＮＬ）と積分非直線性（ＩＮＬ）は１ＬＳＢ以内となる。

［冗長範囲の説明］
本実施形態において、Ｄ／Ａ変換回路１１に含まれる主キャパシタＣＡ４の容量値は、下位の主キャパシタＣＡ３〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０の容量値を合計した値以下に設定される。したがって、主キャパシタＣＡ４により生成した出力電圧Ｖｏと同程度の電圧を、下位の主キャパシタＣＡ３〜ＣＡ０を用いて共通信号線ＬＣに生成することができる。したがって、主キャパシタＣＡ４を用いた判定と同様の判定を、主キャパシタＣＡ３〜ＣＡ０を用いて行うことができる。主キャパシタＣＡ３，ＣＡ２についても同様である。

したがって、Ｄ／Ａ変換回路１１には、冗長範囲が設定されている。冗長範囲は、アナログ入力信号ＶＩＮａに対する判定ミスを、下位のキャパシタによる判定によって補正することができる範囲を示す。つまり、冗長範囲は、その判定における判定ミスを許容可能な範囲を示す。判定ミスは、たとえばＤ／Ａ変換器の出力信号に対するノイズ（電源ノイズや熱ノイズ等）の混入や、比較器で発生するノイズ等により生じる。

図１３と図１４は、Ｄ／Ａ変換回路１１における冗長範囲の説明図である。なお、図１３及び図１４において、縦軸はＤ／Ａ変換回路１１におけるコードを示し、横軸は判定回数を示す。縦軸において、三重線にて示した部分は、各判定におけるアナログ入力信号ＶＩＮａの範囲を示し、矢印は冗長範囲を示す。

図１３は、判定ミスのない場合を示す。
アナログ入力信号ＶＩＮａの値を「８．７５」とする。
先ず、アナログ入力信号ＶＩＮａと判定値「８」とを比較する。そして、判定信号Ｋａに基づいて信号Ｄａ４を「１」とする。

次に、アナログ入力信号ＶＩＮａと判定値「１３」（＝８＋５）とを比較し、判定信号Ｋａに基づいて信号Ｄａ３を「０」とする。
次に、アナログ入力信号ＶＩＮａと判定値「１１」（＝８＋３）とを比較し、判定信号Ｋａに基づいて信号Ｄａ２を「０」とする。

次に、アナログ入力信号ＶＩＮａと判定値「１０」（＝８＋２）とを比較し、判定信号Ｋａに基づいて信号Ｄａ１を「０」とする。
そして、アナログ入力信号ＶＩＮａと判定値「９」（＝８＋１）とを比較し、判定信号Ｋａに基づいて信号Ｄａ０を「０」とする。

この場合、デジタル信号ＤＯａは、
ＤＯａ＝８・１＋５・０＋３・０＋２・０＋０＝８
となる。そして、補正回路１５は、デジタル信号ＤＯａを、４ビットのデジタル出力信号ＤＯＵＴに変換する。デジタル出力信号ＤＯＵＴは、
ＤＯＵＴ＝１６・８／２０＝６（四捨五入）
となる。

たとえば、図１４に示すように、１回目の判定における判定ミスにより信号Ｄａ４が「０」に設定される。すると、次の判定において判定値が「５」に設定される。そして、アナログ入力信号ＶＩＮａと判定値「５」とを比較し、判定信号Ｋａに基づいて信号Ｄａ３を「１」とする。

次に、アナログ入力信号ＶＩＮａと判定値「８」（＝５＋３）とを比較し、判定信号Ｋａに基づいて信号Ｄａ２を「１」とする。
次に、アナログ入力信号ＶＩＮａと判定値「１０」（＝５＋３＋２）とを比較し、判定信号Ｋａに基づいて信号Ｄａ１を「０」とする。

そして、アナログ入力信号ＶＩＮａと判定値「９」（＝５＋３＋１）とを比較し、判定信号Ｋａに基づいて信号Ｄａ０を「０」とする。
この場合、デジタル信号ＤＯａは、
ＤＯａ＝８・０＋５・１＋３・１＋２・０＋０＝８
となる。このデジタル信号ＤＯａの値は、図１３による結果と等しい。つまり、１回目の判定における判定ミスが補正されている。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）アナログ入力信号ＶＩＮをデジタル出力信号ＤＯＵＴに変換するアナログデジタル変換回路１０は、容量型のＤ／Ａ変換回路１１、比較器１２、変換制御回路１３、測定制御回路１４、補正回路１５を有している。Ｄ／Ａ変換回路１１は、共通信号線ＬＣに第１端子が接続された複数の主キャパシタＣＡ４〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０を有している。主キャパシタＣＡ４〜ＣＡ０の容量値は、それぞれより下位の主キャパシタＣＡ３〜ＣＡ０の容量値を合計した値以下である。Ｄ／Ａ変換回路１１は、共通信号線ＬＣにアナログ入力信号ＶＩＮと制御信号ＣＳＷに応じた出力電圧Ｖｏを生成する。比較器１２は、出力電圧Ｖｏとコモン電圧ＶＣＭを比較して判定信号Ｋａを出力する。測定制御回路１４は、判定信号Ｋａに応じて測定制御信号ＣＳｂを生成し、デジタル信号Ｄａの上位ビットＤａ４〜Ｄａ２に応じた主キャパシタＣＡ４〜ＣＡ２の容量値を下位の主キャパシタＣＡ３〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０を用いて測定する。変換制御回路１３は、判定信号Ｋａに応じて変換制御信号ＣＳａを生成し、アナログ入力信号ＶＩＮを変換したデジタル信号Ｄａを生成する。補正回路１５は、測定制御回路１４により測定された容量値Ｗａに基づいてデジタル信号Ｄａを補正してデジタル出力信号ＤＯＵＴを生成する。

このＡ／Ｄ変換回路１０では、測定制御回路１４によって、Ｄ／Ａ変換回路１１に含まれる主キャパシタＣＡ４〜ＣＡ２の容量値を測定して容量値Ｗａを出力する。その後、変換制御回路１３によって、Ｄ／Ａ変換回路１１の主キャパシタＣＡ４〜ＣＡ０を用いて、電荷再配分によって主キャパシタＣＡ４〜ＣＡ０それぞれの容量値に応じた出力電圧Ｖｏを判定してアナログ入力信号ＶＩＮをデジタル信号Ｄａに変換する。そして、補正回路１５は、測定された容量値Ｗａに基づいてデジタル信号Ｄａを補正してデジタル出力信号ＤＯＵＴを生成する。したがって、アナログ入力信号ＶＩＮに対する判定を行うときには補正を行わない。このため、変換にかかる時間を短縮することができる。

（１−２）補正回路１５は、測定制御回路１４によって測定された主キャパシタＣＡ４〜ＣＡ２の容量値Ｗａを記憶する。したがって、このＡ／Ｄ変換回路１０では、図１８に示すＡ／Ｄ変換回路２３０のように膨大なデータを記憶する必要が無いため、データを記憶するメモリの増加を抑え、面積の増大を抑制することができる。

（第二実施形態）
以下、第二実施形態を説明する。
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明を省略する。

図２０に示すように、逐次比較型のアナログデジタル変換回路（Ａ／Ｄ変換回路）５０は、アナログ入力信号ＶＩＮを複数ビット（たとえば３ビット）のデジタル出力信号ＤＯＵＴに変換する。Ａ／Ｄ変換回路５０は、デジタルアナログ変換回路（Ｄ／Ａ変換回路）５１、比較器５２、変換制御回路５３、測定制御回路５４、補正回路５５、選択回路５６，５７を有している。

Ｄ／Ａ変換回路５１は、電荷再配分型のデジタルアナログ変換回路（ＣＤＡＣ）である。このＤ／Ａ変換回路５１は、判定用の主キャパシタＣＡ３〜ＣＡ０と、それらの主キャパシタＣＡ３〜ＣＡ０に対してアナログ入力信号ＶＩＮ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭを供給するための主スイッチＳＡ３〜ＳＡ０を有している。主キャパシタＣＡ３〜ＣＡ０は、結合キャパシタＣｃ２〜Ｃｃ０を介して接続されている。これらの結合キャパシタＣｃ２〜Ｃｃ０は、スプリットキャパシタと呼ばれることがある。

詳述すると、主キャパシタＣＡ３の第１端子は結合キャパシタＣｃ２の第１端子に接続され、結合キャパシタＣｃ２の第２端子は主キャパシタＣＡ２の第１端子に接続されている。主キャパシタＣＡ２の第１端子は結合キャパシタＣｃ１の第１端子に接続され、結合キャパシタＣｃ１の第２端子は主キャパシタＣＡ１の第１端子に接続されている。主キャパシタＣＡ１の第１端子は結合キャパシタＣｃ０の第１端子に接続され、結合キャパシタＣｃ０の第２端子は主キャパシタＣＡ０の第１端子に接続されている。主キャパシタＣＡ３〜ＣＡ０の第２端子は、主スイッチＳＡ３〜ＳＡ０に接続されている。

主キャパシタＣＡ３と結合キャパシタＣｃ２の間の共通信号線ＬＣ３はリセットスイッチＳＲ３の第１端子に接続されている。主キャパシタＣＡ２と結合キャパシタＣｃ２，Ｃｃ１の間の共通信号線ＬＣ２はリセットスイッチＳＲ２の第１端子に接続されている。主キャパシタＣＡ１と結合キャパシタＣｃ１，Ｃｃ０の間の共通信号線ＬＣ１はリセットスイッチＳＲ１の第１端子に接続されている。主キャパシタＣＡ０と結合キャパシタＣｃ０の間のノードはリセットスイッチＳＲ０の第１端子に接続されている。各リセットスイッチＳＲ３〜ＳＲ０の第２端子にはコモン電圧ＶＣＭが供給される。

さらに、Ｄ／Ａ変換回路５１は、主キャパシタＣＡ３〜ＣＡ１の容量値を測定するための測定キャパシタＣＭ３〜ＣＭ０と、それらの測定キャパシタＣＭ３〜ＣＭ０に対してアナログ入力信号ＶＩＮ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭを供給するための測定スイッチＳＭ３〜ＳＭ０を有している。測定キャパシタＣＭ３〜ＣＭ０の第１端子は共通信号線ＬＣ０に接続され、測定キャパシタＣＭ３〜ＣＭ０の第２端子はそれぞれ測定スイッチＳＭ３〜ＳＭ０に接続されている。

Ｄ／Ａ変換回路５１の共通信号線ＬＣ３は、比較器５２に接続されている。比較器５２の反転入力端子には、Ｄ／Ａ変換回路５１からの出力電圧Ｖｏが供給される。比較器５２の非反転入力端子には、コモン電圧ＶＣＭが供給される。比較器５２は、出力電圧Ｖｏを判定して判定信号Ｋａを出力する。詳しくは、比較器５２は、出力電圧Ｖｏとコモン電圧ＶＣＭを比較し、その比較結果に応じたレベルの判定信号Ｋａを出力する。判定信号Ｋａは、変換制御回路５３と測定制御回路５４に供給される。

変換制御回路５３は、比較器５２から出力される判定信号Ｋａに基づいて、ラッチ信号ＣＬａ，変換制御信号ＣＳａ，デジタル信号Ｄａを生成する。変換制御回路５３は、判定信号Ｋａの値を逐次保持するレジスタと、デジタル信号Ｄａと変換制御信号ＣＳａを生成するロジック回路とを有している。また、変換制御回路５３は、判定信号Ｋａを得るためのラッチ信号ＣＬａを出力する。そして、変換制御回路５３は、保持した判定信号Ｋａの値に応じて、デジタル信号Ｄａを出力する。デジタル信号Ｄａは、Ｄ／Ａ変換回路５１の主キャパシタＣＡ３〜ＣＡ０に応じた４ビットの信号である。

測定制御回路５４は、判定信号Ｋａに基づいて、ラッチ信号ＣＬｂ，測定制御信号ＣＳｂ，容量値Ｗａを生成する。測定制御回路５４は、判定信号Ｋａに基づいて測定制御信号ＣＳｂを生成するロジック回路と、複数の測定制御信号ＣＳｂの値を保持するレジスタを有している。測定制御回路５４は、測定対象の主キャパシタＣＡ４〜ＣＡ２に対応する測定制御信号ＣＳｂの値を保持する。そして、測定制御回路５４は、保持した測定制御信号ＣＳｂの値に応じた容量値Ｗａを出力する。容量値Ｗａは、測定対象の主キャパシタＣＡ３〜ＣＡ１の容量値を含む。主キャパシタＣＡ３〜ＣＡ１の容量値をＷａ３〜Ｗａ１とする。

本実施形態の測定制御回路５４は、測定対象の主キャパシタＣＡ３〜ＣＡ１の容量値を、下位ビットの主キャパシタＣＡ２〜ＣＡ０と測定キャパシタＣＭ３〜ＣＭ０を用いて測定する。たとえば、測定制御回路５４は、主キャパシタＣＡ３の容量値を、主キャパシタＣＡ２〜ＣＡ０と測定キャパシタＣＭ３〜ＣＭ０を用いて測定する。同様に、測定制御回路５４は、主キャパシタＣＡ２の容量値を、主キャパシタＣＡ１，ＣＡ０と測定キャパシタＣＭ３〜ＣＭ０を用いて測定する。そして、測定制御回路５４は、主キャパシタＣＡ１の容量値を、主キャパシタＣＡ０と測定キャパシタＣＭ３〜ＣＭ０を用いて測定する。

選択回路５６には、変換制御回路５３からの変換制御信号ＣＳａと、測定制御回路５４からの測定制御信号ＣＳｂが供給される。さらに、選択回路５６には、選択信号ＳＥＬが供給される。選択回路５６は、第１レベルの選択信号ＳＥＬに応答して変換制御信号ＣＳａを選択し、その変換制御信号ＣＳａと等しい制御信号ＣＳＷを出力する。選択回路５６は、第２レベルの選択信号ＳＥＬに応答して測定制御信号ＣＳｂを選択し、その測定制御信号ＣＳｂと等しい制御信号ＣＳＷを出力する。

同様に、選択回路５７には、変換制御回路５３からのラッチ信号ＣＬａと、測定制御回路５４からのラッチ信号ＣＬｂと、選択信号ＳＥＬが供給される。選択回路５７は、第１レベルの選択信号ＳＥＬに基づいて、ラッチ信号ＣＬａを選択し、選択したラッチ信号ＣＬａと等しいラッチ信号ＣＬを出力する。選択回路５７は、第２レベルの選択信号ＳＥＬに基づいて、ラッチ信号ＣＬｂを選択し、選択したラッチ信号ＣＬｂと等しいラッチ信号ＣＬを出力する。

補正回路５５は、変換制御回路５３から出力されるデジタル信号Ｄａを、測定制御回路５４から出力される容量値Ｗａに基づいて補正してデジタル出力信号ＤＯＵＴを生成する。補正回路５５は、測定対象以外の主キャパシタＣＡ０の容量値を記憶している。補正回路５５は、デジタル信号Ｄａの各ビットと、主キャパシタＣＡ３〜ＣＡ１の容量値Ｗａと、記憶した主キャパシタＣＡ０の容量値とに基づいて、アナログ入力信号ＶＩＮの電圧値を算出する。この算出する電圧値は、Ｄ／Ａ変換回路５１の主キャパシタＣＡ４〜ＣＡ０の設計値に対して、測定制御回路５４により測定した主キャパシタＣＡ４〜ＣＡ２の容量値に応じて補正した値である。そして、このデジタル値は、アナログ入力信号ＶＩＮの入力範囲である第１基準電圧ＶＲＰと第２基準電圧ＶＲＭの間の電位差を、主キャパシタＣＡ３〜ＣＡ０の容量値に応じて設定した分解能（ステップ）に基づく値である。したがって、補正回路５５は、算出した電圧値を、３ビットのデジタル出力信号ＤＯＵＴに変換し、そのデジタル出力信号ＤＯＵＴを出力する。

なお、図２０に示す主スイッチＳＡ３は、主キャパシタＣＡ３に対して、アナログ入力信号ＶＩＮ，第１基準電圧ＶＲＰ，第２基準電圧ＶＲＭを選択的に供給するための一例である。したがって、たとえば３つのスイッチを主キャパシタＣＡ３に接続し、各スイッチを制御して主キャパシタＣＡ３に対して、アナログ入力信号ＶＩＮ，第１基準電圧ＶＲＰ，第２基準電圧ＶＲＭを供給するようにしてもよい。他の主スイッチＳＡ２〜ＳＡ０，測定スイッチＳＭ３〜ＳＭ０についても同様である。

Ｄ／Ａ変換回路５１におけるキャパシタの容量値の設定について説明する。
図２１（ａ）に示すように、判定用の主キャパシタＣＡ３〜ＣＡ０の容量比は（１：１：１：８）に設定されている。測定キャパシタＣＭ３〜ＣＭ０の容量値の合計は判定用の主キャパシタＣＡ０の容量値と等しく、容量比は、（４：２：１：１）に設定されている。

結合キャパシタＣｃ０〜Ｃｃ２の容量値をα３・Ｃ、α２・Ｃ、α１・Ｃとする。主キャパシタＣＡ３〜ＣＡ１の容量値は１・Ｃである。したがって、α３は、主キャパシタＣＡ１の容量値を基準とした結合キャパシタＣｃ０の容量値の比（容量比）である。同様に、α２は、主キャパシタＣＡ２の容量値を基準とした結合キャパシタＣｃ１の容量値の比（容量比）、α１は、主キャパシタＣＡ３の容量値を基準とした結合キャパシタＣｃ２の容量値の比（容量比）である。

共通信号線ＬＣ１から見た下位側の主キャパシタＣＡ０，ＣＭ３〜ＣＭ０を合成した容量値Ｃ（ＬＣ１）は、
Ｃ（ＬＣ１）＝（１６・α３／（α３＋１６））・Ｃ
となる。この式により、下位側のキャパシタの合成容量値を、結合キャパシタＣｃ０の容量値α３・Ｃにより設定することが可能である。

主キャパシタＣＡ１の容量値は、主キャパシタＣＡ１より下位側の主キャパシタＣＡ０と測定キャパシタＣＭ４〜ＣＭ０と結合キャパシタＣｃ０の容量値の合計値以下に設定される。したがって、
１Ｃ≦（１６・α３／（α３＋１６））・Ｃ
であり、
α３≧１６／１５
となる。この容量比α３は、容量ミスマッチを考慮していない値である。したがって、容量ミスマッチを考慮した容量比α３は、１６／１５より大きな値に設定される。容量比α２，α１についても同様であり、主キャパシタＣＡ２，ＣＡ３の容量値は、結合キャパシタＣｃ１，Ｃｃ２の容量値に応じて決定される。

図２１（ｂ）は、図２１（ａ）の等価回路である。この図２１（ｂ）において、主キャパシタＣＡ３〜ＣＡ１は図２０に示す測定制御回路５４によって容量値を測定する対象である。主キャパシタＣＡ３〜ＣＡ１に対応して記載した容量値「１３Ｃ」「２５Ｃ」「４６Ｃ」は、測定後の容量値である。つまり、図２０に示す測定制御回路５４は、主キャパシタＣＡ３〜ＣＡ１に対する容量値Ｗａを出力する。

図２０において、変換制御回路５３は、図２１（ｂ）に示す状態で変換処理を行い、デジタル信号Ｄａを出力する。そして、補正回路５５は、変換制御回路５３から出力されるデジタル信号Ｄａを、測定制御回路５４から出力される容量値Ｗａに基づいて補正してデジタル信号ＤＯａを生成する。このデジタル信号ＤＯａは、
ＤＯａ＝＝４６・Ｄａ３＋２５・Ｄａ２＋１３・Ｄａ１＋８・Ｄａ０
となる。

そして、補正回路５５は、このデジタル信号ＤＯａを３ビットのデジタル出力信号ＤＯＵＴに変換する。したがって、デジタル出力信号ＤＯＵＴは、
ＤＯＵＴ＝８・Ｄａ／１００＝８・（４６・Ｄａ３＋２５・Ｄａ２＋１３・Ｄａ１＋８・Ｄａ０）／１００
となる。なお、分母の「１００」は、デジタル信号ＤＯａのコード幅であり、図２１（ｂ）に示す主キャパシタＣＡ３〜ＣＡ０と測定キャパシタＣＭ３〜ＣＭ０の容量値を合計した値である。

図２２，図２３は、このＡ／Ｄ変換回路５０における特性を示す。
図２２は、アナログ入力信号ＶＩＮａに対するデジタル信号Ｄａを示す。この図２２において、横軸のアナログ入力信号ＶＩＮａは、Ｄ／Ａ変換回路５１の１ＬＳＢに相当する電圧値を単位としてアナログ入力信号ＶＩＮを表した値である。

図２３は、アナログ入力信号ＶＩＮｂに対するデジタル出力信号ＤＯＵＴを示す。この図２３において、横軸のアナログ入力信号ＶＩＮｂは、３ビットのデジタル出力信号ＤＯＵＴの１ＬＳＢに相当する電圧値を単位としてアナログ入力信号ＶＩＮを表した値である。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（２−１）上記第一実施形態と同様に、測定制御回路５４によって測定した主キャパシタＣＡ３〜ＣＡ１の容量値Ｗａを用いて、アナログ入力信号ＶＩＮを変換したデジタル信号Ｄａを補正してデジタル出力信号ＤＯＵＴを生成することで、変換にかかる時間を短縮することができる。

（２−２）結合キャパシタＣｃ２〜Ｃｃ０を用いることで、判定用の主キャパシタＣＡ３〜ＣＡ１の容量値を小さくして、主キャパシタＣＡ３〜ＣＡ１を小型化できる。
（第三実施形態）
以下、第三実施形態を説明する。

なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明の全てまたは一部を省略する。
図２４に示すように、逐次比較型のアナログデジタル変換回路（Ａ／Ｄ変換回路）７０は、アナログ入力信号ＶＩＮを複数ビット（たとえば４ビット）のデジタル出力信号ＤＯＵＴに変換する。

Ａ／Ｄ変換回路７０は、デジタルアナログ変換回路（Ｄ／Ａ変換回路）７１、比較器７２、変換制御回路７３、測定制御回路７４、補正回路７５、選択回路７６，７７を有している。

Ｄ／Ａ変換回路７１は、アナログ入力信号ＶＩＮ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、中間電圧ＶＲＣ、コモン電圧ＶＣＭ、制御信号ＣＳＷに応じて出力電圧Ｖｏを生成する。中間電圧ＶＲＣの電圧値は、第１基準電圧ＶＲＰと第２基準電圧ＶＲＭとの中間の電圧（＝（ＶＲＰ＋ＶＲＭ）／２）に設定される。

Ｄ／Ａ変換回路７１は、電荷再配分型のデジタルアナログ変換回路（ＣＤＡＣ）である。このＤ／Ａ変換回路７１は、判定用の主キャパシタＣＡ４〜ＣＡ０と、それらの主キャパシタＣＡ４〜ＣＡ０に対してアナログ入力信号ＶＩＮ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、中間電圧ＶＲＣを供給するための主スイッチＳＡ４ａ〜ＳＡ０ａ、コモン電圧ＶＣＭを供給するためのリセットスイッチＳＲ０を有している。さらに、Ｄ／Ａ変換回路７１は、判定用の主キャパシタＣＡ４〜ＣＡ０のうち、測定対象とする主キャパシタＣＡ４〜ＣＡ２の容量値を測定するための測定キャパシタＣＭ２〜ＣＭ０を有している。それら測定キャパシタＣＭ２〜ＣＭ０には、測定スイッチＳＭ２ａ〜ＳＭ０ａにより、アナログ入力信号ＶＩＮ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、中間電圧ＶＲＣが供給される。

主キャパシタＣＡ４〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０の第１端子は共通信号線ＬＣに接続されている。その共通信号線ＬＣはリセットスイッチＳＲ０の第１端子に接続され、リセットスイッチＳＲ０の第２端子にはコモン電圧ＶＣＭが供給される。

主スイッチＳＡ４ａ〜ＳＡ０ａ，測定スイッチＳＭ０ａ〜ＳＭ２ａは、主キャパシタＣＡ４〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０の第２端子に対して、制御信号ＣＳＷに応じて、アナログ入力信号ＶＩＮ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、中間電圧ＶＲＣを供給する。制御信号ＣＳＷは、主スイッチＳＡ４ａ〜ＳＡ０ａ，測定スイッチＳＭ２ａ〜ＳＭ０ａをそれぞれ独立して制御するための複数の信号を含む。また、制御信号ＣＳＷは、共通信号線ＬＣに対してコモン電圧ＶＣＭを供給するリセットスイッチＳＲ０を制御するための信号を含む。

なお、図２４に示す主スイッチＳＡ４ｂは、主キャパシタＣＡ４に対して、アナログ入力信号ＶＩＮ，第１基準電圧ＶＲＰ，第２基準電圧ＶＲＭ，中間電圧ＶＲＣを選択的に供給するための一例である。したがって、たとえば４つのスイッチを主キャパシタＣＡ４に接続し、各スイッチを制御して主キャパシタＣＡ４に対して、アナログ入力信号ＶＩＮ，第１基準電圧ＶＲＰ，第２基準電圧ＶＲＭ，中間電圧ＶＲＣを供給するようにしてもよい。他の主スイッチＳＡ３ｂ〜ＳＡ０ｂ，測定スイッチＳＭ２ｂ〜ＳＭ０ｂについても同様である。

変換制御回路７３は、判定信号Ｋａに基づいて、ラッチ信号ＣＬａ，変換制御信号ＣＳａ，デジタル信号Ｄｂを生成する。変換制御回路７３は、判定信号Ｋａの値を逐次保持するレジスタと、デジタル信号Ｄｂと変換制御信号ＣＳａを生成するロジック回路とを有している。また、変換制御回路７３は、判定信号Ｋａを得るためのラッチ信号ＣＬａを出力する。そして、変換制御回路７３は、保持した判定信号Ｋａの値に応じて、デジタル信号Ｄｂを出力する。デジタル信号Ｄｂは、Ｄ／Ａ変換回路７１の主キャパシタＣＡ４〜ＣＡ０に応じた５ビットの信号である。

測定制御回路７４は、判定信号Ｋａに基づいて、ラッチ信号ＣＬｂ，測定制御信号ＣＳｂ，容量値Ｗａを生成する。そして、変換制御回路７３は、測定制御信号ＣＳｂの値に応じた容量値Ｗａを出力する。容量値Ｗａは、測定対象の主キャパシタＣＡ４〜ＣＡ２の容量値を含む。主キャパシタＣＡ４〜ＣＡ２の容量値をＷａ４〜Ｗａ２とする。

選択回路７６には、変換制御回路７３からの変換制御信号ＣＳａと、測定制御回路７４からの測定制御信号ＣＳｂが供給される。さらに、選択回路７６には、選択信号ＳＥＬが供給される。選択回路７６は、第１レベルの選択信号ＳＥＬに応答して変換制御信号ＣＳａを選択し、その変換制御信号ＣＳａと等しい制御信号ＣＳＷを出力する。選択回路７６は、第２レベルの選択信号ＳＥＬに応答して測定制御信号ＣＳｂを選択し、その測定制御信号ＣＳｂと等しい制御信号ＣＳＷを出力する。

同様に、選択回路７７には、変換制御回路７３からのラッチ信号ＣＬａと、測定制御回路７４からのラッチ信号ＣＬｂと、選択信号ＳＥＬが供給される。選択回路７７は、第１レベルの選択信号ＳＥＬに基づいて、ラッチ信号ＣＬａを選択し、選択したラッチ信号ＣＬａと等しいラッチ信号ＣＬを出力する。選択回路７７は、第２レベルの選択信号ＳＥＬに基づいて、ラッチ信号ＣＬｂを選択し、選択したラッチ信号ＣＬｂと等しいラッチ信号ＣＬを出力する。

補正回路７５は、変換制御回路７３から出力されるデジタル信号Ｄｂを、測定制御回路７４から出力される容量値Ｗａに基づいて補正してデジタル出力信号ＤＯＵＴを生成する。補正回路７５は、デジタル信号Ｄｂの各ビットと、主キャパシタＣＡ４〜ＣＡ２の容量値Ｗａと、記憶した主キャパシタＣＡ１，ＣＡ０の容量値とに基づいて、アナログ入力信号ＶＩＮの電圧値を算出する。そして、補正回路７５は、算出した電圧値を変換した４ビットのデジタル出力信号ＤＯＵＴを出力する。

次に、変換処理におけるＡ／Ｄ変換回路７０の状態を説明する。なお、以下の説明に用いる図において、測定処理と同様に、主キャパシタＣＡ４〜ＣＡ０、測定キャパシタＣＭ２〜ＣＭ０と比較器７２を示し、他の部材を省略する。また、説明を簡略化するため、主キャパシタＣＡ４〜ＣＡ０，ＣＭ２〜ＣＭ０の容量値を、設計値を用いて説明する。即ち、主キャパシタＣＡ４〜ＣＡ０，ＣＭ２〜ＣＭ０の容量値を（８Ｃ，５Ｃ，３Ｃ，２Ｃ，１Ｃ，０．５Ｃ，０．２５Ｃ，０．２５Ｃ）とする。したがって、測定制御回路７４から出力される容量値Ｗａ（Ｗａ４，Ｗａ３，Ｗａ２）は（８，５，３）である。

先ず、図２５（ａ）に示すように、主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０によりアナログ入力信号ＶＩＮをサンプリングする。詳しくは、主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０にアナログ入力信号ＶＩＮを供給し、共通信号線ＬＣにコモン電圧ＶＣＭを供給する。これにより、主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０に、全ての主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０の容量値の合計と、アナログ入力信号ＶＩＮに応じた量の電荷を蓄積する。

そして、図２５（ｂ）に示すように、主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０に接続された主スイッチＳＡ４〜ＳＡ０，測定スイッチＳＭ２〜ＳＭ０と、共通信号線ＬＣに接続されたリセットスイッチＳＲ０（図２４参照）をオフし、電荷を保持（ホールド）する。

サンプリングとホールドによって共通信号線ＬＣに蓄積される電荷Ｑは、上記の第一実施形態と同様に、
Ｑ＝（ＶＣＭ−ＶＩＮ）・（８Ｃ＋５Ｃ＋３Ｃ＋２Ｃ＋０．５Ｃ＋０．２５Ｃ＋０．２５Ｃ）
Ｑ＝（Ｖｏ−ＣＡ４）・８Ｃ＋（Ｖｏ−ＣＡ３）・５Ｃ＋（Ｖｏ−ＣＡ２）・３Ｃ＋（Ｖｏ−ＣＡ１）・２Ｃ＋（Ｖｏ−ＣＡ０）・１Ｃ＋（Ｖｏ−ＣＭ２）・０．５Ｃ＋（Ｖｏ−ＣＭ１）・０．２５Ｃ＋（Ｖｏ−ＣＭ０）・０．２５Ｃ
となる。したがって、共通信号線ＬＣにおける出力電圧Ｖｏは、
Ｖｏ＝−（ＶＲ／ＣＡＬ）・（ＶＩＮａ−（８・Ｄａ４＋５・Ｄａ３＋３・Ｄａ２＋２・Ｄａ１＋１・Ｄａ０＋０．５・ＤＭａ２＋０．２５・ＤＭａ１＋０．２５・ＤＭａ０））＋ＶＣＭ ・・・（３）
となる。ただし、
ＶＲ＝ＶＲＰ−ＶＲＭ
ＶＩＮａ＝ＣＡＬ・（ＶＩＮ−ＶＲＭ）／ＶＲ
ＣＡＬ＝８＋５＋３＋２＋１＋０．５＋０．２５＋０．２５＝２０
Ｄａ４＝（ＣＡ４−ＶＲＭ）／ＶＲ
Ｄａ３＝（ＣＡ３−ＶＲＭ）／ＶＲ
Ｄａ２＝（ＣＡ２−ＶＲＭ）／ＶＲ
Ｄａ１＝（ＣＡ１−ＶＲＭ）／ＶＲ
Ｄａ０＝（ＣＡ０−ＶＲＭ）／ＶＲ
ＤＭａ２＝（ＣＭ２−ＶＲＭ）／ＶＲ
ＤＭａ１＝（ＣＭ１−ＶＲＭ）／ＶＲ
ＤＭａ０＝（ＣＭ０−ＶＲＭ）／ＶＲ
である。

上記の式（３）を、中間電圧ＶＲＣを用いて変形すると、
Ｖｏ＝−（ＶＲ／ＣＡＬ）・（ＶＩＮａ−（１０＋４・Ｄｂ４＋２．５・Ｄｂ３＋１．５・Ｄｂ２＋１・Ｄｂ１＋０．５・Ｄｂ０＋０．２５・ＤＭｂ２＋０．１２５・ＤＭｂ１＋０．１２５・ＤＭｂ０））＋ＶＣＭ ・・・（４）
となる。ただし、
ＶＲ＝ＶＲＰ−ＶＲＭ
ＶＩＮａ＝ＣＡＬ・（ＶＩＮ−ＶＲＭ）／ＶＲ
ＣＡＬ＝８＋５＋３＋２＋１＋０．５＋０．２５＋０．２５＝２０
Ｄｂ４＝２・（ＣＡ４−ＶＲＣ）／ＶＲ
Ｄｂ３＝２・（ＣＡ３−ＶＲＣ）／ＶＲ
Ｄｂ２＝２・（ＣＡ２−ＶＲＣ）／ＶＲ
Ｄｂ１＝２・（ＣＡ１−ＶＲＣ）／ＶＲ
Ｄｂ０＝２・（ＣＡ０−ＶＲＣ）／ＶＲ
ＤＭｂ２＝２・（ＣＭ２−ＶＲＣ）／ＶＲ
ＤＭｂ１＝２・（ＣＭ１−ＶＲＣ）／ＶＲ
ＤＭｂ０＝２・（ＣＭ０−ＶＲＣ）／ＶＲ
ＶＲＣ＝（ＶＲＰ＋ＶＲＭ）／２
である。

次に、図２５（ｃ）に示すように、主キャパシタＣＡ４〜ＣＡ０及び測定キャパシタＣＭ２〜ＣＭ０に中間電圧ＶＲＣを供給する。図において、主キャパシタＣＡ４〜ＣＡ０，ＣＭ２〜ＣＭ０に接続された主スイッチＳＡ４ａ〜ＳＡ０ａ，測定スイッチＳＭ２ａ〜ＳＭ０ａに対応する制御信号ＣＳＷの値を、括弧を付して示す。

このとき、共通信号線ＬＣにおける出力電圧Ｖｏは、上記の式（４）により、信号Ｄｂ４〜Ｄｂ０，ＤＭｂ２〜ＤＭｂ０が「０」であるから、
Ｖｏ＝−（ＶＲ／ＣＡＬ）・（ＶＩＮａ−１０）＋ＶＣＭ
となる。

そして、共通信号線ＬＣにおける出力電圧Ｖｏとコモン電圧ＶＣＭとを比較して判定信号Ｋａが比較器７２から出力される。この判定信号Ｋａのレベル（ＨレベルまたはＬレベル）に応じてデジタル信号ＤｂのＭＳＢ（Ｄｂ４）の値（−１ｏｒ＋１）が決定される。

次に、図２５（ｄ）に示すように、上記の判定結果に応じた信号Ｄｂ４（−１ｏｒ＋１）に基づいて基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を主キャパシタＣＡ４に供給する。たとえば、信号Ｄｂ４が「＋１」（判定信号Ｋａ＝Ｈ）の場合、出力電圧Ｖｏは、
Ｖｏ＝−（ＶＲ／ＣＡＬ）・（ＶＩＮａ−（１０＋４））＋ＶＣＭ
となる。一方、信号Ｄｂ４が「−１」（判定信号Ｋａ＝Ｌ）の場合、出力電圧Ｖｏは、
Ｖｏ＝−（ＶＲ／ＣＡＬ）・（ＶＩＮａ−（１０−４））＋ＶＣＭ
となる。比較器７２は、この出力電圧Ｖｏとコモン電圧ＶＣＭを比較して判定信号Ｋａを出力する。そして、判定信号Ｋａのレベルに応じて信号Ｄｂ３の値を決定する。

次に、図２６（ａ）に示すように、上記の判定結果に応じた信号Ｄｂ３（−１ｏｒ＋１）に基づいて基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を主キャパシタＣＡ３に供給する。比較器７２は、この出力電圧Ｖｏとコモン電圧ＶＣＭを比較して判定信号Ｋａを出力する。そして、判定信号Ｋａのレベルに応じて信号Ｄｂ２の値を決定する。

同様に、判定信号Ｋａに応じて信号Ｄｂ２（−１ｏｒ＋１）に基づいて基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を主キャパシタＣＡ２に供給する。比較器７２は、この出力電圧Ｖｏとコモン電圧ＶＣＭを比較して判定信号Ｋａを出力する。そして、判定信号Ｋａのレベルに応じて信号Ｄｂ１の値を決定する。

したがって、図２６（ｂ）に示すように、コード（変換制御信号ＣＳａ）の信号Ｄｂ４〜Ｄｂ１に応じて、主キャパシタＣＡ４〜ＣＡ１に対して基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を供給する。比較器７２は、この出力電圧Ｖｏとコモン電圧ＶＣＭを比較して判定信号Ｋａを出力する。そして、判定信号Ｋａのレベルに応じて信号Ｄｂ０の値を決定する。

上記の処理により、図２４に示す変換制御回路７３は、値を決定した信号Ｄｂ４〜Ｄｂ０を含むデジタル信号Ｄｂを出力する。
このような判定処理により、変換制御回路７３は、上記の式（４）における「ＶＩＮａ−（１０＋４・Ｄｂ４＋２．５・Ｄｂ３＋１．５・Ｄｂ２＋１・Ｄｂ１＋０．５・Ｄｂ０＋０．２５・ＤＭｂ２＋０．１２５・ＤＭｂ１＋０．１２５・ＤＭｂ０）」を「０」に近づけるように動作する。図２５（ｃ）〜図２６（ｂ）に示すように、主キャパシタＣＡ４〜ＣＡ０に対する判定の間、ＤＭｂ２〜ＤＭｂ０は「０」であり、測定キャパシタＣＭ２〜ＣＭ０に中間電圧ＶＲＣを供給する。したがって、変換制御回路７３から出力されるデジタル信号Ｄｂは、
Ｄｂ＝１０＋４・Ｄｂ４＋２．５・Ｄｂ３＋１．５・Ｄｂ２＋１・Ｄｂ１＋０．５・Ｄｂ０
となる。

補正回路７５は、変換制御回路７３から出力されるデジタル信号Ｄｂと、測定制御回路７４から出力される容量値Ｗａ（Ｗａ４〜Ｗａ２）とに基づいて、補正した値のデジタル信号ＤＯｂを算出する。このデジタル信号ＤＯｂを、容量値Ｗａ（Ｗａ４〜Ｗａ２）を用いて表すと、
ＤＯｂ＝１０＋Ｗａ４／２・Ｄｂ４＋Ｗａ３／２・Ｄｂ３＋Ｗａ２／２・Ｄｂ２＋２／２・Ｄｂ１＋１／２・Ｄｂ０
となる。

そして、補正回路７５は、このデジタル値ＤＯｂを、以下の式にしたがって所望のビット数（例えば４ビット）のデジタル出力信号ＤＯＵＴに変換する。
ＤＯＵＴ＝１６・ＤＯｂ／２０
上記の式において、「１６」は４ビットのデジタル信号のコード幅、「２０」は測定した容量値ＷａによるＤ／Ａ変換回路７１におけるコード幅（＝８＋５＋３＋２＋１＋０．５＋０．２５＋０．２５）である。したがって、デジタル出力信号ＤＯＵＴは、ビット数をｎとし、Ｄ／Ａ変換回路７１におけるキャパシタの容量値の合計をＣＡＬとすると、
ＤＯＵＴ＝２＾ｎ・ＤＯｂ／ＣＡＬ
と表すことができる。

次に、変換処理におけるＡ／Ｄ変換回路７０の状態を説明する。
比較器７２は、Ｄ／Ａ変換回路７１の出力電圧Ｖｏとコモン電圧ＶＣＭを比較して判定信号Ｋａを出力する。比較器７２の動作は、上記の式（４）にしたがって、Ｄ／Ａ変換回路７１におけるコード幅の中心値に対して判定結果に応じたキャパシタの容量値の１／２を順次加減算した結果の値とアナログ入力信号ＶＩＮａの値とを比較することに等しい。中心値または加減算の結果の値を判定値として、判定値とアナログ入力信号ＶＩＮａを比較することとして説明する。

本実施形態の場合、キャパシタの容量値の合計は「２０」である。したがって、Ｄ／Ａ変換回路７１におけるコード幅は「２０」であり、１回目の判定値は「１０」となる。
図２７に示すように、先ず、アナログ入力信号ＶＩＮａと判定値「１０」とを比較する。なお、アナログ入力信号ＶＩＮａの値を「１２．２５」とする。この場合、判定信号Ｋａに基づいて信号Ｄｂ４を「＋１」とする。次に、アナログ入力信号ＶＩＮａと判定値「１４」（＝１０＋４（＝８／２））とを比較し、判定信号Ｋａに基づいて信号Ｄｂ３を「−１」とする。次に、アナログ入力信号ＶＩＮａと判定値「１１．５」（＝１４−２．５（＝５／２））とを比較し、判定信号Ｋａに基づいて信号Ｄｂ２を「＋１」とする。次に、アナログ入力信号ＶＩＮａと判定値「１３」（＝１１．５＋１．５（＝３／２））とを比較し、判定信号Ｋａに基づいて信号Ｄｂ１を「−１」とする。そして、アナログ入力信号ＶＩＮａと判定値「１２」（＝１３−１（＝２／２））とを比較し、判定信号Ｋａに基づいて信号Ｄｂ０を「＋１」とする。

このように、図２４に示す変換制御回路７３のデジタル信号Ｄｂの各ビット値Ｄｂ４〜Ｄｂ０が設定される。図２４に示す補正回路７５は、このデジタル信号Ｄｂと、測定制御回路７４から出力される容量値Ｗａに基づいて、デジタル信号ＤＯａを算出する。デジタル信号ＤＯａは、
ＤＯａ＝１０＋４・（＋１）＋２．５・（−１）＋１．５・（＋１）＋１・（−１）＋０．５・（＋１）＝１２．５
となる。そして、補正回路７５は、デジタル信号ＤＯａを、４ビットのデジタル出力信号ＤＯＵＴに変換する。デジタル出力信号ＤＯＵＴは、
ＤＯＵＴ＝１６・１２．５／２０＝１０（四捨五入）
となる。

図２７において、縦軸はＤ／Ａ変換回路７１におけるコードを示し、横軸は判定回数を示す。縦軸において、三重線にて示した部分は、各判定におけるアナログ入力信号ＶＩＮａの範囲を示し、矢印は冗長範囲を示す。

冗長範囲は、アナログ入力信号ＶＩＮａに対する判定ミスを、下位のキャパシタによる判定によって補正することができる範囲を示す。つまり、冗長範囲は、その判定における判定ミスを許容可能な範囲を示す。

Ｄ／Ａ変換回路７１に含まれる主キャパシタＣＡ４〜ＣＡ０において、主キャパシタＣＡ４の容量値は、下位の主キャパシタＣＡ３〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０の容量値を合計した値以下に設定される。したがって、主キャパシタＣＡ４により生成した出力電圧Ｖｏと同程度の電圧を、下位の主キャパシタＣＡ３〜ＣＡ０を用いて共通信号線ＬＣに生成することができる。したがって、主キャパシタＣＡ４を用いた判定と同様の判定を、主キャパシタＣＡ３〜ＣＡ０を用いて行うことができる。主キャパシタＣＡ３，ＣＡ２についても同様である。

本実施形態では、判定値を中心とする冗長範囲が設定される。たとえば、電源ノイズや熱ノイズは、アナログ入力信号ＶＩＮに対して高電位側と低電位側とにランダムな電圧変動を生じさせる。このように設定される冗長範囲は、アナログ入力信号ＶＩＮにおけるランダムな電圧変化による判定ミスの補正を可能とする。

たとえば、図２８に示すように、アナログ入力信号ＶＩＮａを冗長範囲内（＝８．７５）とする。判定ミスのない場合、１回目の判定において、信号Ｄｂ４は「−１」に設定される。次に、アナログ入力信号ＶＩＮａと判定値「６」（＝１０−４（＝８／２））とを比較し、判定信号Ｋａに基づいて信号Ｄｂ３を「＋１」とする。次に、アナログ入力信号ＶＩＮａと判定値「８．５」（＝６＋２．５（＝５／２））とを比較し、判定信号Ｋａに基づいて信号Ｄｂ２を「＋１」とする。次に、アナログ入力信号ＶＩＮａと判定値「１０」（＝８．５＋１．５（＝３／２））とを比較し、判定信号Ｋａに基づいて信号Ｄｂ１を「−１」とする。そして、アナログ入力信号ＶＩＮａと判定値「９」（＝１０−１（＝２／２））とを比較し、判定信号Ｋａに基づいて信号Ｄｂ０を「−１」とする。このように、デジタル信号Ｄｂの各ビット値Ｄｂ４〜Ｄｂ０が設定される。したがって、デジタル信号ＤＯａは、
ＤＯａ＝１０＋４・（−１）＋２．５・（＋１）＋１．５・（＋１）＋１・（−１）＋０．５・（−１）＝８．５
となる。

次に、判定ミスが発生した場合を説明する。
図２９に示すように、１回目の判定において、判定ミスにより信号Ｄｂ４が「＋１」に設定される。この場合、次の判定において、アナログ入力信号ＶＩＮａと判定値「１４」（＝１０＋４（＝８／２））とを比較し、判定信号Ｋａに基づいて信号Ｄｂ３を「−１」に設定する。次に、アナログ入力信号ＶＩＮａと判定値「１１．５」（＝１４−２．５（＝５／２））とを比較し、判定信号Ｋａに基づいて信号Ｄｂ２を「−１」に設定する。次に、アナログ入力信号ＶＩＮａと判定値「１０」（＝１１．５−１．５（＝３／２））とを比較し、判定信号Ｋａに基づいて信号Ｄｂ１を「−１」とする。そして、アナログ入力信号ＶＩＮａと判定値「９」（＝１０−１（＝２／２））とを比較し、判定信号Ｋａに基づいて信号Ｄｂ０を「−１」とする。このように、デジタル信号Ｄｂの各ビット値Ｄｂ４〜Ｄｂ０が設定される。したがって、デジタル信号ＤＯａは、
ＤＯａ＝１０＋４・（＋１）＋２．５・（−１）＋１．５・（−１）＋１・（−１）＋０．５・（−１）＝８．５
となる。このデジタル信号ＤＯａの値は、図２８による結果と等しい。つまり、１回目の判定において、判定値より小さなアナログ入力信号ＶＩＮａにおける判定ミスが補正されている。

次に、中間電圧ＶＲＣを用いないＡ／Ｄ変換回路における動作を説明する。なお、この比較例として、たとえば、図１に示すＡ／Ｄ変換回路７０を用いる。なお、以下の説明において、設計値を用いる。

先ず、判定ミスのない場合を説明する。
図３０に示すアナログ入力信号ＶＩＮａの値を「６．７５」とする。
先ず、アナログ入力信号ＶＩＮａと判定値「８」とを比較する。そして、判定信号Ｋａに基づいて信号Ｄａ４を「０」とする。次に、アナログ入力信号ＶＩＮａと判定値「５」とを比較し、判定信号Ｋａに基づいて信号Ｄａ３を「１」とする。次に、アナログ入力信号ＶＩＮａと判定値「８」（＝５＋３）とを比較し、判定信号Ｋａに基づいて信号Ｄａ２を「０」とする。次に、アナログ入力信号ＶＩＮａと判定値「７」（＝５＋２）とを比較し、判定信号Ｋａに基づいて信号Ｄａ１を「０」とする。そして、アナログ入力信号ＶＩＮａと判定値「６」（＝５＋１）とを比較し、判定信号Ｋａに基づいて信号Ｄａ０を「１」とする。この場合、デジタル信号ＤＯａは、
ＤＯａ＝８・０＋５・１＋３・０＋２・０＋１＝６
となる。

次に、判定ミスが生じた場合を説明する。
たとえば、図３１に示すように、１回目の判定における判定ミスにより信号Ｄａ４が「１」に設定される。すると、次の判定において判定値「１３」（＝８＋５）が設定される。そして、アナログ入力信号ＶＩＮａと判定値「１３」とを比較し、判定信号Ｋａに基づいて信号Ｄａ３を「０」とする。次に、アナログ入力信号ＶＩＮａと判定値「１１」（＝８＋３）とを比較し、判定信号Ｋａに基づいて信号Ｄａ２を「０」とする。次に、アナログ入力信号ＶＩＮａと判定値「１０」（＝８＋２）とを比較し、判定信号Ｋａに基づいて信号Ｄａ１を「０」とする。そして、アナログ入力信号ＶＩＮａと判定値「９」（＝８＋１）とを比較し、判定信号Ｋａに基づいて信号Ｄａ０を「０」とする。この場合、デジタル信号ＤＯａは、
ＤＯａ＝８・１＋５・０＋３・０＋２・０＋０＝８
となる。このように、中間電圧ＶＲＣを用いないＡ／Ｄ変換回路の場合、判定値より小さなアナログ入力信号ＶＩＮａにおける判定ミスは、補正することができない。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（３−１）上記第一，第二実施形態と同様に、測定制御回路７４によって測定した主キャパシタＣＡ４〜ＣＡ２の容量値Ｗａを用いて、アナログ入力信号ＶＩＮを変換したデジタル信号Ｄｂを補正してデジタル出力信号ＤＯＵＴを生成することで、変換にかかる時間を短縮することができる。

（３−２）主キャパシタＣＡ４〜ＣＡ０に中間電圧ＶＲＣを供給し、共通信号線ＬＣにおける出力電圧Ｖｏを判定してデジタル信号Ｄｂを決定する。そして、判定結果に応じて第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭを主キャパシタＣＡ４〜ＣＡ０に供給する。この処理は、たとえば１回目の判定において、Ｄ／Ａ変換回路に含まれる主キャパシタＣＡ４〜ＣＡ０と測定キャパシタＣＭ２〜ＣＭ０に応じたデジタル信号Ｄｂのコード幅の中間値を判定値としてアナログ入力信号ＶＩＮを判定することと等価である。１回目の判定結果に基づいて、判定値に対して、下位の主キャパシタに蓄積した電荷の１／２を加算または減算して次の判定値を決定する。したがって、このＡ／Ｄ変換回路７０では、判定値を中心とした冗長範囲を設定する。これにより、判定ミスを、下位ビットの判定の際に補正することができ、高い変換精度を得ることができる。

（第四実施形態）
以下、第四実施形態を説明する。
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明の一部または全てを省略する。

図３２に示すように、逐次比較型のアナログデジタル変換回路（Ａ／Ｄ変換回路）１００は第三実施形態のＡ／Ｄ変換回路７０を全差動化したものであり、差動のアナログ入力信号ＶＩＮ（＝ＶＩｐ−ＶＩｍ）を複数ビット（たとえば４ビット）のデジタル出力信号ＤＯＵＴに変換する。

Ａ／Ｄ変換回路１００は、デジタルアナログ変換回路（Ｄ／Ａ変換回路）１０１、比較器１０２、変換制御回路１０３、測定制御回路１０４、補正回路１０５、選択回路１０６，１０７を有している。

Ｄ／Ａ変換回路１０１は、差動のアナログ入力信号ＶＩＮであるアナログ入力信号ＶＩｐ，ＶＩｍ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、コモン電圧ＶＣＭ、制御信号ＣＳＷに基づいて、差動の出力電圧Ｖｏｐ，Ｖｏｍを生成する。本実施形態におけるコモン電圧ＶＣＭの電圧値は、任意の電圧値である。

Ｄ／Ａ変換回路１０１は電荷再配分型のデジタルアナログ変換回路（ＣＤＡＣ）である。Ｄ／Ａ変換回路１０１は、第１変換部１１１と第２変換部１１２とを有している。
第１変換部１１１は、第一実施形態と同様に、所定の比率（８：５：３：２：１）で重み付けされた複数の主キャパシタＣＡ４ｐ，ＣＡ３ｐ，ＣＡ２ｐ，ＣＡ１ｐ，ＣＡ０ｐを有している。図３２において、主キャパシタＣＡ４ｐ〜ＣＡ０ｐの容量値をそれぞれ、８Ｃ，５Ｃ，３Ｃ，２Ｃ，１Ｃと表記する。「Ｃ」は単位容量値を示す。主キャパシタＣＡ４ｐ〜ＣＡ０ｐの第１端子は共通信号線ＬＣｐに接続されている。共通信号線ＬＣｐは第１リセットスイッチＳＲ０ｐの第１端子に接続され、第１リセットスイッチＳＲ０ｐの第２端子にコモン電圧ＶＣＭが供給される。

主キャパシタＣＡ４ｐ，ＣＡ３ｐ，ＣＡ２ｐ，ＣＡ１ｐ，ＣＡ０ｐの第２端子はそれぞれ主スイッチＳＡ４ｐ，ＳＡ３ｐ，ＳＡ２ｐ，ＳＡ１ｐ，ＳＡ０ｐに接続されている。主スイッチＳＡ４ｐは、主キャパシタＣＡ４ｐに接続された端子（共通端子）と、アナログ入力信号ＶＩｐが供給される端子と、第１基準電圧ＶＲＰが供給される端子と、第２基準電圧ＶＲＭが供給される端子を有している。主スイッチＳＡ４ｐは、制御信号ＣＳＷｐに応答して、アナログ入力信号ＶＩｐ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭのいずれかを主キャパシタＣＡ４ｐに供給する。

同様に、主スイッチＳＡ３ｐ〜ＳＡ０ｐは、制御信号ＣＳＷｐに応答して、アナログ入力信号ＶＩｐ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭのいずれかを主キャパシタＣＡ３ｐ〜ＣＡ０ｐに供給する。制御信号ＣＳＷｐは、主スイッチＳＡ４ｐ〜ＳＡ０ｐ，リセットスイッチＳＲ０ｐのそれぞれに応じた制御信号を含む。

第２変換部１１２は、第１変換部１１１と同様に、所定の比率（８：５：３：２：１）で重み付けされた複数の主キャパシタＣＡ４ｍ，ＣＡ３ｍ，ＣＡ２ｍ，ＣＡ１ｍ，ＣＡ０ｍを有している。図３２において、主キャパシタＣＡ４ｍ〜ＣＡ０ｍの容量値をそれぞれ、８Ｃ，５Ｃ，３Ｃ，２Ｃ，１Ｃと表記する。「Ｃ」は単位容量値を示す。主キャパシタＣＡ４ｍ〜ＣＡ０ｍの第１端子は共通信号線ＬＣｍに接続されている。共通信号線ＬＣｍは第２リセットスイッチＳＲ０ｍの第１端子に接続され、第２リセットスイッチＳＲ０ｍの第２端子にコモン電圧ＶＣＭが供給される。

主キャパシタＣＡ４ｍ，ＣＡ３ｍ，ＣＡ２ｍ，ＣＡ１ｍ，ＣＡ０ｍの第２端子はそれぞれ主スイッチＳＡ４ｍＳＡ３ｍ，ＳＡ２ｍ，ＳＡ１ｍ，ＳＡ０ｍに接続されている。主スイッチＳＡ４ｍは、制御信号ＣＳＷｍに応答して、アナログ入力信号ＶＩｍ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭのいずれかを主キャパシタＣＡ４ｍに供給する。同様に、主スイッチＳＡ３ｍ〜ＳＡ０ｍは、制御信号ＣＳＷｍに応答して、アナログ入力信号ＶＩｍ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭのいずれかを主キャパシタＣＡ３ｍ〜ＣＡ０ｍに供給する。制御信号ＣＳＷｍは、主スイッチＳＡ４ｍ〜ＳＡ０ｍ，リセットスイッチＳＲ０ｍのそれぞれに応じた制御信号を含む。

さらに、第１変換部１１１の主スイッチＳＡ４ｐは、第２変換部１１２の主スイッチＳＡ４ｍに接続された端子を有している。主スイッチＳＡ４ｐ，ＳＡ４ｍは、制御信号ＣＳＷｐ，ＣＳＷｍに応答して、第１変換部１１１の主キャパシタＣＡ４ｐと、第２変換部１１２の主キャパシタＣＡ４ｍとを互いに接続する。同様に、第１変換部１１１の主スイッチＳＡ３ｐ〜ＳＡ０ｐは、第２変換部１１２の主スイッチＳＡ３ｐ〜ＳＡ０ｐとそれぞれ接続され、第１変換部１１１の主キャパシタＣＡ３ｐ〜ＣＡ０ｐと、第２変換部１１２の主キャパシタＣＡ３ｍ〜ＣＡ０ｍとを互いに接続する。

また、第１変換部１１１は、測定対象の主キャパシタＣＡ４〜ＣＡ２の容量値を測定するための測定キャパシタＣＭ２ｐ，ＣＭ１ｐ，ＣＭ０ｐを有している。測定キャパシタＣＭ２ｐ〜ＣＭ０ｐの容量値は、最下位ビットに対応する主キャパシタＣＡ０ｐの容量値に応じて、所定の比率（０．５：０．２５：０．２５）で重み付けされている。図３２において、測定キャパシタＣＭ２ｐ，ＣＭ１ｐ，ＣＭ０ｐの容量値をそれぞれ、０．５Ｃ，０．２５Ｃ，０．２５Ｃと表記する。「Ｃ」は単位容量値を示す。測定キャパシタＣＭ２ｐ〜ＣＭ０ｐの第１端子は共通信号線ＬＣｐに接続されている。

測定キャパシタＣＭ２ｐ，ＣＭ１ｐ，ＣＭ０ｐの第２端子は測定スイッチＳＭ２ｐ，ＳＭ１ｐ，ＳＭ０ｐにそれぞれ接続されている。測定スイッチＳＭ２ｐ〜ＳＭ０ｐは、制御信号ＣＳＷｐに応答して、アナログ入力信号ＶＩｐ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭのいずれかを測定キャパシタＣＭ２ｐ〜ＣＭ０ｐに供給する。制御信号ＣＳＷｐは、測定スイッチＳＭ２ｐ〜ＳＭ０ｐのそれぞれに応じた制御信号を含む。

同様に、第２変換部１１２は、測定対象の主キャパシタＣＡ４〜ＣＡ２の容量値を測定するための測定キャパシタＣＭ２ｍ，ＣＭ１ｍ，ＣＭ０ｍを有している。測定キャパシタＣＭ２ｍ〜ＣＭ０ｍの容量値は、最下位ビットに対応する主キャパシタＣＡ０ｍの容量値に応じて、所定の比率（０．５：０．２５：０．２５）で重み付けされている。図３２において、測定キャパシタＣＭ２ｍ，ＣＭ１ｍ，ＣＭ０ｍの容量値をそれぞれ、０．５Ｃ，０．２５Ｃ，０．２５Ｃと表記する。「Ｃ」は単位容量値を示す。測定キャパシタＣＭ２ｍ〜ＣＭ０ｍの第１端子は共通信号線ＬＣｍに接続されている。

第２変換部１１２の測定キャパシタＣＭ２ｍ，ＣＭ１ｍ，ＣＭ０ｍの第２端子は測定スイッチＳＭ２ｍ，ＳＭ１ｍ，ＳＭ０ｍにそれぞれ接続されている。測定スイッチＳＭ２ｍ〜ＳＭ０ｍは、制御信号ＣＳＷｍに応答して、アナログ入力信号ＶＩｍ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭのいずれかを測定キャパシタＣＭ２ｍ〜ＣＭ０ｍに供給する。制御信号ＣＳＷｍは、測定スイッチＳＭ２ｍ〜ＳＭ０ｍのそれぞれに応じた制御信号を含む。

さらに、第１変換部１１１の測定スイッチＳＭ２ｐは、第２変換部１１２の測定スイッチＳＭ２ｍに接続された端子を有している。測定スイッチＳＭ２ｐ，ＳＭ２ｍは、制御信号ＣＳＷｐ，ＣＳＷｍに応答して、第１変換部１１１の測定キャパシタＣＭ２ｐと、第２変換部１１２の測定キャパシタＣＭ２ｍとを互いに接続する。同様に、第１変換部１１１の測定スイッチＳＭ１ｐ，ＳＭ０ｐは、第２変換部１１２の測定スイッチＳＭ１ｍ，ＳＭ０ｍとそれぞれ接続され、第１変換部１１１の測定キャパシタＣＭ１ｐ，ＣＭ０ｐと、第２変換部１１２の測定キャパシタＣＭ１ｍ，ＣＭ０ｍとを互いに接続する。

なお、図３２に示す主スイッチＳＡ４ｐは、主キャパシタＣＡ４ｐに対して、アナログ入力信号ＶＩｐ，第１基準電圧ＶＲＰ，第２基準電圧ＶＲＭの供給と主キャパシタＣＡ４ｍとの接続を選択的に行うための一例である。したがって、たとえば４つのスイッチを主キャパシタＣＡ４ｐに接続し、各スイッチを制御して主キャパシタＣＡ４ｐに対して、アナログ入力信号ＶＩｐ，第１基準電圧ＶＲＰ，第２基準電圧ＶＲＭの供給と主キャパシタＣＡ４ｍとの接続を行うようにしてもよい。他の主スイッチＳＡ３ｐ〜ＳＡ０ｐ，測定スイッチＳＭ２ｐ〜ＳＭ０ｐ，ＳＡ４ｍ〜ＳＡ０ｍ，測定スイッチＳＭ２ｍ〜ＳＭ０ｍについても同様である。

第１変換部１１１の共通信号線ＬＣｐは比較器１０２の反転入力端子に接続されている。第２変換部１１２の共通信号線ＬＣｍは比較器１０２の非反転入力端子に接続されている。第１変換部１１１は、共通信号線ＬＣｐに、アナログ入力信号ＶＩｐに基づいた出力電圧Ｖｏｐを生成する。第２変換部１１２は、共通信号線ＬＣｍに、アナログ入力信号ＶＩｍに基づいて出力電圧Ｖｏｍを生成する。比較器１０２は、Ｄ／Ａ変換回路１０１から出力される出力電圧Ｖｏｐ，Ｖｏｍを比較し、その比較結果に応じた判定信号Ｋａを生成する。判定信号Ｋａは、変換制御回路１０３と測定制御回路１０４に供給される。

変換制御回路１０３は、判定信号Ｋａに基づいて、ラッチ信号ＣＬａ，変換制御信号ＣＳａ，デジタル信号Ｄｂを生成する。変換制御回路１０３は、判定信号Ｋａの値を逐次保持するレジスタと、デジタル信号Ｄｂと変換制御信号ＣＳａを生成するロジック回路とを有している。また、変換制御回路１０３は、判定信号Ｋａを得るためのラッチ信号ＣＬａを出力する。そして、変換制御回路１０３は、保持した判定信号Ｋａの値に応じて、デジタル信号Ｄｂを出力する。デジタル信号Ｄｂは、Ｄ／Ａ変換回路１０１の主キャパシタＣＡ４ｐ〜ＣＡ０ｐ，ＣＡ４ｍ〜ＣＡ０ｍに応じた５ビットの信号である。

測定制御回路１０４は、判定信号Ｋａに基づいて、ラッチ信号ＣＬｂ，測定制御信号ＣＳｂ，容量値Ｗａを生成する。測定制御回路１０４は、判定信号Ｋａに基づいて測定制御信号ＣＳｂを生成するロジック回路と、複数の測定制御信号ＣＳｂの値を保持するレジスタを有している。測定制御回路１０４は、測定対象の主キャパシタＣＡ４ｐ，ＣＡ４ｍ〜ＣＡ２ｐ，ＣＡ２ｍに対応する測定制御信号ＣＳｂの値を保持する。そして、測定制御回路１０４は、保持した測定制御信号ＣＳｂの値に応じた容量値Ｗａを出力する。容量値Ｗａは、測定対象の主キャパシタＣＡ４ｐ，ＣＡ４ｍ〜ＣＡ２ｐ，ＣＡ２ｍの容量値を含む。主キャパシタＣＡ４〜ＣＡ２の容量値をＷａ４〜Ｗａ２とする。

測定制御回路１０４は、第一実施形態と同様に、主キャパシタＣＡ４ｐ〜ＣＡ２ｐ，ＣＡ４ｍ〜ＣＡ２ｍの容量値を測定する。たとえば、測定制御回路１０４は、主キャパシタＣＡ２ｐ，ＣＡ２ｍの容量値を、主キャパシタＣＡ１ｐ，ＣＡ１ｍ，ＣＡ０ｐ，ＣＡ０ｍと測定キャパシタＣＭ２ｐ，ＣＭ２ｍ〜ＣＭ０ｐ，ＣＭ０ｍを用いて測定する。同様に、測定制御回路１０４は、主キャパシタＣＡ３ｐ，ＣＡ３ｍの容量値を、主キャパシタＣＡ２ｐ，ＣＡ２ｍ〜ＣＡ０ｐ，ＣＣ０ｍと測定キャパシタＣＭ２ｐ，ＣＭ２ｍ〜ＣＭ０ｐ，ＣＭ０ｍを用いて測定する。そして、測定制御回路１０４は、主キャパシタＣＡ４ｐ，ＣＡ４ｍの容量値を、主キャパシタＣＡ３ｐ，ＣＡ３ｍ〜ＣＡ０ｐ，ＣＡ０ｍと測定キャパシタＣＭ２ｐ，ＣＭ２ｍ〜ＣＭ０ｐ，ＣＭ０ｍを用いて測定する。

選択回路１０６には、変換制御回路１０３からの変換制御信号ＣＳａと、測定制御回路１０４からの測定制御信号ＣＳｂが供給される。さらに、選択回路１０６には、選択信号ＳＥＬが供給される。選択回路１０６は、第１レベルの選択信号ＳＥＬに応答して変換制御信号ＣＳａを選択し、その変換制御信号ＣＳａと等しい制御信号ＣＳＷを出力する。選択回路１０６は、第２レベルの選択信号ＳＥＬに応答して測定制御信号ＣＳｂを選択し、その測定制御信号ＣＳｂと等しい制御信号ＣＳＷを出力する。制御信号ＣＳＷは、第１変換部１１１の主スイッチＳＡ４ｐ〜ＳＡ０ｐと測定スイッチＳＭ２ｐ〜ＳＭ０ｐを制御する制御信号ＣＳＷｐと、第２変換部１１２の主スイッチＳＡ４ｍ〜ＳＡ０ｍと測定スイッチＳＭ２ｍ〜ＳＭ０ｍを制御する制御信号ＣＳＷｍとを含む。図では省略したが、変換制御信号ＣＳａ，測定制御信号ＣＳｂは、第１変換部１１１の主スイッチＳＡ４ｐ〜ＳＡ０ｐと測定スイッチＳＭ２ｐ〜ＳＭ０ｐを制御する制御信号と、第２変換部１１２の主スイッチＳＡ４ｍ〜ＳＡ０ｍと測定スイッチＳＭ２ｍ〜ＳＭ０ｍを制御する制御信号とを含む。

同様に、選択回路１０７には、変換制御回路１０３からのラッチ信号ＣＬａと、測定制御回路１０４からのラッチ信号ＣＬｂと、選択信号ＳＥＬが供給される。選択回路１０７は、第１レベルの選択信号ＳＥＬに基づいて、ラッチ信号ＣＬａを選択し、選択したラッチ信号ＣＬａと等しいラッチ信号ＣＬを出力する。選択回路１０７は、第２レベルの選択信号ＳＥＬに基づいて、ラッチ信号ＣＬｂを選択し、選択したラッチ信号ＣＬｂと等しいラッチ信号ＣＬを出力する。したがって、変換処理を行うとき、Ｄ／Ａ変換回路１０１と比較器１０２は、変換制御回路１０３により制御される。一方、測定処理を行うとき、Ｄ／Ａ変換回路１０１と比較器１０２は、測定制御回路１０４により制御される。

補正回路１０５は、変換制御回路１０３から出力されるデジタル信号Ｄｂを、測定制御回路１０４から出力される容量値Ｗａに基づいて補正してデジタル出力信号ＤＯＵＴを生成する。補正回路１０５は、デジタル信号Ｄｂと容量値Ｗａとに基づいて、アナログ入力信号ＶＩＮの電圧値を算出する。そして、補正回路１０５は、算出した電圧値を、４ビットのデジタル出力信号ＤＯＵＴに変換し、そのデジタル出力信号ＤＯＵＴを出力する。

補正回路１０５は、変換制御回路１０３から出力されるデジタル信号Ｄｂを、測定制御回路１０４から出力される容量値Ｗａに基づいて補正してデジタル出力信号ＤＯＵＴを生成する。補正回路１０５は、測定対象以外の主キャパシタＣＡ１ｐ，ＣＡ１ｍの容量値と、主キャパシタＣＡ０ｐ，ＣＡ０ｍの容量値とを記憶している。補正回路１０５は、デジタル信号Ｄｂの各ビットと、主キャパシタＣＡ４ｐ，ＣＡ４ｍ〜ＣＡ２ｐ，ＣＡ２ｍの容量値Ｗａと、記憶した主キャパシタＣＡ１ｐ，ＣＡ１ｍ，ＣＡ０ｐ，ＣＡ０ｍの容量値とに基づいて、アナログ入力信号ＶＩＮの電圧値を算出する。この算出する電圧値は、Ｄ／Ａ変換回路１０１の主キャパシタＣＡ４ｐ，ＣＡ４ｍ〜ＣＡ０ｐ，ＣＡ０ｍの設計値に対して、測定制御回路１０４により測定した主キャパシタＣＡ４ｐ，ＣＡ４ｍ〜ＣＡ２ｐ，ＡＣ２ｍの容量値に応じて補正した値である。そして、このデジタル値は、アナログ入力信号ＶＩＮの入力範囲である第１基準電圧ＶＲＰと第２基準電圧ＶＲＭの間の電位差を、主キャパシタＣＡ４ｐ，ＣＡ４ｍ〜ＣＡ０ｐ，ＣＡ０ｍの容量値に応じて設定した分解能（ステップ）に基づく値である。したがって、補正回路１０５は、算出した電圧値を、４ビットのデジタル出力信号ＤＯＵＴに変換し、そのデジタル出力信号ＤＯＵＴを出力する。

次に、判定処理におけるＡ／Ｄ変換回路１００の動作を説明する。なお、以下の説明に用いる図において、上記実施形態と同様に、主キャパシタＣＡ４ｐ〜ＣＡ０ｐ，ＣＡ４ｍ〜ＣＡ０ｍ、測定キャパシタＣＭ２ｐ〜ＣＭ０ｐ，ＣＭ２ｍ〜ＣＭ０ｍ、及び比較器１０２を示し、他の部材を省略する。

先ず、図３３（ａ）に示すように、アナログ入力信号ＶＩｐ，ＶＩｍをサンプリングする。詳しくは、第１変換部１１１において、主キャパシタＣＡ４ｐ〜ＣＡ０ｐ及び測定キャパシタＣＭ２ｐ〜ＣＭ０ｐの第２端子にアナログ入力信号ＶＩｐを供給し、共通信号線ＬＣｐにコモン電圧ＶＣＭを供給する。同様に、第２変換部１１２において、主キャパシタＣＡ４ｍ〜ＣＡ０ｍ及び測定キャパシタＣＭ２ｍ〜ＣＭ０ｍの第２端子にアナログ入力信号ＶＩｍを供給し、共通信号線ＬＣｍにコモン電圧ＶＣＭを供給する。

そして、図３３（ｂ）に示すように、第１変換部１１１の主スイッチＳＡ４ｐ〜ＳＡ０ｐ，測定スイッチＳＭ２ｐ〜ＳＭ０ｐ，リセットスイッチＳＲ０ｐ（図３２参照）をオフする。同様に、第２変換部１１２の主スイッチＳＡ４ｍ〜ＳＡ０ｍ，２ｍ〜ＳＭ０ｍ，リセットスイッチＳＲ０ｍ（図３２参照）をオフする。これにより、電荷を保持（ホールド）する。

このとき、出力電圧Ｖｏｐ，Ｖｏｍは、
Ｖｏｐ＝−（ＶＲ／ＣＡＬ）・（ＶＩｐａ−（８・Ｄ４ｐ＋５・Ｄ３ｐ＋３・Ｄ２ｐ＋２・Ｄ１ｐ＋１・Ｄ０ｐ＋０．５・ＤＭ２ｐ＋０．２５・ＤＭ１ｐ＋０．２５・ＤＭ０ｐ））＋ＶＣＭ ・・・（５）
Ｖｏｍ＝−（ＶＲ／ＣＡＬ）・（ＶＩｍａ−（８・Ｄ４ｍ＋５・Ｄ３ｍ＋３・Ｄ２ｍ＋２・Ｄ１ｍ＋１・Ｄ０ｍ＋０．５・ＤＭ２ｍ＋０．２５・ＤＭ１ｍ＋０．２５・ＤＭ０ｍ））＋ＶＣＭ ・・・（６）
となる。ただし、
ＶＲ＝ＶＲＰ−ＶＲＭ
ＶＩｐａ＝ＣＡＬ・（ＶＩｐ−ＶＲＭ）／ＶＲ
ＶＩｍａ＝ＣＡＬ・（ＶＩｍ−ＶＲＭ）／ＶＲ
ＣＡＬ＝８＋５＋３＋２＋１＋０．５＋０．２５＋０．２５＝２０
Ｄ４ｐ＝（ＣＡ４ｐ−ＶＲＭ）／ＶＲ
Ｄ３ｐ＝（ＣＡ３ｐ−ＶＲＭ）／ＶＲ
Ｄ２ｐ＝（ＣＡ２ｐ−ＶＲＭ）／ＶＲ
Ｄ１ｐ＝（ＣＡ１ｐ−ＶＲＭ）／ＶＲ
Ｄ０ｐ＝（ＣＡ０ｐ−ＶＲＭ）／ＶＲ
ＤＭ２ｐ＝（ＣＭ２ｐ−ＶＲＭ）／ＶＲ
ＤＭ１ｐ＝（ＣＭ１ｐ−ＶＲＭ）／ＶＲ
ＤＭ０ｐ＝（ＣＭ０ｐ−ＶＲＭ）／ＶＲ
Ｄ４ｍ＝（ＣＡ４ｍ−ＶＲＭ）／ＶＲ
Ｄ３ｍ＝（ＣＡ３ｍ−ＶＲＭ）／ＶＲ
Ｄ２ｍ＝（ＣＡ２ｍ−ＶＲＭ）／ＶＲ
Ｄ１ｍ＝（ＣＡ１ｍ−ＶＲＭ）／ＶＲ
Ｄ０ｍ＝（ＣＡ０ｍ−ＶＲＭ）／ＶＲ
ＤＭ２ｍ＝（ＣＭ２ｍ−ＶＲＭ）／ＶＲ
ＤＭ１ｍ＝（ＣＭ１ｍ−ＶＲＭ）／ＶＲ
ＤＭ０ｍ＝（ＣＭ０ｍ−ＶＲＭ）／ＶＲ
である。

図３２に示す比較器１０２は、差動の出力電圧Ｖｏｐ，Ｖｏｍを比較するため、上記の式（５），（６）により、
Ｖｏｐ−Ｖｏｍ＝−（ＶＲ／ＣＡＬ）・（ＶＩｐａ−ＶＩｍａ−（８・Ｄｂ４＋５・Ｄｂ３＋３・Ｄｂ２＋２・Ｄｂ１＋１・Ｄｂ０＋０．５・ＤＭｂ２＋０．２５・ＤＭｂ１＋０．２５・ＤＭｂ０））
Ｄｂ４＝（ＣＡ４ｐ−ＣＡ４ｍ）／ＶＲ
Ｄｂ３＝（ＣＡ３ｐ−ＣＡ３ｍ）／ＶＲ
Ｄｂ２＝（ＣＡ２ｐ−ＣＡ２ｍ）／ＶＲ
Ｄｂ１＝（ＣＡ１ｐ−ＣＡ１ｍ）／ＶＲ
Ｄｂ０＝（ＣＡ０ｐ−ＣＡ０ｍ）／ＶＲ
ＤＭｂ２＝（ＣＭ２ｐ−ＣＭ２ｍ）／ＶＲ
ＤＭｂ１＝（ＣＭ１ｐ−ＣＭ１ｍ）／ＶＲ
ＤＭｂ０＝（ＣＭ０ｐ−ＣＭ０ｍ）／ＶＲ
となる。ＶＩＮａは、１ＬＳＢに相当する電圧値を単位としてアナログ入力信号ＶＩＮを表した値である。そして、ＶＩｐａ，ＶＩｍａはそれぞれ、１ＬＳＢに相当する電圧値を単位としてアナログ入力信号ＶＩｐ，ＶＩｍを表した値である。この式は、そして、第三実施形態と同様に、
Ｖｏｐ−Ｖｏｍ＝−（２・ＶＲ／ＣＡＬ）・（ＶＩＮａ−（１０＋４・Ｄｂ４＋２．５・Ｄｂ３＋１．５・Ｄｂ２＋１・Ｄｂ１＋０．５・Ｄｂ０＋０．２５・ＤＭｂ２＋０．１２５・ＤＭｂ１＋０．１２５・ＤＭｂ０）） ・・・（７）
ＶＩＮａ＝（ＶＩｐａ−ＶＩｍａ＋２０）／２＝（ＣＡＬ・（ＶＩｐ−ＶＩｍ）＋２０）／（２・ＶＲ）＝（ＣＡＬ・ＶＩＮ＋２０）／（２・ＶＲ）
とすることができる。

この実施形態において、変換可能なアナログ入力信号ＶＩｐ、ＶＩｍの範囲はそれぞれ、
ＶＲＭ≦ＶＩｐ≦ＶＲＰ
ＶＲＭ≦ＶＩｍ≦ＶＲＰ
となり、アナログ入力信号ＶＩＮａの範囲は、
０≦ＶＩＮａ≦２０
となる。

次に、図３３（ｃ）に示すように、第１変換部１１１と第２変換部１１２において、差動関係にあるキャパシタを互いに接続する。たとえば、主キャパシタＣＡ４ｐの第２端子と主キャパシタＣＡ４ｍの第２端子を互いに接続する。なお、図３３（ｃ）において括弧を付して示した値（＝０）は、図３２に示す主スイッチＳＡ４ｐ〜ＳＡ０ｐ，ＳＡ４ｍ〜ＳＡ０ｍと測定スイッチＳＭ２ｐ〜ＳＭ０ｐ，ＳＭ２ｍ〜ＳＭ０ｍに対する制御信号ＣＳＷｐ，ＣＳＷｍを示す。これにより、両主キャパシタＣＡ４ｐ、ＣＡ４ｍの第２端子における電圧は互いに等しくなる。そして、共通信号線ＬＣｐの出力電圧Ｖｏｐと共通信号線ＬＣｍの出力電圧Ｖｏｍを比較した結果に応じた判定信号Ｋａが比較器１０２から出力される。

第１変換部１１１の主キャパシタＣＡ４ｐ〜ＣＡ０ｐ及び測定キャパシタＣＭ２ｍ〜ＣＭ０ｍと、第２変換部１１２の主キャパシタＣＡ４ｍ〜ＣＡ０ｍ及び測定キャパシタＣＭ２ｍ〜ＣＭ０ｍの第２端子における電圧が等しいため、上記の式（７）は、
Ｖｏｐ−Ｖｏｍ＝−（２・ＶＲ／ＣＡＬ）・（ＶＩＮａ−１０）
となる。

この判定信号Ｋａのレベル（ＨレベルまたはＬレベル）に応じて、デジタル信号ＤｂのＭＳＢ（Ｄｂ４）の値（−１ｏｒ＋１）を決定する。たとえば、判定信号ＫａがＨレベルのとき、信号Ｄｂ４に「−１」を設定し、判定信号ＫａがＬレベルのとき、信号Ｄｂ４に「＋１」を設定する。

次に、図３４（ａ）に示すように、上記の判定により決定された信号Ｄｂ４（−１ｏｒ＋１）に基づいて差動関係にある主キャパシタＣＡ４ｐ，ＣＡ４ｍに対して、相補的に基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を供給する。たとえば、信号Ｄｂ４が「−１」の場合、主キャパシタＣＡ４ｐに第１基準電圧ＶＲＰを供給し、主キャパシタＣＡ４ｍに第２基準電圧ＶＲＭを供給する。したがって、
Ｖｏｐ−Ｖｏｍ＝−（２・ＶＲ／ＣＡＬ）・（ＶＩＮａ−（１０＋４））
となる。

一方、信号Ｄｂ４が「＋１」の場合、主キャパシタＣＡ４ｐに第２基準電圧ＶＲＭを供給し、主キャパシタＣＡ４ｍに第１基準電圧ＶＲＰを供給する。したがって、
Ｖｏｐ−Ｖｏｍ＝−（２・ＶＲ／ＣＡＬ）・（ＶＩＮａ−（１０−４））
となる。

このように、出力電圧Ｖｏｐ，Ｖｏｍは、主キャパシタＣＡ４ｐ，ＣＡ４ｍに供給される基準電圧ＶＲＰ，ＶＲＭに応じて変化する。比較器１０２は、これらの出力電圧Ｖｏｐ，Ｖｏｍを比較して判定信号Ｋａを出力する。そして、判定信号Ｋａのレベルに応じて信号Ｄｂ３の値を決定する。

次に、図３４（ｂ）に示すように、上記の判定により決定された信号Ｄｂ３（−１ｏｒ＋１）に基づいて差動関係にある主キャパシタＣＡ３ｐ，ＣＡ３ｍに対して、相補的に基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を供給する。これにより、出力電圧Ｖｏｐ，Ｖｏｍは、主キャパシタＣＡ３ｐ，ＣＡ３ｍに供給される基準電圧ＶＲＰ，ＶＲＭに応じて変化する。比較器１０２は、これらの出力電圧Ｖｏｐ，Ｖｏｍを比較して判定信号Ｋａを出力する。そして、判定信号Ｋａのレベルに応じて信号Ｄｂ２の値を決定する。

そして、図３４（ｃ）に示すように、信号Ｄｂ２に基づいて差動関係にある主キャパシタＣＡ２ｐ，ＣＡ２ｍに対して、相補的に基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を供給する。さらに、信号Ｄｂ１に基づいて差動関係にある主キャパシタＣＡ１ｐ，ＣＡ１ｍに対して、相補的に基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を供給する。これにより、出力電圧Ｖｏｐ，Ｖｏｍは、主キャパシタＣＡ４ｐ〜ＣＡ１ｐ，ＣＡ４ｍ〜ＣＡ１ｍに供給される基準電圧ＶＲＰ，ＶＲＭに応じた電位となる。比較器１０２は、これらの出力電圧Ｖｏｐ，Ｖｏｍを比較して判定信号Ｋａを出力する。そして、判定信号Ｋａのレベルに応じて信号Ｄｂ０の値を決定する。

上記の処理により、図３２に示す変換制御回路１０３は、値を決定した信号Ｄｂ４〜Ｄｂ０を含むデジタル信号Ｄｂを出力する。
以上記述したように、本実施形態によれば、以下の効果を奏する。

（４−１）上記第一〜第三実施形態と同様に、測定制御回路１０４によって測定した主キャパシタＣＡ４ｐ〜ＣＡ２ｐ，ＣＡ４ｍ〜ＣＭ２ｍの容量値Ｗａを用いて、アナログ入力信号ＶＩｐ，ＶＩｍを変換したデジタル信号Ｄｂを補正してデジタル出力信号ＤＯＵＴを生成することで、変換にかかる時間を短縮することができる。

（４−２）Ａ／Ｄ変換回路１００は、アナログ入力信号ＶＩｐ，ＶＩｍをデジタル出力信号ＤＯＵＴに変換する。そして、このＡ／Ｄ変換回路１００は、上記の第三実施形態と同様に、判定値を中心とする冗長範囲を設定する。判定ミスを、下位ビットの判定の際に補正することができ、高い変換精度を得ることができる。

（４−３）Ａ／Ｄ変換回路１００は全差動型であるため、Ｄ／Ａ変換回路１０１の出力電圧Ｖｏｐ，Ｖｏｍの差電圧が同相ノイズの影響を受けなくなり、同相ノイズによる誤判定を低減することができる。

（第五実施形態）
以下、第五実施形態を説明する。
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明を省略する。

図３５に示すように、逐次比較型のアナログデジタル変換回路（Ａ／Ｄ変換回路）１２０は第四実施形態と同様に第三実施形態のＡ／Ｄ変換回路７０を全差動化したものであり、差動のアナログ入力信号ＶＩＮ（＝ＶＩｐ−ＶＩｍ）を複数ビット（たとえば４ビット）のデジタル出力信号ＤＯＵＴに変換する。

Ａ／Ｄ変換回路１２０は、デジタルアナログ変換回路（Ｄ／Ａ変換回路）１２１、比較器１２２、変換制御回路１２３、測定制御回路１２４、補正回路１２５、選択回路１２６，１２７を有している。

Ｄ／Ａ変換回路１２１は、差動のアナログ入力信号ＶＩＮであるアナログ入力信号ＶＩｐ，ＶＩｍ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、第１コモン電圧ＶＣ１、第２コモン電圧ＶＣ２、制御信号ＣＳＷに基づいて出力電圧Ｖｏｐ，Ｖｏｍを生成する。第１コモン電圧ＶＣ１及び第２コモン電圧ＶＣ２の電圧値は、任意の電圧値である。

Ｄ／Ａ変換回路１２１は電荷再配分型のデジタルアナログ変換回路（ＣＤＡＣ）である。Ｄ／Ａ変換回路１２１は、第１変換部１３１と第２変換部１３２とを有している。
第１変換部１３１は、第一実施形態と同様に、所定の比率（８：５：３：２：１）で重み付けされた複数の主キャパシタＣＡ４ｐ，ＣＡ３ｐ，ＣＡ２ｐ，ＣＡ１ｐ，ＣＡ０ｐを有している。図３５において、主キャパシタＣＡ４ｐ〜ＣＡ０ｐの容量値をそれぞれ、８Ｃ，５Ｃ，３Ｃ，２Ｃ，１Ｃと表記する。「Ｃ」は単位容量値を示す。主キャパシタＣＡ４ｐ〜ＣＡ０ｐの第１端子は共通信号線ＬＣｐに接続されている。主キャパシタＣＡ４ｐ，ＣＡ３ｐ，ＣＡ２ｐ，ＣＡ１ｐ，ＣＡ０ｐの第２端子はそれぞれ主スイッチＳＡ４ｐ，ＳＡ３ｐ，ＳＡ２ｐ，ＳＡ１ｐ，ＳＡ０ｐに接続されている。

主スイッチＳＡ４ｐは、主キャパシタＣＡ４ｐに接続された端子（共通端子）と、アナログ入力信号ＶＩｐが供給される端子と、第１基準電圧ＶＲＰが供給される端子と、第２基準電圧ＶＲＭが供給される端子と、第２コモン電圧ＶＣ２が供給される端子を有している。主スイッチＳＡ４ｐは、制御信号ＣＳＷｐに応答して、アナログ入力信号ＶＩｐ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、第２コモン電圧ＶＣ２のいずれかを主キャパシタＣＡ４ｐに供給する。主スイッチＳＡ３ｐ〜ＳＡ０ｐは、主スイッチＳＡ４ｐと同様に各端子を有している。したがって、主スイッチＳＡ３ｐ〜ＳＡ０ｐは、制御信号ＣＳＷｐに応答して、アナログ入力信号ＶＩｐ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、第２コモン電圧ＶＣ２のいずれかを主キャパシタＣＡ３ｐ〜ＣＡ０ｐに供給する。共通信号線ＬＣｐは第１リセットスイッチＳＲ０ｐの第１端子に接続され、第１リセットスイッチＳＲ０ｐの第２端子に第１コモン電圧ＶＣ１が供給される。制御信号ＣＳＷｐは、主スイッチＳＡ４ｐ〜ＳＡ０ｐ，リセットスイッチＳＲ０ｐのそれぞれに応じた制御信号を含む。

また、第１変換部１３１は、測定対象の主キャパシタＣＡ４〜ＣＡ２の容量値を測定するための測定キャパシタＣＭ２ｐ，ＣＭ１ｐ，ＣＭ０ｐを有している。測定キャパシタＣＭ２ｐ〜ＣＭ０ｐの容量値は、最下位ビットに対応する主キャパシタＣＡ０ｐの容量値に応じて、所定の比率（０．５：０．２５：０．２５）で重み付けされている。図３５において、測定キャパシタＣＭ２ｐ，ＣＭ１ｐ，ＣＭ０ｐの容量値をそれぞれ、０．５Ｃ，０．２５Ｃ，０．２５Ｃと表記する。「Ｃ」は単位容量値を示す。測定キャパシタＣＭ２ｐ〜ＣＭ０ｐの第１端子は共通信号線ＬＣｐに接続されている。測定キャパシタＣＭ２ｐ，ＣＭ１ｐ，ＣＭ０ｐの第２端子は測定スイッチＳＭ２ｐ，ＳＭ１ｐ，ＳＭ０ｐにそれぞれ接続されている。測定スイッチＳＭ２ｐ〜ＳＭ０ｐは、主スイッチＳＡ４ｐと同様に各端子を有している。したがって、測定スイッチＳＭ２ｐ〜ＳＭ０ｐは、制御信号ＣＳＷｐに応答して、アナログ入力信号ＶＩｐ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、第２コモン電圧ＶＣ２のいずれかを測定キャパシタＣＭ２ｐ〜ＣＭ０ｐに供給する。制御信号ＣＳＷｐは、測定スイッチＳＭ２ｐ〜ＳＭ０ｐのそれぞれに応じた制御信号を含む。

第２変換部１３２は、第一実施形態と同様に、所定の比率（８：５：３：２：１）で重み付けされた複数の主キャパシタＣＡ４ｍ，ＣＡ３ｍ，ＣＡ２ｍ，ＣＡ１ｍ，ＣＡ０ｍを有している。図３５において、主キャパシタＣＡ４ｍ〜ＣＡ０ｍの容量値をそれぞれ、８Ｃ，５Ｃ，３Ｃ，２Ｃ，１Ｃと表記する。「Ｃ」は単位容量値を示す。主キャパシタＣＡ４ｍ〜ＣＡ０ｍの第１端子は共通信号線ＬＣｍに接続されている。主キャパシタＣＡ４ｍ，ＣＡ３ｍ，ＣＡ２ｍ，ＣＡ１ｍ，ＣＡ０ｍの第２端子はそれぞれ主スイッチＳＡ４ｍ，ＳＡ３ｍ，ＳＡ２ｍ，ＳＡ１ｍ，ＳＡ０ｍに接続されている。

主スイッチＳＡ４ｍは、主キャパシタＣＡ４ｍに接続された端子（共通端子）と、アナログ入力信号ＶＩｍが供給される端子と、第１基準電圧ＶＲＰが供給される端子と、第２基準電圧ＶＲＭが供給される端子と、第２コモン電圧ＶＣ２が供給される端子を有している。主スイッチＳＡ４ｍは、制御信号ＣＳＷｍに応答して、アナログ入力信号ＶＩｍ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、第２コモン電圧ＶＣ２のいずれかを主キャパシタＣＡ４ｍに供給する。主スイッチＳＡ３ｍ〜ＳＡ０ｍは、主スイッチＳＡ４ｍと同様に各端子を有している。したがって、主スイッチＳＡ３ｍ〜ＳＡ０ｍは、制御信号ＣＳＷｍに応答して、アナログ入力信号ＶＩｍ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、第２コモン電圧ＶＣ２のいずれかを主キャパシタＣＡ３ｍ〜ＣＡ０ｍに供給する。共通信号線ＬＣｍは第２リセットスイッチＳＲ０ｍの第１端子に接続され、第２リセットスイッチＳＲ０ｍの第２端子に第１コモン電圧ＶＣ１が供給される。制御信号ＣＳＷｍは、主スイッチＳＡ４ｍ〜ＳＡ０ｍ，リセットスイッチＳＲ０ｍのそれぞれに応じた制御信号を含む。

また、第２変換部１３２は、測定対象の主キャパシタＣＡ４〜ＣＡ２の容量値を測定するための測定キャパシタＣＭ２ｍ〜ＣＭ０ｍを有している。測定キャパシタＣＭ２ｍ〜ＣＭ０ｍの容量値は、最下位ビットに対応する主キャパシタＣＡ０ｍの容量値に応じて、所定の比率（０．５：０．２５：０．２５）で重み付けされている。図３５において、測定キャパシタＣＭ２ｍ，ＣＭ１ｍ，ＣＭ０ｍの容量値をそれぞれ、０．５Ｃ，０．２５Ｃ，０．２５Ｃと表記する。「Ｃ」は単位容量値を示す。測定キャパシタＣＭ２ｍ〜ＣＭ０ｍの第１端子は共通信号線ＬＣｍに接続されている。測定キャパシタＣＭ２ｍ〜ＣＭ０ｍの第２端子は測定スイッチＳＭ２ｍ〜ＳＭ０ｍにそれぞれ接続されている。測定スイッチＳＭ２ｍ〜ＳＭ０ｍは、制御信号ＣＳＷｍに応答して、アナログ入力信号ＶＩｍ、第１基準電圧ＶＲＰ、第２基準電圧ＶＲＭ、第２コモン電圧ＶＣ２のいずれかを測定キャパシタＣＭ２ｍ〜ＣＭ０ｍに供給する。制御信号ＣＳＷｍは、測定スイッチＳＭ２ｍ〜ＳＭ０ｍのそれぞれに応じた制御信号を含む。

なお、図３５に示す主スイッチＳＡ４ｐは、主キャパシタＣＡ４ｐに対して、アナログ入力信号ＶＩｐ，第１基準電圧ＶＲＰ，第２基準電圧ＶＲＭ，第２コモン電圧ＶＣ２を選択的に供給するための一例である。したがって、たとえば４つのスイッチを主キャパシタＣＡ４ｐに接続し、各スイッチを制御してアナログ入力信号ＶＩｐ，第１基準電圧ＶＲＰ，第２基準電圧ＶＲＭ，第２コモン電圧ＶＣ２を主キャパシタＣＡ４ｐに供給するようにしてもよい。他の主スイッチＳＡ３ｐ〜ＳＡ０ｐ，測定スイッチＳＭ２ｐ〜ＳＭ０ｐ，ＳＡ４ｍ〜ＳＡ０ｍ，測定スイッチＳＭ２ｍ〜ＳＭ０ｍについても同様である。

第１変換部１３１の共通信号線ＬＣｐは比較器１２２の反転入力端子に接続されている。第２変換部１３２の共通信号線ＬＣｍは比較器１２２の非反転入力端子に接続されている。第１変換部１３１は、共通信号線ＬＣｐに、アナログ入力信号ＶＩｐに基づいた出力電圧Ｖｏｐを生成する。第２変換部１３２は、共通信号線ＬＣｍに、アナログ入力信号ＶＩｍに基づいて出力電圧Ｖｏｍを生成する。比較器１２２は、Ｄ／Ａ変換回路１２１から出力される出力電圧Ｖｏｐ，Ｖｏｍを比較し、その比較結果に応じた判定信号Ｋａを生成する。

変換制御回路１２３は、判定信号Ｋａに基づいて、ラッチ信号ＣＬａ，変換制御信号ＣＳａ，デジタル信号Ｄｂを生成する。変換制御回路１２３は、判定信号Ｋａの値を逐次保持するレジスタと、デジタル信号Ｄｂと変換制御信号ＣＳａを生成するロジック回路とを有している。また、変換制御回路１２３は、判定信号Ｋａを得るためのラッチ信号ＣＬａを出力する。そして、変換制御回路１２３は、保持した判定信号Ｋａの値に応じて、デジタル信号Ｄｂを出力する。デジタル信号Ｄｂは、Ｄ／Ａ変換回路１２１の主キャパシタＣＡ４ｐ，ＣＡ４ｍ〜ＣＡ０ｐ，ＣＡ０ｍに応じた５ビットの信号である。

測定制御回路１２４は、判定信号Ｋａに基づいて、ラッチ信号ＣＬｂ，測定制御信号ＣＳｂ，容量値Ｗａを生成する。測定制御回路１２４は、判定信号Ｋａに基づいて測定制御信号ＣＳｂを生成するロジック回路と、複数の測定制御信号ＣＳｂの値を保持するレジスタを有している。変換制御回路１２３は、測定対象の主キャパシタＣＡ４ｐ，ＣＡ４ｍ〜ＣＡ２ｐ，ＣＡ２ｍに対応する測定制御信号ＣＳｂの値を保持する。そして、変換制御回路１２３は、保持した測定制御信号ＣＳｂの値に応じた容量値Ｗａを出力する。容量値Ｗａは、測定対象の主キャパシタＣＡ４ｐ，ＣＡ４ｍ〜ＣＡ２ｐ，ＣＡ２ｍの容量値を含む。主キャパシタＣＡ４ｐ，ＣＡ４ｍ〜ＣＡ２ｐ，ＣＡ２ｍの容量値をＷａ４〜Ｗａ２とする。

測定制御回路１２４は、判定信号Ｋａに基づいて、ラッチ信号ＣＬｂ，測定制御信号ＣＳｂ，容量値Ｗａを生成する。測定制御回路１２４は、判定信号Ｋａに基づいて測定制御信号ＣＳｂを生成するロジック回路と、複数の測定制御信号ＣＳｂの値を保持するレジスタを有している。測定制御回路１２４は、測定対象の主キャパシタＣＡ４ｐ，ＣＡ４ｍ〜ＣＡ２ｐ，ＣＡ２ｍに対応する測定制御信号ＣＳｂの値を保持する。そして、測定制御回路１２４は、保持した測定制御信号ＣＳｂの値に応じた容量値Ｗａを出力する。容量値Ｗａは、測定対象の主キャパシタＣＡ４ｐ，ＣＡ４ｍ〜ＣＡ２ｐ，ＣＡ２ｍの容量値を含む。主キャパシタＣＡ４〜ＣＡ２の容量値をＷａ４〜Ｗａ２とする。

測定制御回路１２４は、第四実施形態と同様に、主キャパシタＣＡ４ｐ〜ＣＡ２ｐ，ＣＡ４ｍ〜ＣＡ２ｍの容量値を測定する。たとえば、測定制御回路１２４は、主キャパシタＣＡ２ｐ，ＣＡ２ｍの容量値を、主キャパシタＣＡ１ｐ，ＣＡ１ｍ，ＣＡ０ｐ，ＣＡ０ｍと測定キャパシタＣＭ２ｐ，ＣＭ２ｍ〜ＣＭ０ｐ，ＣＭ０ｍを用いて測定する。同様に、測定制御回路１２４は、主キャパシタＣＡ３ｐ，ＣＡ３ｍの容量値を、主キャパシタＣＡ２ｐ，ＣＡ２ｍ〜ＣＡ０ｐ，ＣＡ０ｍと測定キャパシタＣＭ２ｐ，ＣＭ２ｍ〜ＣＭ０ｐ，ＣＭ０ｍを用いて測定する。そして、測定制御回路１２４は、主キャパシタＣＡ４ｐ，ＣＡ４ｍの容量値を、主キャパシタＣＡ３ｐ，ＣＡ３ｍ〜ＣＡ０ｐ，ＣＡ０ｍと測定キャパシタＣＭ２ｐ，ＣＭ２ｍ〜ＣＭ０ｐ，ＣＭ０ｍを用いて測定する。

選択回路１２６には、変換制御回路１２３からの変換制御信号ＣＳａと、測定制御回路１２４からの測定制御信号ＣＳｂが供給される。さらに、選択回路１２６には、選択信号ＳＥＬが供給される。選択回路１２６は、第１レベルの選択信号ＳＥＬに応答して変換制御信号ＣＳａを選択し、その変換制御信号ＣＳａと等しい制御信号ＣＳＷを出力する。選択回路１２６は、第２レベルの選択信号ＳＥＬに応答して測定制御信号ＣＳｂを選択し、その測定制御信号ＣＳｂと等しい制御信号ＣＳＷを出力する。制御信号ＣＳＷは、第１変換部１３１の主スイッチＳＡ４ｐ〜ＳＡ０ｐと測定スイッチＳＭ２ｐ〜ＳＭ０ｐを制御する制御信号ＣＳＷｐと、第２変換部１３２の主スイッチＳＡ４ｍ〜ＳＡ０ｍと測定スイッチＳＭ２ｍ〜ＳＭ０ｍを制御する制御信号ＣＳＷｍとを含む。図では省略したが、変換制御信号ＣＳａ，測定制御信号ＣＳｂは、第１変換部１３１の主スイッチＳＡ４ｐ〜ＳＡ０ｐと測定スイッチＳＭ２ｐ〜ＳＭ０ｐを制御する制御信号と、第２変換部１３２の主スイッチＳＡ４ｍ〜ＳＡ０ｍと測定スイッチＳＭ２ｍ〜ＳＭ０ｍを制御する制御信号とを含む。

同様に、選択回路１２７には、変換制御回路１２３からのラッチ信号ＣＬａと、測定制御回路１２４からのラッチ信号ＣＬｂと、選択信号ＳＥＬが供給される。選択回路１２７は、第１レベルの選択信号ＳＥＬに基づいて、ラッチ信号ＣＬａを選択し、選択したラッチ信号ＣＬａと等しいラッチ信号ＣＬを出力する。選択回路１２７は、第２レベルの選択信号ＳＥＬに基づいて、ラッチ信号ＣＬｂを選択し、選択したラッチ信号ＣＬｂと等しいラッチ信号ＣＬを出力する。したがって、変換処理を行うとき、Ｄ／Ａ変換回路１２１と比較器１２２は、変換制御回路１２３により制御される。一方、測定処理を行うとき、Ｄ／Ａ変換回路１２１と比較器１２２は、測定制御回路１２４により制御される。

補正回路１２５は、変換制御回路１２３から出力されるデジタル信号Ｄｂを、測定制御回路１２４から出力される容量値Ｗａに基づいて補正してデジタル出力信号ＤＯＵＴを生成する。補正回路１２５は、デジタル信号Ｄｂと容量値Ｗａとに基づいて、アナログ入力信号ＶＩＮの電圧値を算出する。そして、補正回路１２５は、算出した電圧値を、４ビットのデジタル出力信号ＤＯＵＴに変換し、そのデジタル出力信号ＤＯＵＴを出力する。

次に、判定処理におけるＡ／Ｄ変換回路１２０の動作を説明する。なお、以下の説明に用いる図において、上記実施形態と同様に、主キャパシタＣＡ４ｐ〜ＣＡ０ｐ，ＣＡ４ｍ〜ＣＡ０ｍ、測定キャパシタＣＭ２ｐ〜ＣＭ０ｐ，ＣＭ２ｍ〜ＣＭ０ｍ、及び比較器１２２を示し、他の部材を省略する。

先ず、図３６（ａ）に示すように、アナログ入力信号ＶＩｐ，ＶＩｍをサンプリングする。詳しくは、第１変換部１３１において、主キャパシタＣＡ４ｐ〜ＣＡ０ｐ及び測定キャパシタＣＭ２ｐ〜ＣＭ０ｐの第２端子にアナログ入力信号ＶＩｐを供給し、共通信号線ＬＣｐに第１コモン電圧ＶＣ１を供給する。同様に、第２変換部１３２において、主キャパシタＣＡ４ｍ〜ＣＡ０ｍ及び測定キャパシタＣＭ２ｍ〜ＣＭ０ｍの第２端子にアナログ入力信号ＶＩｍを供給し、共通信号線ＬＣｍに第１コモン電圧ＶＣ１を供給する。

そして、図３６（ｂ）に示すように、第１変換部１３１の主スイッチＳＡ４ｐ〜ＳＡ０ｐ，測定スイッチＳＭ２ｐ〜ＳＭ０ｐ，リセットスイッチＳＲ０ｐ（図３５参照）をオフする。同様に、第２変換部１３２の主スイッチＳＡ４ｍ〜ＳＡ０ｍ，測定スイッチＳＭ２ｍ〜ＳＭ０ｍ，リセットスイッチＳＲ０ｍ（図３５参照）をオフする。これにより、電荷を保持（ホールド）する。

次に、図３６（ｃ）に示すように、第１変換部１３１において、主キャパシタＣＡ４ｐ〜ＣＡ０ｐ及び測定キャパシタＣＭ２ｐ〜ＣＭ０ｐの第２端子に第２コモン電圧ＶＣ２を供給する。同様に、第２変換部１３２において、主キャパシタＣＡ４ｍ〜ＣＡ０ｍ及び測定キャパシタＣＭ２ｍ〜ＣＭ０ｍの第２端子に第２コモン電圧ＶＣ２を供給する。なお、図３６（ｃ）において括弧を付して示した値（＝０）は、図３５に示す主スイッチＳＡ４ｐ〜ＳＡ０ｐ，ＳＡ４ｍ〜ＳＡ０ｍと測定スイッチＳＭ２ｐ〜ＳＭ０ｐ，ＳＭ２ｍ〜ＳＭ０ｍに対応する制御信号ＣＳＷｐ，ＣＳＷｍを示す。

そして、共通信号線ＬＣｐの出力電圧Ｖｏｐと共通信号線ＬＣｍの出力電圧Ｖｏｍを比較した結果に応じた判定信号Ｋａが比較器１２２から出力される。この判定信号Ｋａのレベル（ＨレベルまたはＬレベル）に応じて、デジタル信号ＤｂのＭＳＢ（Ｄｂ４）の値（−１ｏｒ＋１）を決定する。たとえば、判定信号ＫａがＨレベルのとき、信号Ｄｂ４に「−１」を設定し、判定信号ＫａがＬレベルのとき、信号Ｄｂ４に「＋１」を設定する。

次に、図３７（ａ）に示すように、上記の判定により決定された信号Ｄｂ４（−１ｏｒ＋１）に基づいて差動関係にある主キャパシタＣＡ４ｐ，ＣＡ４ｍに対して、相補的に基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を供給する。たとえば、信号Ｄｂ４が「−１」の場合、主キャパシタＣＡ４ｐに第１基準電圧ＶＲＰを供給し、主キャパシタＣＡ４ｍに第２基準電圧ＶＲＭを供給する。信号Ｄｂ４が「＋１」の場合、主キャパシタＣＡ４ｐに第２基準電圧ＶＲＭを供給し、主キャパシタＣＡ４ｍに第１基準電圧ＶＲＰを供給する。これにより、出力電圧Ｖｏｐ，Ｖｏｍは、主キャパシタＣＡ４ｐ，ＣＡ４ｍに供給される基準電圧ＶＲＰ，ＶＲＭに応じて変化する。比較器１２２は、これらの出力電圧Ｖｏｐ，Ｖｏｍを比較して判定信号Ｋａを出力する。そして、判定信号Ｋａのレベルに応じて信号Ｄｂ３の値を決定する。

次に、図３７（ｂ）に示すように、上記の判定により決定された信号Ｄｂ３（−１ｏｒ＋１）に基づいて差動関係にある主キャパシタＣＡ３ｐ，ＣＡ３ｍに対して、相補的に基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を供給する。これにより、出力電圧Ｖｏｐ，Ｖｏｍは、主キャパシタＣＡ３ｐ，ＣＡ３ｍに供給される基準電圧ＶＲＰ，ＶＲＭに応じて変化する。比較器１２２は、これらの出力電圧Ｖｏｐ，Ｖｏｍを比較して判定信号Ｋａを出力する。そして、判定信号Ｋａのレベルに応じて信号Ｄｂ２の値を決定する。

そして、図３７（ｃ）に示すように、信号Ｄｂ２に基づいて差動関係にある主キャパシタＣＡ２ｐ，ＣＡ２ｍに対して、相補的に基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を供給する。さらに、信号Ｄｂ１に基づいて差動関係にある主キャパシタＣＡ１ｐ，ＣＡ１ｍに対して、相補的に基準電圧ＶＲｘ（第１基準電圧ＶＲＰまたは第２基準電圧ＶＲＭ）を供給する。これにより、出力電圧Ｖｏｐ，Ｖｏｍは、主キャパシタＣＡ４ｐ〜ＣＡ１ｐ，ＣＡ４ｍ〜ＣＡ１ｍに供給される基準電圧ＶＲＰ，ＶＲＭに応じた電位となる。比較器１２２は、これらの出力電圧Ｖｏｐ，Ｖｏｍを比較して判定信号Ｋａを出力する。そして、判定信号Ｋａのレベルに応じて信号Ｄｂ０の値を決定する。

上記の処理により、図３５に示す変換制御回路１２３は、値を決定した信号Ｄｂ４〜Ｄｂ０を含むデジタル信号Ｄｂを出力する。
以上記述したように、本実施形態によれば、以下の効果を奏する。

（５−１）上記の第一〜第四実施形態と同様に、測定制御回路１２４によって測定した主キャパシタＣＡ４ｐ〜ＣＡ２ｐ，ＣＡ４ｍ〜ＣＭ２ｍの容量値Ｗａを用いて、アナログ入力信号ＶＩｐ，ＶＩｍを変換したデジタル信号Ｄｂを補正してデジタル出力信号ＤＯＵＴを生成することで、変換にかかる時間を短縮することができる。

（５−２）Ａ／Ｄ変換回路１２０は、アナログ入力信号ＶＩｐ，ＶＩｍをデジタル出力信号ＤＯＵＴに変換する。そして、このＡ／Ｄ変換回路１２０は、上記の第三，第四実施形態と同様に、判定値を中心とする冗長範囲を設定することで判定ミスを下位ビットの判定の際に補正し、高い変換精度を得ることができる。

（５−３）Ａ／Ｄ変換回路１００は全差動型であるため、Ｄ／Ａ変換回路１０１の出力電圧Ｖｏｐ，Ｖｏｍの差電圧が同相ノイズの影響を受けなくなり、同相ノイズによる誤判定を低減することができる。

（５−４）主キャパシタＣＡ４ｐ〜ＣＡ０ｐ，ＣＡ４ｍ〜ＣＡ０ｍと測定キャパシタＣＭ２ｐ〜ＣＭ０ｐ，ＣＭ２ｍ〜ＣＭ０ｍの第２端子に第２コモン電圧ＶＣ２を供給する。これにより、共通信号線ＬＣｐ，ＬＣｍの電位変動を抑制する。つまり、共通信号線ＬＣｐ，ＬＣｍにおける出力電圧Ｖｏｐ，Ｖｏｍの直流的な電位（ＤＣ電位）を安定化することができる。

（別の実施形態）
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記第一実施形態において、補正回路１５は、５ビットのデジタル出力信号ＤＯＵＴを出力するようにしてもよい。変換制御回路１３は、５ビットのデジタル信号Ｄａを出力する。このデジタル信号Ｄａの各ビットは、Ｄ／Ａ変換回路１１に含まれる主キャパシタＣＡ４〜ＣＡ０の容量比に応じた重み付けされ、非バイナリである。補正回路１５は、非バイナリのデジタル信号Ｄａをバイナリに変換してデジタル出力信号ＤＯＵＴを生成する。第二〜第五実施形態においても同様とする。

・上記各実施形態において、補正回路１５において、小数点以下の値を丸め込むときに、四捨五入によって行う（実施例）。小数点以下の値を切り上げまたは切り捨てしてデジタル出力信号ＤＯＵＴを生成してもよい。

・第三実施形態に対する第四，第五実施形態と同様に、上記の第一，第二実施形態を差動型のＡ／Ｄ変換回路としてもよい。

１１，５１，７１ Ｄ／Ａ変換回路
１２，５２，７２ 比較器
１３，５３，７３ 変換制御回路
１４，５４，７４ 測定制御回路
１５，５５，７５ 補正回路
１０１，１２１ Ｄ／Ａ変換回路
１０２，１２２ 比較器
１０３，１２３ 変換制御回路
１０４，１２４ 測定制御回路
１０５，１２５ 補正回路
ＶＩＮ アナログ入力信号
ＶＩｐ アナログ入力信号（第１入力信号）
ＶＩｍ アナログ入力信号（第２入力信号）
ＤＯＵＴ デジタル出力信号
Ｄａ，Ｄｂ デジタル信号
Ｋａ 判定信号
ＣＳＷ 制御信号
ＣＳＷｐ 制御信号（第１制御信号）
ＣＳＷｍ 制御信号（第２制御信号）
ＣＳａ 変換制御信号（制御信号）
ＣＳｂ 測定制御信号（制御信号）
Ｗａ 容量値
ＶＲＰ 基準電圧（第１基準電圧）
ＶＲＭ 基準電圧（第２基準電圧）
ＶＣＭ コモン電圧（第１電圧）
ＶＣ１ 第１コモン電圧（第１電圧）
ＶＣ２ 第２コモン電圧（第４電圧）
Ｖｏ 出力電圧（第２電圧）
Ｖｏｐ 出力電圧（第２電圧）
Ｖｏｍ 出力電圧（第３電圧）
ＣＡ４〜ＣＡ０ 主キャパシタ
ＣＭ２〜ＣＭ０ 測定キャパシタ
ＳＡ４〜ＳＡ０ 主スイッチ
ＳＭ２〜ＳＭ０ 測定スイッチ
ＣＲ３〜ＣＲ０ リセットスイッチ
ＳＡ４ｂ〜ＳＡ０ｂ 主スイッチ
ＳＭ２ｂ〜ＳＭ０ｂ 測定スイッチ
ＣＡ４ｐ〜ＣＡ０ｐ 主キャパシタ
ＣＭ２ｐ〜ＣＭ０ｐ 測定キャパシタ
ＳＡ４ｐ〜ＳＡ０ｐ 主スイッチ
ＳＭ２ｐ〜ＳＭ０ｐ 測定スイッチ
ＣＡ４ｍ〜ＣＡ０ｍ 主キャパシタ
ＣＭ２ｍ〜ＣＭ０ｍ 測定キャパシタ
ＳＡ４ｍ〜ＳＡ０ｍ 主スイッチ
ＳＭ２ｍ〜ＳＭ０ｍ 測定スイッチ
ＣＲ０ｐ，ＣＲ０ｍ リセットスイッチ
Ｃｃ２〜Ｃｃ０ 結合キャパシタ
ＬＣ，ＬＣ３〜ＬＣ０ 共通信号線
ＬＣｐ，ＬＣｍ 共通信号線

Claims (9)

1. アナログ入力信号をデジタル出力信号に変換するアナログデジタル変換回路であって、
   共通信号線に第１端子が接続された複数の主キャパシタと、制御信号に応じて前記アナログ入力信号，第１基準電圧または第２基準電圧を複数の前記主キャパシタの第２端子に供給する複数の主スイッチと、前記共通信号線に前記第１基準電圧と前記第２基準電圧の間の電圧値である第１電圧を供給するリセットスイッチとを有し、複数の前記主キャパシタの容量値はそれぞれより下位の前記主キャパシタの容量値を合計した値以下である、変換回路と、
   前記第１電圧と前記共通信号線の第２電圧とを比較して判定信号を生成する比較器と、
   前記判定信号に応じて、前記制御信号と、複数ビットのデジタル信号を生成する変換制御回路と、
   前記判定信号に応じて前記制御信号を生成し、前記デジタル信号の上位ビットに応じた前記主キャパシタの容量値を下位の前記主キャパシタを用いて測定する測定制御回路と、
   前記測定制御回路により測定された容量値に基づいて前記デジタル信号を補正して前記デジタル出力信号を生成する補正回路と、を有し、
   前記変換回路が有するキャパシタの容量値に応じた前記デジタル信号のコード幅は、前記デジタル出力信号のコード幅より大きい値であり、
   前記補正回路は、前記測定制御回路からの容量値と、前記デジタル信号のコード幅と前記デジタル出力信号のコード幅とに基づいて、前記デジタル出力信号を生成するアナログデジタル変換回路。
2. 前記変換回路は、複数の前記主キャパシタの間にそれぞれ接続された複数の結合キャパシタを有し、複数の前記結合キャパシタによる複数の前記主キャパシタの等価的な容量値がそれぞれより下位の前記主キャパシタの等価的な容量値を合計した値以下であること、を特徴とする請求項１に記載のアナログデジタル変換回路。
3. 前記変換回路は、
   前記共通信号線に第１端子が接続され、前記デジタル信号の最下位ビットに対応する前記主キャパシタの容量値より小さな容量値の複数の測定キャパシタと、
   複数の前記測定キャパシタの第２端子に、前記制御信号に応じて前記アナログ入力信号，前記第１基準電圧または前記第２基準電圧を供給する複数の測定スイッチと、を含み、
   前記複数の測定キャパシタの容量値の合計は前記最下位ビットに応じた前記主キャパシタの容量値と等しく、
   前記デジタル信号の上位ビットに応じた前記主キャパシタの容量値は、下位の前記主キャパシタと複数の前記測定キャパシタの容量値を合計した値以下であり、
   前記測定制御回路は、前記デジタル信号の上位ビットに応じた前記主キャパシタの容量値を、下位の前記主キャパシタと前記測定キャパシタを用いて測定すること、を特徴とする請求項１または２に記載のアナログデジタル変換回路。
4. 前記変換制御回路は、
   前記制御信号に基づいて複数の前記主キャパシタの第２端子に、前記第１基準電圧と前記第２基準電圧との中間の電圧値である中間電圧を供給し、
   前記判定信号に基づいて設定した前記デジタル信号に対応する前記主キャパシタの第２端子に前記デジタル信号に応じて、前記第１基準電圧または前記第２基準電圧を供給すること、を特徴とする請求項１〜３のいずれか一項に記載のアナログデジタル変換回路。
5. 差動のアナログ入力信号をデジタル出力信号に変換するアナログデジタル変換回路であって、
   第１共通信号線に第１端子が接続された複数の第１主キャパシタと、前記複数の第１主キャパシタの第２端子に前記差動のアナログ入力信号の第１入力信号，第１基準電圧及び第２基準電圧を第１制御信号に応じて供給する複数の第１主スイッチと、前記第１共通信号線に任意の電圧値である第１電圧を供給する第１リセットスイッチとを有し、デジタル信号の上位ビットに応じた複数の前記第１主キャパシタの容量値はそれぞれより下位の前記第１主キャパシタの容量値を合計した値以下である、第１変換部と、
   第２共通信号線に第１端子が接続された複数の第２主キャパシタと、前記複数の第２主キャパシタの第２端子に前記差動のアナログ入力信号の第２入力信号，前記第１基準電圧及び前記第２基準電圧を第２制御信号に応じて供給する複数の第２主スイッチと、前記第２共通信号線に前記第１電圧を供給する第２リセットスイッチとを有し、前記デジタル信号の上位ビットに応じた複数の前記第２主キャパシタの容量値はそれぞれより下位の前記第２主キャパシタの容量値を合計した値以下である、第２変換部と、を有する変換回路と、
   前記第１共通信号線の第２電圧と前記第２共通信号線の第３電圧とを比較して判定信号を生成する比較器と、
   前記判定信号に応じて、前記第１制御信号，前記第２制御信号，前記デジタル信号を生成する変換制御回路と、
   前記判定信号に応じて前記第１制御信号及び前記第２制御信号を生成し、測定対象とした前記第１主キャパシタ及び前記第２主キャパシタの容量値を前記測定対象より下位の前記第１主キャパシタ及び前記第２主キャパシタを用いて測定する測定制御回路と、
   前記測定制御回路により測定された容量値に基づいて前記デジタル信号を補正して前記デジタル出力信号を生成する補正回路と、を有し、
   前記変換回路が有するキャパシタの容量値に応じた前記デジタル信号のコード幅は、前記デジタル出力信号のコード幅より大きい値であり、
   前記補正回路は、前記測定制御回路からの容量値と、前記デジタル信号のコード幅と前記デジタル出力信号のコード幅とに基づいて、前記デジタル出力信号を生成するアナログデジタル変換回路。
6. 前記第１変換部は、複数の前記第１主キャパシタの間にそれぞれ接続された複数の第１結合キャパシタを有し、複数の前記第１結合キャパシタによる複数の前記第１主キャパシタの等価的な容量値がそれぞれより下位の前記第１主キャパシタの等価的な容量値を合計した値以下であり、
   前記第２変換部は、複数の前記第２主キャパシタの間にそれぞれ接続された複数の第２結合キャパシタを有し、複数の前記第２結合キャパシタによる複数の前記第２主キャパシタの等価的な容量値がそれぞれより下位の前記第２主キャパシタの等価的な容量値を合計した値以下であること、を特徴とする請求項５に記載のアナログデジタル変換回路。
7. 前記第１変換部は、
   前記デジタル信号の最下位ビットに応じた前記第１主キャパシタの容量値より小さな容量値の第１測定キャパシタと、
   複数の前記第１測定キャパシタの第２端子に、前記第１制御信号に応じて前記第１入力信号，前記第１基準電圧または前記第２基準電圧を供給する複数の第１測定スイッチと、を含み、
   前記第２変換部は、
   前記デジタル信号の最下位ビットに応じた前記第２主キャパシタの容量値より小さな容量値の第２測定キャパシタと、
   複数の前記第２測定キャパシタの第２端子に、前記第２制御信号に応じて前記第２入力信号，前記第１基準電圧または前記第２基準電圧を供給する複数の第２測定スイッチと、を含み、
   前記測定制御回路は、前記デジタル信号の上位ビットに応じた前記第１主キャパシタ及び前記第２主キャパシタの容量値を、下位の前記第１主キャパシタ及び前記第２主キャパシタと前記第１測定キャパシタ及び前記第２測定キャパシタを用いて測定すること、を特徴とする請求項５または６に記載のアナログデジタル変換回路。
8. 前記測定制御回路は、差動関係にある前記第１主キャパシタの第２端子と前記第２主キャパシタの第２端子とをそれぞれ接続し、前記判定信号に基づいて設定した前記デジタル信号に対応する前記第１主キャパシタの第２端子と前記第２主キャパシタの第２端子とに前記デジタル信号に応じて前記第１基準電圧または前記第２基準電圧を供給すること、を特徴とする請求項５〜７のいずれか一項に記載のアナログデジタル変換回路。
9. 前記測定制御回路は、複数の前記第１主キャパシタの第２端子と前記第２主キャパシタの第２端子とに任意の電圧値である第４電圧を供給し、前記判定信号に基づいて設定した前記デジタル信号に対応する前記第１主キャパシタの第２端子と前記第２主キャパシタの第２端子とに前記デジタル信号に応じて前記第１基準電圧または前記第２基準電圧を供給すること、を特徴とする請求項５〜８のいずれか一項に記載のアナログデジタル変換回路。