JP6353267B2 - Ad変換器及びad変換方法 - Google Patents
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つまり、アナログ値をデジタル値に変換するAD変換器(ADC)の1つとして、非特許文献1などに示される逐次比較AD変換器(Successive Approximation Resister ADC;SARADC)が知られている。
この種の逐次比較AD変換器の精度や変換速度に対する要求は、年々、高くなってきている。逐次比較AD変換器には、電圧比較器が内蔵されている。逐次比較AD変換器によって高精度なA/D変換を実現するためには、内蔵されている電圧比較器が高ゲインで、なおかつ低オフセットであることが好ましい。また、高速なA/D変換を実現するためには、内蔵する電圧比較器が高速で動作することが好ましい。
入力信号をサンプルホールドした電圧Vinと、DAC54により出力される、SAR53に蓄積されているデジタル出力値Doutに対応した電圧Dとの差分値を比較器52で基準電圧VCMと逐次比較することで入力信号に最も近いデジタル出力値を得る。通常、入力信号の電圧範囲はDAC54の出力電圧範囲と等しく、その電圧範囲の中央値がVCMに選ばれる。例えば、基準電圧Vrefを用いて、信号入力範囲を−Vref〜+Vrefとした時、VCM=0Vに選ばれる。
近年は、DA変換器54としてバイナリに重み付けされた容量DAC(CDAC)を用いる電荷再配分型のSARADCが主流であるので、以下、CDACを用いるSARADCについて説明する。
電荷再配分型のSARADCは、例えば、非特許文献2などに開示されている図9の構成が代表的な構成である。
また、CDACの構成において、特許文献1に開示されているように、上位ビット側と下位ビット側を結合容量で接続する構成も知られている。この特許文献1のものは、寄生容量が存在していても高精度のアナログ出力レベルを生成することができるDACに関するものである。図8、図9および特許文献1で例示した構成は、簡単のため、シングルエンド構成を用いて説明しているが、動作原理は、シングルエンド構成に限定されるものではなく、容易に全差動構成を実現できる。
また、特許文献1に示される結合容量を使用した構成でも、高分解能を実現するためには、DACの線形性確保のための制御回路が必要となり、面積増大が避けられない。
図10(a)乃至(c)は、非特許文献3に示されている1次デルタシグマ変調を実現するADCの回路構成図で、図10(a)はブロック図、図10(b)は具体的な回路構成図、図10(c)はタイミングチャートを示す図である。
図10(a)に示すADCは、従来のSARADCの構成要素である、CDACと比較器とSARに加えて、演算増幅器と静電容量値が等しい3つの容量CR,CR1,CR2とスイッチSW1,SW2,SWstart,SWendから構成されている。
また、上記本発明によるAD変換器において、前記演算増幅器(45a)の入力端子と出力端子とを接続可能とする第3スイッチ(45c−3)を更に備えていること特徴とする。(図7;実施例2)
[実施形態1]
図1は、本発明に係るAD変換器の実施形態1を説明するための回路構成図で、AD変換器のシングルエンド構成における回路構成図である。図中符号10はAD変換器、11はサンプルホールド回路(S/H)、12は比較器、13は逐次比較レジスタ(SAR)、14はデジタルアナログ変換器(DAC)、15は誤差帰還部、15aは演算増幅器、15bは容量素子、15c−1,15c−2は第1及び第2のスイッチを示している。
図1に示すAD変換器10は、サンプルホールド回路(S/H)11と比較器12と逐次比較レジスタ(SAR)13及びDAC14に加えて、誤差帰還部15により構成されている。すなわち、図8に示した従来のSARADCの構成に誤差帰還部15を追加した構成である。したがって、誤差帰還部15以外の動作は、図8に記載のAD変換器と同様である。
具体的には、以下のような構成を備えている。
サンプルホールド回路11は、入力アナログ信号をサンプルホールドした信号Vinを生成する。また、容量DA変換器14は、サンプルホールド回路11に接続され、サンプルホールドした信号Vinに応じた電荷を蓄える複数の容量素子(図4のCs)を含み、この複数の容量素子(図4のCs)の接続を切り換えることにより比較信号を生成する。
また、誤差帰還部15は、入力端子が容量DA変換器14の各容量素子(図4のCs)の一端に接続される演算増幅器15aと、容量DA変換器14の各容量素子(図4のCs)の一端と基準電圧端子との間に容量素子15bを接続可能とする第1スイッチ15c−1と、演算増幅器15aの入力端子と出力端子との間に容量素子15bを接続可能とする第2スイッチ15c−2とを備えている。
初期状態として、誤差帰還部15の出力は、基準電圧VCMと同電位を出力しているとする。まず、上述した逐次比較動作により、入力電圧Vinとデジタル出力値Doutに対応した電圧値Dとの差分値を基準電圧VCMに近づけていくことでAD変換を行う。即ち、VCMを基準とすれば(VCM=0とすれば)、入力電圧Vinと電圧値Dを一致させるようにSAR13はDAC14を制御する。この時、SARADCの量子化誤差Eを用いると、入力電圧Vinと電圧値Dの関係は、次式(1)で示される。
続いて、この残渣電圧(Vin−D)を誤差帰還部15に保存し、次回AD変換時に入力電圧Vinに加算する。この時、遅延演算子としてZ−1を用いると、SAR13は、Vin+(−EZ−1)とデジタル出力値Doutに対応した電圧値Dを一致させるようにDAC14を制御するため、AD変換後の電圧値Dは、次式(3)
まず、ADC20の入力とDAC21の出力Dを減算することで、AD変換によって加算される量子化誤差Eを取り出す。続いて、遅延器22に保存しておいた量子化誤差を、次回のAD変換の入力信号Vinから減算することで、量子化誤差に周波数特性を持たしている。このようなシステムは、誤差帰還型のデルタシグマ変調を実現していることを意味する。
このようにして、容量の相対誤差の影響を低減する構成でSARADCにおける誤差帰還型デルタシグマ変調を実現したAD変換器を実現することができる。
図3は、本発明に係るAD変換器の実施形態2を説明するための回路構成図で、AD変換器の全差動構成における回路構成図である。図中符号30はAD変換器、31はサンプルホールド回路(S/H)、32は比較器、33は逐次比較レジスタ(SAR)、34a,34bはデジタルアナログ変換器(DAC)、35は誤差帰還部、35aは演算増幅器、35b−1,35b−2は容量素子、35c−1a,35c−1bは第1のスイッチ、35c−2a,35c−2bは第2のスイッチを示している。
具体的には、以下のような構成を備えている。
サンプルホールド回路31は、入力信号をサンプルホールドした信号Vinを生成する。また、容量DA変換器34a,34bは、サンプルホールド回路31に接続され、サンプルホールドした信号Vinに応じた電荷を蓄える複数の容量素子(後述する図4のCs)を含み、複数の容量素子(図4のCs)の接続を切り換えることにより比較信号を生成する。
また、誤差帰還部35は、入力端子が容量DA変換器34a,34bの各容量素子(図4のCs)の一端に接続される演算増幅器35aと、容量DA変換器34a,34bの各容量素子(図4のCs)の一端と基準電圧端子との間に容量素子35b−1,35b−2を接続可能とする第1スイッチ35c−1a,35c−1bと、演算増幅器35aの入力端子と出力端子との間に容量素子35b−1,35b−2を接続可能とする第2スイッチ35c−2a,35c−2bとを備えている。
本実施形態2のAD変換器30は、容量DA変換器34a,34b及び誤差帰還部35を全差動構成にしたものである。つまり、図3に示したAD変換器は、サンプルホールド回路(S/H)31と比較器32と逐次比較レジスタ(SAR)33とDAC34a,34bに加え、誤差帰還部35により構成されている。
基準電圧VCM=0とすると、サンプルホールド回路31の2つの出力電圧が+Vinと−VinというようにVCM=0に対して対称の値であれば、回路の対称性より、図3に示した構成は、図1に示した構成と同等と見なせる。したがって、図3に示した構成においても、システム等価図は、図2で示され、誤差帰還型のデルタシグマ変調を実現できる。
本実施例1のAD変換器40は、図1に示した実施形態1におけるDAC14として容量DA変換器(CDAC)44を備えた電荷再分配型のAD変換器である。誤差帰還部45は、容量素子(Cf)45bを有し、量子化誤差を電荷として容量素子45bに保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量DA変換器44の各容量素子Csにサンプリングされた電荷と加算するように構成されている。
容量DA変換器44は、サンプルホールド回路として、サンプルホールドした信号Vinに応じた電荷を蓄える複数の容量素子Csを含み、この複数の容量素子Csの接続を切り換えることにより比較信号を生成する。
また、比較器42は、容量DA変換器44に接続され、比較信号と基準電位VCMとを比較する。また、誤差帰還部45は、比較器42に接続されている。また、逐次比較レジスタ43は、比較器42の出力信号を逐次蓄積して出力信号Doutを出力する。
つまり、図4に示したAD変換器40は、ダミーキャパシタCdと、バイナリに重み付けされた容量C0〜CN−1を有する容量群Csと、スイッチ群SWgとを有するCDAC44と、スイッチSWsと、容量群Csの共通端子Vxを閾値電圧である基準電位VCM(例えば、0V)と比較する比較器42と、この比較器42の出力を逐次蓄積して複数ビットのデジタル出力信号Doutを出力するSAR回路43と、演算増幅器45aと容量CfとスイッチSWc及びSWtを有する誤差帰還部45とを有している。
スイッチSWsは、一端を基準電圧VCMに、他端をノードVx(CDACの共通端子)に接続している。スイッチSWcは、一端を基準電圧VCMに、他端をノードVyに接続しており、スイッチSWtは、一端をノードVyに、他端を演算増幅器43の出力ノードVoに接続している。また、スイッチ群SWgは、一端が容量群Csにそれぞれ接続されており、SARが出力する制御信号により、他端を高基準電圧VRH、低基準電圧VRL、アナログ入力電圧Vinのいずれかに接続されている。
AD変換器のデータ出力周波数をFs[Hz]と示すと、1サイクルの動作時間は1/Fs=Ts[s]となる。AD変換器の1サイクルの動作は、サンプリングフェーズφs、逐次比較フェーズφc、誤差転送フェーズφtの3つのフェーズに分割される。図5に示すように、時間区分は、例えば、φsがTs/2、φcが2Ts/5、φtがTs/10のように、その合計がTsとなるように分割される。なお、これらのフェーズに重なりが無いようにノンオーバーラップ区間φNOがそれぞれ存在するが、1サイクル全体の時間に対して微小なため、以下ではφNOの時間は無視して説明を行う。
まず、図5におけるサンプリングフェーズφsでは、図4においてスイッチ群SWgを全てアナログ入力電圧Vinの端子に接続し、スイッチSWsを導通状態にしてノードVxに基準電位VCMを接続する。このときスイッチSWt及びSWcは非導通状態である。これにより、容量群Csには、CsをダミーキャパシタCd及び容量C0〜CNの容量値の総和とした時、次式(5)
これにより、ノードVxの電圧をVx2とすると、ノードVx側の総電荷Q2は、次式(8)
この時、ノードVxにおいて変化する電圧ΔVxpは、次式(10)
一方、Vx2>0の場合、{Vin+(Cf/Cs)・Vf}<0であるので、MSBは0と決定され、最上位の容量CN−1を低基準電圧VRL側に、容量CN−2を高基準電圧VRH側に接続し、次ビットの判定を行う。
この時、ノードVxにおいて変化する電圧ΔVxnは、次式(12)
このデジタル出力値Doutは、−VREF〜VREFの電圧範囲を2N等分に量子化した電圧値Dに対応し、次式(14)
また、この電圧値Dは容量群Csの各スイッチ側のノードにおける電圧値の容量値を重みとした加重平均電圧と見なせる。したがって、{Vin+(Cf/Cs)・Vf}に対して逐次比較動作が行われることを考えると、量子化誤差Eを用いれば、次式(15)
続いて、図5における誤差転送フェーズφtでは、スイッチSWcを非導通状態にした後、スイッチSWtが導通状態となり、ノードVxは演算増幅器によりVCM=0となる。また、演算増幅器の出力電圧をVoと示す。
この時の、ノードVxにおける電荷保存則を考えると、次式(19)
次に、逐次比較フェーズφcが開始すると、同様に、まず、スイッチSWsが非導通状態となる。続いて、スイッチSWcが導通状態となるのと同時に、スイッチ群SWgの中で、キャパシタCd、C0〜CN−1のスイッチは、高基準電圧VRH側又は低基準電圧VRL側に接続される。このとき、誤差転送フェーズφtで容量Cfに量子化誤差Eとして保存された電荷は、容量群Csにサンプリングした電荷と加算される。
また、式(19)において、Vfはサンプリングフェーズφs開始時に容量Cfに保存されていた電荷によって生じる電圧であるので、周期Ts[s]に対応する遅延演算子Z−1を用いると、次式(20)
また、図10に示した非特許文献3の構成では、電荷転送を担う容量はCR,CR1,CR2の3つであったのが、本構成では図1に示すように容量Cfのみであるので、面積削減の利点も有する。
なお、本構成ではCDAC40として図4のような構成を示したが、逐次比較動作によってADCの量子化誤差Eに相当する電荷が残渣として残ればよく、例えば、特許文献1のようなCDACの構成でも問題ない。
また、本構成では、一次デルタシグマ変調を実現する構成を示したが、n次デルタシグマ変調(nは2以上)を実現する構成とすることもできる。
時刻t1、t2、t3は、逐次比較フェーズφcの開始時刻を基準としており、それぞれ1ビット目、2ビット目、3ビット目の判定時刻を示す。また、各容量におけるセトリング時間は十分に確保されているとする。
例えば、{Vin+(Cf/Cs)・Vf}=−(1.6/4)・Vrefであった場合を示す。
まず、サンプリングフェーズφsの終了時、VCM=0であったノードVxVxの電圧は、最上位のキャパシタC2のスイッチが高基準電圧VRH側に接続され、それ以外のキャパシタCd、C0、C1のスイッチが低基準電圧VRL側に接続される。この時、容量群Csの各スイッチ側のノードにおける、容量値を重みとした加重平均電圧はVCM=0となるので、β=Cs/(Cs+Cf)と表すと、式(5)より、Vxは、−β・{Vin+(Cf/Cs)・Vf}=(1.6/4)・β・Vref(>0)の電圧値となるので、1ビット目は0であり、δ1=0と決定される。
さらに、2ビット目の判定を受けて、容量C1は高基準電圧VRH側に接続したまま、容量C0(容量値20C=Cs/8)を高基準電圧VRH側に接続し、次ビットの判定を行う。Vxの電圧はβ・(VREF/4)だけ遷移し、(0.6/4)・β・Vref(>0)の電圧値となるため、3ビット目は0であり、δ3=0と決定される。
最後に、3ビット目の判定を受けて、容量C0を低基準電圧VRL側に接続して、N=3ビット分の判定を終了とする。
以上の動作により、Dout=(0,1,0)と決定され、Doutに対応する電圧Dは、次式(22)
つまり、本実施例2のAD変換器40は、演算増幅器45aの入力端子と出力端子とを接続可能とする第3スイッチ45c−3を更に備えている。
つまり、図7に示したAD変換器40は、図4と同様に、ダミーキャパシタCd、バイナリに重み付けされた容量C0〜CN−1を有する容量群Csと、スイッチ群SWgとを有するCDAC44と、容量群Csの共通端子Vxを閾値電圧である基準電位VCM(例えば、0V)と比較する比較器42と、この比較器42の出力を逐次蓄積し複数ビットのデジタル出力信号Doutを出力するSAR回路43と、演算増幅器45aと容量CfとスイッチSWc及びSWtを有する誤差帰還部45と、スイッチSWsとを有している。
図7で示したAD変換器の動作タイミング図は、図5の動作タイミング図と同じである。以下、図5及び図7を用いて、本発明の実施例2に係るAD変換器の概略動作を説明する。簡単のため、VCM=0、VRH=VREF、VRL=−VREFとする。本実施例2と上述した実施例1との相違は、演算増幅器45aがオフセット及びフリッカノイズなどの低域ノイズVoffを有するときに、出力デジタル値として影響を低減する効果を有する点である。
また、このとき容量Cfには電圧Vfを用いて、次式(25)
これにより、ノードVxの電圧をVx2aとすると、ノードVx側の総電荷Q2aは、次式(27)
以上の動作を逐次行うことにより高ビットから順にデジタル出力を確定させ、N回の判定の後、Nビットのデジタル出力値Dout=(δ1,δ2,…,δN)を得る。ただし、δk(k=1,2,…,N)はMSBからk回目の判定結果がVx≧0なら0、Vx<0なら1と決定される値である。
このデジタル出力値Doutは−VREF〜VREFの電圧範囲を2N等分に量子化した電圧値Dに対応し、次式(29)
また、この電圧値Dは、容量群Csの各スイッチ側のノードにおける電圧値の容量値を重みとした加重平均電圧と見なせる。したがって、{Vin+(Cf/Cs)・Vf−Voff}に対して逐次比較動作が行われることを考えると、量子化誤差Eを用いれば、次式(30)
この時の、ノードVxにおける電荷保存則を考えると、次式(34)
また、本構成では、一次デルタシグマ変調を実現する構成を示したが、n次デルタシグマ変調(nは2以上)を実現する構成とすることもできる。
以上より本発明によれば、演算増幅器45aに由来するオフセット及びフリッカノイズなどの低域ノイズ、及び容量の相対誤差の影響を低減する構成でSARADCにおけるデルタシグマ変調を実現し、高分解能で小面積のAD変換器を実現することができる。
本発明のAD変換方法は、容量DA変換器(CDAC)を備えた電荷再分配型のAD変換器における誤差帰還型デルタシグマ変調を実現したAD変換方法である。
まず、入力信号Vinを容量DA変換器14,34a,34b,44の各容量素子(図4及び図7のCs)にサンプリングする。
次に、容量DA変換器14,34a,34b,44の各容量素子(図4及び図7のCs)にサンプリングされた電荷による電圧と基準電圧VCMとを比較する。
次に、演算増幅器15a,35a,45aの入力端子と出力端子との間に接続可能な容量素子15b,35b−1,35b−2,45bに量子化誤差を電荷として保存する。
次に、逐次比較動作をするときに、保存した電荷を容量DA変換器14,34a,34b,44の各容量素子(図4及び図7のCs)にサンプリングされた電荷に加算する。
また、入力信号Vinを容量DA変換器14,34a,34b,44の各容量素子(図4及び図7のCs)にサンプリングするときに、演算増幅器15a,35a,45aの入力端子と出力端子を短絡する。
また、容量DA変換器34a,34b及び誤差帰還部35を全差動構成にすることも可能である。
このようにして、容量の相対誤差の影響を低減する構成でSARADCにおける誤差帰還型デルタシグマ変調を実現したAD変換方法を実現することができる。
11,31,51 サンプルホールド回路(S/H)
12,32,42,52 比較器
13,33,43,53 逐次比較レジスタ(SAR)
14,34a,34b,54 デジタルアナログ変換器(DAC)
15,35,45 誤差帰還部
15a,35a,45a 演算増幅器
15b,35b−1,35b−2,45b 容量素子(Cf)
15c−1,35c−1a,35c−1b,45c−1,第1のスイッチ
15c−2,35c−2a,35c−2b,45c−2 第2のスイッチ
20 多ビットADC
21 DAC
22 遅延器
44 容量DA変換器(CDAC)
50 SARADC
Claims (2)
- 容量DA変換器を備えた電荷再分配型のAD変換器におけるAD変換方法において、
入力信号を前記容量DA変換器の各容量素子にサンプリングする第一フェーズを実行し、
前記容量DA変換器の各容量素子にサンプリングされた電荷による電圧と基準電圧とを比較し、比較結果により前記各容量素子に高基準電圧又は低基準電圧を接続する動作を逐次行う第二フェーズを実行し、
演算増幅器の入力端子と出力端子との間に接続可能な容量素子に量子化誤差を電荷として保存する第三フェーズを実行し、
逐次比較動作をするときに、誤差帰還部によって前記保存した電荷を前記容量DA変換器の各容量素子にサンプリングされた電荷に加算し、
前記第一フェーズにおいて、前記入力信号、前記高基準電圧及び前記低基準電圧がそれぞれ入力される第一端子と前記各容量素子との間にそれぞれ設けられた第一スイッチを前記入力信号が入力される前記第一端子に接続し、前記演算増幅器の入力端子と出力端子との間に設けられた第二スイッチを導通状態にするとともに、前記演算増幅器の出力端子と前記容量素子との間に設けられた第三スイッチ及び前記基準電圧が入力される基準電圧端子と前記容量素子との間に設けられた第四スイッチを非導通状態とし、
前記第二フェーズにおいて、前記第二スイッチを非導通状態とした後に、前記第四スイッチを導通状態にするのと同時に、前記各容量素子のうちの最上位の容量素子と前記第一端子との間に設けられた前記第一スイッチを前記高基準電圧が入力される前記第一端子に接続するとともに前記各容量素子の残余の容量素子との間にそれぞれ設けられた前記第一スイッチを前記低基準電圧が入力される前記第一端子に接続し、
前記第三フェーズにおいて、前記第四スイッチを非導通状態にした後に、前記第三スイッチを導通状態とし、前記第二スイッチを非導通状態とする
ことを特徴とするAD変換方法。 - 前記容量DA変換器及び前記誤差帰還部を全差動構成にしたこと特徴とする請求項1に記載のAD変換方法。
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Family Cites Families (5)
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JPS6313520A (ja) * | 1986-07-04 | 1988-01-20 | Sony Corp | Ad変換回路 |
JPH06164399A (ja) * | 1992-11-18 | 1994-06-10 | Hitachi Ltd | 完全差動式逐次比較型a/d変換器 |
JP3902778B2 (ja) * | 2004-01-07 | 2007-04-11 | 株式会社半導体理工学研究センター | アナログディジタル変換回路 |
JP5526672B2 (ja) * | 2009-09-16 | 2014-06-18 | 富士通株式会社 | Ad変換器 |
JP2012044347A (ja) * | 2010-08-17 | 2012-03-01 | Seiko Epson Corp | 集積回路装置及び電子機器 |
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