JPH06164399A - 完全差動式逐次比較型ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 アナログ・ディジタル混在ＬＳＩに内蔵する
Ａ／Ｄ変換器の信頼性と性能の向上を図る。 【構成】 アナログ入力を差動化する差動増幅器と、サ
ンプル／ホールド機能を有する差動増幅器を用いた差動
電圧比較器と、ラダー抵抗とそれを駆動するスイッチ群
かなり、上位ビットに相当する基準差電圧を決定する上
位ビット用Ｄ／Ａ変換器と、２つの差動入力に対してそ
れぞれ下位ビットに対応する複数の重み付きコンデンサ
列とスイッチ群を２系統用いた下位ビット用Ｄ／Ａ変換
器と、それらのスイッチを制御する制御ロジックを具備
する完全差動式逐次比較型Ａ／Ｄ変換器。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号をディジ
タル信号に変換するＡ／Ｄ変換器に係わり、特に、アナ
ログ−ディジタル混在ＬＳＩに内蔵するのに好適な完全
差動式逐次比較型Ａ／Ｄ変換器に関するものである。

【０００２】

【従来の技術】従来、キャパシタアレイとラダー抵抗を
組合せた逐次比較型Ａ／Ｄ変換器には数多くの回路が紹
介されている。例えば、米国特許第４２００８６３号に
記載のように、次の図１２に示す回路がある。

【０００３】図１２は、従来の逐次比較型Ａ／Ｄ変換器
の回路構成を示す回路図である。この逐次比較型Ａ／Ｄ
変換器において、基準電圧発生器１３は、基準電圧Ｖｒ
ｅｆを１６分割する抵抗群Ｒ１〜Ｒ１６を含んでいる。
また、重み付きキャパシタアレイ（コンデンサ列）１０
は、９個のキャパシタ（Ｃ、Ｃ、２Ｃ、…、１２８Ｃ、
および、２５６Ｃ）からなっており、スイッチＳ４６、
Ｓ４７を選択して、抵抗群により１６分割された電圧を
更に２５６階調に分圧する。また、この逐次比較型Ａ／
Ｄ変換器は、サンプル／ホールド機能を有し、１１は電
圧比較器で、１２は逐次近似論理回路を具備する制御ロ
ジック（図中、ＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐ
ｒｏｘｉｍｉｔｉｏｎ Ｒｅｇｉｓｔｏｒ、逐次比較レ
ジスタ）と記載）であり、電圧比較器１１の出力に基づ
き、各スイッチを制御する。

【０００４】この逐次比較型Ａ／Ｄ変換器の動作は次の
ようになる。まず、スイッチＳ３８を閉じ、重み付きキ
ャパシタアレイ１０内の全てのキャパシタの一方の電極
をグランドに接続する。また、もう一方の電極は、スイ
ッチＳ３９〜Ｓ４５を２側に、および、スイッチＳ４７
を３側に接続して、変換対象であるアナログ電圧Ｖｉｎ
をサンプリングする。次に、スイッチＳ３８を開き、ス
イッチＳ４６、Ｓ４７を１側に接続し、制御ロジック１
２により、基準電圧発生器１３の抵抗群のスイッチＳ４
８〜Ｓ５２を選択し、また、スイッチＳ４６、Ｓ４７を
２側に接続し、スイッチＳ４９〜Ｓ５２を選択して逐次
比較を行う。スイッチＳ４８〜Ｓ５１で選択した基準電
圧を、スイッチＳ３９〜Ｓ４５により更に２５６階調に
分圧して逐次比較を行う。以上の動作により変換シーケ
ンスが完了し、制御ロジック１２から、アナログ電圧Ｖ
ｉｎに相当するディジタルコードが生成される。

【０００５】しかし、このような逐次比較型Ａ／Ｄ変換
器は、１つの基準入力と１つの入力信号の大小を比較す
る構成の比較器であるため、アナログ−ディジタル混在
ＬＳＩに内蔵する場合には、ディジタル回路部からの雑
音が、基準電圧あるいは入力信号に混入し、比較誤りと
なり易く、高精度を得ることができない。

【０００６】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の逐次比較型Ａ／Ｄ変換器は、１つの基準入
力と１つの入力信号の大小を比較する構成の比較器であ
るため、アナログ−ディジタル混在ＬＳＩに内蔵する場
合には、ディジタル回路部からの雑音による比較誤りが
発生し易くなってしまう点である。本発明の目的は、こ
れら従来技術の課題を解決し、Ａ／Ｄ変換器へのディジ
タル回路部からの同相の雑音をキャンセルし、Ａ／Ｄ変
換器をアナログ−ディジタル混在ＬＳＩに内蔵しても、
高精度な比較結果を得ることができ、信頼性および性能
の向上を可能とする完全差動式逐次比較型Ａ／Ｄ変換器
を提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の完全差動式逐次比較型Ａ／Ｄ変換器は、
（１）変換対象のアナログ入力電圧と所定の参照電圧と
の第１の差電圧を出力する差電圧出力部と、この差電圧
出力部から出力された第１の差電圧を保持する差電圧保
持部と、最上位ビットから最下位ビットまで順次に入力
されるビット列信号に対応して、所定の電圧差となる第
１および第２の基準電圧のそれぞれを、差電圧出力部に
順次に出力する基準差電圧出力部と、この基準差電圧出
力部からの第１および第２の基準電圧に基づき差電圧出
力部が出力する第２の差電圧と、差電圧保持部に保持し
た第１の差電圧とを比較する電圧比較部と、この電圧比
較部による比較結果に基づき、第２の差電圧を第１の差
電圧に一致させるように、基準差電圧出力部に順次に入
力するビット列信号を変化させる制御部とからなり、ア
ナログ入力電圧を、この制御部から出力されるビット列
信号に変換することを特徴とする。また、（２）上記
（１）に記載の完全差動式逐次比較型Ａ／Ｄ変換器にお
いて、基準差電圧出力部は、制御部から順次に入力され
る上位ビットに対応して、第１の差電圧に近似する第２
の差電圧となる第１および第２の基準電圧のそれぞれを
順次に出力する上位ビット差電圧出力部と、この上位ビ
ット差電圧出力部から最終的に出力された第１および第
２の基準電圧のそれぞれに、制御部から順次に入力され
る下位ビットに対応する所定の電圧を順次に加減して出
力する下位ビット差電圧出力部とを具備することを特徴
とする。また、（３）上記（２）に記載の完全差動式逐
次比較型Ａ／Ｄ変換器において、上位ビット差電圧出力
部は、所定の電圧間に複数の抵抗体を直列接続したラダ
ー抵抗を具備し、このラダー抵抗により分圧して得られ
る複数の電圧から、上位ビットに対応する第１、第２の
基準電圧を選択的に出力することを特徴とする。また、
（４）上記（２）、もしくは、（３）のいずれかに記載
の完全差動式逐次比較型Ａ／Ｄ変換器において、下位ビ
ット差電圧出力部は、上位ビット差電圧出力部から出力
された第１の基準電圧に、制御部から順次に入力される
下位ビットに対応する電圧を加減する第１のコンデンサ
列と、上位ビット差電圧出力部から出力された第２の基
準電圧に、制御部から順次に入力される下位ビットに対
応する電圧を加減する第２のコンデンサ列とを具備する
ことを特徴とする。また、（５）上記（４）に記載の完
全差動式逐次比較型Ａ／Ｄ変換器において、第１および
第２のコンデンサ列は、それぞれ所定の重み付けの複数
のコンデンサを並列に接続してなることを特徴とする。
また、（６）上記（１）に記載の完全差動式逐次比較型
Ａ／Ｄ変換器において、所定の電圧と、この所定の電圧
をそれぞれ所定の値に分圧した複数の電圧を出力する基
準電圧発生部を具備し、基準差電圧出力部は、この基準
電圧発生部からの所定の電圧に基づき、制御部から順次
に入力される上位ビットに対応して、第１および第２の
基準電圧を順次に出力し、基準電圧発生部は、この基準
差電圧出力部が上位ビットに基づき最終的に出力した第
１および第２の基準電圧に対応する電圧を、制御部から
の制御に基づき、分圧した複数の電圧から選択的に出力
し、基準差電圧出力部は、この基準電圧発生部からの分
圧した電圧に基づき、制御部から順次に入力される下位
ビットに対応して、第１および第２の基準電圧を順次に
出力することを特徴とする。また、（７）上記（６）に
記載の完全差動式逐次比較型Ａ／Ｄ変換器において、基
準電圧発生部は、所定の電圧間に複数の抵抗体を直列接
続したラダー抵抗を具備し、このラダー抵抗により分圧
して得られる複数の電圧と所定の電圧を出力することを
特徴とする。また、（８）上記（６）、もしくは、
（７）のいずれかに記載の完全差動式逐次比較型Ａ／Ｄ
変換器において、基準差電圧出力部は、基準電圧発生部
から出力された第１の基準電圧に、制御部から順次に入
力されるビット列信号に対応する電圧を加減する第３の
コンデンサ列と、基準電圧発生部から出力された第２の
基準電圧に、制御部から順次に入力されるビット列信号
に対応する電圧を加減する第４のコンデンサ列とを具備
することを特徴とする。また、（９）上記（８）に記載
の完全差動式逐次比較型Ａ／Ｄ変換器において、第３お
よび第４のコンデンサ列は、それぞれ所定の重み付けの
複数のコンデンサを並列に接続してなることを特徴とす
る。また、（１０）上記（１）から（９）のいずれかに
記載の完全差動式逐次比較型Ａ／Ｄ変換器において、変
換対象のアナログ入力電圧と所定の参照電圧との差の増
加に比例して増加する第１の入力電圧と、差の増加に比
例して減少する第２の入力電圧とを出力する差動増幅器
を設け、差電圧出力部は、この差動増幅器から出力され
る第１および第２の入力電圧に基づき、第１の差電圧を
出力することを特徴とする。また、（１１）アナログ入
力電圧と所定の参照電圧との差の増加に比例して増加す
る第１の入力電圧と、アナログ入力電圧と所定の参照電
圧と差の増加に比例して減少する第２の入力電圧とを出
力する差動増幅器、所定の電圧間に複数の抵抗体を直列
接続したラダー抵抗により分圧して得られる複数の基準
電圧を発生する第１の基準電圧発生回路、この第１の基
準電圧発生回路が発生する複数の基準電圧の中で、最も
高い電圧より所定の電圧だけ低い第３の基準電圧と、こ
の第３の基準電圧より所定の電圧だけ低い第４の基準電
圧と、第３の基準電圧より抵抗体一つ分に相当する電圧
だけ高い第５の基準電圧と、第４の基準電圧より抵抗体
１つ分に相当する電圧だけ低い第６の基準電圧とを選択
して取り出す第１のスイッチ回路、複数のコンデンサを
共通接続した一端側から、他端側に接続される入力電圧
に対応する第３の入力電圧を出力する第１のコンデンサ
列と、複数のコンデンサを共通接続した一端側から、他
端側に接続される入力電圧に対応する第４の入力電圧を
出力する第２のコンデンサ列、第１のコンデンサ列の他
端側への接続を、差動増幅器からの第１の入力電圧への
共通接続から、第１のスイッチ回路で選択される第３〜
第６の基準電圧への選択的な接続に切り換える第２のス
イッチ回路、第２のコンデンサ列の他端側への接続を、
差動増幅器からの第２の入力電圧への共通接続から、第
１のスイッチ回路で選択される第３〜第６の基準電圧へ
の選択的な接続に切り換える第３のスイッチ回路、第１
のコンデンサ列からの第３の入力電圧と、第２のコンデ
ンサ列からの第４の入力電圧との差電圧を増幅して比較
する差動電圧比較器、所定の時間、第１のコンデンサ列
の他端側に差動増幅器からの第１の入力電圧を、第２の
コンデンサ列の他端側に差動増幅器からの第２の入力電
圧を、それぞれ共通接続するように第２のスイッチ回路
と第３のスイッチ回路を制御するための第１の制御信号
と、所定の時間後に、第１のコンデンサ列の他端側に第
３の基準電圧を、第２のコンデンサ列の他端側に第４の
基準電圧を、それぞれ共通接続するように第２のスイッ
チ回路と第３のスイッチ回路を制御するための第２の制
御信号と、第１の基準電圧発生回路により出力された複
数の基準電圧から、差動電圧比較器の比較結果に応じた
第３〜第６の基準電圧を取り出すように、第１のスイッ
チ回路を選択的に切り換えるための第３の制御信号と、
差動電圧比較器の比較結果に応じて、第１のコンデンサ
列と第２のコンデンサ列のそれぞれの他端に、第３の制
御信号により最終的に決定された第３、第５の基準電圧
と第４、第６の基準電圧を選択的に接続するように、第
２のスイッチ回路と第３のスイッチ回路を制御するため
の第４の制御信号とを発生する第１の制御ロジックを設
けることを特徴とする。また、（１２）上記（１１）に
記載の完全差動式逐次比較型Ａ／Ｄ変換器において、第
１の基準電圧発生回路に代えて、所定の電圧間に複数の
抵抗体を直列接続したラダー抵抗により分圧して、第３
および第５の基準電圧を発生する第２の基準電圧発生回
路と、所定の電圧間に複数の抵抗体を直列接続したラダ
ー抵抗により分圧して、第４および第６の基準電圧を発
生する第３の基準電圧発生回路とを設けることを特徴と
する。また、（１３）上記（１１）に記載の完全差動式
逐次比較型Ａ／Ｄ変換器において、第１の制御ロジック
に代えて、第１の制御信号と、第１の基準電圧発生回路
による複数の基準電圧のうち、最も高い第７の基準電圧
と最も低い第８の基準電圧、および、この第８の基準電
圧と等しい第９の基準電圧と第７の基準電圧と等しい第
１０の基準電圧とを選択して取り出すように第１のスイ
ッチ回路を制御するための第５の制御信号と、差動電圧
比較器の比較結果に応じて、第７と第８の基準電圧およ
び第９と第１０の基準電圧をそれぞれ第１および第２の
コンデンサ列の他端に選択的に接続するように、第２お
よび第３のスイッチ回路を制御するための第６の制御信
号と、この第６の制御信号により最終的に決定された基
準電圧に相当する第７〜第１０の基準電圧を取り出すよ
うに第１のスイッチ回路を制御するための第７の制御信
号と、差動電圧比較器の比較結果に応じて、第１および
第２のコンデンサ列の他端に、それぞれ第７と第８の基
準電圧および第９と第１０の基準電圧を選択的に接続す
るように第２および第３のスイッチ回路を制御するため
の第８の制御信号とを発生する第２の制御ロジックを設
けることを特徴とする。

【０００８】

【作用】本発明においては、Ａ／Ｄ変換器内部の電圧比
較器を完全差動化し、かつ、Ｄ／Ａ変換器を、ラダー抵
抗や二組のコンデンサ列を用いてＤ／Ａ変換器の差動化
を行なう。このように、Ａ／Ｄ変換器を完全差動化する
ことにより、同相の雑音が差動入力あるいは差動基準電
圧に混入してもそれをキャンセルでき、アナログ−ディ
ジタル混在ＬＳＩに内蔵する場合にも、高精度なＡ／Ｄ
変換器とすることができる。

【０００９】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の完全差動式逐次比較型Ａ／
Ｄ変換器の本発明に係わる構成の第１の実施例を示すブ
ロック図である。本図において、１は、変換対象のアナ
ログ入力電圧と所定の参照電圧との差の増加に比例して
増加する第１の入力電圧（入力信号Ｖin+）と、差の増
加に比例して減少する第２の入力電圧（入力信号Ｖin
-）とを出力する差動増幅器、２は、差動増幅器１から
出力される入力信号（Ｖin+／Ｖin-）に基づき、第１の
差電圧を出力する差電圧出力部、３は、差電圧出力部２
から出力された第１の差電圧を保持する差電圧保持部、
４は、最上位ビットから最下位ビットまで順次に入力さ
れるビット列信号に対応して、所定の電圧差となる第１
の基準電圧（基準電圧Ｖr+）および第２の基準電圧（基
準電圧Ｖr-）のそれぞれを、差電圧出力部２に順次に出
力する基準差電圧出力部、５は、基準差電圧出力部４か
ら出力される第１および第２の基準電圧（Ｖr+／Ｖr-）
に基づき、差電圧出力部２が出力する第２の差電圧と、
差電圧保持部３に保持した第１の差電圧とを比較する電
圧比較部、６は、スイッチ回路（図中、ＳＷＴと記載）
７、８の接続切り換えを制御して、電圧比較部５への入
力を、入力信号（Ｖin+／Ｖin-）から基準電圧（Ｖr+／
Ｖr-）に切り換えると共に、電圧比較部５による比較結
果に基づき、第２の差電圧を第１の差電圧に一致させる
ように、基準差電圧出力部４に順次に入力するビット列
信号を変化させる制御ロジック（ＳＡＲ）である。

【００１０】このような構成により、本第１の実施例の
完全差動式逐次比較型Ａ／Ｄ変換器は、アナログ入力電
圧を、制御ロジック６から出力されるビット列信号（Ｄ
out)に変換する。特に、Ａ／Ｄ変換器を完全差動化する
構成としているので、同相の雑音が、第１の入力電圧
（入力信号Ｖin+）と第２の入力電圧（入力信号Ｖin
-）、あるいは、基準差電圧出力部４からの第１および
第２の基準電圧（基準電圧Ｖr+／基準電圧Ｖr-）に混入
しても、それをキャンセルでき、Ａ／Ｄ変換器を高精度
なものとすることができる。以下、このような完全差動
式逐次比較型Ａ／Ｄ変換器の詳細な構成と動作を、次の
図２〜図８を用いて説明する。

【００１１】図２は、図１における完全差動式逐次比較
型Ａ／Ｄ変換器の本発明に係わる詳細な構成の第１の実
施例を示すブロック図である。本第１の実施例では、９
ビットの完全差動式逐次比較型Ａ／Ｄ変換器を示し、本
図２において、２１は、アナログ入力を入力信号Ｖin
+、Ｖin-（第１、第２の入力電圧）に変換する差動増幅
器、２２は、完全差動増幅器２２ａとその比較結果を保
持するラッチ２２ｂからなり、図１における差電圧出力
部２と差電圧保持部３、電圧比較部５の処理を行なう差
動電圧比較器、２３は、単位容量（Ｃ）と並列に、その
１倍、２倍、４倍、８倍、１６倍の容量を持つ本発明の
第１、第２のコンデンサ列としてのコンデンサ列Ｃ〜１
６ＣとスイッチＤ４〜Ｄ０、および、差動電圧比較器２
２への入力を切り換えるスイッチ群ＳＷ１を、差動増幅
器２１からの＋入力側と−入力側のそれぞれに対応して
２組構成してなる下位ビット用Ｄ／Ａ変換器、２４は、
フルスケール電圧（Ｖｆｓ＝所定の電圧ＶＲＴ−所定の
電圧ＶＲＢ）を３２階調に分圧する本発明の第１の基準
電圧発生回路としての１６個の抵抗群と、その分圧した
電圧を選択するスイッチＳ０〜Ｓ１６、および、その電
圧を選択的に下位ビット用Ｄ／Ａ変換器に供給するスイ
ッチＴＰ１、ＴＰ２、ＢＰ１、ＢＰ２、ＴＭ１、ＴＭ
２、ＢＭ１、ＢＭ２から構成される上位ビット用Ｄ／Ａ
変換器、２５は、本発明の第１〜第４の制御信号を発生
して上述のスイッチ群を制御する第１の制御ロジック
（以下、制御ロジックと記載）である。

【００１２】尚、下位ビット用Ｄ／Ａ変換器２３と上位
ビット用Ｄ／Ａ変換器２４により、図１における基準差
電圧出力部４を構成し、本発明に係わる第３〜第６の基
準電圧を出力する。また、スイッチＳ０〜Ｓ１６、およ
び、スイッチＴＰ１、ＴＰ２、ＢＰ１、ＢＰ２、ＴＭ
１、ＴＭ２、ＢＭ１、ＢＭ２により、本発明の第１のス
イッチ回路を構成する。また、スイッチＤ４〜Ｄ０、お
よび、スイッチ群ＳＷ１により、本発明の第２、第３の
スイッチ回路を構成する。

【００１３】このように、Ａ／Ｄ変換器を完全差動化す
る構成とすることにより、同相の雑音が差動入力あるい
は差動基準電圧に混入してもそれをキャンセルでき、Ａ
／Ｄ変換器を高精度なものとすることができる。例え
ば、差動信号（入力信号Ｖin+、Ｖin-）に、同相の雑音
（Ｖdn）が混入した場合を考える。完全差動電圧比較器
２２の＋側と−側の入力は、それぞれ、 Ｖin+＝（Ｖin+）＋（Ｖdn） Ｖin-＝（Ｖin-）＋（Ｖdn） となるため、差動入力（ΔＶin）は、 ΔＶin＝｛（Ｖin+）＋（Ｖdn）｝−｛（Ｖin-）＋（Ｖdn）｝ ＝（Ｖin+）−（Ｖin-） となる。

【００１４】また、基準電圧（Ｖr+、Ｖr-）に、同相の
雑音（Ｖrn）が混入した場合についても同様に、基準電
圧（Ｖr+）と基準電圧（Ｖr-）は、それぞれ、 Ｖr+＝（Ｖr+）＋（Ｖrn） Ｖr-＝（Ｖr-）＋（Ｖrn） となる。差動基準電圧（ΔＶr）は、まず、上位ビット
の場合（Ｖr+＝ＶＢ+、Ｖr-＝ＶＢ-）、 ΔＶr＝｛（ＶＢ+）＋（Ｖrn）｝−｛（ＶＢ-）＋（Ｖrn）｝ ＝（ＶＢ+）−（ＶＢ-） となる。

【００１５】次に、下位ビットの場合（Ｖr+＝（ＶＴ
+）−（ＶＢ+）、Ｖr-＝（ＶＴ-）−（ＶＢ-））は、 ΔＶr＝［｛（ＶＴ+＋Ｖrn）−（ＶＢ+−Ｖrn）｝ ×（Ｄ₄／２＋Ｄ₃／２²＋Ｄ₂／２³＋Ｄ₁／２⁴＋Ｄ₀／２⁵） ＋（ＶＢ+＋Ｖrn）］ −［｛（ＶＴ-＋Ｖrn）−（ＶＢ-＋Ｖrn）｝ ×（Ｄ₄／２＋Ｄ₃／２²＋Ｄ₂／２³＋Ｄ₁／２⁴＋Ｄ₀／２⁵） ＋（ＶＢ-＋Ｖrn）］ ＝｛（ＶＴ+−ＶＢ+）−（ＶＴ-−ＶＢ-）｝ ×（Ｄ₄／２＋Ｄ₃／４＋Ｄ₂／８＋Ｄ₁／１６＋Ｄ₀／３２） ＋（ＶＢ+−ＶＢ-） となる。尚、Ｄ₄〜Ｄ₀は各ビット（制御パルス）を示
し、「０」または「１」である。以上のように、同相の
雑音が混入した場合にも、完全差動化することにより、
理論的にその雑音をキャンセルできる。

【００１６】以下、本発明に係わる動作の説明を行な
う。まず、制御ロジック２５からのφｓｐ＝「１」の制
御信号により、下位ビット用Ｄ／Ａ変換器２３のスイッ
チＳＷ１が、差動増幅器２１側に接続され、それぞれの
コンデンサＣ〜１６Ｃを介して、差動電圧比較器２２
に、差動入力信号Ｖin+、Ｖin-が入力される。差動電圧
比較器２２は、サンプル／ホールド機能を有し、この
時、入力信号Ｖin+、および、入力信号Ｖin-のサンプル
値を得て、そして、次の制御信号φｓｐ＝「０」により
ホールドする。また、この制御信号φｓｐ＝「０」によ
り、スイッチＳＷ１の接続先が、差動増幅器２１側か
ら、各スイッチＤ０〜Ｄ４側に切り換わる。この時、制
御ロジック２５の制御により、各スイッチＤ０〜Ｄ４
は、全て基準電圧ＶＢ+、および、基準電圧ＶＢ-側に接
続され、かつ、上位ビット用Ｄ／Ａ変換器２４の各スイ
ッチＴＰ１、ＴＭ１、ＢＰ２、ＢＭ２が閉じられる。

【００１７】そして、制御ロジック２５は、上位ビット
用Ｄ／Ａ変換器２４のラダー抵抗ＬＲ１用のスイッチＳ
８（Ｓ７）を閉じて、基準電圧Ｖｆｓ／２（フルスケー
ル電圧Ｖｆｓ＝所定の電圧ＶＲＴ−所定の電圧ＶＲＢ）
を各コンデンサＣ〜１６Ｃ列に印加させ、基準電圧比較
器２２を介して、その基準電圧差（ＶＢ+−ＶＢ-）と入
力信号の差（Ｖin+−Ｖin-）とを比較する。その比較結
果に基づき、制御ロジック２５は、次の２つ場合の一方
のスイッチ動作と、その電圧比較を基準電圧比較器２２
を介して行う。このスイッチ動作と電圧比較が継続され
て上位ビットが決定される。

【００１８】ケース（１） Ｖin+−Ｖin-＞ＶＢ+−ＶＢ-＝０であれば、ＭＳＢ＝１
として、上位ビット用Ｄ／Ａ変換器２４のスイッチＳ１
２（Ｓ３）を閉じ、ＴＰ１、ＴＭ１、ＢＰ２、ＢＭ２を
閉じたままとして、ＶＢ+−ＶＢ-＝３Ｖｆｓ／４−Ｖｆ
ｓ／４＝Ｖｆｓ／２を、差電圧比較器２２に入力する。 ケース（２） Ｖin+−Ｖin-＜ＶＢ+−ＶＢ-＝０であれば、ＭＳＢ＝０
として、上位ビット用Ｄ／Ａ変換器２４のスイッチＳ４
（Ｓ１１）を閉じ、ＴＰ１、ＴＭ１、ＢＰ２、ＢＭ２を
開き、ＴＰ２、ＴＭ２、ＢＰ１、ＢＭ１を閉じて、ＶＢ
+−ＶＢ-＝Ｖｆｓ／４−３Ｖｆｓ／４＝−Ｖｆｓ／２
を、差で夏比較器２２に入力する。

【００１９】このようにして、上位ビットが決定した
ら、上位ビット用Ｄ／Ａ変換器２４のスイッチＳ０〜Ｓ
１６の内で、上位ビットに相当するスイッチと、「その
上位ビット−１」の値に相当するスイッチを閉じ、下位
ビット用Ｄ／Ａ変換器２３に、基準電圧（ＶＴ+、ＶＢ
+、および、ＶＴ-、ＶＢ-）を入力する。その基準電圧
範囲内を、キャパシタアレイ、すなわち、コンデンサＣ
〜１６Ｃ列、および、スイッチＤ０〜Ｄ４で、３２階調
に分圧して差動電圧比較器２２に入力し、差動電圧比較
器２２で、差動入力電圧ΔＶinと差動基準電圧ΔＶrと
の電圧比較を行う。 ΔＶin ＝Ｖin+−Ｖin- ΔＶr＝｛（ＶＴ+−ＶＢ+）×（Ｄ₄／２＋Ｄ₃／２²＋Ｄ₂／２³ ＋Ｄ₁／２⁴＋Ｄ₀／２⁵）＋ＶＢ+｝ −｛（ＶＴ-−ＶＢ-）×（Ｄ₄／２＋Ｄ₃／２²＋Ｄ₂／２³ ＋Ｄ₁／２⁴＋Ｄ₀／２⁵）＋ＶＢ-｝ ＝｛（ＶＴ+−ＶＢ+）−（ＶＴ-−ＶＢ-）｝ ×（Ｄ₄／２＋Ｄ₃／４＋Ｄ₂／８＋Ｄ₁／１６＋Ｄ₀／３２） ＋（ＶＢ+−ＶＢ-） 尚、Ｄ₄〜Ｄ₀は各ビット（制御パルス）を示し、「０」
または「１」である。ここで、まず、ビットＤ₄に対応
してスイッチＤ４を閉じて比較し、次に、ビットＤ₃に
対応してスイッチＤ３を閉じて比較し、以下、スイッチ
Ｄ２〜Ｄ０と繰り返して、下位ビットを決定する。

【００２０】例えば、スイッチＤ４を閉じて比較した場
合、 ΔＶin＞｛（ＶＴ+−ＶＢ+）−（ＶＴ-−ＶＢ-）｝／２＋（ＶＢ+−ＶＢ-） の場合、ビット（制御パルス）Ｄ₄＝「１」として、ス
イッチＤ４は閉じたままで、スイッチＤ３を閉じる。 ΔＶin＜｛（ＶＴ+−ＶＢ+）−（ＶＴ-−ＶＢ-）｝／２＋（ＶＢ+−ＶＢ-） の場合、ビット（制御パルス）Ｄ₄＝「０」として、ス
イッチＤ４を開いて、スイッチＤ３を閉じる。以上のよ
うに動作して、本第１の実施例の完全差動式逐次比較型
Ａ／Ｄ変換器は、Ａ／Ｄ変換を完了して、アナログ入力
に相当するディジタルコードを決定する。

【００２１】次に、本第１の実施例の完全差動式逐次比
較型Ａ／Ｄ変換器の差動電圧比較器２２の詳細を、図３
を用いて説明する。図３は、図２における差動電圧比較
器の構成の第１の実施例を示すブロック図である。本第
１の実施例の差動電圧比較器は、差動チョッパ型増幅器
３１〜３３による３段構成で、コンデンサ３０ａ〜３０
ｄで接続された各差動チョッパ型増幅器３１〜３３の入
出力間に、図２における制御ロジック２５からのサンプ
ル／ホールドの切換用パルス（制御信号）φｓｐにより
サンプルとホールドモードを切り換えるスイッチ３４〜
３９が接続されている。

【００２２】このような構成により、まず、制御信号φ
ｓｐ＝「１」により、各スイッチ３４〜３９が閉じ、各
差動チョッパ型増幅器３１〜３３の入出力端間が短絡さ
れる。それと同時に、コンデンサ３０ａ〜３０ｄ列に、
図２における差動増幅器２１による差動入力信号（Ｖin
+、Ｖin-）が印加される。そして、図２における制御ロ
ジック２５からの次の制御信号φｓｐ＝「０」により、
差動電圧比較器の入出力端間のスイッチ３４〜３９が開
放され、入力信号Ｖin+、および、入力信号Ｖin-のサン
プル／ホールドが完了する。

【００２３】次に、図２における完全差動式逐次比較型
Ａ／Ｄ変換器の制御ロジック２５の詳細を、図４〜図８
を用いて説明する。図４は、図２における制御ロジック
の構成の一実施例を示すブロック図である。本図におい
て、４１は、スタート信号ＳＴＯにより、基本クロック
ＣＬＫを基に、パルスＰ₀〜Ｐ₈、Ｐｒ、Ｐａ、および、
クロック信号ＣＬと、変換終了信号ＥＮＤを発生させる
パルス発生回路、４２は、図２における差動電圧比較器
２２から入力される比較結果を示す信号（比較器出力Ｃ
ＭＰ）に基づき、パルス発生回路４１からの各パルスを
制御して、制御パルスＤ₈〜Ｄ₀を発生するための逐次比
較ロジック回路、４３は、逐次比較ロジック回路４２か
らの制御パルスＤ₈〜Ｄ₅に基づき、図２における上位ビ
ット用Ｄ／Ａ変換器２４の各スイッチＳ０〜Ｓ１５、Ｂ
Ｐ１、ＢＭ１、ＴＰ２、ＴＭ２、ＢＰ２、ＢＭ２、ＴＰ
１、ＴＭ１を制御する信号を生成するデコーダである。
さらに、次の図５〜図８を用いて、パルス発生回路４
１、逐次比較ロジック回路４２、デコーダ４３のそれぞ
れの詳細な構成と動作の説明を行なう。

【００２４】図５は、図４におけるパルス発生回路の本
発明に係わる構成の一実施例を示すブロック図である。
本実施例のパルス発生回路は、ＡＮＤゲート５０ａを介
して入力されるスタート信号ＳＴＯにより、基本クロッ
クＣＬＫの反転した信号に同期したパルスＳＴを作り、
インバータ５１ａからの出力と共にＡＮＤゲート５０ｂ
に出力するフリップフロップ（図中、ＳＲ０と記載）５
２と、インバータ５１ｂ、５１ｃを介して入力される基
本クロックＣＬＫに同期してシフト動作するシフトレジ
スタ（図中、ＳＲ１〜ＳＲ１１と記載）５３ａ〜５３ｋ
と、ＥＮＯＲゲート５４を介して最終のシフトレジスタ
５３ｋに接続されたフリップ・フロップ（図中、ＲＳＦ
Ｆと記載）５５とにより構成されている。

【００２５】フリップ・フロップ５５が、最初のシフト
レジスタ５３ａからのパルスＰａにより、リセットさ
れ、シフトレジスタ５３ｋの出力Ｐ₀とスタート信号Ｓ
ＴＯとのＥＮＯＲゲート５４の出力によりセットされ、
変換終了信号ＥＮＤ＝「１」となる。変換終了信号ＥＮ
Ｄ＝「１」のときに、スタート信号ＳＴＯ＝「１」にな
ると、変換動作が開始され、基本クロックＣＬＫの反転
した信号に同期したパルスＳＴが、ＡＮＤゲート５０ｂ
を通って、シフトレジスタ５３ａに入力される。そし
て、このシフトレジスタ５３ａにより、基本クロックＣ
ＬＫの立上りで、パルスＰａは「１」となり、シフトレ
ジスタからの変換終了信号ＥＮＤは「０」となる。

【００２６】尚、パルスＰａは、次の基本クロックＣＬ
Ｋの立上りで「０」となるが、スタート信号ＳＴＯが
「１」であるため、ＥＮＯＲゲート５４の出力は「０」
となり、前の状態を保持し、変換終了信号ＥＮＤ＝
「０」のままである。以下、シフトレジスタ５３ｂ〜５
３ｋにより、そのパルスＰａが、基本クロックＣＬＫの
立上り毎に順々にシフトされていく。そして、最終のシ
フトレジスタ５３ｋの出力Ｐ₀が「１」になると、シフ
トレジスタ５５からの変換終了信号ＥＮＤ＝「１」とな
り、変換が終了する。

【００２７】図６は、図４における逐次比較ロジック回
路の本発明に係わる構成の一実施例を示すブロック図で
ある。本実施例の逐次比較ロジック回路は、図５におけ
るパルス発生回路からのパルスＰａ、Ｐｒ、Ｐ₈〜Ｐ
₀を、クロックＣＬと共に、ＡＮＤゲート６０ａ〜６０
ｊを介して入力して、制御パルスＤ₈〜Ｄ₀を発生するフ
リップ・フロップ（図中、ＤＦＦ１〜ＤＦＦ９と記載）
６１ａ〜６１ｉと、サンプル／ホールドの切換用パルス
（制御信号）φｓｐ、φｓｐｎを発生するためのインバ
ータ６２ａ、６２ｂと、図２における差動電圧比較器２
２からの比較器出力ＣＭＰを各フリップ・フロップ６１
ａ〜６１ｉに入力するＯＲゲート６３とにより構成され
ている。

【００２８】まず、パルスＰａ、Ｐｒ、Ｐ₈〜Ｐ₀は、Ａ
ＮＤゲート６０ａ〜６０ｊの一方の入力端に入り、クロ
ックＣＬのタイミングで、各フリップ・フロップ６１ａ
〜６１ｉに供給される。各フリップ・フロップ６１ａ〜
６１ｉは、ＡＮＤゲート６０ａ〜６０ｊの出力パルスの
タイミングで、比較器出力ＣＭＰとパルスＰａのＯＲゲ
ート６３の状態を取り込み、その状態に応じて、制御パ
ルスＤ₈〜Ｄ₀を、「１」または「０」にする。

【００２９】フリップ・フロップ６１ａのＳＥＴ端子
（図中のＳ）には、パルスＰａとクロックＣＬのＡＮＤ
ゲート６０ａの出力が入力される。また、フリップ・フ
ロップ６１ｂ〜６１ｉの各ＳＥＴ端子には、それぞれ、
１つ前段のフリップ・フロップ６１ａ〜６１ｈのタイミ
ング信号が入力され、各ＲＥＳＥＴ端子（図中のＲ）に
は、図５におけるパルス発生回路からのパルスＰｒが入
力される。さらに、インバータ６２ａ、６２ｂからのパ
ルスＰａの反転出力が、切り換え用パルス（制御信号）
φｓｐとして、および、その反転出力φｓｐｎが、図２
における差動電圧比較器２２のサンプル／ホールドを切
り換えるスイッチ制御パルスとして出力される。このよ
うにして、サンプルモードでは、φｓｐが「１」、ま
た、ホールドモードで制御パルスＤ₈〜Ｄ₀が順次に
「１」になり、図２における差動電圧比較器２２の比較
器出力ＣＭＰの状態に応じて「１」または「０」を保持
する。これがＡ／Ｄ変換結果を表す２進の出力データ
（Ｄout）となる。

【００３０】図７は、図４におけるデコーダの本発明に
係わる構成の一実施例を示すブロック図である。本実施
例のデコーダは、インバータ７０ａ〜７０ｄと、ＡＮＤ
ゲート７１ａ〜７１ｐ、および、ＯＲゲート７２ａ〜７
２ｈにより構成され、図６における逐次比較ロジック回
路から出力された上位４ビットＤ₈〜Ｄ₅を、１０進コー
ドに変換し、その値に相当する図２における上位ビット
Ｄ／Ａ変換器２４のラダー抵抗ＬＲ１用のスイッチＳ０
〜Ｓ１６、および、スイッチＢＰ２、ＢＭ２、ＴＰ１、
ＴＭ１、ＢＰ１、ＢＭ１、ＴＰ２、ＴＭ２用の制御パル
スを発生する。

【００３１】図８は、図４における制御ロジックが出力
する本発明に係わる信号波形の一実施例を示すタイミン
グチャートである。図４におけるパルス発生回路４２に
スタート信号ＳＴＯが入力されると、図５のパルス発生
回路のフリップフロップ５２により、基本クロックＣＬ
Ｋの反転した信号に同期したパルスＳＴが作られる。こ
のパルスＳＴが「１」の状態で立ち上がる基本クロック
ＣＬＫの１周期Ｔ０において、図４における逐次比較ロ
ジック回路４３が出力するサンプル／ホールドの切換用
パルス（制御信号）φｓｐが「１」となり、サンプルモ
ードとなる。そして、パルスＳＴが「０」の状態となっ
た基本クロックＣＬＫの次の周期以降（Ｔ０〜Ｔ１０）
において、サンプル／ホールドの切換用パルス（制御信
号）φｓｐが「０」となり、ホールドモードとなる。

【００３２】このホールドモードで、図４における逐次
比較ロジック回路４３からの各制御パルスＤ₈〜Ｄ₀が順
次に「１」になる。そして、制御パルスＤ₈〜Ｄ₅の状態
変化に対応した図４におけるデコーダ４４からの出力に
より、図２における上位ビット用Ｄ／Ａ変換器２４の各
スイッチＳ０〜Ｓ１５、および、ＢＰ２／ＢＭ２／ＴＰ
１／ＴＭ１、ＢＰ１／ＢＭ１／ＴＰ２／ＴＭ２がオンオ
フ制御され、ラダー抵抗ＬＲ１で分圧されたそれぞれの
差動電圧が、図２の差動電圧比較器２２に入力される。

【００３３】すなわち、まず、制御パルスＤ₈が出力さ
れる最初のホールドモード（Ｔ１）では、スイッチＢＰ
２／ＢＭ２／ＴＰ１／ＴＭ１、および、スイッチＳ７、
Ｓ８が接続される。この接続状態での図２の差動電圧比
較器２２の比較器出力（ＣＭＰ）の状態に応じて、図６
における逐次比較ロジック回路のフリップフロップ６１
ａは、「１」または「０」を保持する。次の制御パルス
Ｄ₇が出力されるホールドモード（Ｔ２）では、周期Ｔ
１における結果に基づき、スイッチＢＰ２／ＢＭ２／Ｔ
Ｐ１／ＴＭ１、もしくは、ＢＰ１／ＢＭ１／ＴＰ２／Ｔ
Ｍ２が接続され、また、スイッチＳ４、Ｓ１１、もしく
は、スイッチＳ３、Ｓ１２のいずれか一方が接続され
る。周期Ｔ１における動作と同様にして、このような接
続状態での図２の差動電圧比較器２２の比較器出力（Ｃ
ＭＰ）の状態に応じて、図６における逐次比較ロジック
回路のフリップフロップ６１ｂは、「１」または「０」
を保持する。以下、同様にして、制御パルスＤ₆、Ｄ₅に
対応する処理が行なわれ、上位ビットに対する変換が完
了する。

【００３４】このようにして、上位ビットの変換が終了
すると、図鵜４におけるデコーダ４４は、図６における
逐次比較ロジック回路のフリップフロップ６１ａ〜６１
ｄの確定した状態に応じて、図２における上位ビット用
Ｄ／Ａ変換器２４のスイッチＢＰ２／ＢＭ２／ＴＰ１／
ＴＭ１、もしくは、ＢＰ１／ＢＭ１／ＴＰ２／ＴＭ２の
いずれか一方、および、各スイッチＳ０〜Ｓ１５の一つ
を接続する。

【００３５】この状態で、図４における逐次比較ロジッ
ク回路４３（図６における逐次比較ロジック回路の各フ
リップフロップ６１ｅ〜６１ｉ）から、順次に、制御パ
ルスＤ₄〜Ｄ₀が出力され、図２における下位ビット用Ｄ
／Ａ変換器２３のスイッチＤ４〜Ｄ０の接続が制御さ
れ、図２の差動電圧比較器２２に入力される。この図２
の差動電圧比較器２２による比較器出力（ＣＭＰ）の状
態に応じて、図６における逐次比較ロジック回路の各フ
リップフロップ６１ｅ〜６１ｉで、制御パルスＤ₄〜Ｄ₀
が保持され、変換出力の下位ビットが確定する。このよ
うにして、図６における逐次比較ロジック回路の各フリ
ップフロップ６１ａ〜６１ｉで保持した結果が、Ａ／Ｄ
変換の結果を表す２進の出力データ（Ｄout）となる。

【００３６】次に、図９、および、図１０を用いて、本
発明の完全差動式逐次比較型Ａ／Ｄ変換器の他の実施例
を説明する。図９は、本発明の完全差動式逐次比較型Ａ
／Ｄ変換器の本発明に係わる構成の第２の実施例を示す
ブロック図である。本第２の実施例の完全差動式逐次比
較型Ａ／Ｄ変換器は、上位ビット用Ｄ／Ａ変換器２４ａ
を、図２の第１の実施例の完全差動式逐次比較型Ａ／Ｄ
変換器における上位ビット用Ｄ／Ａ変換器２４のラダー
抵抗ＬＲ１を２組用い、本発明の第２、第３の基準電圧
発生回路とする構成となっている。この第２の実施例で
の動作については、図２における第１の実施例の動作と
同様であるが、ラダー抵抗ＬＲ１からの分圧を取り出す
各スイッチＳ０〜Ｓ１５の制御が、図２の第１の実施例
に比べて容易となる。

【００３７】図１０は、本発明の完全差動式逐次比較型
Ａ／Ｄ変換器の本発明に係わる構成の第３の実施例を示
すブロック図である。本第３の実施例では、図２に示す
第１の実施例の完全差動式逐次比較型Ａ／Ｄ変換器の下
位ビット用Ｄ／Ａ変換器２３を、上位ビットの変換にも
使用するものであり、また、図２に示す第１の実施例の
完全差動式逐次比較型Ａ／Ｄ変換器の上位ビット用Ｄ／
Ａ変換器２４の部分を、基準電圧発生器２９とし、さら
に、図２における制御ロジック２５を、本発明に係わる
第１、第５〜第８の制御信号を出力する制御ロジック
（第２の制御ロジック）２５ａとした構成となってい
る。

【００３８】Ｄ／Ａ変換器２３ａは、それぞれ２組のキ
ャパシタアレイ（コンデンサ列Ｃ〜１６Ｃ）と、スイッ
チＳ３３〜Ｓ３７、ＳＷ１からなり、スイッチＳ３３〜
Ｓ３７、ＳＷ１は、第１の実施例における下位ビット用
Ｄ／Ａ変換器２３と同様に、制御ロジック２５ａが出力
する本発明の第１、第５〜第８の制御信号としての各制
御パルスによりオンオフ制御される。基準電圧発生器２
９は、所定の電圧間（ＶＲＴ、ＶＲＢ）の分圧を行なう
ラダー抵抗ＬＲ２群と、分圧された各電圧を取り出すス
イッチＳ０〜Ｓ３２、および、スイッチＴＰ１、ＴＭ
１、ＢＰ１、ＢＭ１とにより構成され、これらのスイッ
チは、制御ロジック２５ａからの本発明の第１、第５〜
第８の制御信号としての各制御パルスによりオンオフ制
御される。

【００３９】以下、その変換動作の説明を行なう。ま
ず、制御ロジック２５ａからの制御信号φｓｐにより、
Ｄ／Ａ変換器２３ａを介して、差動増幅器２１からの入
力信号のサンプル／ホールドを行ない、そのサンプル／
ホールドの完了後に、スイッチＳＷ１の接続を切り換え
て、Ｄ／Ａ変換器２３ａのコンデンサ列Ｃ〜１６Ｃの差
動増幅器２１への接続を開放する。そして、上位ビット
を次のように決定する。まず、スイッチＴＰ１、ＴＭ
１、ＢＰ１、ＢＭ１、および、ラダー抵抗ＬＲ２用のス
イッチＳ０を閉じる。そして、この基準電圧（ここでは
フルスケール電圧となる）範囲内を、Ｄ／Ａ変換器２３
ａの各スイッチＳ３３〜Ｓ３７のオンオフ制御により、
３２階調に分圧して差動電圧比較器２２に入力し、差動
入力電圧ΔＶinと、差動基準電圧ΔＶrとの電圧比較を
行う。

【００４０】 ΔＶin ＝Ｖin+−Ｖin- ΔＶr＝｛（ＶＴ+−ＶＢ+）×（Ｓ３７／２＋Ｓ３６／２²＋Ｓ３５／２³ ＋Ｓ３４／２⁴＋Ｓ３３／２⁵）＋ＶＢ+｝ −｛（ＶＴ-−ＶＢ-×）（Ｓ３７／２＋Ｓ３６／２²＋Ｓ３５／２³ ＋Ｓ３４／２⁴＋Ｓ３３／２⁵）＋ＶＢ-｝ ＝｛（ＶＲＴ−ＶＲＢ）−（ＶＲＢ−ＶＲＴ）｝ ×（Ｓ３７／２＋Ｓ３６／４＋Ｓ３５／８＋Ｓ３４／１６ ＋Ｓ３２／３２） ＋（ＶＲＢ−ＶＲＴ） ＝（２Ｖｆｓ）×（Ｓ３７／２＋Ｓ３６／４＋Ｓ３５／８ ＋Ｓ３４／１６＋Ｓ３３／３２）−Ｖｆｓ 尚、この式では、Ｓ３７〜Ｓ３３はスイッチではなく、
各スイッチＳ３７〜Ｓ３３を制御する各ビット（０また
は１）で、Ｖｆｓはフルスケール電圧を示す。

【００４１】ここで、まず、Ｄ／Ａ変換器２３ａのスイ
ッチＳ３７を閉じて、対応する基準電圧を、差動電圧比
較器２２に入力し、差動電圧比較器２２で比較する。次
に、スイッチＳ３６を閉じて、同様に比較する。このス
イッチ制御と比較を繰り返して、上位ビット（制御信号
Ｄ₉〜Ｄ₅）を決定する。例えば、Ｄ／Ａ変換器２３ａの
スイッチＳ３７を閉じて比較した場合、ΔＶin＞２Ｖｆ
ｓ／２−Ｖｆｓ＝０であれば、Ｄ₉＝「１」として、ス
イッチＳ３７は閉じたままで、Ｓ３６を閉じる。ΔＶin
＜２Ｖｆｓ／２−Ｖｆｓ＝０であれば、Ｄ₉＝「０」と
して、スイッチＳ３７を開いて、Ｓ３６を閉じる。

【００４２】また、下位ビットを、次のように決定す
る。決定した上位５ビット（Ｄ₉〜Ｄ₅）に相当する基準
電圧（フルスケール電圧を３２階調に分圧した電圧）
を、基準電圧発生器２９のラダー抵抗ＬＲ２、および、
スイッチ群Ｓ０〜Ｓ３２により作り、Ｄ／Ａ変換器２３
ａのコンデンサＣ〜１６Ｃ列に入力する。例えば、上位
ビットが「１０１１０」のときは、基準電圧発生器２９
のスイッチＳ９とＳ２２をオンにする。上位ビットと同
様に、Ｄ／Ａ変換器２３ａのコンデンサＣ〜１６Ｃ列の
スイッチＳ３３〜Ｓ３７を操作して、下位ビットを決定
する。このようにして、下位も５ビット決まり、全１０
ビット得ることができる。以上のように動作してＡ／Ｄ
変換を完了し、アナログ入力に相当するディジタルコー
ドを決定する。次に、差動電圧比較器２２の他の実施例
を図１１に示す。

【００４３】図１１は、図２における差動電圧比較器の
構成の第２の実施例を示すブロック図である。本第２の
実施例の差動電圧比較器は、図３で示した第１の差動電
圧比較器と同様に、差動チョッパ型増幅器３１〜３３に
よる３段構成で、コンデンサ３０ａ〜３０ｄで接続され
た各差動チョッパ型増幅器３１〜３３の入力とアナログ
グランド間に、図２における制御ロジック２５や、図１
０における制御ロジック２５ａからのφspの信号によ
り、サンプルとホールドモードを切り換えるスイッチ３
４ａ〜３９ａが接続されている。

【００４４】このようなスイッチ構成にしても、各スイ
ッチ３４ａ〜３９ａの制御及び動作は図３における第１
の差動電圧比較器の場合と同じである。すなわち、ま
ず、制御信号φｓｐ＝「１」により、各スイッチ３４ａ
〜３９ａが閉じ、各差動チョッパ型増幅器３１〜３３の
入出力端間が短絡される。それと同時に、コンデンサ３
０ａ〜３０ｄ列に、図２、１０における差動増幅器２１
による差動入力信号Ｖin+、および、Ｖin-が印加され
る。そして、図２における制御ロジック２５や、図１０
における制御ロジック２５ａからの次の制御信号φｓｐ
＝「０」により、スイッチ３４ａ〜３９ａが開放され、
入力信号Ｖin+、および、Ｖin-のサンプル／ホールドが
完了する。

【００４５】以上、図１〜図１１を用いて説明したよう
に、本実施例の完全差動式逐次比較型Ａ／Ｄ変換器で
は、Ａ／Ｄ変換器内部の電圧比較器を完全差動化する。
このことにより、同相の雑音が差動入力、あるいは、差
動基準電圧に混入してもそれをキャンセルでき、Ａ／Ｄ
変換器を高精度なものとすることができる。尚、本発明
は、図１〜図１１を用いて説明した実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。例えば、必要とする精度に合わせて、
コンデンサ列を増やす構成としても良い。

【００４６】

【発明の効果】本発明によれば、Ａ／Ｄ変換器をアナロ
グ・ディジタル混在ＬＳＩに内蔵しても、ディジタル回
路部からの同相の雑音をキャンセルして、高精度な比較
結果を得ることができ、Ａ／Ｄ変換器の信頼性および性
能が向上する。

【図面の簡単な説明】

【図１】本発明の完全差動式逐次比較型Ａ／Ｄ変換器の
本発明に係わる構成の第１の実施例を示すブロック図で
ある。

【図２】図１における完全差動式逐次比較型Ａ／Ｄ変換
器の本発明に係わる詳細な構成の第１の実施例を示すブ
ロック図である。

【図３】図２における差動電圧比較器の構成の第１の実
施例を示すブロック図である。

【図４】図２における制御ロジックの構成の一実施例を
示すブロック図である。

【図５】図４におけるパルス発生回路の本発明に係わる
構成の一実施例を示すブロック図である。

【図６】図４における逐次比較ロジック回路の本発明に
係わる構成の一実施例を示すブロック図である。

【図７】図４におけるデコーダの本発明に係わる構成の
一実施例を示すブロック図である。

【図８】図４における制御ロジックが出力する本発明に
係わる信号波形の一実施例を示すタイミングチャートで
ある。

【図９】本発明の完全差動式逐次比較型Ａ／Ｄ変換器の
本発明に係わる構成の第２の実施例を示すブロック図で
ある。

【図１０】本発明の完全差動式逐次比較型Ａ／Ｄ変換器
の本発明に係わる構成の第３の実施例を示すブロック図
である。

【図１１】図２における差動電圧比較器の構成の第２の
実施例を示すブロック図である。

【図１２】従来の逐次比較型ＡＤ変換器の回路構成を示
す回路図である。

【符号の説明】

１ 差動増幅器 ２ 差電圧出力部 ３ 差電圧保持部 ４ 基準差電圧出力部 ５ 電圧比較部 ６ 制御ロジック ７、８ スイッチ回路 １０ 重み付きキャパシタアレイ １１ 電圧比較器 １２ 制御ロジック １３ 基準電圧発生器 ２１ 差動増幅器 ２２ 差動電圧比較器 ２２ａ 完全差動増幅器 ２２ｂ ラッチ ２３ 下位ビット用Ｄ／Ａ変換器 ２３ａ Ｄ／Ａ変換器 ２４、２４ａ 上位ビット用Ｄ／Ａ変換器 ２５、２５ａ 制御ロジック ２９ 基準電圧発生器 ３１〜３３ 差動チョッパ型増幅器 ３０ａ〜３０ｄ コンデンサ ３４〜３９ スイッチ ３４ａ〜３９ａ スイッチ ４１ パルス発生回路 ４２ 逐次比較ロジック回路 ４３ デコーダ ５０ａ、５０ｂ ＡＮＤゲート ５１ａ〜５１ｃ インバータ ５２ フリップフロップ ５３ａ〜５３ｋ シフトレジスタ ５４ ＥＮＯＲゲート ５５ フリップ・フロップ ６０ａ〜６０ｊ ＡＮＤゲート ６１ａ〜６１ｉ フリップ・フロップ ６２ａ、６２ｂ インバータ ６３ ＯＲゲート ７０ａ〜７０ｄ インバータ ７１ａ〜７１ｐ ＡＮＤゲート ７２ａ〜７２ｈ ＯＲゲート Ｃ〜１６Ｃ コンデンサ列 ＣＬＫ 基本クロック ＣＬ クロック信号 ＣＭＰ 比較器出力 Ｄ４〜Ｄ０ スイッチ Ｄ₈〜Ｄ₀ 制御パルス ＥＮＤ 変換終了信号 ＬＲ１、ＬＲ２ ラダー抵抗 Ｐ₀〜Ｐ₈、Ｐｒ、Ｐａ パルス Ｒ１〜Ｒ１６ 抵抗 Ｓ０〜Ｓ５２ スイッチ ＳＴ パルス ＳＴＯ スタート信号 ＳＷ１ スイッチ ＢＭ１、ＢＭ２、ＢＰ１、ＢＰ２、ＴＭ１、ＴＭ２、Ｔ
Ｐ１、ＴＰ２ スイッチ φｓｐ、φｓｐｎ 制御信号 Ｖin+、Ｖin- 入力信号 Ｖr、Ｖr+、Ｖr-、ＶＢ+、ＶＢ-、ＶＴ+、ＶＴ- 基準
電圧 ＶＲＢ、ＶＲＴ 所定の電圧 Ｖｉｎ アナログ電圧 Ｖｒｅｆ 基準電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 今泉 栄亀 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 堀田 正生 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 波多野 雄治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (13)

【特許請求の範囲】
1. 【請求項１】 変換対象のアナログ入力電圧と所定の参
   照電圧との第１の差電圧を出力する差電圧出力手段と、
   該差電圧出力手段から出力された第１の差電圧を保持す
   る差電圧保持手段と、最上位ビットから最下位ビットま
   で順次に入力されるビット列信号に対応して、所定の電
   圧差となる第１および第２の基準電圧のそれぞれを、上
   記差電圧出力手段に順次に出力する基準差電圧出力手段
   と、該基準差電圧出力手段からの第１および第２の基準
   電圧に基づき上記差電圧出力手段が出力する第２の差電
   圧と、上記差電圧保持手段に保持した第１の差電圧とを
   比較する電圧比較手段と、該電圧比較手段による比較結
   果に基づき、上記第２の差電圧を上記第１の差電圧に一
   致させるように、上記基準差電圧出力手段に順次に入力
   するビット列信号を変化させる制御手段とからなり、上
   記アナログ入力電圧を、該制御手段から出力されるビッ
   ト列信号に変換することを特徴とする完全差動式逐次比
   較型Ａ／Ｄ変換器。
2. 【請求項２】 請求項１に記載の完全差動式逐次比較型
   Ａ／Ｄ変換器において、上記基準差電圧出力手段は、上
   記制御手段から順次に入力される上位ビットに対応し
   て、上記第１の差電圧に近似する上記第２の差電圧とな
   る第１および第２の基準電圧のそれぞれを順次に出力す
   る上位ビット差電圧出力手段と、該上位ビット差電圧出
   力手段から最終的に出力された第１および第２の基準電
   圧のそれぞれに、上記制御手段から順次に入力される下
   位ビットに対応する所定の電圧を順次に加減して出力す
   る下位ビット差電圧出力手段とを具備することを特徴と
   する完全差動式逐次比較型Ａ／Ｄ変換器。
3. 【請求項３】 請求項２に記載の完全差動式逐次比較型
   Ａ／Ｄ変換器において、上記上位ビット差電圧出力手段
   は、所定の電圧間に複数の抵抗体を直列接続したラダー
   抵抗を具備し、該ラダー抵抗により分圧して得られる複
   数の電圧から、上記上位ビットに対応する上記第１およ
   び第２の基準電圧を選択的に出力することを特徴とする
   完全差動式逐次比較型Ａ／Ｄ変換器。
4. 【請求項４】 請求項２、もしくは、請求項３のいずれ
   かに記載の完全差動式逐次比較型Ａ／Ｄ変換器におい
   て、上記下位ビット差電圧出力手段は、上記上位ビット
   差電圧出力手段から出力された第１の基準電圧に、上記
   制御手段から順次に入力される下位ビットに対応する電
   圧を加減する第１のコンデンサ列と、上記上位ビット差
   電圧出力手段から出力された第２の基準電圧に、上記制
   御手段から順次に入力される下位ビットに対応する電圧
   を加減する第２のコンデンサ列とを具備することを特徴
   とする完全差動式逐次比較型Ａ／Ｄ変換器。
5. 【請求項５】 請求項４に記載の完全差動式逐次比較型
   Ａ／Ｄ変換器において、上記第１および第２のコンデン
   サ列は、それぞれ所定の重み付けの複数のコンデンサを
   並列に接続してなることを特徴とする完全差動式逐次比
   較型Ａ／Ｄ変換器。
6. 【請求項６】 請求項１に記載の完全差動式逐次比較型
   Ａ／Ｄ変換器において、所定の電圧と、該所定の電圧を
   それぞれ所定の値に分圧した複数の電圧を出力する基準
   電圧発生手段を具備し、上記基準差電圧出力手段は、該
   基準電圧発生手段からの上記所定の電圧に基づき、上記
   制御手段から順次に入力される上位ビットに対応して、
   上記第１および第２の基準電圧を順次に出力し、上記基
   準電圧発生手段は、該基準差電圧出力手段が上記上位ビ
   ットに基づき最終的に出力した第１および第２の基準電
   圧に対応する電圧を、上記制御手段からの制御に基づ
   き、上記分圧した複数の電圧から選択的に出力し、上記
   基準差電圧出力手段は、該基準電圧発生手段からの分圧
   した電圧に基づき、上記制御手段から順次に入力される
   下位ビットに対応して、上記第１および第２の基準電圧
   を順次に出力することを特徴とする完全差動式逐次比較
   型Ａ／Ｄ変換器。
7. 【請求項７】 請求項６に記載の完全差動式逐次比較型
   Ａ／Ｄ変換器において、上記基準電圧発生手段は、所定
   の電圧間に複数の抵抗体を直列接続したラダー抵抗を具
   備し、該ラダー抵抗により分圧して得られる複数の電圧
   と上記所定の電圧を出力することを特徴とする完全差動
   式逐次比較型Ａ／Ｄ変換器。
8. 【請求項８】 請求項６、もしくは、請求項７のいずれ
   かに記載の完全差動式逐次比較型Ａ／Ｄ変換器におい
   て、上記基準差電圧出力手段は、上記基準電圧発生手段
   から出力された第１の基準電圧に、上記制御手段から順
   次に入力されるビット列信号に対応する電圧を加減する
   第３のコンデンサ列と、上記基準電圧発生手段から出力
   された第２の基準電圧に、上記制御手段から順次に入力
   されるビット列信号に対応する電圧を加減する第４のコ
   ンデンサ列とを具備することを特徴とする完全差動式逐
   次比較型Ａ／Ｄ変換器。
9. 【請求項９】 請求項８に記載の完全差動式逐次比較型
   Ａ／Ｄ変換器において、上記第３および第４のコンデン
   サ列は、それぞれ所定の重み付けの複数のコンデンサを
   並列に接続してなることを特徴とする完全差動式逐次比
   較型Ａ／Ｄ変換器。
10. 【請求項１０】 請求項１から請求項９のいずれかに記
    載の完全差動式逐次比較型Ａ／Ｄ変換器において、上記
    変換対象のアナログ入力電圧と所定の参照電圧との差の
    増加に比例して増加する第１の入力電圧と、上記差の増
    加に比例して減少する第２の入力電圧とを出力する差動
    増幅手段を設け、上記差電圧出力手段は、該差動増幅手
    段から出力される第１および第２の入力電圧に基づき、
    上記第１の差電圧を出力することを特徴とする完全差動
    式逐次比較型Ａ／Ｄ変換器。
11. 【請求項１１】 アナログ入力電圧と所定の参照電圧と
    の差の増加に比例して増加する第１の入力電圧と、上記
    アナログ入力電圧と所定の参照電圧と差の増加に比例し
    て減少する第２の入力電圧とを出力する差動増幅器、所
    定の電圧間に複数の抵抗体を直列接続したラダー抵抗に
    より分圧して得られる複数の基準電圧を発生する第１の
    基準電圧発生手段、該第１の基準電圧発生手段が発生す
    る複数の基準電圧の中で、最も高い電圧より所定の電圧
    だけ低い第３の基準電圧と、該第３の基準電圧より所定
    の電圧だけ低い第４の基準電圧と、上記第３の基準電圧
    より上記抵抗体一つ分に相当する電圧だけ高い第５の基
    準電圧と、上記第４の基準電圧より上記抵抗体１つ分に
    相当する電圧だけ低い第６の基準電圧とを選択して取り
    出す第１のスイッチ手段、複数のコンデンサを共通接続
    した一端側から、他端側に接続される入力電圧に対応す
    る第３の入力電圧を出力する第１のコンデンサ列と、複
    数のコンデンサを共通接続した一端側から、他端側に接
    続される入力電圧に対応する第４の入力電圧を出力する
    第２のコンデンサ列、上記第１のコンデンサ列の他端側
    への接続を、上記差動増幅器からの第１の入力電圧への
    共通接続から、上記第１のスイッチ手段で選択される上
    記第３〜第６の基準電圧への選択的な接続に切り換える
    第２のスイッチ手段、上記第２のコンデンサ列の他端側
    への接続を、上記差動増幅器からの第２の入力電圧への
    共通接続から、上記第１のスイッチ手段で選択される第
    ３〜第６の基準電圧への選択的な接続に切り換える第３
    のスイッチ手段、上記第１のコンデンサ列からの第３の
    入力電圧と、上記第２のコンデンサ列からの第４の入力
    電圧との差電圧を増幅して比較する差動電圧比較器、所
    定の時間、上記第１のコンデンサ列の他端側に上記差動
    増幅器からの上記第１の入力電圧を、上記第２のコンデ
    ンサ列の他端側に上記差動増幅器からの上記第２の入力
    電圧を、それぞれ共通接続するように上記第２のスイッ
    チ手段と第３のスイッチ手段を制御するための第１の制
    御信号と、上記所定の時間後に、上記第１のコンデンサ
    列の他端側に上記第３の基準電圧を、上記第２のコンデ
    ンサ列の他端側に上記第４の基準電圧を、それぞれ共通
    接続するように上記第２のスイッチ手段と第３のスイッ
    チ手段を制御するための第２の制御信号と、上記第１の
    基準電圧発生手段により出力された複数の基準電圧か
    ら、上記差動電圧比較器の比較結果に応じた上記第３〜
    第６の基準電圧を取り出すように、上記第１のスイッチ
    手段を選択的に切り換えるための第３の制御信号と、上
    記差動電圧比較器の比較結果に応じて、上記第１のコン
    デンサ列と第２のコンデンサ列のそれぞれの他端に、上
    記第３の制御信号により最終的に決定された第３、第５
    の基準電圧と第４、第６の基準電圧を選択的に接続する
    ように、上記第２のスイッチ手段と第３のスイッチ手段
    を制御するための第４の制御信号とを発生する第１の制
    御手段を設けることを特徴とする完全差動式逐次比較型
    Ａ／Ｄ変換器。
12. 【請求項１２】 請求項１１に記載の完全差動式逐次比
    較型Ａ／Ｄ変換器において、上記第１の基準電圧発生手
    段に代えて、上記所定の電圧間に複数の抵抗体を直列接
    続したラダー抵抗により分圧して、上記第３および第４
    の基準電圧を発生する第２の基準電圧発生手段と、上記
    所定の電圧間に複数の抵抗体を直列接続したラダー抵抗
    により分圧して、上記第５および第６の基準電圧を発生
    する第３の基準電圧発生手段とを設けることを特徴とす
    る完全差動式逐次比較型Ａ／Ｄ変換器。
13. 【請求項１３】 請求項１１に記載の完全差動式逐次比
    較型Ａ／Ｄ変換器において、上記第１の制御手段に代え
    て、上記第１の制御信号と、上記第１の基準電圧発生手
    段による複数の基準電圧のうち、最も高い第７の基準電
    圧と最も低い第８の基準電圧、および、該第８の基準電
    圧と等しい第９の基準電圧と上記第７の基準電圧と等し
    い第１０の基準電圧とを選択して取り出すように上記第
    １のスイッチ手段を制御するための第５の制御信号と、
    上記差動電圧比較器の比較結果に応じて、上記第７と第
    ８の基準電圧および第９と第１０の基準電圧をそれぞれ
    第１および第２のコンデンサ列の他端に選択的に接続す
    るように、上記第２および第３のスイッチ手段を制御す
    るための第６の制御信号と、該第６の制御信号により最
    終的に決定された基準電圧に相当する上記第３〜第６の
    基準電圧を取り出すように上記第１のスイッチ手段を制
    御するための第７の制御信号と、上記差動電圧比較器の
    比較結果に応じて、上記第１および第２のコンデンサ列
    の他端に、それぞれ上記第７と第８の基準電圧および上
    記第９と第１０の基準電圧を選択的に接続するように上
    記第２および第３のスイッチ手段を制御するための第８
    の制御信号とを発生する第２の制御手段を設けることを
    特徴とする完全差動式逐次比較型Ａ／Ｄ変換器。