KR101012684B1

KR101012684B1 - 1/2 승수 기준 전압을 누적하는 아날로그 디지털 변환기

Info

Publication number: KR101012684B1
Application number: KR1020070121053A
Authority: KR
Inventors: 이정환; 임승현; 한건희
Original assignee: 삼성전자주식회사
Priority date: 2007-11-26
Filing date: 2007-11-26
Publication date: 2011-02-09
Also published as: US20090135041A1; KR20090054272A; US7804437B2

Abstract

아날로그 디지털 변환기가 제공된다. 본 발명의 아날로그 디지털 변환기는 풀 스케일 전압의 1/2 승수만큼의 분할 전압들을 생성하고, 상기 생성된 분할 전압들 중 하나를 출력하는 1/2 승수 전압 생성기; 상기 출력된 분할 전압 및 출력 비트에 따라 기준 전압을 업데이트하는 누적기; 및 상기 업데이트된 기준 전압 및 입력 신호의 전압을 비교하여 상기 출력 비트의 다음 출력 비트를 생성하는 비교기를 포함하며, 이를 통해 ADC를 구현하는 데 요구되는 면적을 줄일 수 있다.

축차 근사, ADC, 누적기, SAR

Description

1/2 승수 기준 전압을 누적하는 아날로그 디지털 변환기 {ANALOG TO DIGITAL CONVERTER ACCUMULATING ITERATIVE DIVIDED-BY-TWO REFERENCE VOLTAGE}

본 발명은 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기(analog to digital converter, ADC) 에 관한 것으로서, 더욱 상세하게는 종래의 카테고리에 포함되지 않는 고속 아날로그 디지털 변환기에 관한 것이다.

광대역 디지털 통신의 수요가 급증함에 따라 더 빠르고 해상도가 더 높은 아날로그 디지털 변환기의 수요가 증가하고 있다. 아날로그 디지털 변환기는 디지털 통신뿐만 아니라 디지털 카메라 등에 널리 쓰이는 이미지 센서(image sensor) 등, 오디오 신호 또는 비디오 신호를 수신하여 디지털 신호로 변환하는 분야에 널리 쓰인다.

일반적으로 아날로그 디지털 변환기는 기준 전압 발생기(reference voltage generator)를 포함하고, 기준 전압 발생기로부터 생성된 기준 전압과 입력 신호(입력 신호를 전압으로 변환한 것)를 비교하여 입력 신호의 근사값(approximated value)을 구한 다음, 근사값을 디지털 신호로 변환하는 구성을 포함한다.

아날로그 디지털 변환기에 대하여는, 상기의 기본적인 구성을 이용하여 작은 면적을 차지하는 회로를 이용하여 높은 해상도의 결과를 얻기 위한 다양한 방법들이 개발되어 왔다.

아날로그 디지털 변환기에는 플래시 아날로그 디지털 변환기(flash ADC), 폴딩 및 인터폴레이팅 아날로그 디지털 변환기(folding and Interpolating ADC) 및 파이프라인 아날로그 디지털 변환기(pipeline ADC) 등의 기법들이 있다.

폴딩 및 인터폴레이팅 ADC는 원-스텝 변환, 낮은 소모 전력, 작은 면적 등의 장점을 가진다. 그러나, 폴딩 및 인터폴레이팅 ADC의 해상도를 높이기 위해서는 폴딩 팩터(folding factor)를 증가시켜야 하고, 폴딩 팩터가 클수록 비선형성(non-linearity)도 커진다. 이러한 문제점 때문에 폴딩 팩터가 작은 복수의 폴딩 스테이지를 종속적(cascaded)으로 결합하는 기법이 제안되기도 하였다.

플래시 ADC는 가장 단순한 구성을 가지며 가장 빠른 동작 속도를 가지는 ADC 기법이다. N비트의 플래시 ADC를 구현하기 위해서는 2^N - 1 개의 비교기(comparator)를 필요로 하기 때문에, 고해상도의 플래시 ADC를 구현하기 위해서는 면적이 커지는 문제점이 있다.

파이프라인 ADC는 복수의 비교기 스테이지를 종속적(cascaded)으로 결합하여 작은 수의 비교기를 사용하면서도 높은 해상도를 얻을 수 있는 기법이다. 파이프라인 ADC는 플래시 ADC에 비해서 동작 속도는 느리지만 면적을 줄일 수 있는 기법이다.

본 명세서에서는, 종래의 ADC의 카테고리에 포함되지 않는 새로운 구조를 가 지는 고속 ADC가 제안된다.

또한, 본 명세서에서는, ADC를 구현함에 있어 면적을 줄일 수 있는 방법이 제안된다.

본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 종래의 ADC의 카테고리에 포함되지 않는 새로운 구조의 ADC를 제공하는 것을 목적으로 한다.

또한, 본 발명은 ADC를 구현하는 데 요구되는 면적을 크게 줄인 ADC를 제공하는 것을 목적으로 한다.

상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명의 일 측면에 따른 아날로그 디지털 변환기는 풀 스케일 전압 크기 의 1/2 승수만큼의 분할 전압들을 생성하고, 상기 생성된 분할 전압들 중 하나를 출력하는 1/2 승수 전압 생성기, 상기 출력된 분할 전압 및 출력 비트에 따라 기준 전압을 업데이트하는 누적기, 및 상기 업데이트된 기준 전압 및 입력 신호의 전압을 비교하여 상기 출력 비트의 다음 출력 비트를 생성하는 비교기를 포함하는 것을 특징으로 한다.

또한, 본 발명의 다른 측면에 따른 아날로그 디지털 변환기는 제1 분할 전압 크기 의 1/2인 제2 분할 전압을 생성하여 출력하는 1/2 승수 전압 생성기, 제1 출력 비트에 따라 상기 제2 분할 전압을 상기 제1 기준 전압에 감산하거나 가산하여 제2 기준 전압을 생성하는 누적기 및 상기 제2 기준 전압 및 입력 신호의 전압을 비교하여 제2 출력 비트를 생성하는 비교기를 포함하는 것을 특징으로 한다.

또한, 본 발명의 또 다른 측면에 따른 아날로그 디지털 변환기는 복수의 입력 신호들을 전달하는 입력 어레이, 풀 스케일 전압 크기 의 1/2 승수만큼의 분할 전압들을 생성하고, 상기 생성된 분할 전압들 중 하나를 출력하는 1/2 승수 전압 생성기, 상기 입력 신호들 각각에 대하여, 상기 출력된 분할 전압 및 제1 출력 비트 각각에 따라 기준 전압을 업데이트하는 누적기, 및 상기 업데이트된 기준 전압 및 상기 입력 신호들 각각의 전압을 비교하여 상기 제1 출력 비트 각각의 다음 출력 비트인 제2 출력 비트를 생성하는 비교기를 포함하는 것을 특징으로 한다.

또한, 본 발명의 또 다른 측면에 따른 아날로그 디지털 변환 방법은 풀 스케일 전압 크기 의 1/2 승수만큼의 분할 전압들을 생성하는 단계, 상기 생성된 분할 전압들 중 하나를 출력하는 단계, 상기 출력된 분할 전압 및 출력 비트에 따라 기준 전압을 업데이트하는 단계, 및 상기 업데이트된 기준 전압 및 입력 신호의 전압을 비교하여 상기 출력 비트의 다음 출력 비트를 생성하는 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명의 또 다른 측면에 따른 아날로그 디지털 변환 방법은 제1 분할 전압 크기 의 1/2인 제2 분할 전압을 생성하여 출력하는 단계, 제1 출력 비트에 따라 상기 제2 분할 전압을 제1 기준 전압에 감산하거나 가산하여 제2 기준 전압을 생성하는 단계, 및 상기 제2 기준 전압 및 입력 신호의 전압을 비교하여 제2 출력 비트를 생성하는 단계를 포함하는 것을 특징으로 한다.

본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 종래의 ADC의 카테고리에 포함되지 않는 새로운 구조의 ADC를 제공할 수 있다.

또한, 본 발명은 전압 분배기(voltage divider)와 누적기(accumulator) 만으로도 종래의 축차 근사(successive approximation) 기법의 ADC와 유사한 성능을 제공하는 ADC를 제공할 수 있다.

또한, 본 발명은 ADC를 구현하는 데 요구되는 면적을 크게 줄인 ADC를 제공할 수 있다.

이하에서, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.

본 발명의 아날로그 디지털 변환기(Analog to Digital Converter, ADC)는 아날로그 입력 신호를 내부의 세분화된 기준 신호와 비교하여 입력 신호가 포함되는 구간을 찾아 구간에 대응하는 디지털 값으로 변환한다.

도 1은 본 발명의 일 실시예에 따른 아날로그 디지털 변환기(Analog to Digital Converter, ADC)(100)를 도시하는 도면이다.

도 1을 참조하면, 아날로그 디지털 변환기(100)는 1/2 승수 전압 생성기(1/2 powered voltage generator)(110), 누적기(accumulator)(120) 및 비교기(comparator)(130)를 포함한다.

1/2 승수 전압 생성기(110)는 풀 스케일 전압(full scale voltage) 크기 의 1/2 승수만큼의 분할 전압(divided voltage)들을 생성하고, 생성된 분할 전압들 중 하나를 출력한다. 풀 스케일 전압을 V_FS라 하면, 생성된 분할 전압들은 ½V_FS, ¼V_FS, ⅛V_FS 등의 값을 가진다.

누적기(120)는 출력된 분할 전압 및 출력 비트 C[1]에 따라 기준 전압(reference voltage) Vref을 업데이트한다.

업데이트된 기준 전압을 Vref[2] 라고 하면, 누적기(120)는 출력 비트 C[1]에 따라 기준 전압 Vref[1] 에 출력된 분할 전압을 감산할 지 가산할 지를 결정할 수 있다. 누적기(120)는 출력 비트 C[1]에 따라 기준 전압 Vref[1]에 출력된 분할 전압을 감산하거나 가산하여 업데이트된 기준 전압 Vref[2]를 생성할 수 있다.

비교기(130)는 업데이트된 기준 전압 Vref[2] 및 입력 신호의 전압 Vin을 비교하여 출력 비트 C[1]의 다음 출력 비트 C[2]를 출력한다. 이 때, 비교기(130)는 입력 신호의 전압 Vin이 업데이트된 기준 전압 Vref[2]보다 작으면, 다음 출력 비트 C[2]의 값으로 "0"을 출력할 수 있다. 비교기(130)는, 입력 신호의 전압 Vin이 업데이트된 기준 전압 Vref[2]보다 작지 않으면, 다음 출력 비트 C[2]의 값으로 "1"을 출력할 수 있다.

실시예에 따라서는, 1/2 승수 전압 생성기(110)는 시간 주기에 따라 이전에 출력한 분할 전압 크기 의 1/2 만큼인 다음 분할 전압을 출력할 수 있다. 1/2 승수 전압 생성기(110)는 제1 시간 주기 동안 ½V_FS 를 출력하고, 다음의 제2 시간 주기 동안 ¼V_FS를 출력하고, 그 다음의 제3 시간 주기 동안 ⅛V_FS 를 출력할 수 있다.

실시예에 따라서는, 1/2 승수 전압 생성기(110), 누적기(120) 및 비교 기(130)는 일정한 주기를 가지는 클럭(clock)에 따라 동작할 수 있다.

아날로그 디지털 변환기(100)는 아날로그 입력에 대응하는 디지털 출력의 상위 비트부터 하위 비트까지를 순차적으로 결정한다.

본 발명의 아날로그 디지털 변환기(100)와 유사한 ADC 구조로 축차근사형 레지스터(Successive Approximation Resister, SAR) ADC를 들 수 있다. SAR ADC는 디지털 출력의 상위 비트부터 하위 비트까지를 순차적으로 결정할 수 있지만, 입력 신호와 비교되는 기준 전압을 디지털 아날로그 변환기(Digital Analog Converter, DAC)에 의하여 생성한다. 이러한 DAC의 면적은 ADC의 면적의 대부분을 차지하며, DAC의 소모 전력 또한 ADC의 소모 전력의 대부분을 차지하는 문제가 있다. 본 발명의 아날로그 디지털 변환기(100)는 DAC를 사용하지 않고, 1/2 승수 전압 생성기(110), 누적기(120)를 이용하여 기준 전압을 생성함으로써, SAR ADC에 비해 소모 전력과 필요한 면적을 줄일 수 있다. 또한, 아날로그 디지털 변환기(100)는 별도의 SAR 블록 없이도 다음 비트를 결정하기 위한 기준 전압을 생성할 수 있는 새로운 카테고리의 ADC 구조를 제공할 수 있다.

또한, 아날로그 디지털 변환기(100)는 면적을 크게 증가시키지 않으면서도 디지털 출력의 해상도를 증가시킬 수 있는 ADC 구조를 제공할 수 있다.

도 2는 본 발명의 다른 실시예에 따른 아날로그 디지털 변환기(200)를 도시하는 도면이다.

도 2를 참조하면, 아날로그 디지털 변환기(200)는 1/2 승수 전압 생성기(210), 누적기(220), 비교기(230) 및 시프트 레지스터(shift register)(240)를 포함한다.

1/2 승수 전압 생성기(210)는 풀 스케일 전압 크기 의 1/2 승수 만큼의 분할 전압들을 생성하고, 생성된 분할 전압들 중 하나를 출력한다.

누적기(220)는 출력된 분할 전압 및 출력 비트 C[1]에 따라 기준 전압 Vref[1]을 업데이트하여 업데이트된 기준 전압 Vref[2] 을 생성한다.

비교기(230)는 업데이트된 기준 전압 Vref[2] 및 입력 신호의 전압 Vin을 비교하여 출력 비트 C[1]의 다음 출력 비트 C[2]를 생성한다.

시프트 레지스터(240)는 다음 출력 비트 C[2]를 저장한다.

만일, 아날로그 디지털 변환기(200)가 N 비트의 해상도를 가진다면, 시프트 레지스터(240)는 출력 비트들을 시프트시키면서 저장하여 N 비트의 출력 비트열을 생성한다.

실시예에 따라서는, 1/2 승수 전압 생성기(210)는 제1 분할 전압 크기 의 1/2인 제2 분할 전압을 생성하여 출력할 수 있다.

누적기(220)는 제1 출력 비트 C[1]에 따라 제2 분할 전압을 제1 기준 전압 Vref[1]에 감산하거나 가산하여 제2 기준 전압 Vref[2]을 생성할 수 있다.

비교기(230)는 제2 기준 전압 Vref[2] 및 입력 신호의 전압 Vin을 비교하여 제2 출력 비트 C[2]를 생성할 수 있다.

1/2 승수 전압 생성기(210)는 제1 분할 전압을 출력하고 클럭 시간 주기가 경과한 후, 제2 분할 전압을 출력할 수 있다.

도 3은 1/2 승수 전압 생성기(110) 및 누적기(120)의 구성 및 동작을 상세히 도시하는 도면이다.

도 3을 참조하면, 1/2 승수 전압 생성기(110)는 분할 전압의 위상을 달리 하여 +Vdiv, -Vdiv 를 출력한다. 누적기(120)는 선택기 (multiplexer) 및 누적기 (accumulator)를 포함한다.

선택기는 출력 비트 C[1]에 따라, +Vdiv 또는 -Vdiv 중 어느 하나를 선택하여 누적기로 출력한다. 누적기는 선택기가 선택하여 출력한 전압을 현재 기준 전압 Vref에 가산하여 업데이트된 기준 전압 Vref2를 생성한다.

출력 비트 C[1]이 "1"인 경우, 선택기는 +Vdiv를 선택하여 출력한다. 누적기는 Vref에 +Vdiv를 가산하여 업데이트된 기준 전압 Vref2를 생성한다.

출력 비트 C[1]이 "0"인 경우, 선택기는 -Vdiv를 선택하여 출력한다. 누적기는 Vref에 -Vdiv를 가산하여 업데이트된 기준 전압 Vref2를 생성한다.

도 4는 아날로그 디지털 변환기(200)에 의해 수행되는 아날로그 디지털 변환 과정을 도시하는 도면이다.

도 4를 참조하면, 그래프의 가로축은 시간에 대응하고, 그래프의 세로축은 각각 출력된 분할 전압, 업데이트된 기준 전압 및 출력되는 출력 비트에 대응한다.

제1 시간 구간 t₁ 동안 1/2 승수 전압 생성기(210)는 ½V_FS를 +Vdiv로, (-½)V_FS를 -Vdiv로 출력한다.

출력 비트의 디폴트 값은 "1"이다. 따라서, 누적기(220)는 ½V_FS를 기준 전압 Vref[t₁]으로 생성하여 출력한다.

비교기(230)는 입력 신호의 전압 Vin 및 기준 전압 Vref[t₁]을 비교하고, Vin이 Vref[t₁]보다 크므로, 제1 출력 비트 C[1]로 "1"을 출력한다.

제2 시간 구간 t₂ 동안 1/2 승수 전압 생성기(210)는 ¼V_FS를 +Vdiv로, (-¼)V_FS 를 -Vdiv로 출력한다.

누적기(220)는 제1 출력 비트 C[1]의 값인 "1"에 따라서, +Vdiv 및 -Vdiv 중에서 +Vdiv인 ¼V_FS를 이전의 기준 전압 Vref[t₁]에 가산하여 현재 기준 전압 Vref[t₂]를 생성한다. 누적기(220)는 생성된 기준 전압 Vref[t₂]을 출력한다.

이 때, 생성된 기준 전압 Vref[t₂]는 ½V_FS + ¼V_FS의 값을 가진다.

비교기(230)는 입력 신호의 전압 Vin 및 기준 전압 Vref[t₂]를 비교하고, Vin이 Vref[t₂]보다 작으므로, 제2 출력 비트 C[2]로 "0"을 출력한다.

제3 시간 구간 t₃ 동안 1/2 승수 전압 생성기(210)는 ⅛V_FS를 +Vdiv로, (-⅛)V_FS를 -Vdiv로 출력한다.

누적기(220)는 제2 출력 비트 C[2]의 값인 "0"에 따라서, +Vdiv 및 -Vdiv 중에서 -Vdiv인 (-⅛)V_FS를 이전의 기준 전압 Vref[t₂]에 가산하여 현재 기준 전압 Vref[t₃]를 생성한다. 누적기(220)는 생성된 기준 전압 Vref[t₃]을 출력한다.

이 때, 생성된 기준 전압 Vref[t₃]는 ½V_FS + ¼V_FS - ⅛V_FS = 5/8 V_FS의 값을 가진다.

비교기(230)는 입력 신호의 전압 Vin 및 기준 전압 Vref[t₃]를 비교하고, Vin이 Vref[t₃]보다 작으므로, 제3 출력 비트 C[3]로 "0"을 출력한다.

제4 시간 구간 t₄ 동안 1/2 승수 전압 생성기(210)는 1/16 V_FS를 +Vdiv로, (-1/16) V_FS를 -Vdiv로 출력한다.

누적기(220)는 제3 출력 비트 C[3]의 값인 "0"에 따라서, +Vdiv 및 -Vdiv 중에서 -Vdiv인 (-1/16) V_FS를 이전의 기준 전압 Vref[t₃]에 가산하여 현재 기준 전압 Vref[t₄]를 생성한다. 누적기(220)는 생성된 기준 전압 Vref[t₄]을 출력한다.

이 때, 생성된 기준 전압 Vref[t₄]는 5/8 V_FS - 1/16 V_FS = 9/16 V_FS의 값을 가진다.

비교기(230)는 입력 신호의 전압 Vin 및 기준 전압 Vref[t₄]를 비교하고, Vin이 Vref[t₄]보다 크므로, 제4 출력 비트 C[4]로 "1"을 출력한다.

제5 시간 구간 t₅ 동안 1/2 승수 전압 생성기(210)는 1/32 V_FS를 +Vdiv로, (-1/32) V_FS를 -Vdiv로 출력한다.

누적기(220)는 제4 출력 비트 C[4]의 값인 "1"에 따라서, +Vdiv 및 -Vdiv 중에서 +Vdiv인 1/32 V_FS를 이전의 기준 전압 Vref[t₄]에 가산하여 현재 기준 전압 Vref[t₅]를 생성한다. 누적기(220)는 생성된 기준 전압 Vref[t₅]을 출력한다.

이 때, 생성된 기준 전압 Vref[t₅]는 9/16 V_FS + 1/32 V_FS = 19/32 V_FS의 값을 가진다.

비교기(230)는 입력 신호의 전압 Vin 및 기준 전압 Vref[t₅]를 비교하고, Vin이 Vref[t₅]보다 작으므로, 제5 출력 비트 C[5]로 "0"을 출력한다.

시프트 레지스터(240)는 출력 비트 C[1] 내지 C[5]의 값을 순차적으로 저장함으로써 디지털 출력 비트 C를 생성한다.

생성된 디지털 출력 비트 C는 "10010"의 값을 가진다. 이로부터 입력 신호의 전압 Vin이 18/32 V_FS 보다 크고, 19/32 V_FS 보다 작음을 알 수 있다.

제1 시간 구간 동안 생성되는 출력 비트가 MSB(Most Significant Bit)이고, 제5 시간 구간 동안 생성되는 출력 비트가 LSB(Least Significant Bit)이다.

도 5는 1/2 승수 전압 생성기(210)의 일 실시예를 도시하는 도면이다.

도 5를 참조하면, 1/2 승수 전압 생성기(210)는 제1 커패시터(510) 및 제2 커패시터(520)를 포함한다. 제1 커패시터(510) 및 제2 커패시터(520)는 스위치들(550, 551, 540, 541)을 경유하여 서로 병렬로 연결된다.

1/2 승수 전압 생성기(210)는 스위치들(560) 및 스위치들(570)을 단락(short)시키고, 스위치들(530, 540, 541, 550, 551, 580)을 개방(open)함으로써 제1 커패시터(510) 및 제2 커패시터(520)를 모두 방전(discharge)한다.

다음으로, 1/2 승수 전압 생성기(210)는 스위치들(560) 및 스위치들(570)을 개방하고, 스위치(551) 및 스위치(580)를 단락시킴으로써 제1 커패시터(510)에 풀 스케일 전압 V_FS를 충전(charge)한다. 이 때, 제2 커패시터(520)의 전하는 모두 방전된 상태이다.

다음으로, 1/2 승수 전압 생성기(210)는 스위치(580)를 개방하고, 스위치(550), 스위치(540) 및 스위치(541)을 단락시켜 제1 커패시터(510) 및 제2 커패시터(520)를 병렬로 연결시킨다. 이 때, 병렬 연결된 제1 커패시터(510) 및 제2 커패시터(520)의 양 단자(two terminal) 간의 전압을 V(1)이라 하면, V(1)은 V(1) = C1/(C1+C2) V_FS 의 관계를 가진다. 여기서, C1은 제1 커패시터(510)의 커패시턴스이고, C2는 제2 커패시터(520)의 커패시턴스이다.

C1 및 C2가 서로 동일하게 설정되면, V(1) = 1/2 V_FS 의 값을 가질 수 있다.

1/2 전압 생성기(210)는 1/2 V_FS를 +Vdiv로 출력하고, -1/2 V_FS를 -Vdiv로 출력한다.

다음으로, 1/2 승수 전압 생성기(210)는 스위치(550) 및 스위치(551)를 개방하고, 스위치들(560)을 단락시켜, 제1 커패시터(510)에 저장된 전하를 모두 방전한다.

다음으로, 1/2 승수 전압 생성기(210)는 스위치들(560)을 개방하고, 스위치(550) 및 스위치(551)을 단락시켜 제1 커패시터(510) 및 제2 커패시터(520)를 병렬로 연결한다.

이 때, 제1 커패시터(510) 및 제2 커패시터(520)의 두 단자 간의 전압은 1/4 V_FS가 되고, 1/2 승수 전압 생성기(210)는 1/4 V_FS를 +Vdiv로 출력하고, -1/4 V_FS를 -Vdiv로 출력한다.

1/2 승수 전압 생성기(210)는 제1 커패시터(510) 및 제2 커패시터(520)를 스위치드 커패시터(switched capacitor) 기법(scheme)으로 동작시켜 풀 스케일 전압 V_FS의 1/2, 1/4, 1/8, 1/16 크기의 분할 전압을 순차적으로 출력한다.

이 때, 1/2 승수 전압 생성기(210)는 제1 커패시터(510) 및 제2 커패시터(520)가 번갈아가며 방전되도록 함으로써 제조 공정(fabrication process) 상의 편차(deviation)에 따른 분할 전압의 오차(error)를 최소화할 수 있다.

실제의 구현 예에서는, 제조 공정 상의 편차로 인해 C1 및 C2의 값의 차이가 있을 수 있고, 이상적인 분할 전압이 생성되지 않을 수 있다. 1/2 승수 전압 생성기(210)는 제1 커패시터(510) 및 제2 커패시터(520)의 역할이 번갈아가며 수행되도록 하여 이상적인 분할 전압에 가까운 분할 전압을 출력할 수 있다.

도 6은 누적기 및 비교기의 일 실시예를 도시하는 도면이다.

도 6을 참조하면, 누적기는 제1 커패시터(610), 제2 커패시터(620) 및 연산 증폭기(operational amplifier)(630)를 포함한다.

누적기는 스위치(621)를 단락(short)시켜 제2 커패시터(620)를 방전한다. 누적기는, 제2 커패시터(620)가 방전되면, 스위치(621)를 개방(open)한다.

누적기는 스위치(642) 및 스위치(651)를 개방(open)한다. 누적기는 스위 치(650)를 단락시키고, 출력 비트 C의 값에 따라 스위치(640) 또는 스위치(641) 중 어느 하나를 선택하여 단락시키고, 나머지 하나는 개방한다. 이 때, 제1 커패시터(610)의 두 단자(two terminal) 간의 전압은 스위치(640)이 단락되면 -Vdiv, 스위치(641)이 단락되면 +Vdiv가 된다.

다음에, 스위치(641) 및 스위치(640)가 개방되고, 스위치(650)도 개방된다. 누적기는 스위치(642) 및 스위치(651)를 단락시켜 제1 커패시터(610)가 스위치드 커패시터 동작을 수행하도록 한다. 이 때, 연산 증폭기(630)의 출력 전압에는 +(C1/C2) Vdiv 또는 -(C1/C2)Vdiv가 나타난다. 제2 커패시터(620)의 두 단자 간의 전압은 연산 증폭기(630)의 출력 전압과 동일하다. C1 및 C2가 서로 동일하게 설정되면, 연산 증폭기(630)의 출력 전압은 +Vdiv 또는 -Vdiv 가 된다.

이 때, 비교기(660)는 입력 신호의 전압 Vin 및 연산 증폭기(630)의 출력 전압을 비교하여 다음 출력 비트를 생성하여 출력한다.

다음에, 스위치(642) 및 스위치(651)가 개방된다. 누적기는 스위치(650)를 단락시키고, 스위치(640) 또는 스위치(641)을 단락시켜 제1 커패시터(610)의 두 단자 간의 전압을 다음 분할 전압으로 충전한다.

이후, 위에 기술된 바와 마찬가지로, 누적기는 제1 커패시터(610)가 스위치드 커패시터 동작을 하도록 하여 제2 커패시터(620)의 두 단자 간의 전압에 다음 분할 전압을 가산한다.

결과적으로, 연산 증폭기(630)의 출력 전압은 분할 전압을 순차적으로 누적하여 형성된다. 비교기(660)는 누적된 분할 전압(기준 전압) 입력 신호의 전압을 비교하여 출력 비트를 순차적으로 생성한다.

도 7은 본 발명의 다른 실시예에 따른 아날로그 디지털 변환기를 도시하는 도면이다.

도 7을 참조하면, 아날로그 디지털 변환기는 입력 어레이(710), 1/2 승수 전압 생성기(730) 및 아날로그 디지털 변환부(700)를 포함한다.

입력 어레이(710)는 M개의 입력 신호들을 전달한다.

1/2 승수 전압 생성기(730)는 풀 스케일 전압 크기 의 1/2 승수만큼의 분할 전압들을 생성하고, 생성된 분할 전압들 중 하나를 출력한다. 1/2 승수 전압 생성기(730)는 분할 전압을 +Vdiv 및 -Vdiv 로 출력한다. +Vdiv 및 -Vdiv는 서로 같은 크기 및 반대의 부호(inversed sign)를 가지는 차동 전압(differential voltage)이다.

아날로그 디지털 변환부(700)는 M개의 단위 변환부를 포함한다. 단위 변환부 각각은 비교기(721), 누적기(722), 선택기(723) 및 시프트 레지스터(724)를 포함한다.

누적기(722)는 입력 신호들 각각에 대하여, 출력된 분할 전압 및 제1 출력 비트 각각에 따라 기준 전압을 업데이트한다. 비교기(721)는 업데이트된 기준 전압 및 입력 신호들 각각의 전압을 비교하여 제1 출력 비트 각각의 다음 출력 비트인 제2 출력 비트를 생성한다.

선택기(723)는 제1 출력 비트에 따라 분할 전압 +Vdiv 또는 -Vdiv 중 어느 하나를 누적기로 입력한다. 시프트 레지스터(724)는 제1 출력 비트를 저장하고, 제1 출력 비트를 시프트시킨 후, 제2 출력 비트를 저장한다. 시프트 레지스터(724)는 비교기(721)가 순차적으로 출력하는 출력 비트들을 순차적으로 저장하여 디지털 출력 비트열을 생성한다.

도 7에서는 m번째 단위 변환부가 도시된다. m번째 단위 변환부의 누적기(722)는 m번째 입력 신호 Vin.m에 대하여, 제1 출력 비트 C.m 및 출력된 분할 전압에 따라 기준 전압 Vref.m을 업데이트한다. m번째 단위 변환부의 시프트 레지스터(724)는 디지털 출력 비트열 Dout.m을 생성한다. 디지털 출력 비트열 Dout.m은 N 비트의 비트열이다.

도 7의 아날로그 디지털 변환기는 다수의 아날로그 입력을 병렬적으로 처리하는 경우, 하나의 1/2 승수 전압 생성기(730)를 다수의 단위 변환부들이 공유하는 구조이다. 각 단위 변환부에서 기준 전압 Vref.m을 업데이트 하기 위해 사용되는 1/2 승수 전압 생성기(730)의 출력은 모두 동일하므로, 아날로그 디지털 변환기에서는 다수의 단위 변환부들이 1/2 승수 전압 생성기(730)를 공유함으로써 면적을 줄일 수 있다. 또한, 공유된 1/2 승수 전압 생성기(730)는 입력 어레이들 또는 각 단위 변환부에 비해 자유롭게 배치될 수 있으므로, 아날로그 디지털 변환기의 레이아웃(layout)의 자유도를 높일 수 있고, 동일한 면적에 대하여 효율적인 배치가 가능하다.

본 발명의 또 다른 실시예에 따른 아날로그 디지털 변환 방법은 풀 스케일 전압 크기 의 1/2 승수만큼의 분할 전압을 생성할 수 있다.

아날로그 디지털 변환 방법은 생성된 분할 전압들 중 하나를 출력할 수 있 다.

아날로그 디지털 변환 방법은 출력된 분할 전압 및 출력 비트에 따라 기준 전압을 업데이트할 수 있다.

아날로그 디지털 변환 방법은 업데이트된 기준 전압 및 입력 신호의 전압을 비교하여 출력 비트의 다음 출력 비트를 생성할 수 있다.

아날로그 디지털 변환 방법은 생성된 다음 출력 비트를 시프트 레지스터에 저장하여 디지털 출력 비트열을 생성할 수 있다.

생성되는 디지털 출력 비트열이 N 비트이면, 아날로그 디지털 변환 방법은 상기의 단계를 N번 수행하여 아날로그 입력 신호의 전압을 디지털 출력 비트열로 변환할 수 있다.

실시예에 따라서는, 아날로그 디지털 변환 방법은 시간 주기에 따라 이전에 출력한 분할 전압 크기 의 1/2 만큼인 다음 분할 전압을 순차적으로 출력할 수 있다.

실시예에 따라서는, 아날로그 디지털 변환 방법은 현재의 출력 비트에 따라 출력된 분할 전압을 기준 전압으로부터 감산하거나 기준 전압에 가산함으로써 기준 전압을 업데이트할 수 있다.

본 발명의 또 다른 실시예에 따른 아날로그 디지털 변환 방법은 제1 분할 전압 크기 의 1/2인 제2 분할 전압을 생성하여 출력할 수 있다.

아날로그 디지털 변환 방법은 제1 출력 비트에 따라 제2 분할 전압을 제1 기준 전압으로부터 감산하거나 제2 기준 전압에 가산함으로서 제2 기준 전압을 생성할 수 있다.

아날로그 디지털 변환 방법은 제2 기준 전압 및 입력 신호의 전압을 비교하여 제2 출력 비트를 생성할 수 있다.

실시예에 따라서는, 아날로그 디지털 변환 방법은 제1 분할 전압을 출력하고 시간 주기가 경과한 후, 제2 분할 전압을 출력할 수 있다.

본 발명의 상기 설명된 실시예의 신호의 표현은 전압을 예로 사용하였으나 신호의 표현은 전압 또는 전류에 한정되지 않고 다양한 형태로 표현될 수 있다.

본 발명에 따른 아날로그 디지털 변환 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

도 6은 누적기 및 비교기의 일 실시예를 도시하는 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

110: 1/2 승수 전압 생성기

120: 누적기

130: 비교기

Claims

풀 스케일 전압 신호 크기의 1/2 승수만큼의 분할 전압 신호들을 생성하고, 상기 생성된 분할 전압 신호들 중 하나를 서로 같은 크기 및 반대 부호를 갖는 차동 신호로 출력하는 1/2 승수 신호 생성기;

출력 비트에 따라 상기 출력된 차동 신호 중 하나를 선택하고, 선택된 신호를 기준 신호에 가산함으로써 상기 기준 신호를 업데이트하는 누적기; 및

상기 업데이트된 기준 신호 및 입력 신호를 비교하여 상기 출력 비트의 다음 출력 비트를 생성하는 비교기를 포함하고,

상기 출력 비트는 상기 비교기로부터 출력되어 상기 누적기에 입력되고,

상기 1/2 승수 신호 생성기는 양단에 연결되는 다수의 스위치들을 경유하여 병렬로 연결된 적어도 하나의 제1 및 제2 커패시터쌍을 포함하며,

상기 다수의 스위치들 중 일부를 개방 또는 단락함으로써, 상기 적어도 하나의 제1 커패시터쌍에 이전에 출력한 분할 전압 신호의 전압을 저장하고 상기 적어도 하나의 제2 커패시터쌍은 방전한 후, 상기 다수의 스위치들 중 일부를 개방 또는 단락함으로써, 상기 적어도 하나의 제1 커패시터쌍 및 상기 적어도 하나의 제2 커패시터쌍을 병렬 연결하여 다음 분할 전압 신호의 전압을 생성하는 것을 특징으로 하는 아날로그 디지털 변환기.
제1항에 있어서,

상기 1/2 승수 신호 생성기는

시간 주기에 따라 이전에 출력한 분할 전압 신호 크기의 1/2 만큼인 다음 분할 전압 신호를 서로 같은 크기 및 반대 부호를 갖는 차동 신호로 출력하는 것을 특징으로 하는 아날로그 디지털 변환기.
제1항에 있어서,

상기 다음 출력 비트를 저장하는 시프트 레지스터를 더 포함하는 것을 특징으로 하는 아날로그 디지털 변환기.
삭제
제1 분할 전압 신호 크기의 1/2인 제2 분할 전압 신호를 생성하고 서로 같은 크기 및 반대 부호를 갖는 차동 신호로 출력하는 1/2 승수 신호 생성기;

제1 출력 비트에 따라 상기 차동 신호 중 하나를 선택하고 선택된 신호를 상기 제1 기준 신호에 가산하여 제2 기준 신호를 생성하는 누적기; 및

상기 제2 기준 신호 및 입력 신호를 비교하여 제2 출력 비트를 생성하는 비교기를 포함하고,

상기 제1 및 제2 출력 비트는 상기 비교기에서 출력되어 상기 누적기로 입력되고,

상기 1/2 승수 신호 생성기는 스위치를 경유하여 서로 병렬 연결된 제1 커패시터 및 제2 커패시터를 포함하며,

상기 스위치를 개방하고 상기 제1 커패시터에 상기 제1 분할 전압 신호의 전압을 저장하고 상기 제2 커패시터는 방전한 후, 상기 스위치를 단락시켜 상기 제1 커패시터 및 상기 제2 커패시터를 병렬 연결함으로써 상기 제2 분할 전압 신호의 전압을 생성하는 것을 특징으로 하는 아날로그 디지털 변환기.
제5항에 있어서,

상기 1/2 승수 신호 생성기는

상기 제1 분할 전압 신호를 출력하고 시간 주기가 경과한 뒤 상기 제2 분할 전압 신호를 출력하는 것을 특징으로 하는 아날로그 디지털 변환기.
삭제
제6항에 있어서,

상기 1/2 승수 신호 생성기는

제1 시간 주기 동안 상기 제1 커패시터에 먼저 상기 제1 분할 전압 신호의 전압을 저장한 경우, 상기 제1 시간 주기 다음의 제2 시간 주기 동안 상기 제2 커패시터에 상기 제2 분할 전압 신호의 전압을 저장하는 것을 특징으로 하는 아날로그 디지털 변환기.
복수의 입력 신호들을 전달하는 입력 어레이;

풀 스케일 전압 신호 크기의 1/2 승수만큼의 분할 전압 신호들을 생성하고, 상기 생성된 분할 전압 신호들 중 하나를 서로 같은 크기 및 반대 부호를 갖는 차동 신호로 출력하는 1/2 승수 신호 생성기;

상기 입력 신호들 각각에 대하여, 제1 출력 비트 각각에 따라 상기 출력된 차동 신호 중 하나를 선택하고, 선택된 신호를 기준 신호에 가산함으로써 상기 기준 신호를 업데이트하는 누적기; 및

상기 업데이트된 기준 신호 및 상기 입력 신호들 각각을 비교하여 상기 제1 출력 비트 각각의 다음 출력 비트인 제2 출력 비트를 생성하는 비교기를 포함하고,

상기 제1 및 제2 출력 비트는 상기 비교기에서 출력되어 상기 누적기로 입력되고,

상기 1/2 승수 신호 생성기는 양단에 연결되는 다수의 스위치들을 경유하여 병렬로 연결된 적어도 하나의 제1 및 제2 커패시터쌍을 포함하며,

상기 다수의 스위치들 중 일부를 개방 또는 단락함으로써, 상기 적어도 하나의 제1 커패시터쌍에 이전에 출력한 분할 전압 신호의 전압을 저장하고 상기 적어도 하나의 제2 커패시터쌍은 방전한 후, 상기 다수의 스위치들 중 일부를 개방 또는 단락함으로써, 상기 적어도 하나의 제1 커패시터쌍 및 상기 적어도 하나의 제2 커패시터쌍을 병렬 연결하여 다음 분할 전압 신호의 전압을 생성하는 것을 특징으로 하는 아날로그 디지털 변환기.
풀 스케일 전압 신호 크기의 1/2 승수만큼의 분할 전압 신호들을 생성하는 단계;

상기 생성된 분할 전압 신호들 중 하나를 서로 같은 크기 및 반대 부호를 갖는 차동 신호로 출력하는 단계;

출력 비트에 따라 상기 출력된 차동 신호 중 하나를 선택하고, 선택된 신호를 기준 신호에 가산함으로써 상기 기준 신호를 업데이트하는 단계; 및

상기 업데이트된 기준 신호 및 입력 신호를 비교하여 상기 출력 비트의 다음 출력 비트를 생성하는 단계를 포함하고,

상기 풀 스케일 전압 신호 및 상기 풀 스케일 전압 신호 크기의 1/2 승수만큼의 분할 전압 신호들은 1/2 승수 신호 생성기로부터 생성되고,

상기 1/2 승수 신호 생성기는 양단에 연결되는 다수의 스위치들을 경유하여 병렬로 연결된 적어도 하나의 제1 및 제2 커패시터쌍을 포함하며,

상기 다수의 스위치들 중 일부를 개방 또는 단락함으로써, 상기 적어도 하나의 제1 커패시터쌍에 이전에 출력한 분할 전압 신호의 전압을 저장하고 상기 적어도 하나의 제2 커패시터쌍은 방전한 후, 상기 다수의 스위치들 중 일부를 개방 또는 단락함으로써, 상기 적어도 하나의 제1 커패시터쌍 및 상기 적어도 하나의 제2 커패시터쌍을 병렬 연결하여 다음 분할 전압 신호의 전압을 생성하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
제10항에 있어서,

상기 생성된 분할 전압 신호들 중 하나를 출력하는 단계는

시간 주기에 따라 이전에 출력한 분할 전압 신호 크기의 1/2 만큼인 다음 분할 전압 신호를 서로 같은 크기 및 반대 부호를 갖는 차동 신호로 출력하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
제10항에 있어서,

상기 생성된 다음 출력 비트를 시프트 레지스터에 저장하여 디지털 출력 비트열을 생성하는 단계를 더 포함하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
삭제
제1 분할 전압 신호 크기의 1/2인 제2 분할 전압 신호를 생성하여 서로 같은 크기 및 반대 부호를 갖는 차동 신호로 출력하는 단계;

제1 출력 비트에 따라 상기 차동 신호 중 하나를 선택하고 선택된 신호를 제1 기준 신호에 가산하여 제2 기준 신호를 생성하는 단계; 및

상기 제2 기준 신호 및 입력 신호를 비교하여 제2 출력 비트를 생성하는 단계를 포함하고,

상기 제1 분할 전압 신호 및 상기 제2 분할 전압 신호는 1/2 승수 신호 생성기로부터 생성되고,

상기 1/2 승수 신호 생성기는 스위치를 경유하여 서로 병렬 연결된 제1 커패시터 및 제2 커패시터를 포함하며,

상기 스위치를 개방하고 상기 제1 커패시터에 상기 제1 분할 전압 신호의 전압을 저장하고 상기 제2 커패시터는 방전한 후, 상기 스위치를 단락시켜 상기 제1 커패시터 및 상기 제2 커패시터를 병렬 연결함으로써 상기 제2 분할 전압 신호의 전압을 생성하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
제14항에 있어서,

상기 제2 분할 전압 신호를 생성하여 출력하는 단계는

상기 제1 분할 전압 신호를 출력하고 시간 주기가 경과한 뒤 상기 제2 분할 전압 신호를 출력하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
제10항 내지 제15항 중 어느 한 항의 방법을 실행하기 위한 프로그램이 기록되어 있는 것을 특징으로 하는 컴퓨터에서 판독 가능한 기록 매체.