KR20100073009A

KR20100073009A - 다단 듀얼 연속 근사 레지스터 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법

Info

Publication number: KR20100073009A
Application number: KR1020080131583A
Authority: KR
Inventors: 전영득; 조영균; 남재원; 권종기
Original assignee: 한국전자통신연구원
Priority date: 2008-12-22
Filing date: 2008-12-22
Publication date: 2010-07-01
Also published as: US20100156692A1; US7978117B2

Abstract

본 발명은 다단 듀얼 SAR ADC 및 이를 이용한 아날로그 디지털 변환 방법에 관한 것으로, 본 발명의 다단 듀얼 SAR ADC는, 아날로그 입력 전압을 소정 비트의 디지털 신호로 변환하기 위해 각 단이 2개의 연속 근사 레지스터 아날로그 디지털 변환기(SAR ADC)로 이루어지며 상기 단들이 순차적으로 연결된 복수의 SAR ADC단과, 상기 복수의 SAR ADC단의 각 단 사이에 하나씩 연결되며, 이전 SAR ADC단에서 출력된 잔류 전압을 증폭하여 다음 SAR ADC단으로 출력하는 1개 이상의 잔류 전압 증폭기를 포함하며, 상기 각 단을 이루는 상기 2개의 SAR ADC가 상기 잔류 전압 증폭기를 공유하는 것을 특징으로 한다.

SAR, ADC, 잔류 전압 증폭기, SHA, 플래쉬 ADC

Description

다단 듀얼 연속 근사 레지스터 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법{MULTI-STAGE DUAL SUCCESSIVE APPROXIMATION REGISTER ANALOG-DIGTAL CONVERTER AND ANALOG-DIGTAL CONVERTING METHOD THEEROF}

본 발명은 아날로그 디지털 변환기에 관한 것으로, 특히 다단 연속 근사 레지스터 아날로그 디지털 변환기(Multi-stage Successive Approximation Register Analog Digital Converter: SAR ADC)에서 아날로그 디지털 변환 속도를 빠르게 동작하도록 한단을 두개의 SAR ADC로 구현하는 다단 듀얼 SAR ADC 및 이를 이용한 아날로그 디지털 변환 방법에 관한 것이다.

본 발명은 지식경제부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-S-015-01, 과제명 : 45nm급 혼성 SoC용 아날로그 회로]

아날로그 디지털 변환기(Analog-Digital Converter: ADC)는 연속적인 값을 표현하는 아날로그 형태로 구성된 신호를 입력받아 이산적인 양의 값을 표현하는 디지털 형태의 신호로 변환하여 주는 장치를 말한다. 이러한 ADC의 종류에는 파이프라인 ADC(Pipelined ADC), 연속 근사 레지스터(Successive Approximation register : SAR) ADC, 알고리즘 ADC(Algorithmic ADC) 등이 있다.

상기 SAR ADC는 하나의 비교기를 반복적으로 사용하는 구조의 ADC이다. 이러한 SAR ADC는 회로가 간단하고, SHA(Sampling/Holding Amplifier)와 같이 증폭기를 사용하는 아날로그 회로가 없기 때문에 면적과 전력소모를 최소화 할 수 있으며, 저전압 회로에 적용이 용이한 장점이 있다. 그러나, 동일회로를 반복적으로 사용하는 구조이기 때문에 동작 속도가 수십 MHz 정도로 제한되는 단점이 있었다.

이런 이유로 종래의 고속 고해상도 아날로그 디지털 변환기는 대부분 파이프라인 ADC를 사용하여 구현되고 있었다.

도 1은 종래의 파이프라인 아날로그 디지털 변환기의 구조를 개략적으로 나타내는 도면이다.

도 1을 참조하면, 종래의 파이프라인 ADC는 최초의 아날로그 입력 전압(Vin)을 샘플링/홀딩하는 SHA(110)와 복수의 서브 레인징(Sub-Ranging) ADC(120a,120b), 플래시 ADC(130) 및 디지털 보정 회로(140)를 포함하여 구성된다.

이러한 종래의 파이프라인 ADC에 있어서, 서브 레인징 ADC(120a, 120b)는 순차적으로 아날로그 입력 전압(Vin)의 디지털 변환을 수행하고 마지막 하위 비트(LSB)는 플래시 ADC(130)에서 디지털 변환한다. 따라서, 최종적인 아날로그 입력 전압(Vin)의 디지털 변환 해상도는 각 서브 레인징 ADC(120a,120b) 및 플래시 ADC(130)의 디지털 변환 해상도를 모두 합친 것이 된다.

여기서 각 서브 레인징 ADC(120a, 120b)의 세부 구조는 SHA(121), 가산기(123), 증폭기(125) 및 디지털 아날로그 변환기(DAC: Digital Analog Converter)(127)로 구성되는 MDAC 블록과 플래시 ADC(129) 블록으로 구성된다.

이러한 서브 레인징 ADC(120a, 120b)의 동작을 설명하면, 앞 단에서 아날로그 신호가 입력되면 일부 신호를 플래시 ADC(129)에서 디지털 변환한 다음, DAC(127)에서 상기 디지털 변환된 신호를 다시 아날로그 변환한다.

그런 후, 가산기(123)에서 SHA(121)를 통해 샘플링된 아날로그 신호와 DAC(127)를 통해 다시 아날로그 변환된 신호를 합한 후, 증폭기(125)에서 증폭하여 다음 단으로 출력하는 동작을 수행한다.

이와 같이 파이프라인 ADC는 입력 신호의 일부를 디지털 변환하는 복수의 서브 레인징 ADC(120a, 120b)를 이용하여 구성된다. 따라서, 파이프라인 ADC는 비교적 빠르며 고해상도의 디지털 아날로그 변환이 가능하다는 장점이 있었다.

그러나, SHA(110)가 입력단에 위치하기 때문에 캐패시터와 증폭기에서 발생하는 잡음과 비선형 특성이 전체 아날로그-디지털 변환기에 영향을 주어 성능을 저하시킬 수 있었다. 또한, 플래시 ADC(129)는 요구되는 해상도에 따라 사용되는 비교기의 수가 2의 지수로 증가하기 때문에 3비트 이상의 플래시 ADC를 사용하는 경우 면적이 크게 증가하는 문제가 있다.

따라서 본 발명의 목적은 빠른 동작 속도를 유지하면서도 칩 면적과 전력소모를 줄일 수 있는 다단 듀얼 SAR ADC 및 이를 이용하는 아날로그 디지털 변환 방법을 제공함에 있다.

상술한 바를 달성하기 위한 본 발명의 일측면에 따른 다단 듀얼 SAR ADC는, 아날로그 입력 전압을 소정 비트의 디지털 신호로 변환하기 위해 각 단이 2개의 연속 근사 레지스터 아날로그 디지털 변환기(SAR ADC)로 이루어지며 상기 단들이 순차적으로 연결된 복수의 SAR ADC단과, 상기 복수의 SAR ADC단의 각 단 사이에 하나씩 연결되며, 이전 SAR ADC단에서 출력된 잔류 전압을 증폭하여 다음 SAR ADC단으로 출력하는 1개 이상의 잔류 전압 증폭기를 포함하며, 상기 각 단을 이루는 상기 2개의 SAR ADC가 상기 잔류 전압 증폭기를 공유하는 것을 특징으로 한다.

본 발명에 다른 측면에 따른 다단 듀얼 SAR ADC에서의 아날로그 디지털 변환 방법은, 아날로그 입력전압을 소정 비트의 디지털 신호로 변환하기 위해 복수의 SAR ADC단이 순차적으로 연결되고 각 단은 병렬로 연결된 2개의 SAR ADC를 포함하며 상기 각 단 사이에 1개의 잔류 전압 증폭기가 연결되는 다단 듀얼 SAR ADC에서, 상기 각 단에 포함되는 상기 2개의 SAR ADC 각각이 상이한 클록 구간에서 독립적으로 아날로그 디지털 변환을 수행하는 단계와, 상기 아날로그 디지털 변환을 수행한 이후에 상기 2개의 SAR ADC에서 출력되는 잔류 전압 각각을 상기 잔류 전압 증폭기 가 증폭하는 단계를 포함한다.

상술한 바와 같이 본 발명의 다단 듀얼 SAR ADC은 파이프라인 ADC와 유사한 수십 내지 수백 MHz 의 동작 속도를 유지하면서도 칩 면적과 전력소모를 줄일 수 있는 다단 SAR ADC를 제공할 수 있다.

또한, 다단 듀얼 SAR ADC에서 두개의 SAR ADC가 전압 증폭기를 공유하여 사용하므로 칩 면적을 줄일 수 있는 효과가 있다.

이하 본 발명의 바람직한 실시 예들의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 동일한 구성들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 하기 설명에서 구체적인 특정사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해 제공된 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 발명은 파이프라인 ADC와 유사한 동작 속도를 유지하면서 칩면적 및 전력 소모를 최소화할 수 있도록 다단 듀얼 SAR ADC를 제안한다.

이에 본 발명의 이해를 돕기 위해 다단 SRA ADC를 설명한 후, 본 발명에서 제안하는 다단 듀얼 SRA ADC를 설명하기로 한다.

도 2는 다단 SAR ADC의 구조를 나타내는 도면이다. 도시된 바와 같이, 다단 SAR ADC는 제1 SAR ADC단(200) 및 제2 SAR ADC단(210)으로 이루어지며, 제1 SAR ADC단(200) 과 제2 SAR ADC단(210) 사이에는 잔류전압증폭기(207)가 연결되어 있다. 제1 SAR ADC단(200)은, 제1 비교기(201), 제1 SAR 논리 회로(203) 및 제1 커패시터 어레이(205)를 구비하며, 제2 SAR ADC단(210)은 제2 비교기(211), 제2 SAR 논리 회로(213) 및 제2 커패시터 어레이(215)를 구비한다.

각 SAR ADC단에서 비교기(201, 211)는 커패시터 어레이(205, 215)에서 미리 생성된 레벨 전압과 아날로그 입력 전압(Vin)을 비교하여 하이(high) 신호 또는 로우(low) 신호를 생성하는 역할을 담당하며, SAR 논리 회로(203, 213)는 비교기(201, 211)에서 생성된 신호를 이용하여 아날로그 입력 전압(Vin)을 디지털 신호로 변환한다. 커패시터 어레이(205, 215)는 다수의 스위치드 커패시터(미도시)를 포함하여 레벨 전압을 생성한다. 레벨 전압은 기준 전압(Vref)을 ADC의 디지털 해상도에 따라 적절히 분할하여 아날로그 입력 전압(Vin)과 비교하기 위한 값이다.

이러한 다단 SAR ADC 구조에서 제1 SAR ADC단(200)와 제2 SAR ADC단(210) 사이에는 잔류 전압 증폭기(207)가 연결되며, 상기 잔류 전압 증폭기(207)는 제1 SAR ADC단(200)로부터 출력되는 잔류 전압을 증폭한다.

다단 SAR ADC의 동작에 있어서, 아날로그 입력 전압(Vin)이 입력되면, 제1 SAR ADC단(200)에서 n 비트의 디지털 변환을 수행한다. 그런 다음 잔류 전압 증폭기(207)에서 n 비트 디지털 변환 수행 후의 잔류 전압을 증폭하고, 증폭된 잔류 전 압은 다시 제2 SAR ADC단(210)에서 m 비트 디지털 변환된다. 제2 SAR ADC단(210)도 제1 SAR ADC단(200)과 동일하게 동작하지만, 제2 SAR ADC단(210)은 마지막 단이므로 신호를 증폭하여 다음단으로 넘겨줄 필요가 없다. 따라서, 마지막 SAR ADC 단은 앞단에 비교하여 동작 구간이 2배 증가할 수 있다.

결국 아날로그 입력 전압(Vin)은 제1 SAR ADC(200)와 제2 SAR ADC(210)를 모두 거치면서 n+m 비트로 디지털 변환된다.

이러한 경우, 하나의 아날로그 입력 전압(Vin)에 대하여 n+m 비트 디지털 변환되는 시간은 기존의 n+m 비트 해상도를 가지는 SAR ADC와 비슷하다고 할 수 있으나, 여러 아날로그 입력 전압이 순차적으로 연속해서 입력되는 경우에는 제2 SAR ADC(210)에서 제1 아날로그 입력 전압을 m 비트 디지털 변환하는 동안에 제1 SAR ADC(300)에서는 제2 아날로그 입력 전압을 n 비트 디지털 변환하므로 전체적으로 디지털 변환 시간이 현저하게 줄어든다. 도 2에서는 2개의 SAR ADC단으로 이루어진 다단 SAR ADC를 도시하였으나, 2 개 이상의 SAR ADC단으로 다단 SAR ADC단을 구성함으로써 더욱 빠른 동작 속도를 구현할 수 있다.

도 3은 도 2에 도시된 다단 SAR ADC의 타이밍도이다. 도 3을 참조하면, 클록 신호에 따라 다단 SAR ADC의 동작이 제어되는데, 도 2에 도시된 ADC 구조에서는 서로 다른 위상을 갖는 3클록, 즉 Q1 클록(301), Q2 클록(302) 및 Q3 클록(303)으로 운용된다.

제1 SAR ADC(200)는 Q1 클록(301)에서 n 번째 아날로그 신호를 샘플링(311) 하고, Q2 클록(303)에서 아날로그 디지털 변환을 수행한다(313). Q3 클록(305)에서는 특정한 동작을 하지 않는다.

그리고 잔류 전압 증폭기(207)는 Q1 클록(301) 및 Q2 클록(303)에서는 동작하지 않고 Q3 클록(305)에서 상기 제1 SAR ADC(200)에서 출력되는 잔류 전압을 증폭한다(315).

제2 SAR ADC(210)는 Q1 클록(301) 및 Q2 클록(303)에서 n-1번째 아날로그 신호를 디지털 변환하고(321), Q3 클록(305)에서 상기 잔류 전압 증폭기(207)에서 출력되는 n 번째 아날로그 신호의 증폭된 잔류 전압을 샘플링한다(323).

상기의 동작들은 3클록 주기로 반복하여 수행되므로, 아날로그 입력 전압이 연속적(n-1, n, n+1, …)으로 입력될 경우에, 제2 SAR ADC에서 n-1 번째 아날로그 입력 전압을 아날로그 디지털 변환하는 동시에 제1 SAR ADC에서는 n 번째 아날로그 입력 전압을 아날로그 디지털 변환하게 된다.

전술한 다단 SAR ADC 구조는 아날로그 입력 신호를 여러 번 나누어 처리함으로써 SAR ADC에 비해 동작속도를 향상시킬 수 있는 장점이 있지만, 파이프 라인 ADC보다 동작 속도가 다소 떨어진다. 즉, 파이프 라인 ADC에서는 샘플링, 증폭의 2위상 동작으로 구현되는 파이프라인 ADC에 비해 샘플링, SAR, 증폭의 3위상으로 동작하기 때문에, 동작 속도면에서 파이프라인 보다 다소 떨어질 수 있다.

이에 본 발명에서는 다단 SAR ADC 구조에서 각단에 두개의 SAR ADC를 구비하여 각 단에서 아날로그 입력 전압을 병렬로 처리하는 다단 듀얼 SAR ADC를 제안한다.

도 4는 본 발명의 일실시 예에 따른 다단 듀얼 SAR ADC(400)를 나타낸 도면으로, 3단으로 구현된 일례를 나타내었다.

도 4를 참조하면, 본 발명에 따른 다단 듀얼 SAR ADC(400)는 입력된 아날로그 입력 전압(Vin)을 n 비트의 디지털 신호로 변환하는 제1 및 제2 SAR ADC단(410, 420)과, m 비트의 디지털 신호로 변환하는 SAR ADC단(430)을 포함하는 3개의 SAR ADC단으로 구성되며, 상기 각 SAR ADC단의 사이에 연결되어 각 SAR ADC단의 출력 전압을 증폭하는 제1 및 제2잔류전압 증폭기(440, 450)를 포함한다.

각 SAR ADC단(410, 420, 430)는 아날로그 입력 전압(Vin)을 수신하여 독립적으로 처리할 수 있도록 2개의 SAR ADC가 병렬로 연결된 구조이다. 예를 들어, 제1 SAR ADC단(410)은, 비교기(411-1), SAR 로직(413-1) 및 제1 커패시터 어레이(415-1)로 이루어진 SAR ADC와, 비교기(411-2), SAR 로직(413-2) 및 제1 커패시터 어레이(415-2)로 이루어진 SAR ADC로 이루어진다. 도면에 도시된 바와 같이, 제2 SAR ADC단(420) 및 제3 SAR ADC단(430)도 이와 동일한 구성으로 이루어진다. 각 단을 구성하는 2개의 SAR ADC가 병렬적으로 아날로그 신호를 처리하기 위해 위상이 서로 다른 4개의 클록을 필요로 한다.

각 SAR ADC단을 구성하는 2개의 SAR ADC는 각 단 사이에 연결되는 잔류전압증폭기를 공유한다. 즉, 제1 SAR ADC단을 구성하는 2개의 SAR ADC는 잔류전압증폭기(440)를 공유하고, 제2 SAR ADC단을 구성하는 2개의 SAR ADC는 잔류전압증폭기(450)를 공유함으로써 칩면적을 줄일 수 있다. 각 단에 포함되는 2개의 SAR ADC가 잔류전압증폭기를 공유할 수 있는 이유는 이들이 증폭기를 사용하는 타이밍이 상이하기 때문이다. 이와 관련하여 도 5의 타이밍도를 참조하여 후술한다.

도 5는 도 4에 도시된 다단 듀얼 SAR ADC(400)의 타이밍도를 도시한다. 도시된 바와 같이, 도 4에 도시된 다단 듀얼 SAR ADC의 동작을 위해서는 위상이 서로 다른 4개의 클록 주기 Q1, Q2, Q3, Q4가 필요하다. 도 5의 타이밍도에 도시된 라인(510)은 제1 SAR ADC단의 첫번째 SAR ADC(제1 SAR ADC1)의 동작 타이밍을 도시한 것이고, 라인(520)은 제1 SAR ADC단의 두번째 SAR ADC(제1 SAR ADC2)의 동작 타이밍을 도시한 것이고, 라인(530)은 제2 SAR ADC단의 첫번째 SAR ADC(제2 SAR ADC1)의 동작 타이밍, 라인(540)은 제2 SAR ADC단의 두번째 SAR ADC(제2 SAR ADC2)의 동작 타이밍, 라인(550)은 제3 SAR ADC단의 첫번째 SAR ADC(제3 SAR ADC1)의 동작 타이밍, 라인(560)은 제3 SAR ADC단의 두번째 SAR ADC(제3 SAR ADC2)의 동작 타이밍을 도시한 것이다.

라인(510)을 구체적으로 살펴보면, 우선 제1 SAR ADC1는 Q1 클록 구간(501)에서 n 번째 아날로그 신호를 샘플링하며(511), Q2(502) 및 Q3(503) 클록 구간에서 아날로그 디지털 변환을 수행한다(513). Q4(504) 클록에서는 특정한 동작을 수행하지 않는다. 한편, 제1 잔류 전압 증폭기(440)는 Q1, Q2, Q3 클록 구간(501~503)에서는 동작하지 않는 반면, Q4(504) 클록 구간에서 제1 SAR ADC1에서 출력되는 잔류 전압을 증폭한다(515).

다음, 라인(520)을 살펴보면, 제1 SAR ADC2는 다른 클록 구간에서 상기 첫번 째 SAR ADC와 동일한 동작을 독립적으로 신호변환을 수행한다. 제1 SAR ADC2는 Q3(503) 클록 구간에서 n+1 번째 아날로그 신호를 샘플링하며(521), Q4, Q1(504, 505) 클록 구간에서 아날로그 디지털 변환을 수행한다(523), Q2(506) 클록 구간에서는 특정한 동작을 수행하지 않는다. 반면 상기 제1 잔류 전압 증폭기(440)는 Q3, Q4, Q1 클록 구간(503~505)에서는 동작하지 않으며, Q2 클록 구간(506)에서 상기 제1 SAR ADC2에서 출력되는 잔류 전압을 증폭한다. 이러한 동작은 제2 SAR ADC단과 제3 SAR ADC단에서도 동일하게 수행된다.

도 5를 다시 참조하면, 제1 SAR ADC단에 포함된 2개의 듀얼 SAR ADC중에서 제1 SAR ADC1는 구간(511, 513, 515)동안 동작하고, 제1 SAR ADC2는 구간(521,523,525)동안 동작하는 형태로서, 서로 180°의 위상차이를 가지고 독립적으로 신호변환을 수행함을 알 수 있다. 따라서, 제1 SAR ADC1 및 제2 SAR ADC2는 증폭기를 사용하는 구간이 서로 다르기 때문에 증폭기를 공유하여 Q4 구간에서는 제1 SAR ADC1의 잔류전압이 증폭되고, Q2 구간에서는 제1 SAR ADC2의 잔류전압이 증폭되는 것이 가능하다. 이와 같은 동작은 두번째 SAR ADC단에서도 위상차만 있을 뿐 동일하게 동작하며, 마지막 SAR ADC 단에서는 증폭할 필요없기 때문에 SAR ADC 동작시간을 늘릴 수 있다.

결과적으로, 제1 SAR ADC단(410)의 샘플링 및 잔류전압 증폭하는 타이밍을 살펴보면, Q1, Q3 클록(501, 503)에서 각각의 SAR ADC가 샘플링하고, Q2, Q4 클록(502, 504)에서 잔류전압 증폭하는 것을 알 수 있다. 즉 제1 SAR ADC단(410)의 동작은 Q1 샘플링, Q2 증폭, Q3 샘플링, Q4 증폭하는 것으로 볼 수 있다. 따라서, 본 실시 예에서는 샘플링, 증폭의 2 위상으로 동작하게 되므로 파이프라인 ADC와 동일한 동작 속도를 구현할 수 있게 된다.

본 발명에서 제안하는 다단 듀얼 SAR ADC는 각 단에서 증폭기를 공유하면서도 기존의 다단 SAR ADC에 비교하여 동작속도를 향상시키고, 파이프라인 ADC에 비해 면적 및 전력소모를 줄이면서도 동일한 동작속도를 낼 수 있다.

한편 본 발명의 상세한 설명에서는 하나의 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 대역에서의 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해서 정해져야 한다.

도 1은 종래의 파이프라인 ADC의 구조를 개략적으로 나타내는 도면.

도 2는 다단 SAR ADC의 구조를 나타내는 도면.

도 3은 도 2에 도시된 다단 SAR ADC의 타이밍도.

도 4는 본 발명에 따른 다단 SAR ADC를 나타낸 도면.

도 5는 도 4에 도시된 다단 듀얼 SAR ADC의 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

400 : 다단 듀얼 SAR ADC 410, 420, 430 : SAR ADC단

411, 421, 431 : 비교기 413, 423, 433 : SAR 로직

415, 425, 435 : 커패시터 어레이

Claims

아날로그 입력 전압을 소정 비트의 디지털 신호로 변환하기 위해 각 단이 2개의 연속 근사 레지스터 아날로그 디지털 변환기(SAR ADC)로 이루어지며 상기 단들이 순차적으로 연결된 복수의 SAR ADC단과,

상기 복수의 SAR ADC단의 각 단 사이에 하나씩 연결되며, 이전 SAR ADC단에서 출력된 잔류 전압을 증폭하여 다음 SAR ADC단으로 출력하는 1개 이상의 잔류 전압 증폭기를 포함하며,

상기 각 단을 이루는 상기 2개의 SAR ADC가 상기 잔류 전압 증폭기를 공유하는 것을 특징으로 하는 다단 듀얼 SAR ADC.
제 1항에 있어서, 상기 다단 듀얼 SAR ADC는 위상이 서로 다른 4개의 클록에 따라 작동하는 다단 듀얼 SAR ADC.
제 2항에 있어서, 상기 각 단을 구성하는 2개의 SAR ADC는 병렬로 연결되어 각각이 독립적으로 아날로그-디지털 변환을 수행하고, 상기 2개의 SAR ADC에서 출력되는 각각의 잔류 전압은 상이한 클록에서 증폭되는 다단 듀얼 SAR ADC.
제 3항에 있어서, 상기 각 단을 구성하는 2개의 SAR ADC는 첫번째 클록 및 세번째 클록에서 샘플링을 수행하고, 상기 잔류 전압 증폭기는 상기 2개의 SAR ADC에서 출력되는 잔류 전압 각각을 두번째 및 네번째 클록에서 증폭하는 다단 듀얼 SAR ADC.
제 1항에 있어서, 상기 각 단을 이루는 2개의 SAR ADC 각각은,

상기 소정 비트에 따른 비트 레벨 전압들을 생성하는 커패시터 어레이와,

상기 입력된 아날로그 입력 전압과 상기 비트 레벨 전압들을 비교하는 비교기와,

상기 비교기의 비교 결과를 이용하여 상기 입력된 아날로그 입력 전압을 소정 비트로 디지털 변환하는 SAR 논리 회로

를 포함하는 다단 듀얼 SAR ADC.
제 5항에 있어서, 상기 커패시터 어레이는,

상기 SAR ADC가 n(n은 양의 정수) 비트 변환기인 경우, 2ⁿ -1 개의 커패시터로 구성됨을 특징으로 하는 다단 듀얼 SAR ADC.
제 5항에 있어서, 상기 비교기는,

상기 비트 레벨 전압들과 상기 입력된 아날로그 입력 전압을 비교하여 하이(high) 또는 로(low) 신호를 출력하는 다단 듀얼 SAR ADC.
제 1항에 있어서,

상기 아날로그 입력 전압의 디지털 변환 해상도는 상기 복수의 SAR ADC단 각각의 디지털 변환 해상도를 합한 것인 다단 듀얼 SAR ADC.
제 1항에 있어서, 상기 복수의 SAR ADC단은 제1 내지 제3의 SAR ADC단으로 이루어지며 상기 제1 및 제2 SAR ADC단과 상기 제2 및 제3 SAR ADC단 사이에 상기 잔류전압 증폭기가 연결되는 다단 듀얼 SAR ADC.
아날로그 입력전압을 소정 비트의 디지털 신호로 변환하기 위해 복수의 SAR ADC단이 순차적으로 연결되고 각 단은 병렬로 연결된 2개의 SAR ADC를 포함하며 상기 각 단 사이에 1개의 잔류 전압 증폭기가 연결되는 다단 듀얼 SAR ADC에서 아날 로그 디지털 변환을 수행하는 방법에 있어서, 상기 방법은,

상기 각 단에 포함되는 상기 2개의 SAR ADC 각각이 상이한 클록 구간에서 독립적으로 아날로그 디지털 변환을 수행하는 단계와,

상기 아날로그 디지털 변환을 수행한 이후에 상기 2개의 SAR ADC에서 출력되는 잔류 전압 각각을 상기 잔류 전압 증폭기가 증폭하는 단계

를 포함하는 다단 듀얼 SAR ADC에서의 아날로그 디지털 변환 방법.
제 10항에 있어서, 상기 다단 듀얼 SAR ADC는 위상이 서로 다른 4개의 클록에 따라 작동하는 다단 듀얼 SAR ADC에서의 아날로그 디지털 변환 방법.
제 11항에 있어서, 상기 아날로그 디지털 변환 단계에서,

상기 각 단에 포함되는 상기 2개의 SAR ADC 각각은 1개의 클록 구간동안 샘플링을 수행하고 후속하는 2개의 클록 구간동안 아날로그 디지털 변환을 수행하며, 첫번째 SAR ADC가 샘플링을 개시한 후에 2개 클록 간격을 두고 두번째 SAR ADC가 샘플링을 개시하는 다단 듀얼 SAR ADC에서의 아날로그 디지털 변환 방법.
제 11항에 있어서, 상기 증폭 단계에서,

상기 잔류 전압 증폭기는 상기 2개의 SAR ADC에서 출력되는 잔류 전압 각각을 2개 클록 간격으로 증폭하는 다단 듀얼 SAR ADC에서의 아날로그 디지털 변환 방법.