JP7439930B2 - アナログ－デジタル変換器 - Google Patents

Description

本発明は、アナログ入力電圧を異なる複数の電圧区間と並列的に比較し、得られた比較結果をデジタルデータに変換して出力するアナログ－デジタル変換技術に関する。

入力電圧を高速でアナログ－デジタル変換（以下、ＡＤ：Analog-to-Digital変換という）するＡＤ変換器の１つとして、フラッシュ型（並列型）のＡＤ変換器（Analog-to-Digital Converter）、いわゆるフラッシュＡＤ変換器（フラッシュＡＤＣ）があり、光学系の受信器において広く使用されている（例えば、非特許文献１など参照）。
フラッシュＡＤＣには、入力電圧を一旦時間出力に変換した後、デジタル出力に変換する、時間ベースのフラッシュＡＤＣ（Time-based flash ADC，TB flash ADC）がある。

図９は、一般的な時間ベースのフラッシュＡＤＣを示すブロック図である。時間ベースのフラッシュＡＤＣは、図９に示すように、電圧ドメイン変換（V-Domain Conversion）と時間ドメイン変換（T-Domain Conversion）を行う２つの処理回路で構成されている。電圧ドメイン変換は、電圧入力（Ｖ_ＩＮ）をデジタル出力と時間出力とに変換する。電圧ドメイン変換の時間出力は、時間ドメイン変換に入力されて、時間－デジタル変換器（ＴＤＣ：Time-to-Digital Converter）により、デジタルコードに変換される。電圧ドメイン変換のデジタル出力は、最終的な出力コードの上位ビットとして用いられ、時間ドメイン変換のデジタル出力は、最終的な出力コードの下位ビットとして用いられる。

他の構造の時間ベースのフラッシュＡＤＣでは、電圧ドメイン変換が、デジタル出力を生成せず、時間出力だけを生成する場合がある。この場合、出力コードのすべてのビットは、時間ドメイン変換によって生成される。時間ベースのアーキテクチャは、ＣＭＯＳ回路で構成できるため、従来の電圧ベースのアーキテクチャに比べて、低消費電力と高速動作が可能である。したがって、時間ベースのフラッシュＡＤＣは、電圧ベースのフラッシュＡＤＣよりエネルギー効率の高い性能を見せる。しかし、時間インターリーブ逐次比較（ＳＡＲ：Successive Approximation Register）型ＡＤＣなどの他のＡＤＣアーキテクチャと比較した場合、まだ消費電力が大きく、エネルギー効率が低い。これを改善するためには、時間ドメイン変換のＴＤＣの消費電力を低減させなければならない。

従来の時間ベースのフラッシュＡＤＣでは、時間－デジタル変換器（ＴＤＣ）として、消費電力が大きいフラッシュ構造のＴＤＣが、主に使用されている。これは、従来の時間ベースのフラッシュＡＤＣにおいて、電圧入力を時間出力に変換する際、使用される電圧－時間変換器（ＶＴＣ：Voltage-to-Time Converter）が非線形変換をしたり、多数の出力信号を生成したりするからである。これにより、ＴＤＣで利用可能な構造が制限される。また、変換の線形化は、変換ゲインを減少させ、これはＴＤＣの高性能を要求し、ＴＤＣの厳しい設計条件により消費電力が増加する。

Behzad Razavi、「The Flash ADC」、A Circuit for All Seasons、IEEE SOLID-STATE CIRCUITS MAGAZINE、Summer 2017

それぞれ異なる電圧－時間変換器（ＶＴＣ）を用いた、時間ベースのフラッシュＡＤＣの３つの構成例について説明する。
まず、ラッチ構造を有するＶＴＣを用いた、第１の時間ベースのフラッシュＡＤＣの構成例について説明する。図１０は、第１の時間ベースのフラッシュＡＤＣ（ラッチ構造ＶＴＣ）の構成例を示すブロック図である。図１０に示す、第１の時間ベースのフラッシュＡＤＣは、動的コンパレータ（Dynamic CMP）を使用したＶＴＣで、複数の時間出力とデジタル出力を生成する。このＶＴＣは、クロック信号ＣＫの入力から出力が出てくるまでの時間が入力電圧に応じて変化する特性を利用して、電圧を時間に変換する。このとき、この変換の非線形性により、ＴＤＣから得ることができる解像度は１～３ビットに制限されるため、利用可能なＴＤＣの構造は、大きな消費電力を持つフラッシュ構造に制限される、という問題点がある。

続いて、線形ＶＴＣを用いた、第２の時間ベースのフラッシュＡＤＣの構成例について説明する。図１１は、第２の時間ベースのフラッシュＡＤＣ（線形ＶＴＣ）の構成例を示すブロック図である。図１１に示す、第２の時間ベースのフラッシュＡＤＣは、動的コンパレータの代わりに線形ＶＴＣを使用して、線形電圧－時間変換を行う。ＶＴＣ出力と時間領域補間を使用して、必要なすべての時間出力を生成し、これを多数の１ビットＴＤＣを利用してデジタルコードに変換する。このとき、このＴＤＣは、フラッシュのアーキテクチャのような大型のハードウェアと多くの消費電力を必要とする、という問題点がある。

次に、単一線形ＶＴＣと単一ＴＤＣを用いた、第３の時間ベースのフラッシュＡＤＣの構成例について説明する。図１２は、第３の時間ベースのフラッシュＡＤＣ（単一線形ＶＴＣと単一ＴＤＣ）の構成例を示すブロック図である。図１２に示す、第３の時間ベースのフラッシュＡＤＣにおいて、単一線形ＶＴは、線形変換された単一の時間出力をＴＤＣへ出力するため、ＴＤＣは低消費電力や高速化のためのさまざまなアーキテクチャを考慮することができる。しかし、線形入力の範囲が広がるにつれて変換ゲインが減少するので、広い範囲の大きな線形の変換ゲインを持つ変換を得るのが難しい、という問題点がある。

図１３は、電圧－時間変換に関する性能要件を示す説明図である。前述した第１～第３の時間ベースのフラッシュＡＤＣの特性は、図１３に示した変換ゲイン（gain）、線形入力範囲（linear range）、時間出力（time out）、およびデジタル出力（digital out）からなるＶＴＣの４つの性能要件に基づいて、容易に比較でき。広い範囲の領域で線形の変換ゲインを有し、単一の時間出力を発生させるＶＴＣは、さまざまなＴＤＣ構造を考慮することができ、ＴＤＣの消費電力の低減を可能とする。特に、大きな変換ゲインは、ＴＤＣの性能要件を緩和させることができる。また、デジタル出力の提供は、ＴＤＣの解像度要件を減少させることができる。これにより、ＬＳＢ（量子化単位：Least Significant Bit）当たりのＶＴＣの変換ゲインを増加させ、ＶＴＣの直線性要件を緩和させることができる。

本発明はこのような課題を解決するためのものであり、少ない消費電力で高い電圧－時間変換性能を有するアナログ－デジタル変換技術を提供することを目的としている。

このような目的を達成するために、本発明にかかるアナログ－デジタル変換器は、アナログ入力電圧を異なる複数の電圧区間と並列的に比較し、得られた比較結果をデジタル変換出力に変換して出力するアナログ－デジタル変換器であって、前記アナログ入力電圧を、予め設定されている入力電圧範囲を折り畳んで設けた２Ｎ（Ｎは１以上の整数）個の電圧区間と並列的に比較することにより、Ｎビットの上位デジタル変換出力を出力するとともに、前記アナログ入力電圧を電圧－時間変換することにより、前記アナログ入力電圧が位置する対象電圧区間における前記アナログ入力電圧の時間変換出力を出力する折り畳み電圧－時間変換回路と、前記折り畳み電圧－時間変換回路から出力された前記時間変換出力を、予め設定されているＭ（Ｍは２以上の整数）個の基準時間に基づいて時間－デジタル変換することにより、Ｍビットの下位デジタル変換出力を出力する時間－デジタル変換回路とを備えている。

本発明によれば、少ない消費電力で高い電圧－時間変換性能を得ることができる。

図１は、フラッシュＡＤＣの構成を示すブロック図である。 図２は、電圧区間と上位デジタル変換出力との関係を示すグラフである。 図３は、折り畳みＶＴＣの構成を示すブロック図である。 図４は、ＶＴＣユニット回路の構成を示すブロック図である。 図５は、ＶＴＣユニット回路の動作を示す説明図である。 図６は、ＴＤＣの構成を示すブロック図である。 図７は１ビットＴＤＣの構成を示すブロック図である。 図８は、時間出力の振幅と基準電圧との関係を示す説明図である。 図９は、一般的な時間ベースのフラッシュＡＤＣを示すブロック図である。 図１０は、第１の時間ベースのフラッシュＡＤＣ（ラッチ構造ＶＴＣ）の構成例を示すブロック図である。 図１１は、第２の時間ベースのフラッシュＡＤＣ（線形ＶＴＣ）の構成例を示すブロック図である。 図１２は、第３の時間ベースのフラッシュＡＤＣ（単一線形ＶＴＣと単一ＴＤＣ）の構成例を示すブロック図である。 図１３は、電圧－時間変換に関する性能要件を示す説明図である。

次に、本発明の一実施の形態について図面を参照して説明する。
［フラッシュＡＤＣ］
まず、図１を参照して、本実施の形態にかかるフラッシュ型のアナログ－デジタル変換器（以下、フラッシュＡＤＣという）１０について説明する。図１は、フラッシュＡＤＣの構成を示すブロック図である。

図１に示すように、本実施の形態にかかるフラッシュＡＤＣ１０は、主な回路部として、トラック・アンド・ホールド（Ｔ／Ｈ：Track and Hold）回路１１、折り畳み（folding）電圧－時間変換器（ＶＴＣ：Voltage-to-Time Converter）１２、基準電圧発生器（VR Generator）１３、時間－デジタル変換器（ＴＤＣ：Time-to-Digital Converter）１４、基準時間発生器（TR Generator）１５、および出力回路１６を備えている。
以下では、トラック・アンド・ホールド回路１１、折り畳み電圧－時間変換器１２、および時間－デジタル変換器１４を、それぞれＴ／Ｈ回路１１、折り畳みＶＴＣ１２、およびＴＤＣ１４という。

［Ｔ／Ｈ回路］
Ｔ／Ｈ回路１１は、クロック信号ＣＫに基づいて、変換対象であるアナログ入力電圧Ｖ_ＩＮをサンプリングして保持出力する回路部である。

［折り畳みＶＴＣ］
折り畳みＶＴＣ１２は、アナログ入力電圧Ｖ_ＩＮを、予め設定されているアナログ入力電圧Ｖ_ＩＮの入力電圧範囲を折り畳んで設けた２Ｎ（Ｎは１以上の整数）個の電圧区間と並列的に比較することにより、Ｎビットの上位デジタル変換出力Ｄ_ＯＨを出力するとともに、アナログ入力電圧Ｖ_ＩＮを電圧－時間変換することにより、アナログ入力電圧Ｖ_ＩＮが位置する対象電圧区間における、アナログ入力電圧Ｖ_ＩＮの時間変換出力Ｔ_Ｉとを出力する回路部である。

図２は、電圧区間と上位デジタル変換出力との関係を示すグラフであり、横軸がアナログ入力電圧Ｖ_ＩＮを示し、縦軸が時間変換出力Ｔ_Ｉを示している。図２では、Ｎ＝２の例が示されており、アナログ入力電圧Ｖ_ＩＮの入力電圧範囲Ｖ_{ＲＡＮＧＥ}が折り畳まれて（分割されて）４つの電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４が設けられている。これら電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４が、２ビットのデジタルコードからなる上位デジタル変換出力Ｄ_ＯＨの「００」，「０１」，「１０」，「１１」に対応している。

電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４の境界電圧は、基準電圧Ｖ_Ｒ２，Ｖ_Ｒ４，Ｖ_Ｒ６からなり、基準電圧発生器１３から与えられる。したがって、折り畳みＶＴＣ１２は、アナログ入力電圧Ｖ_ＩＮをこれら基準電圧Ｖ_Ｒ２，Ｖ_Ｒ４，Ｖ_Ｒ６と比較することにより、アナログ入力電圧Ｖ_ＩＮが位置する電圧区間、すなわち対象電圧区間を特定でき、対象電圧区間を示すデジタル出力を上位デジタル変換出力Ｄ_ＯＨとして出力する。

また、折り畳みＶＴＣ１２は、電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４ごとに、アナログ入力電圧Ｖ_ＩＮを電圧－時間変換する。この際、電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４の中点電圧でアナログ入力電圧Ｖ_ＩＮを相対化して電圧－時間変換する。電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４の中点電圧は、基準電圧Ｖ_Ｒ１，Ｖ_Ｒ３，Ｖ_Ｒ５，Ｖ_Ｒ７からなり、基準電圧発生器１３から与えられる。これにより、電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４におけるアナログ入力電圧Ｖ_ＩＮの時間出力、すなわち電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４に関する個別時間出力が得られる。折り畳みＶＴＣ１２は、これら個別時間出力のうちから、対象電圧区間の個別時間電圧のみを単一の時間変換出力Ｔ_Ｉとして選択出力する。

時間変換出力Ｔ_Ｉは、２つのパルス信号からなり、これらパルス信号のパルス時間差が、対象電圧区間において相対化されたアナログ入力電圧Ｖ_ＩＮの大きさを示す時間長に相当している。
折り畳みＶＴＣ１２の具体的構成や動作の詳細については後述する。

このように、折り畳みＶＴＣ１２における電圧－時間変換が、アナログ入力電圧Ｖ_ＩＮの入力電圧範囲を折り畳んで縮小した電圧区間ごとに定義されることになる。このため、折り畳みＶＴＣ１２は、緩和された線形入力範囲の要件を持つことになり、大きな変換利得を得ることができる。したがって、前述の図１３で示した４つの性能要件をすべて満たすことができる。
本実施の形態では、例としてＮ＝２の場合、すなわちアナログ入力電圧Ｖ_ＩＮの入力電圧範囲が４つの電圧区間に畳み込まれる場合を例として説明するが、これに限定されるものではなく、Ｎが１以上であればいずれの場合も、以下と同様にして本発明を適用することができる。

［基準電圧発生器］
基準電圧発生器１３は、予め設定されている２Ｎ個の電圧区間を規定する、境界電圧および中点電圧を、基準電圧Ｖ_Ｒとして発生させて折り畳みＶＴＣ１２に供給する回路部である。Ｎ＝２の場合、４個の電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４の境界電圧を示す３つの基準電圧Ｖ_Ｒ２，Ｖ_Ｒ４，Ｖ_Ｒ６と、電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４の中点電圧を示す４つの基準電圧Ｖ_Ｒ１，Ｖ_Ｒ３，Ｖ_Ｒ５，Ｖ_Ｒ７とを供給する。

［ＴＤＣ］
ＴＤＣ１４は、基準時間発生器１５からの基準時間Ｔ_Ｒに基づいて、折り畳みＶＴＣ１２から出力された時間変換出力Ｔ_Ｉを、予め設定されているＭ（Ｍは１以上の整数）－１個の基準時間に基づいて、Ｍビットの下位デジタル変換出力Ｄ_ＯＬを出力する回路部である。
ＴＤＣ１４の具体的構成や動作の詳細については後述する。本実施の形態では、例としてＭ＝５の場合、すなわち時間変換出力Ｔ_Ｉを５ビットの下位デジタル変換出力Ｄ_ＯＬに変換する場合を例として説明するが、これに限定されるものではなく、Ｍが２以上であればいずれの場合も、以下と同様にして本発明を適用することができる。

［基準時間発生器］
基準時間発生器１５は、予め設定されているＭ－１個の基準時間Ｔ_Ｒを発生させる回路部である。なお、時間－デジタル変換の感度を上げるためＴＤＣ１４で時間増幅器を用いる場合、基準時間Ｔ_Ｒの数をＭより削減できる。例えば、Ｍ＝５の場合、Ｍ－１＝４個の基準時間Ｔ_Ｒが必要となるが、後述の例では、２つの基準時間Ｔ_Ｒ１，Ｔ_Ｒ２に削減されて、基準時間発生器１５からＴＤＣ１４へ出力されている。

［出力回路］
出力回路１６は、例えばＤフリップフロップ回路からなり、クロック信号ＣＫに基づいて、折り畳みＶＴＣ１２から出力されたＮビットの上位デジタル変換出力Ｄ_ＯＨと、ＴＤＣ１４から出力されたＭビットの下位デジタル変換出力Ｄ_ＯＬとを保持し、アナログ入力電圧Ｖ_ＩＮの電圧－デジタル変換結果として、Ｎ＋Ｍビットのデジタル変換出力Ｄ_ＯＵＴを出力する回路部である。

［折り畳みＶＴＣの詳細］
次に、図３を参照して、本実施の形態にかかるフラッシュＡＤＣ１０で用いられる折り畳みＶＴＣ１２について詳細に説明する。図３は、折り畳みＶＴＣの構成を示すブロック図であり、Ｎ＝２の場合の構成例が示されている。
図３に示すように、折り畳みＶＴＣ１２は、主な回路部として、２Ｎ－１（＝３）個の電圧比較器２２，２４，２６と、２Ｎ（＝４）個のＶＴＣユニット回路２１，２３，２５，２７と、選択回路２８とを備えている。

［電圧比較器］
電圧比較器２２，２４，２６は、２Ｎ個の電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４のうち、対応する電圧区間の境界の境界電圧を示す基準電圧Ｖ_Ｒと、アナログ入力電圧Ｖ_ＩＮとをそれぞれ比較するように構成されている。

図３に示すように、電圧比較器２２は、電圧区間Ｖ_Ｓ１－Ｖ_Ｓ２間の境界と対応しており、その境界電圧を示す基準電圧Ｖ_Ｒ２とアナログ入力電圧Ｖ_ＩＮとを比較し、比較結果Ｄ_１を出力する。この際、アナログ入力電圧Ｖ_ＩＮと基準電圧Ｖ_Ｒ２との差分電圧Ｖ_ＩＮ－Ｖ_Ｒ２をゼロ電圧と比較するようにしてもよい。Ｖ_ＩＮ≧Ｖ_Ｒ２の場合にはＤ_１＝「１」となり、Ｖ_ＩＮ＜Ｖ_Ｒ２の場合にはＤ_１＝「０」となる。

また、電圧比較器２４は、電圧区間Ｖ_Ｓ２－Ｖ_Ｓ３間の境界と対応しており、その境界電圧を示す基準電圧Ｖ_Ｒ４とアナログ入力電圧Ｖ_ＩＮとを比較し、比較結果Ｄ_２を出力する。この際、アナログ入力電圧Ｖ_ＩＮと基準電圧Ｖ_Ｒ４との差分電圧Ｖ_ＩＮ－Ｖ_Ｒ４をゼロ電圧と比較するようにしてもよい。Ｖ_ＩＮ≧Ｖ_Ｒ４の場合にはＤ_２＝「１」となり、Ｖ_ＩＮ＜Ｖ_Ｒ４の場合にはＤ_２＝「０」となる。

また、電圧比較器２６は、電圧区間Ｖ_Ｓ３－Ｖ_Ｓ４間の境界と対応しており、その境界電圧を示す基準電圧Ｖ_Ｒ６とアナログ入力電圧Ｖ_ＩＮとを比較し、比較結果Ｄ_３を出力する。この際、アナログ入力電圧Ｖ_ＩＮと基準電圧Ｖ_Ｒ６との差分電圧Ｖ_ＩＮ－Ｖ_Ｒ６をゼロ電圧と比較するようにしてもよい。Ｖ_ＩＮ≧Ｖ_Ｒ６の場合にはＤ_３＝「１」となり、Ｖ_ＩＮ＜Ｖ_Ｒ６の場合にはＤ_３＝「０」となる。

［ＶＴＣユニット回路］
ＶＴＣユニット回路２１，２３，２５，２７は、２Ｎ個の電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４のうち、対応する電圧区間の中点電圧とアナログ入力電圧Ｖ_ＩＮとの差分電圧を電圧－時間変換することにより、当該電圧区間に関する個別時間出力をそれぞれ出力するように構成されている。

具体的には、図３に示すように、ＶＴＣユニット回路２１は、電圧区間Ｖ_Ｓ１と対応しており、その中点電圧を示す基準電圧Ｖ_Ｒ１とアナログ入力電圧Ｖ_ＩＮとの差分電圧Ｖ_ＩＮ－Ｖ_Ｒ１を電圧－時間変換し、電圧区間Ｖ_Ｓ１に関する個別時間出力Ｔ_Ｉ１を出力する。
また、ＶＴＣユニット回路２３は、電圧区間Ｖ_Ｓ２と対応しており、その中点電圧を示す基準電圧Ｖ_Ｒ３とアナログ入力電圧Ｖ_ＩＮとの差分電圧Ｖ_ＩＮ－Ｖ_Ｒ３を電圧－時間変換し、電圧区間Ｖ_Ｓ２に関する個別時間出力Ｔ_Ｉ２を出力する。

また、ＶＴＣユニット回路２５は、電圧区間Ｖ_Ｓ３と対応しており、その中点電圧を示す基準電圧Ｖ_Ｒ５とアナログ入力電圧Ｖ_ＩＮとの差分電圧Ｖ_ＩＮ－Ｖ_Ｒ５を電圧－時間変換し、電圧区間Ｖ_Ｓ３に関する個別時間出力Ｔ_Ｉ３を出力する。
また、ＶＴＣユニット回路２７は、電圧区間Ｖ_Ｓ４と対応しており、その中点電圧を示す基準電圧Ｖ_Ｒ７とアナログ入力電圧Ｖ_ＩＮとの差分電圧Ｖ_ＩＮ－Ｖ_Ｒ７を電圧－時間変換し、電圧区間Ｖ_Ｓ４に関する個別時間出力Ｔ_Ｉ４を出力する。

［選択回路］
選択回路２８は、電圧比較器２２，２４，２６からの比較結果Ｄ_１，Ｄ_２，Ｄ_３をエンコードすることにより、Ｎビットの上位デジタル変換出力Ｄ_ＯＨを生成して出力回路１６へ出力し、ＶＴＣユニット回路２１，２３，２５，２７から出力された電圧区間Ｖ_Ｓ１，Ｖ_Ｓ２，Ｖ_Ｓ３，Ｖ_Ｓ４に関する個別時間出力Ｔ_Ｉ１，Ｔ_Ｉ２，Ｔ_Ｉ３，Ｔ_Ｉ４のうちから、対象電圧区間に関する個別時間出力を時間変換出力Ｔ_ＩとしてＴＤＣ１４へ選択出力する回路部である。

［ＶＴＣユニット回路の詳細］
次に、図４を参照して、本実施の形態にかかるフラッシュＡＤＣ１０の折り畳みＶＴＣ１２で用いられるＶＴＣユニット回路２０（２１，２３，２５，２７）について詳細に説明する。図４は、ＶＴＣユニット回路の構成を示すブロック図である。
図４に示すように、ＶＴＣユニット回路２０は、主な回路部として、ＶＴＣコア回路２０Ａ、時間増幅器２０Ｂ、およびスイッチ回路２０Ｃを備えている。

［ＶＴＣコア回路］
ＶＴＣコア回路２０Ａは、クロック信号ＣＫに基づいて、対応する電圧区間の中点電圧Ｖ_Ｒｉとアナログ入力電圧Ｖ_ＩＮとの差分電圧Ｖ_ＩＮ－Ｖ_Ｒｘを電圧－時間変換し、得られた時間出力Ｔ_Ｄｉを２つのパルス信号Ｐ_１，Ｎ_１で出力するように構成されている。これらパルス信号Ｐ_１，Ｎ_１のパルス時間差が、時間出力Ｔ_Ｄｉの時間長に相当している。

［時間増幅器］
時間増幅器２０Ｂは、ＶＴＣコア回路２０Ａからの時間出力ＴＤを増幅（延長）し、得られた個別時間出力Ｔ_Ｉｉを２つのパルス信号Ｐ_２，Ｎ_２で出力するように構成されている。これらパルス信号Ｐ_２，Ｎ_２のパルス時間差が、個別時間出力Ｔ_Ｉｉの時間長に相当している。

［スイッチ回路］
スイッチ回路２０Ｃは、ＶＴＣユニット回路２０に対応する電圧区間Ｖ_Ｓと関係する電圧比較器（２２，２４，２６）からの比較結果Ｄ_ａ，Ｄ_ｂ（Ｄ_１，Ｄ_２，Ｄ_３）に基づいて、時間増幅器２０Ｂからの個別時間出力Ｔ_Ｉｉに関する出力制御を行うように構成されている。

具体的には、図３および図４に示すように、ＶＴＣユニット回路２１は、対応する電圧区間Ｖ_Ｓ１と関係する電圧比較器２２からの比較結果Ｄ_１に基づいて、対応する電圧区間Ｖ_Ｓ１が対象電圧区間である場合にのみ、個別時間出力Ｔ_Ｉ１を２つのパルス信号Ｐ_３，Ｎ_３で選択回路２８へ出力する。
また、ＶＴＣユニット回路２３は、対応する電圧区間Ｖ_Ｓ２と関係する電圧比較器２２，２４からの比較結果Ｄ_１，Ｄ_２に基づいて、対応する電圧区間Ｖ_Ｓ２が対象電圧区間である場合にのみ、個別時間出力Ｔ_Ｉ２を２つのパルス信号Ｐ_３，Ｎ_３で選択回路２８へ出力する。

また、ＶＴＣユニット回路２５は、対応する電圧区間Ｖ_Ｓ３と関係する電圧比較器２４，２６からの比較結果Ｄ_２，Ｄ_３に基づいて、対応する電圧区間３が対象電圧区間である場合にのみ、個別時間出力Ｔ_Ｉ３を２つのパルス信号Ｐ_３，Ｎ_３で選択回路２８へ出力する。
また、ＶＴＣユニット回路２７は、対応する電圧区間Ｖ_Ｓ４と関係する電圧比較器２６からの比較結果Ｄ_３に基づいて、対応する電圧区間Ｖ_Ｓ４が対象電圧区間である場合にのみ、個別時間出力Ｔ_Ｉ４を２つのパルス信号Ｐ_３，Ｎ_３で選択回路２８へ出力する。

［ＶＴＣユニット回路の動作］
図５は、ＶＴＣユニット回路の動作を示す説明図である。図５に示すように、まず、ＶＴＣコア回路２０Ａは、クロック信号ＣＫに基づいて、差分電圧Ｖ_ＩＮ－Ｖ_Ｒを電圧－時間変換し、得られた時間出力Ｔ_Ｄを、クロック信号ＣＫに類似した２つのパルス信号Ｐ_１，Ｎ_１のパルス時間差、例えば立ち上がりエッジの時間差で出力する。この際、差分電圧Ｖ_ＩＮ－Ｖ_Ｒは線形電圧－時間変換されるため、その線形の変換ゲインをαとした場合、時間出力Ｔ_Ｄは、Ｔ_Ｄ＝α（Ｖ_ＩＮ－Ｖ_Ｒ）で表される。

次に、時間増幅器２０Ｂは、ＶＴＣコア回路２０Ａからの時間出力Ｔ_Ｄを増幅（延長）し、得られた個別時間出力Ｔ_Ｉを２つのパルス信号Ｐ_２，Ｎ_２のパルス時間差、例えば立ち上がりエッジの時間差で出力する。この際、増幅率をβとした場合、個別時間出力Ｔ_Ｉは、Ｔ_Ｉ＝βＴ_Ｄ＝α・β（Ｖ_ＩＮ－Ｖ_Ｒ）で表される。

この後、スイッチ回路２０Ｃは、比較結果Ｄ_ａ，Ｄ_ｂ（Ｄ_１，Ｄ_２，Ｄ_３）に基づいて、時間増幅器２０Ｂからの個別時間出力Ｔ_Ｉに関する出力制御を行う。この際、比較結果Ｄ_ａ，Ｄ_ｂが「１０」を示す場合、個別時間出力Ｔ_Ｉを２つのパルス信号Ｐ_３，Ｎ_３のパルス時間差、例えば立ち上がりエッジの時間差で出力する。一方、比較結果Ｄ_ａ，Ｄ_ｂが「００」，「０１」，「１１」を示す場合、ＬＯＷレベルのパルス信号Ｐ_３，Ｎ_３を出力する。これにより、比較結果Ｄ_ａ，Ｄ_ｂが「１０」を示す場合、すなわち、ＶＴＣユニット回路２０に対応する電圧区間Ｖ_Ｓが対象電圧区間である場合にのみ、個別時間出力Ｔ_Ｉが選択回路２８へ出力されることになる。

［ＴＤＣの詳細］
次に、図６を参照して、本実施の形態にかかるフラッシュＡＤＣ１０で用いられるＴＤＣ１４について詳細に説明する。図６は、ＴＤＣの構成を示すブロック図であり、Ｍ＝５の場合の構成例が示されている。
図６に示すように、ＴＤＣ１４は、主な回路部として、パイプライン回路１４Ｐと時間比較器３５とを備えている。

［パイプライン回路］
パイプライン回路１４Ｐは、直列的に接続されたＭ－１個の１ビット時間－デジタル変換回路（以下、１ビットＴＤＣという）３１，３２，３３，３４を含み、これら１ビットＴＤＣ３１，３２，３３，３４により、折り畳みＶＴＣ１２から出力された時間変換出力Ｔ_Ｉを、Ｍ－１個の基準時間に基づいて順に時間－デジタル変換することにより、Ｍ－１ビットの下位デジタル変換出力Ｄ_ＯＬ（Ｄ_Ｔ１，Ｄ_Ｔ２，Ｄ_Ｔ３，Ｄ_Ｔ４）を出力するように構成されている。このうち、Ｄ_Ｔ１が下位デジタル変換出力Ｄ_ＯＬの最上位ビットに相当する。

［時間比較器］
時間比較器３５は、パイプライン回路１４Ｐから出力された時間出力Ｔ_Ｏの時間長を、ゼロ時間と比較する（正負を確認する）ことにより、残り１ビットの下位デジタル変換出力Ｄ_ＯＬ（Ｄ_Ｔ５）を出力するように構成されている。このＤ_Ｔ５が下位デジタル変換出力Ｄ_ＯＬの最下位ビット、すなわちフラッシュＡＤＣ１０のデジタル変換出力Ｄ_ＯＵＴの最下位ビットに相当する。

［パイプライン回路の詳細］
次に、図６を参照して、本実施の形態にかかるフラッシュＡＤＣ１０のＴＤＣ１４で用いられるパイプライン回路１４Ｐについて詳細に説明する。
図６に示すように、パイプライン回路１４Ｐは、主な回路部として、Ｍ－１個の１ビットＴＤＣ３１，３２，３３，３４と、時間増幅器３６とを備えている。

［１ビットＴＤＣ］
１ビットＴＤＣ３１，３２，３３，３４は、入力された時間出力の時間長をゼロ時間と比較（正負を確認）し、得られた比較結果を、下位デジタル変換出力Ｄ_ＯＬのうち対応するビット値Ｄ_Ｔとして出力するとともに、比較結果に応じて対応する基準時間分の時間長Ｔ_Ｒを時間出力Ｔ_ＩＮに加減算した時間出力Ｔ_ＯＵＴを出力するように構成されている。

具体的には、図６に示すように、１ビットＴＤＣ３１は、入力された時間変換出力Ｔ_Ｉの時間長をゼロ時間と比較し、得られた比較結果を、下位デジタル変換出力Ｄ_ＯＬのうち対応するビット値Ｄ_Ｔ１として出力する。
また、１ビットＴＤＣ３２は、入力された時間出力Ｔ_Ｏ１の時間長をゼロ時間と比較し、得られた比較結果を、下位デジタル変換出力Ｄ_ＯＬのうち対応するビット値Ｄ_Ｔ２として出力する。

また、１ビットＴＤＣ３３は、入力された時間出力Ｔ_ＯＡの時間長をゼロ時間と比較し、得られた比較結果を、下位デジタル変換出力Ｄ_ＯＬのうち対応するビット値Ｄ_Ｔ３として出力する。
また、１ビットＴＤＣ３４は、入力された時間出力Ｔ_Ｏ３の時間長をゼロ時間と比較し、得られた比較結果を、下位デジタル変換出力Ｄ_ＯＬのうち対応するビット値Ｄ_Ｔ４として出力する。

この際、入力された時間出力Ｔ_ＩＮの時間長がゼロ時間以上（正）すなわち基準時間以上であれば、比較結果は「１」となり、ゼロ時間未満（負）すなわち基準時間未満であれば、比較結果は「０」となる。
また、１ビットＴＤＣ３１，３２，３３，３４は、比較結果が「１」の場合、入力された時間出力Ｔ_ＩＮの時間長から対応する基準時間分の時間長Ｔ_Ｒを減算した時間出力Ｔ_ＯＵＴを出力し、比較結果が「０」の場合、入力された時間出力Ｔ_ＩＮの時間長に対応する基準時間分の時間長Ｔ_Ｒを加算した時間出力Ｔ_ＯＵＴを出力する。

時間増幅器３６は、いずれか２つの１ビットＴＤＣの間に接続されて、一方の１ビットＴＤＣから出力された時間出力を時間的に増幅（延長）して他方の１ビットＴＤＣへ入力するように構成されている。図６の例では、１ビットＴＤＣ３２と１ビットＴＤＣ３３との間に時間増幅器３６が接続されている。この場合、１ビットＴＤＣ３２から出力された時間出力Ｔ_Ｏ２が、時間増幅器３６で増幅されて時間出力Ｔ_ＯＡとして１ビットＴＤＣ３３に出力される。このように、１ビットＴＤＣ間に時間増幅器３６を設けることにより、時間－デジタル変換する時間出力が増幅されるため、基準時間も増幅したものを用いることができる。このため、図６の例のように、時間増幅器３６より後段の１ビットＴＤＣ３３，３４で、時間増幅器３６より前段の１ビットＴＤＣ３１，３２と同じ基準時間Ｔ_Ｒ１，Ｔ_Ｒ２を兼用できる。

［１ビットＴＤＣの詳細］
次に、図７を参照して、本実施の形態にかかるフラッシュＡＤＣ１０のＴＤＣ１４で用いられるパイプライン回路１４Ｐの１ビットＴＤＣ３０（３１，３２，３３，３４）について詳細に説明する。図７は１ビットＴＤＣの構成を示すブロック図である。
１ビットＴＤＣ３０は、主な回路部として、遅延回路３０Ａ，３０Ｂ，３０Ｃ，３０Ｄと、時間比較器３０Ｅと、セレクタ３０Ｆ，３０Ｇとを備えている。

［遅延回路］
遅延回路３０Ａ，３０Ｂ，３０Ｃ，３０Ｄは、入力された時間出力の２つの信号パルスｉｎｐ，ｉｎｎに遅延を与えて出力するように構成されている。具体的には、図７に示すように、遅延回路（第１の遅延回路）３０Ａは、信号パルスｉｎｐに処理時間ＴＣ＋基準時間Ｔ_Ｒ／２の遅延を与えてセレクタ３０Ｆに出力し、遅延回路（第２の遅延回路）３０Ｂは、信号パルスｉｎｐに処理時間ＴＣ－基準時間Ｔ_Ｒ／２分の遅延を与えてセレクタ３０Ｆに出力する。また、遅延回路（第３の遅延回路）３０Ｃは、信号パルスｉｎｎに処理時間ＴＣ＋基準時間Ｔ_Ｒ／２の遅延を与えてセレクタ３０Ｇに出力し、遅延回路（第４の遅延回路）３０Ｄは、信号パルスｉｎｎに処理時間ＴＣ－基準時間Ｔ_Ｒ／２の遅延を与えて、セレクタ３０Ｇに出力する。処理時間ＴＣは、予め設定された一定時間長を有しているが、ＴＤＣ１４での時間－デジタル変換には直接影響しないため、以下では無視して説明する。

［時間比較器］
時間比較器３０Ｅは、入力された時間出力の２つの信号パルスｉｎｐ，ｉｎｎの時間位置、例えば立ち上がりタイミングを比較することにより、入力された時間出力を時間－デジタル変換し、対応するビット値Ｄ_Ｔを出力するように構成されている。

［セレクタ］
セレクタ（第１のセレクタ）３０Ｆは、時間比較器３０Ｅから出力されたビット値Ｄ_Ｔに基づいて、遅延回路３０Ａ，３０Ｂのいずれか一方から出力された信号パルスｉｎｐを、時間出力Ｔ_ＯＵＴの信号パルスｏｕｔｐとして選択出力するように構成されている。
セレクタ（第２のセレクタ）３０Ｇは、時間比較器３０Ｅから出力されたビット値Ｄ_Ｔに基づいて、遅延回路３０Ｃ，３０Ｄのいずれか一方から出力された信号パルスｉｎｎを、時間出力Ｔ_ＯＵＴの信号パルスｏｕｔｎとして選択出力するように構成されている。

具体的には、ビット値Ｄ_Ｔが「１」を示す場合、遅延回路３０Ａから出力された信号パルスｉｎｐと遅延回路３０Ｄから出力された信号パルスｉｎｎとが、セレクタ３０Ｆ，３０Ｇにより選択される。これにより、１ビットＴＤＣ３０に入力された時間出力Ｔ_ＩＮからＴ_Ｒ分の時間長が減算され、ビット値Ｄ_Ｔに相当する時間成分だけ振幅が減衰した時間出力Ｔ_ＯＵＴが出力されることになる。
一方、ビット値Ｄ_Ｔが「０」を示す場合、遅延回路３０Ｂから出力された信号パルスｉｎｐと遅延回路３０Ｃから出力された信号パルスｉｎｎとが、セレクタ３０Ｆ，３０Ｇにより選択される。これにより、１ビットＴＤＣ３０に入力された時間出力Ｔ_ＩＮからＴ_Ｒ分の時間長が加算され、ビット値Ｄ_Ｔに相当する時間成分だけ振幅が減衰した時間出力Ｔ_ＯＵＴが出力されることになる。

図８は、時間出力の振幅と基準電圧との関係を示す説明図である。図８に示すように、ＴＤＣ１４において、折り畳みＶＴＣ１２からの時間変換出力Ｔ_Ｉを、ビット値Ｄ_Ｔ１～Ｄ_Ｔ５からなる５ビットの下位デジタル変換出力Ｄ_ＯＬに時間－デジタル変換する場合、時間変換出力Ｔ_Ｉの最大振幅（時間長）は、ビット値Ｄ_Ｔ１～Ｄ_Ｔ５の５ビット分に相当する±１６Ｇ_ＶＴ（ｓ／ＬＳＢ）となる。Ｇ_ＶＴは、ＶＴＣユニット回路２０（２１，２３，２５，２７）における電圧－時間変換の変換ゲインα・βを示す。ＬＳＢ（Least Significant Bit）は量子化単位を示す。

１ビットＴＤＣ３１は、時間変換出力Ｔ_Ｉの正負に基づきビット値Ｄ_Ｔ１「０／１」を出力する。この際、時間－デジタル変換が終了したビット値Ｄ_Ｔ１に相当する時間成分を時間変換出力Ｔ_Ｉから除外する必要がある。このため、１ビットＴＤＣ３１は、時間変換出力Ｔ_Ｉの最大振幅（時間長）を、ビット値Ｄ_Ｔ２～Ｄ_Ｔ５の４ビット分に相当する±８Ｇ_ＶＴ（ｓ／ＬＳＢ）まで減衰させた後、時間出力Ｔ_Ｏ１として出力する。この８Ｇ_ＶＴ（ｓ／ＬＳＢ）が基準時間Ｔ_Ｒ１に相当する。１ビットＴＤＣ３１は、ビット値Ｄ_Ｔ１「０／１」に応じて、時間変換出力Ｔ_Ｉに基準時間Ｔ_Ｒ１を加減算した後、時間出力Ｔ_Ｏ１として出力する。

同様にして、１ビットＴＤＣ３２は、１ビットＴＤＣ３１からの時間出力Ｔ_Ｏ１の正負に基づきビット値Ｄ_Ｔ２「０／１」を出力する。また、１ビットＴＤＣ３２は、時間出力Ｔ_Ｏ１の最大振幅（時間長）を、ビット値Ｄ_Ｔ３～Ｄ_Ｔ５の３ビット分に相当する±４Ｇ_ＶＴ（ｓ／ＬＳＢ）まで減衰させた後、時間出力Ｔ_Ｏ１として出力する。この４Ｇ_ＶＴ（ｓ／ＬＳＢ）が基準時間Ｔ_Ｒ２に相当する。１ビットＴＤＣ３２は、ビット値Ｄ_Ｔ２「０／１」に応じて、時間出力Ｔ_Ｏ１に基準時間Ｔ_Ｒ２を加減算した後、時間出力Ｔ_Ｏ２として出力する。

時間増幅器３６は、１ビットＴＤＣ３２からの時間出力Ｔ_Ｏ２の最大振幅（時間長）を増幅（延長）した時間出力Ｔ_ＯＡを出力する。この際、例えば時間出力Ｔ_Ｏ２の最大振幅４Ｇ_ＶＴ（ｓ／ＬＳＢ）を４倍した場合、時間変換出力Ｔ_Ｉと同様の１６Ｇ_ＶＴ（ｓ／ＬＳＢ）となる。このため、次段の１ビットＴＤＣ３３において、時間増幅器３６からの時間出力Ｔ_ＯＡの最大振幅（時間長）の減衰に、１ビットＴＤＣ３１と同様の基準時間Ｔ_Ｒ１を用いることができ、さらにその次段の１ビットＴＤＣ３４において、１ビットＴＤＣ３３からの時間出力Ｔ_Ｏ３の最大振幅（時間長）の減衰に、１ビットＴＤＣ３２と同様の基準時間Ｔ_Ｒ２を用いることができる。

これにより、１ビットＴＤＣ３３は、時間増幅器３６からの時間出力Ｔ_ＯＡの正負に基づきビット値Ｄ_Ｔ３「０／１」を出力する。また、１ビットＴＤＣ３３は、時間出力Ｔ_ＯＡの最大振幅（時間長）を、ビット値Ｄ_Ｔ４～Ｄ_Ｔ５の２ビット分に相当する±２Ｇ_ＶＴ（ｓ／ＬＳＢ）まで減衰させた後、時間出力Ｔ_Ｏ３として出力する。この際、前述の通り、１ビットＴＤＣ３３は、ビット値Ｄ_Ｔ３「０／１」に応じて、時間出力Ｔ_ＯＡに基準時間Ｔ_Ｒ１を加減算した後、時間出力Ｔ_Ｏ３として出力する。

同様にして、１ビットＴＤＣ３４は、１ビットＴＤＣ３３からの時間出力Ｔ_Ｏ３の正負に基づきビット値Ｄ_Ｔ４「０／１」を出力する。また、１ビットＴＤＣ３４は、時間出力Ｔ_Ｏ３の最大振幅（時間長）を、ビット値Ｄ_Ｔ５の１ビット分に相当する±Ｇ_ＶＴ（ｓ／ＬＳＢ）まで減衰させた後、時間出力Ｔ_Ｏ４として出力する。この際、前述の通り、１ビットＴＤＣ３４は、ビット値Ｄ_Ｔ４「０／１」に応じて、時間出力Ｔ_Ｏ３に基準時間Ｔ_Ｒ２を加減算した後、時間出力Ｔ_Ｏ４として出力する。

この後、時間比較器３５は、１ビットＴＤＣ３４からの時間出力Ｔ_Ｏ３、すなわちパイプライン回路１４Ｐから時間出力Ｔ_Ｏの正負に基づきビット値Ｄ_Ｔ５「０／１」を出力する。
これにより、折り畳みＶＴＣ１２からの時間変換出力Ｔ_Ｉが、ＴＤＣ１４により時間－デジタル変換され、ビット値Ｄ_Ｔ１～Ｄ_Ｔ５からなる５ビットの下位デジタル変換出力Ｄ_ＯＬが、出力回路１６へ出力される。

［本実施の形態の効果］
このように、本実施の形態は、折り畳みＶＴＣ１２が、アナログ入力電圧Ｖ_ＩＮを、予め設定されている入力電圧範囲を折り畳んで設けた２Ｎ（Ｎは１以上の整数）個の電圧区間と並列的に比較することにより、Ｎビットの上位デジタル変換出力Ｄ_ＯＨを出力するとともに、アナログ入力電圧Ｖ_ＩＮを電圧－時間変換することにより、アナログ入力電圧Ｖ_ＩＮが位置する対象電圧区間におけるアナログ入力電圧Ｖ_ＩＮの時間変換出力Ｔ_Ｉを出力するようにしたものである。

これにより、折り畳みＶＴＣ１２における電圧－時間変換が、アナログ入力電圧Ｖ_ＩＮの入力電圧範囲を折り畳んで縮小した電圧区間ごとに定義される。このため、折り畳みＶＴＣ１２は、緩和された線形入力範囲の要件を持つことになり、大きな変換利得を得ることが可能となる。これにより、前述の図１３で示した４つの性能要件をすべて満たすことができ、結果として、少ない消費電力で高い電圧－時間変換性能を得ることが可能となる。

また、本実施の形態において、折り畳みＶＴＣ１２が、Ｎ－１個の電圧比較器２２，２４，２６で、２Ｎ個の電圧区間のうち対応する電圧区間の境界の境界電圧とアナログ入力電圧Ｖ_ＩＮとを比較し、Ｎ個のＶＴＣユニット回路２１，２３，２５，２７で、２Ｎ個の電圧区間のうち対応する電圧区間の中点電圧とアナログ入力電圧Ｖ_ＩＮとの差分電圧を電圧－時間変換することにより、当該電圧区間に関する個別時間出力をそれぞれ出力し、選択回路２８で、Ｎ－１個の電圧比較器２２，２４，２６から出力された比較結果に基づいて、上位デジタル変換出力Ｄ_ＯＨを生成して出力するとともに、Ｎ個のＶＴＣユニット回路２１，２３，２５，２７から出力された電圧区間に関する個別時間出力のうちから、対象電圧区間に関する個別時間出力を時間変換出力Ｔ_Ｉとして選択出力するようにしてもよい。

より具体的には、Ｎ個のＶＴＣユニット回路２０（２１，２３，２５，２７）のそれぞれにおいて、電圧－時間変換コア回路２０Ａが、差分電圧を電圧－時間変換して得られた時間出力を出力し、時間増幅器２０Ｂが、電圧－時間変換コア回路２０Ａからの時間出力を時間的に増幅することにより個別時間出力を生成して出力し、スイッチ回路２０Ｃが、対応する電圧区間が対象電圧区間である場合にのみ、時間増幅器２０Ｂからの個別時間出力を出力するようにしてもよい。
これにより、簡素な回路構成で、広い線形入力範囲において大きな直線変換ゲインを有する電圧－時間変換を実現することが可能となる。

また、本実施の形態において、ＴＤＣ１４が、パイプライン回路１４Ｐで、直列的に接続されたＭ－１個の１ビットＴＤＣ３１，３２，３３，３４を含み、Ｍ－１個の１ビットＴＤＣ３１，３２，３３，３４により、折り畳みＶＴＣ１２から出力された時間変換出力Ｔ_Ｉを、順に時間－デジタル変換し、時間比較器３５で、パイプライン回路１４Ｐから出力された時間出力Ｔ_Ｏを、Ｍ個の基準時間のうちの残り１個の基準時間と比較し、Ｍ－１個の１ビットＴＤＣ３１，３２，３３，３４のそれぞれで、入力された時間出力Ｔ_ＩＮを時間－デジタル変換して得られた１ビットのデジタル出力Ｄ_Ｔを、下位デジタル変換出力Ｄ_ＯＬのうち対応するビット値として出力するとともに、１ビットのデジタル出力Ｄ_Ｔに応じて時間出力Ｔ_ＯＵＴに対応する基準時間分の時間長を加減算して出力するようにしてもよい。
これにより、折り畳みＶＴＣ１２から出力された時間変換出力Ｔ_Ｉを、効率よく下位デジタル変換出力Ｄ_ＯＬに時間－デジタル変換することができる。

また、本実施の形態において、パイプライン回路１４Ｐが、直列的に接続されたいずれか２つの１ビットＴＤＣ３１，３２，３３，３４の間に接続された時間増幅器３６で、一方の１ビットＴＤＣから出力された時間出力を時間的に増幅して他方の１ビットＴＤＣへ入力するようにしてもよい。
これにより、基準時間の数を削減することができ、ＴＤＣ１４の回路構成を簡素化することができる。

また、本実施の形態において、Ｍ－１個の１ビットＴＤＣ３１，３２，３３，３４で入出力される時間出力は、当該時間出力の時間長を互いのパルス時間差で示す第１および第２のパルス信号からなり、Ｍ－１個の１ビットＴＤＣ３１，３２，３３，３４のそれぞれが、第１の遅延回路３０Ａで、予め設定された設定時間長と対応する基準時間の時間長の１／２との和だけ第１のパルス信号に対して遅延を与えて出力し、第２の遅延回路３０Ｂで、予め設定された設定時間長と対応する基準時間の時間長の１／２との差だけ第１のパルス信号に対して遅延を与えて出力し、第３の遅延回路３０Ｃで、予め設定された設定時間長と対応する基準時間の時間長の１／２との和だけ第２のパルス信号に対して遅延を与えて出力し、第４の遅延回路３０Ｄで、予め設定された設定時間長と対応する基準時間の時間長の１／２との差だけ第２のパルス信号に対して遅延を与えて出力し、時間比較器３０Ｅが、第１および第２のパルス信号の時間位置を比較することにより、入力された時間出力を時間－デジタル変換し、対応するビット値Ｄ_Ｔを出力し、第１のセレクタ３０Ｆが、時間比較器３０Ｅから出力されたビット値Ｄ_Ｔに基づいて、第１の遅延回路３０Ａおよび第２の遅延回路３０Ｂのいずれか一方から出力された第１のパルス信号を選択して出力し、第２のセレクタ３０Ｇが、時間比較器３０Ｅから出力されたビット値Ｄ_Ｔに基づいて、第３の遅延回路３０Ｃおよび第４の遅延回路３０Ｄのいずれか一方から出力された第２のパルス信号を選択して出力するようにしてもよい。
これにより、基準時間の数を１ビットＴＤＣ３１，３２，３３，３４の１／２に削減することができ、極めて簡素な回路構成で、折り畳みＶＴＣ１２から出力された時間変換出力Ｔ_Ｉを、効率よく下位デジタル変換出力Ｄ_ＯＬに時間－デジタル変換することができる。

［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。

１０…フラッシュＡＤＣ（アナログ－デジタル変換器）、１１…Ｔ／Ｈ回路（トラック・アンド・ホールド回路）、１２…折り畳みＶＴＣ（折り畳み電圧－時間変換器）、１３…基準電圧発生器、１４…ＴＤＣ（時間－デジタル変換器）、１４Ｐ…パイプライン回路、１５…基準時間発生器、１６…出力回路、２０，２１，２３，２５，２７…ＶＴＣユニット回路（電圧－時間変換ユニット回路）、２０Ａ…ＶＴＣコア回路（電圧－時間変換コア回路）、２０Ｂ…時間増幅器、２０Ｃ…スイッチ回路、２２，２４，２６…電圧比較器、２８…選択回路、３０，３１，３２，３３，３４…１ビットＴＤＣ（１ビット時間－デジタル変換器）、３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ…遅延回路、３０Ｅ…時間比較器、３０Ｆ，３０Ｇ…セレクタ、３５…時間比較器、３６…時間増幅器、Ｖ_ＩＮ…アナログ入力電圧、Ｖ_Ｒ…基準電圧、Ｔ_Ｉ…時間変換出力、Ｔ_Ｒ…基準時間、Ｄ_ＯＨ…上位デジタル変換出力、Ｄ_ＯＬ…下位デジタル変換出力、Ｄ_ＯＵＴ…デジタル変換出力、ＣＫ…クロック信号。

Claims (6)

1. アナログ入力電圧を異なる複数の電圧区間と並列的に比較し、得られた比較結果をデジタル変換出力に変換して出力するアナログ－デジタル変換器であって、
   前記アナログ入力電圧を、予め設定されている入力電圧範囲を折り畳んで設けた２Ｎ（Ｎは１以上の整数）個の電圧区間と並列的に比較することにより、Ｎビットの上位デジタル変換出力を出力するとともに、前記アナログ入力電圧を電圧－時間変換することにより、前記アナログ入力電圧が位置する対象電圧区間における前記アナログ入力電圧の時間変換出力を出力する折り畳み電圧－時間変換回路と、
   前記折り畳み電圧－時間変換回路から出力された前記時間変換出力を、予め設定されているＭ（Ｍは２以上の整数）個の基準時間に基づいて時間－デジタル変換することにより、Ｍビットの下位デジタル変換出力を出力する時間－デジタル変換回路と
   を備えることを特徴とするアナログ－デジタル変換器。
2. 請求項１に記載のアナログ－デジタル変換器において、
   前記折り畳み電圧－時間変換回路は、
   前記２Ｎ個の電圧区間のうち対応する電圧区間の境界の境界電圧と前記アナログ入力電圧とを比較するＮ－１個の電圧比較器と、
   前記２Ｎ個の電圧区間のうち対応する電圧区間の中点電圧と前記アナログ入力電圧との差分電圧を電圧－時間変換することにより、当該電圧区間に関する個別時間出力をそれぞれ出力するＮ個の電圧－時間変換ユニット回路と、
   前記Ｎ－１個の電圧比較器から出力された比較結果に基づいて、前記上位デジタル変換出力を生成して出力するとともに、前記Ｎ個の電圧－時間変換ユニット回路から出力された前記電圧区間に関する個別時間出力のうちから、前記対象電圧区間に関する個別時間出力を前記時間変換出力として選択出力する選択回路とを備える
   ことを特徴とするアナログ－デジタル変換器。
3. 請求項２に記載のアナログ－デジタル変換器において、
   前記Ｎ個の電圧－時間変換ユニット回路のそれぞれは、
   前記差分電圧を電圧－時間変換して得られた時間出力を出力する電圧－時間変換コア回路と、
   前記電圧－時間変換コア回路からの前記時間出力を時間的に増幅することにより前記個別時間出力を生成して出力する時間増幅器と、
   前記対応する電圧区間が前記対象電圧区間である場合にのみ、前記時間増幅器からの前記個別時間出力を出力するスイッチ回路と
   を備えることを特徴とするアナログ－デジタル変換器。
4. 請求項１～請求項３のいずれかに記載のアナログ－デジタル変換器において、
   前記時間－デジタル変換回路は、
   直列的に接続されたＭ－１個の１ビット時間－デジタル変換回路を含み、前記Ｍ－１個の１ビット時間－デジタル変換回路により、前記折り畳み電圧－時間変換回路から出力された前記時間変換出力を、順に時間－デジタル変換するパイプライン回路と、
   前記パイプライン回路から出力された時間出力を、前記Ｍ個の基準時間のうちの残り１個の基準時間と比較する時間比較器とを備え、
   前記Ｍ－１個の１ビット時間－デジタル変換回路のそれぞれは、入力された時間出力を時間－デジタル変換して得られた１ビットのデジタル出力を、前記下位デジタル変換出力のうち対応するビット値として出力するとともに、前記１ビットのデジタル出力に応じて前記時間出力に対応する基準時間分の時間長を加減算して出力する
   ことを特徴とするアナログ－デジタル変換器。
5. 請求項４に記載のアナログ－デジタル変換器において、
   前記パイプライン回路は、直列的に接続されたいずれか２つの前記１ビット時間－デジタル変換回路の間に接続されて、一方の１ビット時間－デジタル変換回路から出力された時間出力を時間的に増幅して他方の１ビット時間－デジタル変換回路へ入力する時間増幅器を備えることを特徴とするアナログ－デジタル変換器。
6. 請求項４に記載のアナログ－デジタル変換器において、
   前記Ｍ－１個の１ビット時間－デジタル変換回路で入出力される時間出力は、当該時間出力の時間長を互いのパルス時間差で示す第１および第２のパルス信号からなり、
   前記Ｍ－１個の１ビット時間－デジタル変換回路のそれぞれは、
   予め設定された設定時間長と前記対応する基準時間の時間長の１／２との和だけ前記第１のパルス信号に対して遅延を与えて出力する第１の遅延回路と、
   予め設定された設定時間長と前記対応する基準時間の時間長の１／２との差だけ前記第１のパルス信号に対して遅延を与えて出力する第２の遅延回路と、
   予め設定された設定時間長と前記対応する基準時間の時間長の１／２との和だけ前記第２のパルス信号に対して遅延を与えて出力する第３の遅延回路と、
   予め設定された設定時間長と前記対応する基準時間の時間長の１／２との差だけ前記第２のパルス信号に対して遅延を与えて出力する第４の遅延回路と、
   前記第１および第２のパルス信号の時間位置を比較することにより、入力された時間出力を時間－デジタル変換し、前記対応するビット値を出力する時間比較器と、
   前記時間比較器から出力された前記ビット値に基づいて、前記第１の遅延回路および前記第２の遅延回路のいずれか一方から出力された前記第１のパルス信号を選択して出力する第１のセレクタと、
   前記時間比較器から出力された前記ビット値に基づいて、前記第３の遅延回路および前記第４の遅延回路のいずれか一方から出力された前記第２のパルス信号を選択して出力する第２のセレクタと
   を備えることを特徴とするアナログ－デジタル変換器。

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