WO2022018794A1 - アナログ－デジタル変換器 - Google Patents

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WO2022018794A1
WO2022018794A1 PCT/JP2020/028089 JP2020028089W WO2022018794A1 WO 2022018794 A1 WO2022018794 A1 WO 2022018794A1 JP 2020028089 W JP2020028089 W JP 2020028089W WO 2022018794 A1 WO2022018794 A1 WO 2022018794A1
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output
voltage
circuit
bit
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PCT/JP2020/028089
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イルミン イ
直樹 三浦
秀之 野坂
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日本電信電話株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval

Definitions

  • the present invention relates to an analog-to-digital conversion technique in which an analog input voltage is compared in parallel with a plurality of different voltage sections, and the obtained comparison result is converted into digital data and output.
  • the flash ADC includes a time-based flash ADC (Time-based flash ADC, TB flash ADC) that converts an input voltage into a time output and then converts it into a digital output.
  • FIG. 9 is a block diagram showing a typical time-based flash ADC.
  • the time-based flash ADC is composed of two processing circuits that perform voltage domain conversion (V-Domain Conversion) and time domain conversion (T-Domain Conversion).
  • Voltage domain conversion converts a voltage input ( VIN ) into a digital output and a time output.
  • the time output of the voltage domain conversion is input to the time domain conversion and converted into a digital code by a time-to-digital converter (TDC).
  • TDC time-to-digital converter
  • the digital output of the voltage domain conversion is used as the upper bit of the final output code, and the digital output of the time domain conversion is used as the lower bit of the final output code.
  • time-based flash ADCs In time-based flash ADCs with other structures, the voltage domain conversion may not produce a digital output, but only a time output. In this case, all bits of the output code are generated by the time domain conversion. Since the time-based architecture can be configured with CMOS circuits, it can consume less power and operate at higher speeds than conventional voltage-based architectures. Therefore, time-based flash ADCs exhibit more energy efficient performance than voltage-based flash ADCs. However, when compared with other ADC architectures such as time-interleaved successive approximation (SAR) ADCs, it still consumes more power and is less energy efficient. In order to improve this, the power consumption of the TDC for time domain conversion must be reduced.
  • SAR successive approximation
  • TDC time-digital converter
  • VTC Voltage-to-Time Converter
  • FIG. 10 is a block diagram showing a configuration example of a first time-based flash ADC (latch structure VTC).
  • the first time-based flash ADC shown in FIG. 10 is a VTC using a dynamic comparator that produces multiple time outputs and digital outputs.
  • This VTC converts the voltage into time by utilizing the characteristic that the time from the input of the clock signal CK to the output of the clock signal CK changes according to the input voltage.
  • the resolution that can be obtained from the TDC is limited to 1 to 3 bits, so that the structure of the available TDC is limited to the flash structure having a large power consumption. There is a point.
  • FIG. 11 is a block diagram showing a configuration example of a second time-based flash ADC (linear VTC).
  • the second time-based flash ADC shown in FIG. 11 uses a linear VTC instead of a dynamic comparator to perform linear voltage-time conversion.
  • VTC outputs and time domain interpolation are used to generate all the required time outputs, which are converted to digital code using a large number of 1-bit TDCs.
  • this TDC has a problem that it requires a large amount of hardware such as a flash architecture and a large amount of power consumption.
  • FIG. 12 is a block diagram showing a configuration example of a third time-based flash ADC (single linear VTC and single TDC).
  • the third time-based flash ADC shown in FIG. 12 since the single linear VT outputs the linearly converted single time output to the TDC, the TDC has various power consumption and high speed. Architecture can be considered.
  • the conversion gain decreases as the range of the linear input expands, there is a problem that it is difficult to obtain a conversion having a large linear conversion gain in a wide range.
  • FIG. 13 is an explanatory diagram showing performance requirements for voltage-time conversion.
  • the characteristics of the first to third time-based flash ADCs described above are the conversion gain (gain), linear input range (linearrange), time output (timeout), and digital output (digitalout) shown in FIG. Easy to compare based on the four performance requirements of VTC consisting of.
  • the VTC which has a linear conversion gain over a wide range and produces a single time output, can take into account various TDC structures and can reduce the power consumption of the TDC. In particular, a large conversion gain can alleviate the performance requirements of the TDC. Also, the provision of digital output can reduce the resolution requirements of the TDC. This makes it possible to increase the conversion gain of VTC per LSB (Least Significant Bit) and relax the linearity requirement of VTC.
  • the present invention is for solving such a problem, and an object of the present invention is to provide an analog-to-digital conversion technique having high voltage-time conversion performance with low power consumption.
  • the analog-digital converter according to the present invention compares an analog input voltage with a plurality of different voltage sections in parallel, and converts the obtained comparison result into a digital conversion output.
  • An analog-digital converter that outputs, comparing the analog input voltage in parallel with 2N (N is an integer of 1 or more) voltage sections provided by folding a preset input voltage range.
  • N is an integer of 1 or more
  • the voltage-time conversion circuit and the time conversion output output from the folding voltage-time conversion circuit are time-digitally converted based on preset M (M is an integer of 2 or more) reference times. As a result, it is equipped with a time-digital conversion circuit that outputs an M-bit lower digital conversion output.
  • FIG. 1 is a block diagram showing the configuration of Flash ADC.
  • FIG. 2 is a graph showing the relationship between the voltage interval and the upper digital conversion output.
  • FIG. 3 is a block diagram showing the configuration of the folding VTC.
  • FIG. 4 is a block diagram showing the configuration of the VTC unit circuit.
  • FIG. 5 is an explanatory diagram showing the operation of the VTC unit circuit.
  • FIG. 6 is a block diagram showing the configuration of the TDC.
  • FIG. 7 is a block diagram showing a configuration of a 1-bit TDC.
  • FIG. 8 is an explanatory diagram showing the relationship between the amplitude of the time output and the reference voltage.
  • FIG. 9 is a block diagram showing a typical time-based flash ADC.
  • FIG. 1 is a block diagram showing the configuration of Flash ADC.
  • FIG. 2 is a graph showing the relationship between the voltage interval and the upper digital conversion output.
  • FIG. 3 is a block diagram showing the configuration of the folding VTC.
  • FIG. 4 is
  • FIG. 10 is a block diagram showing a configuration example of a first time-based flash ADC (latch structure VTC).
  • FIG. 11 is a block diagram showing a configuration example of a second time-based flash ADC (linear VTC).
  • FIG. 12 is a block diagram showing a configuration example of a third time-based flash ADC (single linear VTC and single TDC).
  • FIG. 13 is an explanatory diagram showing performance requirements for voltage-time conversion.
  • FIG. 1 is a block diagram showing the configuration of Flash ADC.
  • the flash ADC 10 has a track and hold (T / H: Track and Hold) circuit 11 and a folding voltage-time converter (as a main circuit unit).
  • VTC Voltage-to-Time Converter (12), reference voltage generator (VR Generator) 13, time-digital converter (TDC: Time-to-Digital Converter) 14, reference time generator (TR Generator) 15, and output.
  • the circuit 16 is provided.
  • the track and hold circuit 11, the folding voltage-time converter 12, and the time-digital converter 14 will be referred to as a T / H circuit 11, a folding VTC 12, and a TDC 14, respectively.
  • the T / H circuit 11 is a circuit unit that samples and holds and outputs the analog input voltage VIN to be converted based on the clock signal CK.
  • the folding VTC 12 compares the analog input voltage V IN in parallel with 2N (N is an integer of 1 or more) voltage sections provided by folding the input voltage range of the preset analog input voltage V IN. the outputs the higher-order digital conversion output D OH N-bit analog input voltage V iN voltage - by converting time, in a subject voltage interval the analog input voltage V iN is located, the analog input voltage V iN of the time a circuit unit for outputting the converted output T I.
  • Figure 2 is a graph showing the relationship between voltage sections and the higher-order digital converter output, the horizontal axis represents the analog input voltage V IN, the vertical axis represents the time conversion output T I.
  • N 2
  • the input voltage range V RANGE of the analog input voltage V IN is folded (divided) into four voltage sections VS1 , VS2 , VS3 , VS4. Is provided.
  • These voltage interval V S1, V S2, V S3 , V S4 is "00" in the higher-order digital conversion output D OH consisting of 2-bit digital code, which corresponds to "01", "10", “11” ..
  • the boundary voltage of the voltage sections VS1 , VS2 , VS3 , and VS4 consists of reference voltages VR2 , VR4 , and VR6 , and is given by the reference voltage generator 13. Therefore, the folding VTC 12 can specify the voltage section in which the analog input voltage V IN is located, that is, the target voltage section by comparing the analog input voltage V IN with these reference voltages V R2 , V R4 , and VR 6.
  • the digital output indicating the section is output as the upper digital conversion output DOH .
  • folding VTC12 for each voltage interval V S1, V S2, V S3 , V S4, the analog input voltage V IN voltage - converting time.
  • Midpoint voltage of the voltage interval V S1, V S2, V S3 , V S4 is made from the reference voltage V R1, V R3, V R5 , V R7, applied from the reference voltage generator 13.
  • the time the output of the analog input voltage V IN of the voltage interval V S1, V S2, V S3 , V S4 that is, individual time output for voltage interval V S1, V S2, V S3 , V S4 obtained.
  • Folding VTC12 from among these discrete time output selectively outputs only the individual time voltage of the target voltage sections as a single time conversion output T I.
  • Time conversion output T I is composed of two pulse signals, the pulse time difference between these pulse signals corresponds to the time length indicating the size of the relative reduction analog input voltage V IN in the target voltage interval. Details of the specific configuration and operation of the folding VTC 12 will be described later.
  • the voltage-time conversion in the folding VTC 12 is defined for each voltage section obtained by folding and reducing the input voltage range of the analog input voltage VIN. Therefore, the folding VTC 12 has the requirement of a relaxed linear input range, and a large conversion gain can be obtained. Therefore, all four performance requirements shown in FIG. 13 described above can be satisfied.
  • the reference voltage generator 13 defines a 2N number of voltage sections are set in advance, the boundary voltage and the midpoint voltage are VTC12 the supply circuit portion folding is generated as the reference voltage V R.
  • N 2
  • the four voltage sections V S1, V S2, V S3 , 3 one criterion indicating the boundary voltage of V S4 voltage V R2, V R4, V R6
  • the voltage interval V S1, V S2, V S3, 4 one supplies the reference voltage V R1, V R3, V R5 , V R7 that indicates the midpoint voltage of V S4.
  • TDC TDC14, based on the reference time T R from a reference time generator 15, a time conversion output T I output from the folding VTC 12, (the M 1 or more integer) M which are set in advance -1 reference
  • T I time conversion output from the folding VTC 12
  • M the M 1 or more integer
  • This is a circuit unit that outputs an M-bit lower digital conversion output DOL based on time. Details of the specific configuration and operation of the TDC 14 will be described later.
  • M 5 as an example, that is described as an example a case of converting the time-converted output T I to the lower digital conversion output D OL of 5 bits, is not limited thereto, In any case where M is 2 or more, the present invention can be applied in the same manner as below.
  • Reference time generator 15 is a circuit portion for generating the M-1 single reference time T R which is set in advance.
  • M 5
  • M-1 4 pieces of the reference time T R is is necessary, in the examples below, is reduced to two reference time T R1, T R2, from a reference time generator 15 It is output to TDC14.
  • the output circuit 16 includes, for example, a D flip-flop circuit, the clock signal on the basis of the CK, folding the upper digital conversion output D OH N-bit output from the VTC 12, the lower digital conversion output D of M bits outputted from TDC14 It is a circuit unit that holds the OL and outputs the digital conversion output D OUT of N + M bits as the voltage-digital conversion result of the analog input voltage VIN.
  • Voltage comparator 22 Voltage comparator 22, 24, 26, among the 2N voltage section V S1, V S2, V S3, V S4, and the reference voltage V R indicating the boundary voltage of the boundary of the corresponding voltage section, the analog input voltage V It is configured to compare with IN respectively.
  • VTC unit circuit VTC unit circuit 21, 23, of the 2N voltage section V S1, V S2, V S3 , V S4, the differential voltage between the midpoint voltage and the analog input voltage V IN of the corresponding voltage section By voltage-time conversion, it is configured to output individual time outputs related to the voltage section.
  • VTC unit circuit 21 corresponds to the voltage interval V S1, the differential voltage V IN with the reference voltage V R1 and the analog input voltage V IN which indicates the midpoint voltage the -V R1 voltage - convert time, outputs an individual time output T I1 concerning voltage interval V S1.
  • VTC unit circuit 23 corresponds to the voltage interval V S2, the differential voltage V IN -V R3 of the reference voltage V R3 and the analog input voltage V IN which indicates the midpoint voltage Voltage - convert time, and outputs the individual time output T I2 with respect to the voltage interval V S2.
  • VTC unit circuit 25 corresponds to the voltage interval V S3, the differential voltage V IN -V R5 between the reference voltage V R5 and the analog input voltage V IN which indicates the midpoint voltage Voltage - convert time, and outputs the individual time output T I3 related voltage interval V S3.
  • VTC unit circuit 27 corresponds to the voltage interval V S4, the differential voltage V IN -V R7 between the reference voltage V R7 and the analog input voltage V IN which indicates the midpoint voltage Voltage - convert time, and outputs the individual time output T I4 regarding voltage interval V S4.
  • the selection circuit 28 generates an N-bit upper digital conversion output D OH by encoding the comparison results D 1 , D 2 , and D 3 from the voltage comparators 22, 24, and 26, and outputs the N-bit upper digital conversion output D OH to the output circuit 16. from among the VTC unit circuit voltage interval V S1 output from 21,23,25,27, V S2, V S3, V S4 on individual time output T I1, T I2, T I3 , T I4, target voltage section about a circuit section for selectively outputting to TDC14 as discrete time output time conversion output T I.
  • FIG. 4 is a block diagram showing the configuration of the VTC unit circuit.
  • the VTC unit circuit 20 includes a VTC core circuit 20A, a time amplifier 20B, and a switch circuit 20C as main circuit units.
  • VTC core circuit 20A converts the difference voltage V IN ⁇ V Rx between the midpoint voltage V Ri and the analog input voltage V IN of the corresponding voltage section into voltage-time conversion based on the clock signal CK, and outputs the obtained time. It is configured to output T Di with two pulse signals P 1 and N 1. The pulse time difference between these pulse signals P 1 and N 1 corresponds to the time length of the time output T Di.
  • Time amplifier 20B amplifies the time output TD from VTC core circuit 20A (extension), and is configured to output the resulting discrete time output T Ii with two pulse signals P 2, N 2.
  • the pulse time difference between these pulse signals P 2 and N 2 corresponds to the time length of the individual time output TIi.
  • Switching circuit 20C is based the comparison result D a from the voltage comparator (22, 24, 26) associated with the voltage interval V S corresponding to the VTC unit circuit 20, the D b (D 1, D 2 , D 3) Te, and it is configured to perform output control for individual time output T Ii from time amplifier 20B.
  • VTC unit circuit 21 based on the comparison result D 1 of the from a corresponding voltage comparator 22 associated with the voltage interval V S1, the corresponding voltage section V S1 There only when a target voltage interval, and outputs a discrete time output T I1 to two pulse signals P 3, N 3 by the selection circuit 28.
  • VTC unit circuit 25 based on the comparison result D 2, D 3 from the corresponding voltage comparator 24, 26 associated with the voltage interval V S3, the corresponding voltage section 3 only if the target voltage interval , The individual time output TI 3 is output to the selection circuit 28 by the two pulse signals P 3 and N 3.
  • VTC unit circuit 27 based on the comparison result D 3 from the corresponding voltage comparator 26 associated with the voltage interval V S4 that the corresponding voltage section V S4 that only if a target voltage interval, discrete time output The TI 4 is output to the selection circuit 28 by the two pulse signals P 3 and N 3.
  • FIG. 5 is an explanatory diagram showing the operation of the VTC unit circuit.
  • VTC core circuit 20A based on the clock signal CK, the differential voltage V IN -V R Voltage - convert time, the resulting time output T D, similar to the clock signal CK two pulse signals P 1, the pulse time difference N 1 that outputs, for example, by the time difference of the rising edge.
  • Table in order to be transformed time, when the conversion gain of the linear and alpha, the time output T D, T D ⁇ ( V IN -V R) - At this time, the differential voltage V IN -V R linear voltage Will be done.
  • Time amplifier 20B is amplified time output T D from VTC core circuit 20A and (extended), the pulse time difference between the obtained two separate time output T I of the pulse signal P 2, N 2, for example, a rising edge Output with the time difference of.
  • the switching circuit 20C is a comparison result D a, based on the D b (D 1, D 2 , D 3), performs output control on individual time output T I from the time the amplifier 20B.
  • the comparison result D a if D b indicates "10", and outputs the individual time output T I pulse time difference between two pulse signals P 3, N 3, for example, a time difference between the rising edge.
  • the comparison results D a and D b indicate "00", "01", and "11”
  • the LOW level pulse signals P 3 and N 3 are output.
  • the comparison result D a if D b indicates "10", i.e., only when the voltage interval V S corresponding to the VTC unit circuit 20 is the target voltage interval, discrete time output T I from the selection circuit 28 Will be output to.
  • the TDC 14 includes a pipeline circuit 14P and a time comparator 35 as main circuit units.
  • the pipeline circuit 14P includes M-1 1-bit time-digital conversion circuits (hereinafter referred to as 1-bit TDCs) 31, 32, 33, 34 connected in series, and these 1-bit TDCs 31, 32, 33. by 34, the folding has been the time-converted output T I outputted from the VTC 12, sequentially time based on M-1 pieces of reference time - by digitally converting, M-1 bits of the lower digital conversion output D OL (D T1 , DT2 , DT3 , DT4 ) are configured to be output. Of these, DT1 corresponds to the most significant bit of the lower digital conversion output DOL.
  • 1-bit TDCs M-1 1-bit time-digital conversion circuits
  • Time comparator 35 the time length of time the output T O output from the pipeline circuit 14P, by comparing the zero time (to confirm the positive or negative), the remaining 1-bit lower-order digital conversion output D OL (D T5 ) Is output.
  • the D T5 corresponds to the least significant bit, i.e., the least significant bit of the digital conversion output D OUT flash ADC10 lower digital conversion output D OL.
  • the pipeline circuit 14P used in the TDC 14 of the flash ADC 10 according to the present embodiment will be described in detail with reference to FIG.
  • the pipeline circuit 14P includes M-1 1-bit TDCs 31, 32, 33, 34 and a time amplifier 36 as main circuit units.
  • [1 bit TDC] 1 bit TDC31,32,33,34 compares the zero time the time length of time the output that is input (confirmed positive and negative), the comparison results obtained, the corresponding bit values of the lower-order digital conversion output D OL and outputting the results as D T, and is configured to output the time output T OUT obtained by adding or subtracting a time length T R of the corresponding reference time period to the time the output T iN in accordance with the comparison result.
  • 1 bit TDC31 is the time length of input time-converted output T I compared to zero time, the comparison results obtained, among the lower digital conversion output D OL Output as the corresponding bit value DT1.
  • 1 bit TDC32 is the time length of time entered output T O1 is compared to zero time, the comparison result obtained is output as the bit value D T2 corresponding among the lower digital conversion output D OL.
  • 1 bit TDC33 is the time length of the input time output T OA compared to zero time, the comparison result obtained is output as the bit value D T3 corresponding among the lower digital conversion output D OL.
  • 1 bit TDC34 is the time length of time entered output T O3 compared to zero time, the comparison result obtained is output as the bit value D T4 corresponding among the lower digital conversion output D OL.
  • the comparison result is "1"
  • the comparison result is "0"
  • 1 bit TDC31,32,33,34 when the comparison result is "1", the corresponding reference time duration time length T R time obtained by subtracting the output T OUT from the time length of the input time output T IN outputs the comparison result if the "0", and outputs the reference time of the time length T R time obtained by adding the output T OUT corresponding to the time length of the input time output T iN.
  • the time amplifier 36 is connected between any two 1-bit TDCs so that the time output output from one 1-bit TDC is temporally amplified (extended) and input to the other 1-bit TDC. It is configured.
  • a time amplifier 36 is connected between the 1-bit TDC 32 and the 1-bit TDC 33.
  • time output T O2 output from the 1-bit TDC32 is output one bit TDC33 is amplified by the time the amplifier 36 as the time output T OA.
  • the time amplifier 36 between the 1-bit TDCs in this way, the time output for time-digital conversion is amplified, so that the one with the amplified reference time can be used. Therefore, as in the example of FIG. 6, in a subsequent 1-bit TDC33,34 than the time the amplifier 36, can be also used the same reference time T R1, T R2 and a previous one bit TDC31,32 than the time the amplifier 36.
  • FIG. 7 is a block diagram showing a configuration of a 1-bit TDC.
  • the 1-bit TDC 30 includes delay circuits 30A, 30B, 30C, 30D, a time comparator 30E, and selectors 30F, 30G as main circuit units.
  • the delay circuits 30A, 30B, 30C, and 30D are configured to give a delay to the two signal pulses imp and inn of the input time output and output them. Specifically, as shown in FIG. 7, a delay circuit (first delay circuit) 30A outputs to the selector 30F giving the processing time in the signal pulse inp TC + reference time T R / 2 of the delay, the delay circuit (second delay circuit) 30B, giving the processing time TC- reference time T R / 2 min delay signal pulse inp and outputs to the selector 30F.
  • delay circuit (third delay circuit) 30C outputs to the selector 30G giving processing time TC + reference time T R / 2 of the delay signal pulse inn
  • delay circuit (fourth delay circuit) 30D is signal pulse inn processing time TC- giving reference time T R / 2 delay, and outputs to the selector 30G.
  • the processing time TC has a predetermined fixed time length, it does not directly affect the time-digital conversion in the TDC 14, and therefore will be ignored below.
  • the time comparator 30E converts the input time output into time-digital by comparing the time positions of the two signal pulses imp and inn of the input time output, for example, the rise timing, and the corresponding bit value DT. Is configured to output.
  • the selector (first selector) 30F outputs a signal pulse imp output from either of the delay circuits 30A and 30B based on the bit value DT output from the time comparator 30E to a signal of the time output T OUT . It is configured to selectively output as a pulse outp.
  • the selector (second selector) 30G outputs a signal pulse inn output from either one of the delay circuits 30C or 30D based on the bit value DT output from the time comparator 30E to a signal of the time output T OUT . It is configured to selectively output as a pulse outn.
  • the bit value DT indicates “1”
  • the signal pulse imp output from the delay circuit 30A and the signal pulse inn output from the delay circuit 30D are selected by the selectors 30F and 30G.
  • the time length of T R min from the time the output T IN which is input to the 1 bit TDC30 is subtracted, the amplitude by a time component corresponding to the bit value D T is the attenuated time output T OUT is output .
  • the bit value DT indicates “0”
  • the signal pulse inn output from the delay circuit 30B and the signal pulse inn output from the delay circuit 30C are selected by the selectors 30F and 30G.
  • the time length of T R min from the input time output T IN is added to 1 bit TDC30, amplitude by a time component corresponding to the bit value D T is the attenuated time output T OUT is output ..
  • FIG. 8 is an explanatory diagram showing the relationship between the amplitude of the time output and the reference voltage.
  • TDC14 folding time conversion output T I from the VTC 12
  • time conversion output T maximum amplitude (time length) of I becomes ⁇ 16G VT (s / LSB), which corresponds to 5 bits of the bit values D T1 ⁇ D T5.
  • G VT is the voltage at VTC unit circuit 20 (21, 23) - shows the conversion gain alpha ⁇ beta time conversion.
  • LSB Location Significant Bit indicates a quantization unit.
  • 1 bit TDC31 outputs "0/1" bit values D T1 based on the sign of the time-converted output T I. In this case, the time - digital conversion is necessary to exclude the time component corresponding to the bit values D T1 has been completed from the time conversion output T I. Therefore, 1 bit TDC31, after attenuates the maximum amplitude (time length) of the time-converted output T I, until ⁇ 8G VT (s / LSB), which corresponds to four bits of the bit values D T2 ⁇ D T5, Output as time output TO1. This 8G VT (s / LSB) corresponds to the reference time TR1.
  • 1 bit TDC31 in accordance with the bit values D T1 "0/1", after adding or subtracting a reference time T R1 to time conversion output T I, and outputs as the time the output T O1.
  • 1 bit TDC32 outputs "0/1" bit value D T2 based on the sign of the time the output T O1 from 1 bit TDC 31. Further, 1 bit TDC32, after attenuates the maximum amplitude (time length) of the time the output T O1, until ⁇ 4G VT (s / LSB), which corresponds to three bits of the bit values D T3 ⁇ D T5, Time Output Output as TO1. This 4G VT (s / LSB) corresponds to the reference time TR2. 1 bit TDC32, depending on the bit value D T2 "0/1", after adding or subtracting a reference time T R2 in time the output T O1, and outputs as the time output T O2.
  • Time amplifier 36 outputs the amplification (extension) the time output T OA of the maximum amplitude of the time the output T O2 from 1 bit TDC32 (time length). In this case, for example, when four times the maximum amplitude 4G VT (s / LSB) time output T O2, the same 16G VT (s / LSB) and time conversion output T I.
  • 1-bit TDC33 outputs "0/1" bit value D T3 based on the sign of the time the output T OA from time amplifier 36. Further, 1 bit TDC33, after attenuates the maximum amplitude (time length) of the time the output T OA, to ⁇ 2G VT (s / LSB), which corresponds to two bits of the bit values D T4 ⁇ D T5, Time Output Output as TO3. At this time, as described above, 1-bit TDC33, depending on the bit value D T3 "0/1", after adding or subtracting a reference time T R1 in time output T OA, and outputs as the time output T O3.
  • 1 bit TDC34 outputs "0/1" bit value D T4 based on the sign of the time the output T O3 from 1 bit TDC33. Further, 1 bit TDC34 a maximum amplitude (time length) of the time the output T O3, after attenuated to ⁇ G VT (s / LSB), which corresponds to one bit of the bit values D T5, as the time the output T O4 Output. At this time, I described above, 1-bit TDC34, depending on the bit value D T4 "0/1", after adding or subtracting a reference time T R2 the time output T O3, and outputs as the time output T O4.
  • time comparator 35 outputs 1 time output T O3 from bit TDC34, or "0/1" bit value D T5 based on the sign of the time the output T O from the pipeline circuit 14P.
  • time conversion output T I from the folding VTC12 is time by TDC14 - digitally converted
  • the lower digital conversion output D OL of 5 bits consisting of bit values D T1 ⁇ D T5 is output to the output circuit 16.
  • the folding VTC 12 parallels the analog input voltage VIN with 2N (N is an integer of 1 or more) voltage sections provided by folding the preset input voltage range.
  • the analog input voltage V in the target voltage section where the analog input voltage VIN is located by outputting the N-bit upper digital conversion output DOH and converting the analog input voltage VIN from voltage to time. is obtained so as to output the time-converted output T I of iN.
  • the voltage-time conversion in the folding VTC 12 is defined for each voltage section obtained by folding and reducing the input voltage range of the analog input voltage VIN. Therefore, the folding VTC 12 has the requirement of a relaxed linear input range, and it is possible to obtain a large conversion gain. As a result, all four performance requirements shown in FIG. 13 can be satisfied, and as a result, high voltage-time conversion performance can be obtained with low power consumption.
  • the folding VTC 12 has N-1 voltage comparators 22, 24, 26, and the boundary voltage at the boundary of the corresponding voltage section among the 2N voltage sections and the analog input voltage VIN .
  • the voltage-time conversion of the difference voltage between the midpoint voltage of the corresponding voltage section and the analog input voltage VIN of the 2N voltage sections is performed by the N VTC unit circuits 21, 23, 25, 27.
  • the individual time outputs related to the voltage section are output respectively, and the upper digital conversion output DOH is output based on the comparison results output from the N-1 voltage comparators 22, 24, 26 in the selection circuit 28. together generates and outputs, from among the individual time output for output voltage interval from the N VTC unit circuits 21, 23, 25, 27 selectively outputs the individual time output related to the target voltage interval as the time conversion output T I You may try to do it.
  • the voltage-time conversion core circuit 20A outputs the time output obtained by voltage-time conversion of the differential voltage.
  • the time amplifier 20B generates and outputs an individual time output by temporally amplifying the time output from the voltage-time conversion core circuit 20A
  • the switch circuit 20C outputs the corresponding voltage section as the target voltage section. Only when is the case, the individual time output from the time amplifier 20B may be output. This makes it possible to realize voltage-time conversion with a large linear conversion gain over a wide linear input range with a simple circuit configuration.
  • the TDC 14 includes M-1 1-bit TDCs 31, 32, 33, 34 connected in series in the pipeline circuit 14P, and M-1 1-bit TDCs 31, 32. by 33 and 34, the folding has been the time-converted output T I outputted from the VTC 12, sequentially time - digital conversion, a time comparator 35, a time output T O output from the pipeline circuit 14P, M-number of reference compared to the rest one reference time of the time, in each of the M-1 1-bit TDC31,32,33,34, input time output T iN time - 1 obtained by digital conversion
  • the bit digital output DT is output as the corresponding bit value of the lower digital conversion output DOWN , and the time length corresponding to the time output T OUT is added or subtracted according to the 1-bit digital output DT. And output.
  • the time conversion output T I output from the folding VTC 12 efficiently lower digital conversion output D OL time - can be digital conversion.
  • the pipeline circuit 14P is a time amplifier 36 connected between any two 1-bit TDCs 31, 32, 33, 34 connected in series, from one 1-bit TDC.
  • the output time output may be amplified in time and input to the other 1-bit TDC.
  • the time outputs input / output by the M-1 1-bit TDCs 31, 32, 33, 34 are the first and second second, which indicate the time length of the time output by the pulse time difference between them.
  • Each of the M-1 1-bit TDCs 31, 32, 33, and 34 consisting of pulse signals is 1/2 of the preset time length and the corresponding reference time time length in the first delay circuit 30A.
  • a delay is given to the first pulse signal and output by the sum of the above, and in the second delay circuit 30B, only the difference between the preset time length and 1/2 of the corresponding reference time time length.
  • a delay is given to the first pulse signal and output, and in the third delay circuit 30C, the sum of the preset time length and 1/2 of the corresponding reference time time length is the second pulse.
  • a delay is given to the signal and output, and in the fourth delay circuit 30D, the difference between the preset set time length and 1/2 of the corresponding reference time time length is applied to the second pulse signal.
  • Output with a delay and the time comparator 30E compares the time positions of the first and second pulse signals to time-digitally convert the input time output and output the corresponding bit value DT .
  • the first selector 30F is the first pulse output from either the first delay circuit 30A or the second delay circuit 30B based on the bit value DT output from the time comparator 30E.
  • the signal is selected and output, and the second selector 30G outputs from either the third delay circuit 30C or the fourth delay circuit 30D based on the bit value DT output from the time comparator 30E.
  • the second pulse signal may be selected and output.
  • Delay circuit, 30E Time comparator, 30F, 30G ... Selector, 35 ... Time comparator, 36 ... Time amplifier, VIN ... Analog input voltage , V R ... reference voltage, T I ... temporal transform output, T R ... reference time, D OH ... upper digital converter output, D OL ... lower-order digital converter output, D OUT ... digital conversion output, CK ... clock signal.

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Abstract

折り畳みＶＴＣ（１２）が、アナログ入力電圧（ＶＩＮ）を、予め設定されている入力電圧範囲を折り畳んで設けた２Ｎ（Ｎは１以上の整数）個の電圧区間と並列的に比較することにより、Ｎビットの上位デジタル変換出力（ＤＯＬ）を出力するとともに、アナログ入力電圧（ＶＩＮ）を電圧－時間変換することにより、アナログ入力電圧（ＶＩＮ）が位置する対象電圧区間におけるアナログ入力電圧（ＶＩＮ）の時間変換出力（ＴＩ）を出力する。これにより、少ない消費電力で高い電圧－時間変換性能が得られる。

Description

アナログ－デジタル変換器
　本発明は、アナログ入力電圧を異なる複数の電圧区間と並列的に比較し、得られた比較結果をデジタルデータに変換して出力するアナログ－デジタル変換技術に関する。
　入力電圧を高速でアナログ－デジタル変換（以下、ＡＤ：Analog-to-Digital変換という）するＡＤ変換器の１つとして、フラッシュ型（並列型）のＡＤ変換器（Analog-to-Digital Converter）、いわゆるフラッシュＡＤ変換器（フラッシュＡＤＣ）があり、光学系の受信器において広く使用されている（例えば、非特許文献１など参照）。
　フラッシュＡＤＣには、入力電圧を一旦時間出力に変換した後、デジタル出力に変換する、時間ベースのフラッシュＡＤＣ（Time-based flash ADC，TB flash ADC）がある。
　図９は、一般的な時間ベースのフラッシュＡＤＣを示すブロック図である。時間ベースのフラッシュＡＤＣは、図９に示すように、電圧ドメイン変換（V-Domain Conversion）と時間ドメイン変換（T-Domain Conversion）を行う２つの処理回路で構成されている。電圧ドメイン変換は、電圧入力（ＶＩＮ）をデジタル出力と時間出力とに変換する。電圧ドメイン変換の時間出力は、時間ドメイン変換に入力されて、時間－デジタル変換器（ＴＤＣ：Time-to-Digital Converter）により、デジタルコードに変換される。電圧ドメイン変換のデジタル出力は、最終的な出力コードの上位ビットとして用いられ、時間ドメイン変換のデジタル出力は、最終的な出力コードの下位ビットとして用いられる。
　他の構造の時間ベースのフラッシュＡＤＣでは、電圧ドメイン変換が、デジタル出力を生成せず、時間出力だけを生成する場合がある。この場合、出力コードのすべてのビットは、時間ドメイン変換によって生成される。時間ベースのアーキテクチャは、ＣＭＯＳ回路で構成できるため、従来の電圧ベースのアーキテクチャに比べて、低消費電力と高速動作が可能である。したがって、時間ベースのフラッシュＡＤＣは、電圧ベースのフラッシュＡＤＣよりエネルギー効率の高い性能を見せる。しかし、時間インターリーブ逐次比較（ＳＡＲ：Successive Approximation Register）型ＡＤＣなどの他のＡＤＣアーキテクチャと比較した場合、まだ消費電力が大きく、エネルギー効率が低い。これを改善するためには、時間ドメイン変換のＴＤＣの消費電力を低減させなければならない。
　従来の時間ベースのフラッシュＡＤＣでは、時間－デジタル変換器（ＴＤＣ）として、消費電力が大きいフラッシュ構造のＴＤＣが、主に使用されている。これは、従来の時間ベースのフラッシュＡＤＣにおいて、電圧入力を時間出力に変換する際、使用される電圧－時間変換器（ＶＴＣ：Voltage-to-Time Converter）が非線形変換をしたり、多数の出力信号を生成したりするからである。これにより、ＴＤＣで利用可能な構造が制限される。また、変換の線形化は、変換ゲインを減少させ、これはＴＤＣの高性能を要求し、ＴＤＣの厳しい設計条件により消費電力が増加する。
Behzad Razavi、「The Flash ADC」、A Circuit for All Seasons、IEEE SOLID-STATE CIRCUITS MAGAZINE、Summer 2017
　それぞれ異なる電圧－時間変換器（ＶＴＣ）を用いた、時間ベースのフラッシュＡＤＣの３つの構成例について説明する。
　まず、ラッチ構造を有するＶＴＣを用いた、第１の時間ベースのフラッシュＡＤＣの構成例について説明する。図１０は、第１の時間ベースのフラッシュＡＤＣ（ラッチ構造ＶＴＣ）の構成例を示すブロック図である。図１０に示す、第１の時間ベースのフラッシュＡＤＣは、動的コンパレータ（Dynamic CMP）を使用したＶＴＣで、複数の時間出力とデジタル出力を生成する。このＶＴＣは、クロック信号ＣＫの入力から出力が出てくるまでの時間が入力電圧に応じて変化する特性を利用して、電圧を時間に変換する。このとき、この変換の非線形性により、ＴＤＣから得ることができる解像度は１～３ビットに制限されるため、利用可能なＴＤＣの構造は、大きな消費電力を持つフラッシュ構造に制限される、という問題点がある。
　続いて、線形ＶＴＣを用いた、第２の時間ベースのフラッシュＡＤＣの構成例について説明する。図１１は、第２の時間ベースのフラッシュＡＤＣ（線形ＶＴＣ）の構成例を示すブロック図である。図１１に示す、第２の時間ベースのフラッシュＡＤＣは、動的コンパレータの代わりに線形ＶＴＣを使用して、線形電圧－時間変換を行う。ＶＴＣ出力と時間領域補間を使用して、必要なすべての時間出力を生成し、これを多数の１ビットＴＤＣを利用してデジタルコードに変換する。このとき、このＴＤＣは、フラッシュのアーキテクチャのような大型のハードウェアと多くの消費電力を必要とする、という問題点がある。
　次に、単一線形ＶＴＣと単一ＴＤＣを用いた、第３の時間ベースのフラッシュＡＤＣの構成例について説明する。図１２は、第３の時間ベースのフラッシュＡＤＣ（単一線形ＶＴＣと単一ＴＤＣ）の構成例を示すブロック図である。図１２に示す、第３の時間ベースのフラッシュＡＤＣにおいて、単一線形ＶＴは、線形変換された単一の時間出力をＴＤＣへ出力するため、ＴＤＣは低消費電力や高速化のためのさまざまなアーキテクチャを考慮することができる。しかし、線形入力の範囲が広がるにつれて変換ゲインが減少するので、広い範囲の大きな線形の変換ゲインを持つ変換を得るのが難しい、という問題点がある。
　図１３は、電圧－時間変換に関する性能要件を示す説明図である。前述した第１～第３の時間ベースのフラッシュＡＤＣの特性は、図１３に示した変換ゲイン（gain）、線形入力範囲（linear range）、時間出力（time out）、およびデジタル出力（digital out）からなるＶＴＣの４つの性能要件に基づいて、容易に比較でき。広い範囲の領域で線形の変換ゲインを有し、単一の時間出力を発生させるＶＴＣは、さまざまなＴＤＣ構造を考慮することができ、ＴＤＣの消費電力の低減を可能とする。特に、大きな変換ゲインは、ＴＤＣの性能要件を緩和させることができる。また、デジタル出力の提供は、ＴＤＣの解像度要件を減少させることができる。これにより、ＬＳＢ（量子化単位：Least Significant Bit）当たりのＶＴＣの変換ゲインを増加させ、ＶＴＣの直線性要件を緩和させることができる。
　本発明はこのような課題を解決するためのものであり、少ない消費電力で高い電圧－時間変換性能を有するアナログ－デジタル変換技術を提供することを目的としている。
　このような目的を達成するために、本発明にかかるアナログ－デジタル変換器は、アナログ入力電圧を異なる複数の電圧区間と並列的に比較し、得られた比較結果をデジタル変換出力に変換して出力するアナログ－デジタル変換器であって、前記アナログ入力電圧を、予め設定されている入力電圧範囲を折り畳んで設けた２Ｎ（Ｎは１以上の整数）個の電圧区間と並列的に比較することにより、Ｎビットの上位デジタル変換出力を出力するとともに、前記アナログ入力電圧を電圧－時間変換することにより、前記アナログ入力電圧が位置する対象電圧区間における前記アナログ入力電圧の時間変換出力を出力する折り畳み電圧－時間変換回路と、前記折り畳み電圧－時間変換回路から出力された前記時間変換出力を、予め設定されているＭ（Ｍは２以上の整数）個の基準時間に基づいて時間－デジタル変換することにより、Ｍビットの下位デジタル変換出力を出力する時間－デジタル変換回路とを備えている。
　本発明によれば、少ない消費電力で高い電圧－時間変換性能を得ることができる。
図１は、フラッシュＡＤＣの構成を示すブロック図である。 図２は、電圧区間と上位デジタル変換出力との関係を示すグラフである。 図３は、折り畳みＶＴＣの構成を示すブロック図である。 図４は、ＶＴＣユニット回路の構成を示すブロック図である。 図５は、ＶＴＣユニット回路の動作を示す説明図である。 図６は、ＴＤＣの構成を示すブロック図である。 図７は１ビットＴＤＣの構成を示すブロック図である。 図８は、時間出力の振幅と基準電圧との関係を示す説明図である。 図９は、一般的な時間ベースのフラッシュＡＤＣを示すブロック図である。 図１０は、第１の時間ベースのフラッシュＡＤＣ（ラッチ構造ＶＴＣ）の構成例を示すブロック図である。 図１１は、第２の時間ベースのフラッシュＡＤＣ（線形ＶＴＣ）の構成例を示すブロック図である。 図１２は、第３の時間ベースのフラッシュＡＤＣ（単一線形ＶＴＣと単一ＴＤＣ）の構成例を示すブロック図である。 図１３は、電圧－時間変換に関する性能要件を示す説明図である。
　次に、本発明の一実施の形態について図面を参照して説明する。
［フラッシュＡＤＣ］
　まず、図１を参照して、本実施の形態にかかるフラッシュ型のアナログ－デジタル変換器（以下、フラッシュＡＤＣという）１０について説明する。図１は、フラッシュＡＤＣの構成を示すブロック図である。
　図１に示すように、本実施の形態にかかるフラッシュＡＤＣ１０は、主な回路部として、トラック・アンド・ホールド（Ｔ／Ｈ：Track and Hold）回路１１、折り畳み（folding）電圧－時間変換器（ＶＴＣ：Voltage-to-Time Converter）１２、基準電圧発生器（VR Generator）１３、時間－デジタル変換器（ＴＤＣ：Time-to-Digital Converter）１４、基準時間発生器（TR Generator）１５、および出力回路１６を備えている。
　以下では、トラック・アンド・ホールド回路１１、折り畳み電圧－時間変換器１２、および時間－デジタル変換器１４を、それぞれＴ／Ｈ回路１１、折り畳みＶＴＣ１２、およびＴＤＣ１４という。
［Ｔ／Ｈ回路］
　Ｔ／Ｈ回路１１は、クロック信号ＣＫに基づいて、変換対象であるアナログ入力電圧ＶＩＮをサンプリングして保持出力する回路部である。
［折り畳みＶＴＣ］
　折り畳みＶＴＣ１２は、アナログ入力電圧ＶＩＮを、予め設定されているアナログ入力電圧ＶＩＮの入力電圧範囲を折り畳んで設けた２Ｎ（Ｎは１以上の整数）個の電圧区間と並列的に比較することにより、Ｎビットの上位デジタル変換出力ＤＯＨを出力するとともに、アナログ入力電圧ＶＩＮを電圧－時間変換することにより、アナログ入力電圧ＶＩＮが位置する対象電圧区間における、アナログ入力電圧ＶＩＮの時間変換出力ＴＩとを出力する回路部である。
　図２は、電圧区間と上位デジタル変換出力との関係を示すグラフであり、横軸がアナログ入力電圧ＶＩＮを示し、縦軸が時間変換出力ＴＩを示している。図２では、Ｎ＝２の例が示されており、アナログ入力電圧ＶＩＮの入力電圧範囲ＶＲＡＮＧＥが折り畳まれて（分割されて）４つの電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４が設けられている。これら電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４が、２ビットのデジタルコードからなる上位デジタル変換出力ＤＯＨの「００」，「０１」，「１０」，「１１」に対応している。
　電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４の境界電圧は、基準電圧ＶＲ２，ＶＲ４，ＶＲ６からなり、基準電圧発生器１３から与えられる。したがって、折り畳みＶＴＣ１２は、アナログ入力電圧ＶＩＮをこれら基準電圧ＶＲ２，ＶＲ４，ＶＲ６と比較することにより、アナログ入力電圧ＶＩＮが位置する電圧区間、すなわち対象電圧区間を特定でき、対象電圧区間を示すデジタル出力を上位デジタル変換出力ＤＯＨとして出力する。
　また、折り畳みＶＴＣ１２は、電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４ごとに、アナログ入力電圧ＶＩＮを電圧－時間変換する。この際、電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４の中点電圧でアナログ入力電圧ＶＩＮを相対化して電圧－時間変換する。電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４の中点電圧は、基準電圧ＶＲ１，ＶＲ３，ＶＲ５，ＶＲ７からなり、基準電圧発生器１３から与えられる。これにより、電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４におけるアナログ入力電圧ＶＩＮの時間出力、すなわち電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４に関する個別時間出力が得られる。折り畳みＶＴＣ１２は、これら個別時間出力のうちから、対象電圧区間の個別時間電圧のみを単一の時間変換出力ＴＩとして選択出力する。
　時間変換出力ＴＩは、２つのパルス信号からなり、これらパルス信号のパルス時間差が、対象電圧区間において相対化されたアナログ入力電圧ＶＩＮの大きさを示す時間長に相当している。
　折り畳みＶＴＣ１２の具体的構成や動作の詳細については後述する。
　このように、折り畳みＶＴＣ１２における電圧－時間変換が、アナログ入力電圧ＶＩＮの入力電圧範囲を折り畳んで縮小した電圧区間ごとに定義されることになる。このため、折り畳みＶＴＣ１２は、緩和された線形入力範囲の要件を持つことになり、大きな変換利得を得ることができる。したがって、前述の図１３で示した４つの性能要件をすべて満たすことができる。
　本実施の形態では、例としてＮ＝２の場合、すなわちアナログ入力電圧ＶＩＮの入力電圧範囲が４つの電圧区間に畳み込まれる場合を例として説明するが、これに限定されるものではなく、Ｎが１以上であればいずれの場合も、以下と同様にして本発明を適用することができる。
［基準電圧発生器］
　基準電圧発生器１３は、予め設定されている２Ｎ個の電圧区間を規定する、境界電圧および中点電圧を、基準電圧ＶＲとして発生させて折り畳みＶＴＣ１２に供給する回路部である。Ｎ＝２の場合、４個の電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４の境界電圧を示す３つの基準電圧ＶＲ２，ＶＲ４，ＶＲ６と、電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４の中点電圧を示す４つの基準電圧ＶＲ１，ＶＲ３，ＶＲ５，ＶＲ７とを供給する。
［ＴＤＣ］
　ＴＤＣ１４は、基準時間発生器１５からの基準時間ＴＲに基づいて、折り畳みＶＴＣ１２から出力された時間変換出力ＴＩを、予め設定されているＭ（Ｍは１以上の整数）－１個の基準時間に基づいて、Ｍビットの下位デジタル変換出力ＤＯＬを出力する回路部である。
　ＴＤＣ１４の具体的構成や動作の詳細については後述する。本実施の形態では、例としてＭ＝５の場合、すなわち時間変換出力ＴＩを５ビットの下位デジタル変換出力ＤＯＬに変換する場合を例として説明するが、これに限定されるものではなく、Ｍが２以上であればいずれの場合も、以下と同様にして本発明を適用することができる。
［基準時間発生器］
　基準時間発生器１５は、予め設定されているＭ－１個の基準時間ＴＲを発生させる回路部である。なお、時間－デジタル変換の感度を上げるためＴＤＣ１４で時間増幅器を用いる場合、基準時間ＴＲの数をＭより削減できる。例えば、Ｍ＝５の場合、Ｍ－１＝４個の基準時間ＴＲが必要となるが、後述の例では、２つの基準時間ＴＲ１，ＴＲ２に削減されて、基準時間発生器１５からＴＤＣ１４へ出力されている。
［出力回路］
　出力回路１６は、例えばＤフリップフロップ回路からなり、クロック信号ＣＫに基づいて、折り畳みＶＴＣ１２から出力されたＮビットの上位デジタル変換出力ＤＯＨと、ＴＤＣ１４から出力されたＭビットの下位デジタル変換出力ＤＯＬとを保持し、アナログ入力電圧ＶＩＮの電圧－デジタル変換結果として、Ｎ＋Ｍビットのデジタル変換出力ＤＯＵＴを出力する回路部である。
［折り畳みＶＴＣの詳細］
　次に、図３を参照して、本実施の形態にかかるフラッシュＡＤＣ１０で用いられる折り畳みＶＴＣ１２について詳細に説明する。図３は、折り畳みＶＴＣの構成を示すブロック図であり、Ｎ＝２の場合の構成例が示されている。
　図３に示すように、折り畳みＶＴＣ１２は、主な回路部として、２Ｎ－１（＝３）個の電圧比較器２２，２４，２６と、２Ｎ（＝４）個のＶＴＣユニット回路２１，２３，２５，２７と、選択回路２８とを備えている。
［電圧比較器］
　電圧比較器２２，２４，２６は、２Ｎ個の電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４のうち、対応する電圧区間の境界の境界電圧を示す基準電圧ＶＲと、アナログ入力電圧ＶＩＮとをそれぞれ比較するように構成されている。
　図３に示すように、電圧比較器２２は、電圧区間ＶＳ１－ＶＳ２間の境界と対応しており、その境界電圧を示す基準電圧ＶＲ２とアナログ入力電圧ＶＩＮとを比較し、比較結果Ｄ１を出力する。この際、アナログ入力電圧ＶＩＮと基準電圧ＶＲ２との差分電圧ＶＩＮ－ＶＲ２をゼロ電圧と比較するようにしてもよい。ＶＩＮ≧ＶＲ２の場合にはＤ１＝「１」となり、ＶＩＮ＜ＶＲ２の場合にはＤ１＝「０」となる。
　また、電圧比較器２４は、電圧区間ＶＳ２－ＶＳ３間の境界と対応しており、その境界電圧を示す基準電圧ＶＲ４とアナログ入力電圧ＶＩＮとを比較し、比較結果Ｄ２を出力する。この際、アナログ入力電圧ＶＩＮと基準電圧ＶＲ４との差分電圧ＶＩＮ－ＶＲ４をゼロ電圧と比較するようにしてもよい。ＶＩＮ≧ＶＲ４の場合にはＤ２＝「１」となり、ＶＩＮ＜ＶＲ４の場合にはＤ２＝「０」となる。
　また、電圧比較器２６は、電圧区間ＶＳ３－ＶＳ４間の境界と対応しており、その境界電圧を示す基準電圧ＶＲ６とアナログ入力電圧ＶＩＮとを比較し、比較結果Ｄ３を出力する。この際、アナログ入力電圧ＶＩＮと基準電圧ＶＲ６との差分電圧ＶＩＮ－ＶＲ６をゼロ電圧と比較するようにしてもよい。ＶＩＮ≧ＶＲ６の場合にはＤ３＝「１」となり、ＶＩＮ＜ＶＲ６の場合にはＤ３＝「０」となる。
［ＶＴＣユニット回路］
　ＶＴＣユニット回路２１，２３，２５，２７は、２Ｎ個の電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４のうち、対応する電圧区間の中点電圧とアナログ入力電圧ＶＩＮとの差分電圧を電圧－時間変換することにより、当該電圧区間に関する個別時間出力をそれぞれ出力するように構成されている。
　具体的には、図３に示すように、ＶＴＣユニット回路２１は、電圧区間ＶＳ１と対応しており、その中点電圧を示す基準電圧ＶＲ１とアナログ入力電圧ＶＩＮとの差分電圧ＶＩＮ－ＶＲ１を電圧－時間変換し、電圧区間ＶＳ１に関する個別時間出力ＴＩ１を出力する。
　また、ＶＴＣユニット回路２３は、電圧区間ＶＳ２と対応しており、その中点電圧を示す基準電圧ＶＲ３とアナログ入力電圧ＶＩＮとの差分電圧ＶＩＮ－ＶＲ３を電圧－時間変換し、電圧区間ＶＳ２に関する個別時間出力ＴＩ２を出力する。
　また、ＶＴＣユニット回路２５は、電圧区間ＶＳ３と対応しており、その中点電圧を示す基準電圧ＶＲ５とアナログ入力電圧ＶＩＮとの差分電圧ＶＩＮ－ＶＲ５を電圧－時間変換し、電圧区間ＶＳ３に関する個別時間出力ＴＩ３を出力する。
　また、ＶＴＣユニット回路２７は、電圧区間ＶＳ４と対応しており、その中点電圧を示す基準電圧ＶＲ７とアナログ入力電圧ＶＩＮとの差分電圧ＶＩＮ－ＶＲ７を電圧－時間変換し、電圧区間ＶＳ４に関する個別時間出力ＴＩ４を出力する。
［選択回路］
　選択回路２８は、電圧比較器２２，２４，２６からの比較結果Ｄ１，Ｄ２，Ｄ３をエンコードすることにより、Ｎビットの上位デジタル変換出力ＤＯＨを生成して出力回路１６へ出力し、ＶＴＣユニット回路２１，２３，２５，２７から出力された電圧区間ＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４に関する個別時間出力ＴＩ１，ＴＩ２，ＴＩ３，ＴＩ４のうちから、対象電圧区間に関する個別時間出力を時間変換出力ＴＩとしてＴＤＣ１４へ選択出力する回路部である。
［ＶＴＣユニット回路の詳細］
　次に、図４を参照して、本実施の形態にかかるフラッシュＡＤＣ１０の折り畳みＶＴＣ１２で用いられるＶＴＣユニット回路２０（２１，２３，２５，２７）について詳細に説明する。図４は、ＶＴＣユニット回路の構成を示すブロック図である。
　図４に示すように、ＶＴＣユニット回路２０は、主な回路部として、ＶＴＣコア回路２０Ａ、時間増幅器２０Ｂ、およびスイッチ回路２０Ｃを備えている。
［ＶＴＣコア回路］
　ＶＴＣコア回路２０Ａは、クロック信号ＣＫに基づいて、対応する電圧区間の中点電圧ＶＲｉとアナログ入力電圧ＶＩＮとの差分電圧ＶＩＮ－ＶＲｘを電圧－時間変換し、得られた時間出力ＴＤｉを２つのパルス信号Ｐ１，Ｎ１で出力するように構成されている。これらパルス信号Ｐ１，Ｎ１のパルス時間差が、時間出力ＴＤｉの時間長に相当している。
［時間増幅器］
　時間増幅器２０Ｂは、ＶＴＣコア回路２０Ａからの時間出力ＴＤを増幅（延長）し、得られた個別時間出力ＴＩｉを２つのパルス信号Ｐ２，Ｎ２で出力するように構成されている。これらパルス信号Ｐ２，Ｎ２のパルス時間差が、個別時間出力ＴＩｉの時間長に相当している。
［スイッチ回路］
　スイッチ回路２０Ｃは、ＶＴＣユニット回路２０に対応する電圧区間ＶＳと関係する電圧比較器（２２，２４，２６）からの比較結果Ｄａ，Ｄｂ（Ｄ１，Ｄ２，Ｄ３）に基づいて、時間増幅器２０Ｂからの個別時間出力ＴＩｉに関する出力制御を行うように構成されている。
　具体的には、図３および図４に示すように、ＶＴＣユニット回路２１は、対応する電圧区間ＶＳ１と関係する電圧比較器２２からの比較結果Ｄ１に基づいて、対応する電圧区間ＶＳ１が対象電圧区間である場合にのみ、個別時間出力ＴＩ１を２つのパルス信号Ｐ３，Ｎ３で選択回路２８へ出力する。
　また、ＶＴＣユニット回路２３は、対応する電圧区間ＶＳ２と関係する電圧比較器２２，２４からの比較結果Ｄ１，Ｄ２に基づいて、対応する電圧区間ＶＳ２が対象電圧区間である場合にのみ、個別時間出力ＴＩ２を２つのパルス信号Ｐ３，Ｎ３で選択回路２８へ出力する。
　また、ＶＴＣユニット回路２５は、対応する電圧区間ＶＳ３と関係する電圧比較器２４，２６からの比較結果Ｄ２，Ｄ３に基づいて、対応する電圧区間３が対象電圧区間である場合にのみ、個別時間出力ＴＩ３を２つのパルス信号Ｐ３，Ｎ３で選択回路２８へ出力する。
　また、ＶＴＣユニット回路２７は、対応する電圧区間ＶＳ４と関係する電圧比較器２６からの比較結果Ｄ３に基づいて、対応する電圧区間ＶＳ４が対象電圧区間である場合にのみ、個別時間出力ＴＩ４を２つのパルス信号Ｐ３，Ｎ３で選択回路２８へ出力する。
［ＶＴＣユニット回路の動作］
　図５は、ＶＴＣユニット回路の動作を示す説明図である。図５に示すように、まず、ＶＴＣコア回路２０Ａは、クロック信号ＣＫに基づいて、差分電圧ＶＩＮ－ＶＲを電圧－時間変換し、得られた時間出力ＴＤを、クロック信号ＣＫに類似した２つのパルス信号Ｐ１，Ｎ１のパルス時間差、例えば立ち上がりエッジの時間差で出力する。この際、差分電圧ＶＩＮ－ＶＲは線形電圧－時間変換されるため、その線形の変換ゲインをαとした場合、時間出力ＴＤは、ＴＤ＝α（ＶＩＮ－ＶＲ）で表される。
　次に、時間増幅器２０Ｂは、ＶＴＣコア回路２０Ａからの時間出力ＴＤを増幅（延長）し、得られた個別時間出力ＴＩを２つのパルス信号Ｐ２，Ｎ２のパルス時間差、例えば立ち上がりエッジの時間差で出力する。この際、増幅率をβとした場合、個別時間出力ＴＩは、ＴＩ＝βＴＤ＝α・β（ＶＩＮ－ＶＲ）で表される。
　この後、スイッチ回路２０Ｃは、比較結果Ｄａ，Ｄｂ（Ｄ１，Ｄ２，Ｄ３）に基づいて、時間増幅器２０Ｂからの個別時間出力ＴＩに関する出力制御を行う。この際、比較結果Ｄａ，Ｄｂが「１０」を示す場合、個別時間出力ＴＩを２つのパルス信号Ｐ３，Ｎ３のパルス時間差、例えば立ち上がりエッジの時間差で出力する。一方、比較結果Ｄａ，Ｄｂが「００」，「０１」，「１１」を示す場合、ＬＯＷレベルのパルス信号Ｐ３，Ｎ３を出力する。これにより、比較結果Ｄａ，Ｄｂが「１０」を示す場合、すなわち、ＶＴＣユニット回路２０に対応する電圧区間ＶＳが対象電圧区間である場合にのみ、個別時間出力ＴＩが選択回路２８へ出力されることになる。
［ＴＤＣの詳細］
　次に、図６を参照して、本実施の形態にかかるフラッシュＡＤＣ１０で用いられるＴＤＣ１４について詳細に説明する。図６は、ＴＤＣの構成を示すブロック図であり、Ｍ＝５の場合の構成例が示されている。
　図６に示すように、ＴＤＣ１４は、主な回路部として、パイプライン回路１４Ｐと時間比較器３５とを備えている。
［パイプライン回路］
　パイプライン回路１４Ｐは、直列的に接続されたＭ－１個の１ビット時間－デジタル変換回路（以下、１ビットＴＤＣという）３１，３２，３３，３４を含み、これら１ビットＴＤＣ３１，３２，３３，３４により、折り畳みＶＴＣ１２から出力された時間変換出力ＴＩを、Ｍ－１個の基準時間に基づいて順に時間－デジタル変換することにより、Ｍ－１ビットの下位デジタル変換出力ＤＯＬ（ＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４）を出力するように構成されている。このうち、ＤＴ１が下位デジタル変換出力ＤＯＬの最上位ビットに相当する。
［時間比較器］
　時間比較器３５は、パイプライン回路１４Ｐから出力された時間出力ＴＯの時間長を、ゼロ時間と比較する（正負を確認する）ことにより、残り１ビットの下位デジタル変換出力ＤＯＬ（ＤＴ５）を出力するように構成されている。このＤＴ５が下位デジタル変換出力ＤＯＬの最下位ビット、すなわちフラッシュＡＤＣ１０のデジタル変換出力ＤＯＵＴの最下位ビットに相当する。
［パイプライン回路の詳細］
　次に、図６を参照して、本実施の形態にかかるフラッシュＡＤＣ１０のＴＤＣ１４で用いられるパイプライン回路１４Ｐについて詳細に説明する。
　図６に示すように、パイプライン回路１４Ｐは、主な回路部として、Ｍ－１個の１ビットＴＤＣ３１，３２，３３，３４と、時間増幅器３６とを備えている。
［１ビットＴＤＣ］
　１ビットＴＤＣ３１，３２，３３，３４は、入力された時間出力の時間長をゼロ時間と比較（正負を確認）し、得られた比較結果を、下位デジタル変換出力ＤＯＬのうち対応するビット値ＤＴとして出力するとともに、比較結果に応じて対応する基準時間分の時間長ＴＲを時間出力ＴＩＮに加減算した時間出力ＴＯＵＴを出力するように構成されている。
　具体的には、図６に示すように、１ビットＴＤＣ３１は、入力された時間変換出力ＴＩの時間長をゼロ時間と比較し、得られた比較結果を、下位デジタル変換出力ＤＯＬのうち対応するビット値ＤＴ１として出力する。
　また、１ビットＴＤＣ３２は、入力された時間出力ＴＯ１の時間長をゼロ時間と比較し、得られた比較結果を、下位デジタル変換出力ＤＯＬのうち対応するビット値ＤＴ２として出力する。
　また、１ビットＴＤＣ３３は、入力された時間出力ＴＯＡの時間長をゼロ時間と比較し、得られた比較結果を、下位デジタル変換出力ＤＯＬのうち対応するビット値ＤＴ３として出力する。
　また、１ビットＴＤＣ３４は、入力された時間出力ＴＯ３の時間長をゼロ時間と比較し、得られた比較結果を、下位デジタル変換出力ＤＯＬのうち対応するビット値ＤＴ４として出力する。
　この際、入力された時間出力ＴＩＮの時間長がゼロ時間以上（正）すなわち基準時間以上であれば、比較結果は「１」となり、ゼロ時間未満（負）すなわち基準時間未満であれば、比較結果は「０」となる。
　また、１ビットＴＤＣ３１，３２，３３，３４は、比較結果が「１」の場合、入力された時間出力ＴＩＮの時間長から対応する基準時間分の時間長ＴＲを減算した時間出力ＴＯＵＴを出力し、比較結果が「０」の場合、入力された時間出力ＴＩＮの時間長に対応する基準時間分の時間長ＴＲを加算した時間出力ＴＯＵＴを出力する。
　時間増幅器３６は、いずれか２つの１ビットＴＤＣの間に接続されて、一方の１ビットＴＤＣから出力された時間出力を時間的に増幅（延長）して他方の１ビットＴＤＣへ入力するように構成されている。図６の例では、１ビットＴＤＣ３２と１ビットＴＤＣ３３との間に時間増幅器３６が接続されている。この場合、１ビットＴＤＣ３２から出力された時間出力ＴＯ２が、時間増幅器３６で増幅されて時間出力ＴＯＡとして１ビットＴＤＣ３３に出力される。このように、１ビットＴＤＣ間に時間増幅器３６を設けることにより、時間－デジタル変換する時間出力が増幅されるため、基準時間も増幅したものを用いることができる。このため、図６の例のように、時間増幅器３６より後段の１ビットＴＤＣ３３，３４で、時間増幅器３６より前段の１ビットＴＤＣ３１，３２と同じ基準時間ＴＲ１，ＴＲ２を兼用できる。
［１ビットＴＤＣの詳細］
　次に、図７を参照して、本実施の形態にかかるフラッシュＡＤＣ１０のＴＤＣ１４で用いられるパイプライン回路１４Ｐの１ビットＴＤＣ３０（３１，３２，３３，３４）について詳細に説明する。図７は１ビットＴＤＣの構成を示すブロック図である。
　１ビットＴＤＣ３０は、主な回路部として、遅延回路３０Ａ，３０Ｂ，３０Ｃ，３０Ｄと、時間比較器３０Ｅと、セレクタ３０Ｆ，３０Ｇとを備えている。
［遅延回路］
　遅延回路３０Ａ，３０Ｂ，３０Ｃ，３０Ｄは、入力された時間出力の２つの信号パルスｉｎｐ，ｉｎｎに遅延を与えて出力するように構成されている。具体的には、図７に示すように、遅延回路（第１の遅延回路）３０Ａは、信号パルスｉｎｐに処理時間ＴＣ＋基準時間ＴＲ／２の遅延を与えてセレクタ３０Ｆに出力し、遅延回路（第２の遅延回路）３０Ｂは、信号パルスｉｎｐに処理時間ＴＣ－基準時間ＴＲ／２分の遅延を与えてセレクタ３０Ｆに出力する。また、遅延回路（第３の遅延回路）３０Ｃは、信号パルスｉｎｎに処理時間ＴＣ＋基準時間ＴＲ／２の遅延を与えてセレクタ３０Ｇに出力し、遅延回路（第４の遅延回路）３０Ｄは、信号パルスｉｎｎに処理時間ＴＣ－基準時間ＴＲ／２の遅延を与えて、セレクタ３０Ｇに出力する。処理時間ＴＣは、予め設定された一定時間長を有しているが、ＴＤＣ１４での時間－デジタル変換には直接影響しないため、以下では無視して説明する。
［時間比較器］
　時間比較器３０Ｅは、入力された時間出力の２つの信号パルスｉｎｐ，ｉｎｎの時間位置、例えば立ち上がりタイミングを比較することにより、入力された時間出力を時間－デジタル変換し、対応するビット値ＤＴを出力するように構成されている。
［セレクタ］
　セレクタ（第１のセレクタ）３０Ｆは、時間比較器３０Ｅから出力されたビット値ＤＴに基づいて、遅延回路３０Ａ，３０Ｂのいずれか一方から出力された信号パルスｉｎｐを、時間出力ＴＯＵＴの信号パルスｏｕｔｐとして選択出力するように構成されている。
　セレクタ（第２のセレクタ）３０Ｇは、時間比較器３０Ｅから出力されたビット値ＤＴに基づいて、遅延回路３０Ｃ，３０Ｄのいずれか一方から出力された信号パルスｉｎｎを、時間出力ＴＯＵＴの信号パルスｏｕｔｎとして選択出力するように構成されている。
　具体的には、ビット値ＤＴが「１」を示す場合、遅延回路３０Ａから出力された信号パルスｉｎｐと遅延回路３０Ｄから出力された信号パルスｉｎｎとが、セレクタ３０Ｆ，３０Ｇにより選択される。これにより、１ビットＴＤＣ３０に入力された時間出力ＴＩＮからＴＲ分の時間長が減算され、ビット値ＤＴに相当する時間成分だけ振幅が減衰した時間出力ＴＯＵＴが出力されることになる。
　一方、ビット値ＤＴが「０」を示す場合、遅延回路３０Ｂから出力された信号パルスｉｎｐと遅延回路３０Ｃから出力された信号パルスｉｎｎとが、セレクタ３０Ｆ，３０Ｇにより選択される。これにより、１ビットＴＤＣ３０に入力された時間出力ＴＩＮからＴＲ分の時間長が加算され、ビット値ＤＴに相当する時間成分だけ振幅が減衰した時間出力ＴＯＵＴが出力されることになる。
　図８は、時間出力の振幅と基準電圧との関係を示す説明図である。図８に示すように、ＴＤＣ１４において、折り畳みＶＴＣ１２からの時間変換出力ＴＩを、ビット値ＤＴ１～ＤＴ５からなる５ビットの下位デジタル変換出力ＤＯＬに時間－デジタル変換する場合、時間変換出力ＴＩの最大振幅（時間長）は、ビット値ＤＴ１～ＤＴ５の５ビット分に相当する±１６ＧＶＴ（ｓ／ＬＳＢ）となる。ＧＶＴは、ＶＴＣユニット回路２０（２１，２３，２５，２７）における電圧－時間変換の変換ゲインα・βを示す。ＬＳＢ（Least Significant Bit）は量子化単位を示す。
　１ビットＴＤＣ３１は、時間変換出力ＴＩの正負に基づきビット値ＤＴ１「０／１」を出力する。この際、時間－デジタル変換が終了したビット値ＤＴ１に相当する時間成分を時間変換出力ＴＩから除外する必要がある。このため、１ビットＴＤＣ３１は、時間変換出力ＴＩの最大振幅（時間長）を、ビット値ＤＴ２～ＤＴ５の４ビット分に相当する±８ＧＶＴ（ｓ／ＬＳＢ）まで減衰させた後、時間出力ＴＯ１として出力する。この８ＧＶＴ（ｓ／ＬＳＢ）が基準時間ＴＲ１に相当する。１ビットＴＤＣ３１は、ビット値ＤＴ１「０／１」に応じて、時間変換出力ＴＩに基準時間ＴＲ１を加減算した後、時間出力ＴＯ１として出力する。
　同様にして、１ビットＴＤＣ３２は、１ビットＴＤＣ３１からの時間出力ＴＯ１の正負に基づきビット値ＤＴ２「０／１」を出力する。また、１ビットＴＤＣ３２は、時間出力ＴＯ１の最大振幅（時間長）を、ビット値ＤＴ３～ＤＴ５の３ビット分に相当する±４ＧＶＴ（ｓ／ＬＳＢ）まで減衰させた後、時間出力ＴＯ１として出力する。この４ＧＶＴ（ｓ／ＬＳＢ）が基準時間ＴＲ２に相当する。１ビットＴＤＣ３２は、ビット値ＤＴ２「０／１」に応じて、時間出力ＴＯ１に基準時間ＴＲ２を加減算した後、時間出力ＴＯ２として出力する。
　時間増幅器３６は、１ビットＴＤＣ３２からの時間出力ＴＯ２の最大振幅（時間長）を増幅（延長）した時間出力ＴＯＡを出力する。この際、例えば時間出力ＴＯ２の最大振幅４ＧＶＴ（ｓ／ＬＳＢ）を４倍した場合、時間変換出力ＴＩと同様の１６ＧＶＴ（ｓ／ＬＳＢ）となる。このため、次段の１ビットＴＤＣ３３において、時間増幅器３６からの時間出力ＴＯＡの最大振幅（時間長）の減衰に、１ビットＴＤＣ３１と同様の基準時間ＴＲ１を用いることができ、さらにその次段の１ビットＴＤＣ３４において、１ビットＴＤＣ３３からの時間出力ＴＯ３の最大振幅（時間長）の減衰に、１ビットＴＤＣ３２と同様の基準時間ＴＲ２を用いることができる。
　これにより、１ビットＴＤＣ３３は、時間増幅器３６からの時間出力ＴＯＡの正負に基づきビット値ＤＴ３「０／１」を出力する。また、１ビットＴＤＣ３３は、時間出力ＴＯＡの最大振幅（時間長）を、ビット値ＤＴ４～ＤＴ５の２ビット分に相当する±２ＧＶＴ（ｓ／ＬＳＢ）まで減衰させた後、時間出力ＴＯ３として出力する。この際、前述の通り、１ビットＴＤＣ３３は、ビット値ＤＴ３「０／１」に応じて、時間出力ＴＯＡに基準時間ＴＲ１を加減算した後、時間出力ＴＯ３として出力する。
　同様にして、１ビットＴＤＣ３４は、１ビットＴＤＣ３３からの時間出力ＴＯ３の正負に基づきビット値ＤＴ４「０／１」を出力する。また、１ビットＴＤＣ３４は、時間出力ＴＯ３の最大振幅（時間長）を、ビット値ＤＴ５の１ビット分に相当する±ＧＶＴ（ｓ／ＬＳＢ）まで減衰させた後、時間出力ＴＯ４として出力する。この際、前述の通り、１ビットＴＤＣ３４は、ビット値ＤＴ４「０／１」に応じて、時間出力ＴＯ３に基準時間ＴＲ２を加減算した後、時間出力ＴＯ４として出力する。
　この後、時間比較器３５は、１ビットＴＤＣ３４からの時間出力ＴＯ３、すなわちパイプライン回路１４Ｐから時間出力ＴＯの正負に基づきビット値ＤＴ５「０／１」を出力する。
　これにより、折り畳みＶＴＣ１２からの時間変換出力ＴＩが、ＴＤＣ１４により時間－デジタル変換され、ビット値ＤＴ１～ＤＴ５からなる５ビットの下位デジタル変換出力ＤＯＬが、出力回路１６へ出力される。
［本実施の形態の効果］
　このように、本実施の形態は、折り畳みＶＴＣ１２が、アナログ入力電圧ＶＩＮを、予め設定されている入力電圧範囲を折り畳んで設けた２Ｎ（Ｎは１以上の整数）個の電圧区間と並列的に比較することにより、Ｎビットの上位デジタル変換出力ＤＯＨを出力するとともに、アナログ入力電圧ＶＩＮを電圧－時間変換することにより、アナログ入力電圧ＶＩＮが位置する対象電圧区間におけるアナログ入力電圧ＶＩＮの時間変換出力ＴＩを出力するようにしたものである。
　これにより、折り畳みＶＴＣ１２における電圧－時間変換が、アナログ入力電圧ＶＩＮの入力電圧範囲を折り畳んで縮小した電圧区間ごとに定義される。このため、折り畳みＶＴＣ１２は、緩和された線形入力範囲の要件を持つことになり、大きな変換利得を得ることが可能となる。これにより、前述の図１３で示した４つの性能要件をすべて満たすことができ、結果として、少ない消費電力で高い電圧－時間変換性能を得ることが可能となる。
　また、本実施の形態において、折り畳みＶＴＣ１２が、Ｎ－１個の電圧比較器２２，２４，２６で、２Ｎ個の電圧区間のうち対応する電圧区間の境界の境界電圧とアナログ入力電圧ＶＩＮとを比較し、Ｎ個のＶＴＣユニット回路２１，２３，２５，２７で、２Ｎ個の電圧区間のうち対応する電圧区間の中点電圧とアナログ入力電圧ＶＩＮとの差分電圧を電圧－時間変換することにより、当該電圧区間に関する個別時間出力をそれぞれ出力し、選択回路２８で、Ｎ－１個の電圧比較器２２，２４，２６から出力された比較結果に基づいて、上位デジタル変換出力ＤＯＨを生成して出力するとともに、Ｎ個のＶＴＣユニット回路２１，２３，２５，２７から出力された電圧区間に関する個別時間出力のうちから、対象電圧区間に関する個別時間出力を時間変換出力ＴＩとして選択出力するようにしてもよい。
　より具体的には、Ｎ個のＶＴＣユニット回路２０（２１，２３，２５，２７）のそれぞれにおいて、電圧－時間変換コア回路２０Ａが、差分電圧を電圧－時間変換して得られた時間出力を出力し、時間増幅器２０Ｂが、電圧－時間変換コア回路２０Ａからの時間出力を時間的に増幅することにより個別時間出力を生成して出力し、スイッチ回路２０Ｃが、対応する電圧区間が対象電圧区間である場合にのみ、時間増幅器２０Ｂからの個別時間出力を出力するようにしてもよい。
　これにより、簡素な回路構成で、広い線形入力範囲において大きな直線変換ゲインを有する電圧－時間変換を実現することが可能となる。
　また、本実施の形態において、ＴＤＣ１４が、パイプライン回路１４Ｐで、直列的に接続されたＭ－１個の１ビットＴＤＣ３１，３２，３３，３４を含み、Ｍ－１個の１ビットＴＤＣ３１，３２，３３，３４により、折り畳みＶＴＣ１２から出力された時間変換出力ＴＩを、順に時間－デジタル変換し、時間比較器３５で、パイプライン回路１４Ｐから出力された時間出力ＴＯを、Ｍ個の基準時間のうちの残り１個の基準時間と比較し、Ｍ－１個の１ビットＴＤＣ３１，３２，３３，３４のそれぞれで、入力された時間出力ＴＩＮを時間－デジタル変換して得られた１ビットのデジタル出力ＤＴを、下位デジタル変換出力ＤＯＬのうち対応するビット値として出力するとともに、１ビットのデジタル出力ＤＴに応じて時間出力ＴＯＵＴに対応する基準時間分の時間長を加減算して出力するようにしてもよい。
　これにより、折り畳みＶＴＣ１２から出力された時間変換出力ＴＩを、効率よく下位デジタル変換出力ＤＯＬに時間－デジタル変換することができる。
　また、本実施の形態において、パイプライン回路１４Ｐが、直列的に接続されたいずれか２つの１ビットＴＤＣ３１，３２，３３，３４の間に接続された時間増幅器３６で、一方の１ビットＴＤＣから出力された時間出力を時間的に増幅して他方の１ビットＴＤＣへ入力するようにしてもよい。
　これにより、基準時間の数を削減することができ、ＴＤＣ１４の回路構成を簡素化することができる。
　また、本実施の形態において、Ｍ－１個の１ビットＴＤＣ３１，３２，３３，３４で入出力される時間出力は、当該時間出力の時間長を互いのパルス時間差で示す第１および第２のパルス信号からなり、Ｍ－１個の１ビットＴＤＣ３１，３２，３３，３４のそれぞれが、第１の遅延回路３０Ａで、予め設定された設定時間長と対応する基準時間の時間長の１／２との和だけ第１のパルス信号に対して遅延を与えて出力し、第２の遅延回路３０Ｂで、予め設定された設定時間長と対応する基準時間の時間長の１／２との差だけ第１のパルス信号に対して遅延を与えて出力し、第３の遅延回路３０Ｃで、予め設定された設定時間長と対応する基準時間の時間長の１／２との和だけ第２のパルス信号に対して遅延を与えて出力し、第４の遅延回路３０Ｄで、予め設定された設定時間長と対応する基準時間の時間長の１／２との差だけ第２のパルス信号に対して遅延を与えて出力し、時間比較器３０Ｅが、第１および第２のパルス信号の時間位置を比較することにより、入力された時間出力を時間－デジタル変換し、対応するビット値ＤＴを出力し、第１のセレクタ３０Ｆが、時間比較器３０Ｅから出力されたビット値ＤＴに基づいて、第１の遅延回路３０Ａおよび第２の遅延回路３０Ｂのいずれか一方から出力された第１のパルス信号を選択して出力し、第２のセレクタ３０Ｇが、時間比較器３０Ｅから出力されたビット値ＤＴに基づいて、第３の遅延回路３０Ｃおよび第４の遅延回路３０Ｄのいずれか一方から出力された第２のパルス信号を選択して出力するようにしてもよい。
　これにより、基準時間の数を１ビットＴＤＣ３１，３２，３３，３４の１／２に削減することができ、極めて簡素な回路構成で、折り畳みＶＴＣ１２から出力された時間変換出力ＴＩを、効率よく下位デジタル変換出力ＤＯＬに時間－デジタル変換することができる。
［実施の形態の拡張］
　以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
　１０…フラッシュＡＤＣ（アナログ－デジタル変換器）、１１…Ｔ／Ｈ回路（トラック・アンド・ホールド回路）、１２…折り畳みＶＴＣ（折り畳み電圧－時間変換器）、１３…基準電圧発生器、１４…ＴＤＣ（時間－デジタル変換器）、１４Ｐ…パイプライン回路、１５…基準時間発生器、１６…出力回路、２０，２１，２３，２５，２７…ＶＴＣユニット回路（電圧－時間変換ユニット回路）、２０Ａ…ＶＴＣコア回路（電圧－時間変換コア回路）、２０Ｂ…時間増幅器、２０Ｃ…スイッチ回路、２２，２４，２６…電圧比較器、２８…選択回路、３０，３１，３２，３３，３４…１ビットＴＤＣ（１ビット時間－デジタル変換器）、３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ…遅延回路、３０Ｅ…時間比較器、３０Ｆ，３０Ｇ…セレクタ、３５…時間比較器、３６…時間増幅器、ＶＩＮ…アナログ入力電圧、ＶＲ…基準電圧、ＴＩ…時間変換出力、ＴＲ…基準時間、ＤＯＨ…上位デジタル変換出力、ＤＯＬ…下位デジタル変換出力、ＤＯＵＴ…デジタル変換出力、ＣＫ…クロック信号。

Claims (6)

  1. 　アナログ入力電圧を異なる複数の電圧区間と並列的に比較し、得られた比較結果をデジタル変換出力に変換して出力するアナログ－デジタル変換器であって、
    　前記アナログ入力電圧を、予め設定されている入力電圧範囲を折り畳んで設けた２Ｎ（Ｎは１以上の整数）個の電圧区間と並列的に比較することにより、Ｎビットの上位デジタル変換出力を出力するとともに、前記アナログ入力電圧を電圧－時間変換することにより、前記アナログ入力電圧が位置する対象電圧区間における前記アナログ入力電圧の時間変換出力を出力する折り畳み電圧－時間変換回路と、
    　前記折り畳み電圧－時間変換回路から出力された前記時間変換出力を、予め設定されているＭ（Ｍは２以上の整数）個の基準時間に基づいて時間－デジタル変換することにより、Ｍビットの下位デジタル変換出力を出力する時間－デジタル変換回路と
    　を備えることを特徴とするアナログ－デジタル変換器。
  2. 　請求項１に記載のアナログ－デジタル変換器において、
    　前記折り畳み電圧－時間変換回路は、
    　前記２Ｎ個の電圧区間のうち対応する電圧区間の境界の境界電圧と前記アナログ入力電圧とを比較するＮ－１個の電圧比較器と、
    　前記２Ｎ個の電圧区間のうち対応する電圧区間の中点電圧と前記アナログ入力電圧との差分電圧を電圧－時間変換することにより、当該電圧区間に関する個別時間出力をそれぞれ出力するＮ個の電圧－時間変換ユニット回路と、
    　前記Ｎ－１個の電圧比較器から出力された比較結果に基づいて、前記上位デジタル変換出力を生成して出力するとともに、前記Ｎ個の電圧－時間変換ユニット回路から出力された前記電圧区間に関する個別時間出力のうちから、前記対象電圧区間に関する個別時間出力を前記時間変換出力として選択出力する選択回路とを備える
    　ことを特徴とするアナログ－デジタル変換器。
  3. 　請求項２に記載のアナログ－デジタル変換器において、
    　前記Ｎ個の電圧－時間変換ユニット回路のそれぞれは、
    　前記差分電圧を電圧－時間変換して得られた時間出力を出力する電圧－時間変換コア回路と、
    　前記電圧－時間変換コア回路からの前記時間出力を時間的に増幅することにより前記個別時間出力を生成して出力する時間増幅器と、
    　前記対応する電圧区間が前記対象電圧区間である場合にのみ、前記時間増幅器からの前記個別時間出力を出力するスイッチ回路と
    　を備えることを特徴とするアナログ－デジタル変換器。
  4. 　請求項１～請求項３のいずれかに記載のアナログ－デジタル変換器において、
    　前記時間－デジタル変換回路は、
    　直列的に接続されたＭ－１個の１ビット時間－デジタル変換回路を含み、前記Ｍ－１個の１ビット時間－デジタル変換回路により、前記折り畳み電圧－時間変換回路から出力された前記時間変換出力を、順に時間－デジタル変換するパイプライン回路と、
    　前記パイプライン回路から出力された時間出力を、前記Ｍ個の基準時間のうちの残り１個の基準時間と比較する時間比較器とを備え、
    　前記Ｍ－１個の１ビット時間－デジタル変換回路のそれぞれは、入力された時間出力を時間－デジタル変換して得られた１ビットのデジタル出力を、前記下位デジタル変換出力のうち対応するビット値として出力するとともに、前記１ビットのデジタル出力に応じて前記時間出力に対応する基準時間分の時間長を加減算して出力する
    　ことを特徴とするアナログ－デジタル変換器。
  5. 　請求項４に記載のアナログ－デジタル変換器において、
    　前記パイプライン回路は、直列的に接続されたいずれか２つの前記１ビット時間－デジタル変換回路の間に接続されて、一方の１ビット時間－デジタル変換回路から出力された時間出力を時間的に増幅して他方の１ビット時間－デジタル変換回路へ入力する時間増幅器を備えることを特徴とするアナログ－デジタル変換器。
  6. 　請求項４に記載のアナログ－デジタル変換器において、
    　前記Ｍ－１個の１ビット時間－デジタル変換回路で入出力される時間出力は、当該時間出力の時間長を互いのパルス時間差で示す第１および第２のパルス信号からなり、
    　前記Ｍ－１個の１ビット時間－デジタル変換回路のそれぞれは、
    　予め設定された設定時間長と前記対応する基準時間の時間長の１／２との和だけ前記第１のパルス信号に対して遅延を与えて出力する第１の遅延回路と、
    　予め設定された設定時間長と前記対応する基準時間の時間長の１／２との差だけ前記第１のパルス信号に対して遅延を与えて出力する第２の遅延回路と、
    　予め設定された設定時間長と前記対応する基準時間の時間長の１／２との和だけ前記第２のパルス信号に対して遅延を与えて出力する第３の遅延回路と、
    　予め設定された設定時間長と前記対応する基準時間の時間長の１／２との差だけ前記第２のパルス信号に対して遅延を与えて出力する第４の遅延回路と、
    　前記第１および第２のパルス信号の時間位置を比較することにより、入力された時間出力を時間－デジタル変換し、前記対応するビット値を出力する時間比較器と、
    　前記時間比較器から出力された前記ビット値に基づいて、前記第１の遅延回路および前記第２の遅延回路のいずれか一方から出力された前記第１のパルス信号を選択して出力する第１のセレクタと、
    　前記時間比較器から出力された前記ビット値に基づいて、前記第３の遅延回路および前記第４の遅延回路のいずれか一方から出力された前記第２のパルス信号を選択して出力する第２のセレクタと
    　を備えることを特徴とするアナログ－デジタル変換器。
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