JP2011239023A - スイッチドキャパシタ利得段 - Google Patents

Abstract

【課題】出力電流を増やすことなくセトリング時間を短縮することが可能なスイッチドキャパシタ利得段、及び、これを用いたパイプライン型Ａ／Ｄ変換器を提供する。
【解決手段】スイッチドキャパシタ利得段は、第１フェーズではサンプル／ホールド回路（キャパシタＣｆ及びＣｓ、並びに、スイッチＳＷａ〜ＳＷｃ）を用いて入力電圧Ｖｉｎのサンプリングを行い、第２フェーズでは増幅器（ＡＭＰ１及びＡＭＰ２）を用いてサンプリング済み入力電圧の増幅出力を行うスイッチドキャパシタ利得段において、入力電圧Ｖｉｎのサンプリング動作時にのみ、前記増幅器のミラー補償を行うミラー補償部（Ｃｍ、ＳＷｇ）を有する構成とする。
【選択図】図１８Ａ

Description

本発明は、パイプライン型Ａ／Ｄ［Analog/Digital］変換器などに用いられるスイッチドキャパシタ利得段に関するものである。

図１９は、スイッチドキャパシタ利得段の一従来例を示す回路図である。一般的に、スイッチドキャパシタ利得段は、２相クロックφ１（φ１’）、φ２を用いて制御される。第１フェーズ（クロックφ１：オン、クロックφ２：オフ）では、入力電圧ＶｉｎがキャパシタＣｆ、Ｃｓを用いてサンプリングされる。第２フェーズ（クロックφ１：オフ、クロックφ２：オン）では、第１フェーズでサンプリングされた入力電圧Ｖｉｎが増幅器を用いて利得倍され、出力電圧Ｖｏｕｔが出力される。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００４−３４３１６３号公報

従来、出力電圧Ｖｏｕｔの波形には、スイッチドキャパシタ利得段で用いられるスイッチや増幅器の位相余裕度などに起因してオーバーシュートやリンギングが発生し、出力電圧Ｖｏｕｔが所望値へセトリングするまでに長時間を要していた（図２０を参照）。

本発明は、本願の発明者によって見い出された上記の問題点に鑑み、出力電流を増やすことなくセトリング時間を短縮することが可能なスイッチドキャパシタ利得段、及び、これを用いたパイプライン型Ａ／Ｄ変換器を提供することを目的とする。

上記目的を達成するために、本発明に係るスイッチドキャパシタ利得段は、第１フェーズではサンプル／ホールド回路を用いて入力電圧のサンプリングを行い、第２フェーズでは増幅器を用いてサンプリング済み入力電圧の増幅出力を行うスイッチドキャパシタ利得段において、前記入力電圧のサンプリング動作時にのみ、前記増幅器のミラー補償を行うミラー補償部を有する構成（第１の構成）とされている。

なお、上記第１の構成から成るスイッチドキャパシタ利得段において、前記ミラー補償部は、前記増幅器の利得段間に接続されたキャパシタと、前記キャパシタに直列接続されて前記入力電圧のサンプリング動作時にのみオンされるスイッチと、を有する構成（第２の構成）にするとよい。

また、本発明に係るパイプライン型Ａ／Ｄ変換器は、アナログ入力電圧を複数ステージの低分解能ＡＤＣでパイプライン的に変換し、各ステージのデジタル出力に基づいて複数ビットのデジタル出力信号を生成するものであって、前記複数ステージの低分解能ＡＤＣは、それぞれ、前記アナログ入力電圧と基準電圧とを比較するサブＡＤＣと、前記サブＡＤＣの比較結果に基づいてオフセットを決定するオフセット決定部と、前記アナログ入力電圧を所定の利得倍に増幅した上で前記オフセットを与えて出力する請求項１または請求項２に記載のスイッチドキャパシタ利得段とを有する構成（第３の構成）とされている。

なお、上記第３の構成から成るパイプライン型Ａ／Ｄ変換器は、前記複数ステージの低分解能ＡＤＣで各々得られる１．５ビットないし２ビットのデジタル出力を同一のタイミングでパラレルに出力するシフトレジスタと、前記シフトレジスタから出力されるＮステージ目の最下位ビットと（Ｎ＋１）ステージ目の最上位ビットをオーバーラップして足し合わせることにより、最終的なデジタル出力信号を生成するデジタルエラー訂正回路と、を有する構成（第４の構成）にするとよい。

また、上記第３または第４の構成から成るパイプライン型Ａ／Ｄ変換器において、前記複数ステージの低分解能ＡＤＣは各々の入出力形式が全差動型である構成（第５の構成）にするとよい。

また、上記第３または第４の構成から成るパイプライン型Ａ／Ｄ変換器において、前記複数ステージの低分解能ＡＤＣは、各々の入出力形式がシングルエンド型である構成（第６の構成）にするとよい。

本発明に係るスイッチドキャパシタ利得段であれば、出力電流を増やすことなくセトリング時間を短縮することが可能となり、延いては、これを用いたパイプライン型Ａ／Ｄ変換器の消費電流を増やすことなく、その動作速度を向上させることが可能となる。

本発明に係るパイプライン型Ａ／Ｄ変換器の一構成例を示すブロック図 入出力信号の一覧表 電源・ＧＮＤの一覧表 入出力に関するタイミング特性を説明するためのタイミングチャート エラー訂正の原理を説明するための図（コンパレータオフセットなし） エラー訂正の原理を説明するための図（コンパレータオフセットあり） クロック生成回路３０の一構成例を示すブロック図 クロック生成回路３０の動作を説明するためのタイミングチャート サブＡＤＣ１２の一構成例を示す回路図 サブＡＤＣ１２の入出力動作を示す論理値表 コンパレータ１２１の一構成例を示す回路図 ＭＤＡＣ１１の一構成例を示す回路図（サンプリング期間） ＭＤＡＣ１１の一構成例を示す回路図（増幅期間） ＭＤＡＣ１１の伝達特性を示す図 ＯＴＡ部１１４ａの一構成例を示す回路図 ＣＭＦＢ部１１４ｂの一構成例を示す回路図 ミラー補償動作を説明するためのタイミングチャート バイアス回路２０の一構成例を示す回路図 シフトレジスタ＋デジタルエラー訂正回路４０の構成例を示すブロック図 シングルエンド型スイッチドキャパシタ利得段の一構成例を示す回路図（サンプリング期間） シングルエンド型スイッチドキャパシタ利得段の一構成例を示す回路図（増幅期間） スイッチドキャパシタ利得段の一従来例を示す回路図 従来における出力電圧Ｖｏｕｔの波形図

（ブロック図）
図１は、本発明に係るスイッチドキャパシタ利得段を用いたパイプライン型Ａ／Ｄ変換器の一構成例を示すブロック図である。本構成例のパイプライン型Ａ／Ｄ変換器１は、互いに縦列接続された９ステージの低分解能ＡＤＣ１０−１〜１０−９と、バイアス回路２０と、クロック生成回路３０と、シフトレジスタ＋デジタルエラー訂正回路４０と、バッファ５０と、を有する。低分解能ＡＤＣ１０−１〜１０−９は、それぞれ、１．５ビット／ステージの分解能を有しており、その構成要素として、乗算型ＤＡＣ１１（以下、ＭＤＡＣ１１と呼ぶ）と、サブＡＤＣ１２と、を有する。ＭＤＡＣ１１は、機能ブロック的に見ると、サンプル／ホールド回路１１１と、３レベルＤＡＣ１１２と、加算器１１３と、増幅器１１４と、を有する。なお、本発明に係るスイッチドキャパシタ利得段は、上記したＭＤＡＣ１１として好適に用いられるものであり、その詳細については後述する。

（入出力信号）
図２は、パイプライン型Ａ／Ｄ変換器１で取り扱われる入出力信号の一覧表であり、左から順に、信号名、入力／出力の区分、デジタル／アナログの区分、及び、機能が示されている。ＩＮＰは、アナログ差動入力信号（正側）である。ＩＮＭは、アナログ差動入力信号（負側）である。ＢＩＡＳは、ＯＴＡ［Operational Transconductance Amplifier］用基準電流入力信号である。ＢＩＡＳ＿ＳＥＬは、ＯＴＡ用基準電流生成切替信号（内／外）であり、その論理レベルが「１（ハイレベル）」であるときに基準電流が外部入力される状態となる。ＶＲＥＦＰは、基準電圧（正側）である。ＶＲＥＦＭは、基準電圧（負側）である。ＶＣＯＭは、基準電圧（コモン）である。ＰＳＡＶＥは、パワーセーブ設定信号であり、その論理レベルが「１（ハイレベル）」であるときにパワーセーブ状態となる。ＭＣＬＫは、マスタークロック信号である。Ｄ［９：０］は、１０ビットのデジタル出力信号である。なお、アナログ差動入力信号ＩＮＰ、ＩＮＭについては、ＧＮＤでシールドを行い、できるだけ隣接させて配線することが望ましい。また、アナログ差動入力信号ＩＮＰ、ＩＮＭは、クロック系統やデジタル出力信号Ｄ［９：０］と交差させず、デジタル回路や発振回路などのノイズ源となる回路付近に配線しないことが望ましい。

（電源・ＧＮＤ）
図３は、パイプライン型Ａ／Ｄ変換器１で取り扱われる電源・ＧＮＤの一覧表である。ＡＶＤＤは、アナログ回路用電源である。ＤＶＤＤは、デジタル回路用電源である。ＶＳＳは、アナログ回路／デジタル回路の共用ＧＮＤである。なお、ＡＶＤＤ、ＤＶＤＤ、及び、ＶＳＳのＩ／Ｏはできるだけ分離し、その間は異電源間Ｉ／Ｏで保護することが望ましい。また、各Ｉ／ＯからＡＶＤＤ、ＤＶＤＤ、及び、ＶＳＳの各端子までは、できるだけ太い幅で短く配線することが望ましい。

（タイミング特性）
図４は、パイプライン型Ａ／Ｄ変換器１入出力に関するタイミング特性を説明するためのタイミングチャートであり、上から順に、アナログ差動入力電圧ＶＩＮＤ（＝ＶＩＮＰ−ＶＩＮＭ）、マスタークロック信号ＭＣＬＫ、パワーセーブ信号ＰＳＡＶＥ、及び、デジタル出力信号Ｄ［９：０］が描写されている。本図に示すように、パイプライン型Ａ／Ｄ変換器１は、パワーセーブ信号ＰＳＡＶＥがローレベルに立ち下がった後、マスタークロック信号ＭＣＬＫの立上がりエッジをトリガとして、アナログ差動入力電圧ＶＩＮＤのサンプリングを開始する。なお、ＴＡＣＴはパワーセーブ解除後起動時間、ＴＬＡＴＥはパイプライン遅延時間、及び、ＴＤＬＹは出力遅延時間に相当する。

（動作概要）
パイプライン型Ａ／Ｄ変換器１は、マスタークロックＭＣＬＫの立ち上がりエッジで取り込まれたアナログ差動入力電圧ＶＩＮＤを９ステージの低分解能ＡＤＣ１０−１〜１０−９でパイプライン的に変換し、各ステージのデジタル出力をシフトレジスタ＋デジタルエラー訂正回路４０で補正することにより、１０ビットのデジタル出力信号Ｄ［９：０］を生成する。

（１．５ビット／ステージ方式）
パイプライン型Ａ／Ｄ変換器１は、各ステージからのデジタル出力に冗長性を持たせた１．５ビット／ステージ方式を採用している。この方式を採用することにより、各ステージ毎のサブＡＤＣ１２を形成するコンパレータの閾値誤差が±０．２５ＶＲＥＦ（±ＶＲＥＦ／４）以内に収まっているならば、この閾値誤差に起因するデジタル出力のエラーを訂正することが可能である。

図５Ａ及び図５Ｂは、それぞれ、エラー訂正の原理を説明するための図（５ビット、４ステージ）であり、図５Ａはコンパレータオフセットなし（全てのステージにおいて、コンパレータの正側閾値が＋０．２５ＶＲＥＦ、負側閾値が−０．２５ＶＲＥＦに維持されている状態）の場合を示しており、図５Ｂはコンパレータオフセットあり（第２ステージにおいて、コンパレータの負側閾値が−０．１５ＶＲＥＦにずれている状態）の場合を示している。

なお、各ステージ毎のサブＡＤＣ１２は、それぞれ、入力電圧ＶＩＮが負側閾値よりも低いときにＤ＝「００」、入力電圧ＶＩＮが負側閾値よりも高く正側閾値よりも低いときにＤ＝「０１」、入力電圧ＶＩＮが正側閾値よりも高いときにＤ＝「１０」のデジタル出力を行うものとする。

また、各ステージ毎のＭＤＡＣ１１は、Ｄ＝「００」のときにＶＯＵＴ＝２×ＶＩＮ＋ＶＲＥＦ、Ｄ＝「０１」のときにＶＯＵＴ＝２×ＶＩＮ、Ｄ＝「１０」のときにＶＯＵＴ＝２×ＶＩＮ−ＶＲＥＦのアナログ出力を行うものとする。

図５Ａの場合、第１ステージは、ＶＩＮ＝＋０．４ＶＲＥＦであり、Ｄ＝「１０」となる。第２ステージは、ＶＩＮ＝−０．２ＶＲＥＦ（＝２×（＋０．４ＶＲＥＦ）−ＶＲＥＦ）であり、Ｄ＝「０１」となる。第３ステージは、ＶＩＮ＝−０．４ＶＲＥＦ（＝２×（−０．２ＶＲＥＦ））であり、Ｄ＝「００」となる。第４ステージは、ＶＩＮ＝＋０．２ＶＲＥＦ（＝２×（−０．４ＶＲＥＦ）＋ＶＲＥＦ）であり、Ｄ＝「０１」となる。従って、各ステージのデジタル出力を足し合わせて得られる５ビットのデジタル出力信号Ｄ［４：０］は「１０１０１」となる。

図５Ｂの場合、第１ステージは、ＶＩＮ＝＋０．４ＶＲＥＦであり、Ｄ＝「１０」となる。第２ステージは、ＶＩＮ＝−０．２ＶＲＥＦ（＝２×（＋０．４ＶＲＥＦ）−ＶＲＥＦ）であり、Ｄ＝「００」となる。第３ステージは、ＶＩＮ＝＋０．６ＶＲＥＦ（＝２×（−０．２ＶＲＥＦ）＋ＶＲＥＦ）であり、Ｄ＝「１０」となる。第４ステージは、ＶＩＮ＝＋０．２ＶＲＥＦ（＝２×（＋０．６ＶＲＥＦ）−ＶＲＥＦ）であり、Ｄ＝「０１」となる。従って、各ステージのデジタル出力を足し合わせて得られる５ビットのデジタル出力信号Ｄ［４：０］は「１０１０１」となる。これは、図５Ａの場合と同様であり、第２ステージのコンパレータに閾値誤差が生じていた場合であっても、これに起因するデジタル出力のエラーが適切に訂正されていることを示す出力結果となっている。

（クロック生成回路）
図６は、クロック生成回路３０の一構成例を示すブロック図である。また、図７は、クロック生成回路３０の動作を説明するためのタイミングチャートであり、上から順に、マスタークロック信号ＭＣＬＫ、クロックＰＨ１、クロックＰＨ１ＡＢ、クロックＰＨ２、及び、クロックＰＨ２ＡＢが描写されている。

９ステージの低分解能ＡＤＣ１０−１〜１０−９のうち、奇数段のステージは、サンプリング期間（ＰＨ１＝「１」）と増幅期間（ＰＨ２＝「１」）に分かれて動作するため、クロックＰＨ１とクロックＰＨ２は、各々のハイレベル期間が互いに重複しない構成（いわゆるNon-Overlapped Clock構成）となっている。サンプリング期間が終わる（クロックＰＨ１がローレベルに立ち下がる）より少し前にハイレベルに立ち上がるクロックＰＨ１ＡＢは、クロックフィードスルーによってサンプリング容量に浮遊容量が付いてしまう現象を防止するためのボトムプレートサンプリングと、サブＡＤＣ１２を形成するコンパレータのリセットに使用される。一方、偶数段のステージは、奇数段のステージと半サイクルずれて動作するため、クロックＰＨ１とクロックＰＨ２が逆になり、クロックＰＨ１ＡＢがクロックＰＨ２ＡＢに置き換えられるが、基本的な動作は上記と同様である。なお、パワーセーブ状態（ＰＳＡＶＥ＝「１」）において、各クロックは、ＰＨ１＝「０」、ＰＨ１ＡＢ＝「１」、ＰＨ２＝「１」、ＰＨ２ＡＢ＝「０」に固定される。

（サブＡＤＣ）
図８は、サブＡＤＣ１２の一構成例を示す回路図である。本構成例のサブＡＤＣ１２はコンパレータ１２１及び１２２と、エンコーダ１２３と、Ｄフリップフロップ１２４と、を有し、差動アナログ入力電圧ＶＩＮ（＝ＶＩＮＰ−ＶＩＮＭ）と基準電圧±ＶＲＥＦ／４（ただし、ＶＲＥＦ＝ＶＲＥＦＰ−ＶＲＥＦＭ）を比較し、その比較結果に応じた２ビット３値のデジタル値［Ｂ１：Ｂ０］（００、０１、１０）を出力する（図９を参照）。また、サブＡＤＣ１２は、ＭＤＡＣ１１内に設けられている３レベルＤＡＣ１１２の出力切替信号を生成する。

（コンパレータ）
図１０は、コンパレータ１２１の一構成例を示す回路図である。本構成例のコンパレータ１２１は、トランジスタＭ１〜Ｍ１１と、インバータＩＮＶ１及びＩＮＶ２と、を有する。なお、トランジスタＭ１、Ｍ３、Ｍ５〜Ｍ８、及び、Ｍ１１は、いずれも、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタであり、トランジスタＭ２、Ｍ４、Ｍ９、及び、Ｍ１０は、いずれも、Ｐチャネル型ＭＯＳ電界効果トランジスタである。

トランジスタＭ２、Ｍ４、Ｍ９、及び、Ｍ１０のソースは、いずれも電源端に接続されている。トランジスタＭ２及びＭ９のドレインは、いずれもトランジスタＭ１のドレインとインバータＩＮＶ１の入力端に接続されている。トランジスタＭ４及びＭ１０のドレインは、いずれもトランジスタＭ３のドレインとインバータＩＮＶ２の入力端に接続されている。トランジスタＭ１及びＭ２のゲートは互いに接続されており、その接続ノードはインバータＩＮＶ１の入力端に接続されている。トランジスタＭ３及びＭ４のゲートは互いに接続されており、その接続ノードはインバータＩＮＶ１の入力端に接続されている。インバータＩＮＶ１の出力端は、ＯＵＴＰ＿０の出力端に接続されている。インバータＩＮＶ２の出力端は、ＯＵＴＭ＿０の出力端に接続されている。トランジスタＭ５及びＭ７のドレインは、いずれもトランジスタＭ１のソースに接続されている。トランジスタＭ６及びＭ８のドレインは、いずれもトランジスタＭ３のソースに接続されている。トランジスタＭ５〜Ｍ８のソースは、いずれもトランジスタＭ１１のドレインに接続されている。トランジスタＭ５のゲートは、ＩＮＰの入力端に接続されている。トランジスタＭ６のゲートは、ＩＮＭの入力端に接続されている。トランジスタＭ７のゲートは、ＶＲＥＦＰの印加端に接続されている。トランジスタＭ８のゲートは、ＶＲＥＦＭの印加端に接続されている。トランジスタＭ１１のソースは、接地端に接続されている。トランジスタＭ９〜Ｍ１１のゲートは、いずれもリセット信号ＲＥＳＥＴの入力端に接続されている。

コンパレータ１２１の入力部を形成するトランジスタＭ５〜Ｍ８は、いずれも線形領域で動作しており、ゲート幅Ｗのサイズをアナログ入力電圧側（Ｍ５、Ｍ６）：基準電圧側（Ｍ７、Ｍ８）＝４：１に設計することで、−ＶＲＥＦ／４の閾値を設定することができる。すなわち、上記構成から成るコンパレータ１２１において、ＶＩＮ＜−ＶＲＥＦ／４のときには、ＯＵＴＰ＿０＝「０」、ＯＵＴＭ＿０＝「１」となり、−ＶＲＥＦ／４＜ＶＩＮのときには、ＯＵＴＰ＿０＝「１」、ＯＵＴＭ＿０＝「０」となる。

また、ＲＥＳＥＴ＝「０」のとき、コンパレータ１２１は、リセット状態（ＯＵＴＰ＿０＝「０」、ＯＵＴＭ＿０＝「０」）となる。一方、ＲＥＳＥＴ＝「１」のとき、コンパレータ１２１は、正入力側（Ｍ５、Ｍ７）と負入力側（Ｍ６、Ｍ８）との間に生じる電流量の差に応じてトランジスタＭ１〜Ｍ４で構成されたラッチ出力段の出力論理レベルを変化させることにより、ＶＩＮと−ＶＲＥＦ／４との比較動作（すなわち、上記した出力信号ＯＵＴＰ＿０、ＯＵＴＭ＿０の生成動作）を行う。

なお、図１０では、ＶＩＮと−ＶＲＥＦ／４との比較動作を行うコンパレータ１２１の回路構成を例に挙げて説明を行ったが、ＶＩＮと＋ＶＲＥＦ／４との比較動作を行うコンパレータ１２２の回路構成についても、基本的には上記と同様であり、ＶＲＥＦＰとＶＲＥＦＭを逆に接続してやればよい。

（ＭＤＡＣ）
図１１Ａ及び図１１Ｂは、９ステージの低分解能ＡＤＣ１０−１〜１０−９のうち、奇数段のステージに含まれるＭＤＡＣ１１の一構成例を示す回路図であり、図１１Ａはサンプリング期間におけるスイッチ状態、図１１Ｂは増幅期間におけるスイッチ状態を各々示している。なお、偶数段のステージに含まれるＭＤＡＣ１１の構成についても、基本的には奇数段のステージに含まれるＭＤＡＣ１１と同様の構成であり、クロックＰＨ１とクロックＰＨ２の入力先を互いに入れ替えると共に、クロックＰＨ１ＡＢに代えてクロックＰＨ２ＡＢを入力すればよい。

本構成例のＭＤＡＣ１１は、全差動型のスイッチドキャパシタ利得段であって、機能ブロック的に見ると、サンプル／ホールド回路１１１と、３レベルＤＡＣ１１２と、加算器１１３と、増幅器１１４と、を有する。サンプル／ホールド回路１１１及び加算器１１３は、キャパシタＣｆ１及びＣｓ１と、キャパシタＣｆ２及びＣｓ２と、スイッチＳＷ１１〜ＳＷ１５と、スイッチＳＷ２１〜スイッチＳ２５と、を有する。増幅器１１４は、ＯＴＡ［Operational Transconductance Amplifier］部１１４ａと、ＣＭＦＢ［Common Mode Feed Back］部１１４ｂと、を有する。

スイッチＳＷ１１及びＳＷ１２の第１端は、いずれもＩＮＰ入力端に接続されている。スイッチＳＷ１１の第２端は、キャパシタＣｆ１の第１端とスイッチＳＷ１５の第１端に接続されている。スイッチＳＷ１２の第２端は、キャパシタＣｓ１の第１端とスイッチＳＷ１３の第１端に接続されている。スイッチＳＷ１３の第２端は、３レベルＤＡＣ１１２の第１出力端に接続されている。キャパシタＣｆ１及びＣｓ１の第２端は、いずれもＯＴＡ部１１ａの非反転入力端（＋）とスイッチＳＷ１４の第１端に接続されている。スイッチＳＷ１４の第２端は、ＩＮ＿ＣＭ入力端に接続されている。スイッチＳＷ１５の第２端は、ＯＴＡ部１１ａの反転出力端（−）に接続されている。

スイッチＳＷ２１及びＳＷ２２の第１端は、いずれもＩＮＭ入力端に接続されている。スイッチＳＷ２１の第２端は、キャパシタＣｆ２の第１端とスイッチＳＷ２５の第１端に接続されている。スイッチＳＷ２２の第２端は、キャパシタＣｓ２の第１端とスイッチＳＷ２３の第１端に接続されている。スイッチＳＷ２３の第２端は、３レベルＤＡＣ１１２の第２出力端に接続されている。キャパシタＣｆ２及びＣｓ２の第２端は、いずれもＯＴＡ部１１ａの反転入力端（−）とスイッチＳＷ２４の第１端に接続されている。スイッチＳＷ２４の第２端は、ＩＮ＿ＣＭ入力端に接続されている。スイッチＳＷ２５の第２端はＯＴＡ部１１ａの非反転出力端（＋）に接続されている。

スイッチＳＷ１１及びＳＷ１２、並びに、スイッチＳＷ２１及びＳＷ２２は、いずれもクロックＰＨ１に応じてオン／オフされる。スイッチＳＷ１４及びＳＷ２４は、いずれもクロックＰＨ１ＡＢに応じてオン／オフされる。スイッチＳＷ１３及びＳＷ２３、並びにスイッチＳＷ１５及びＳＷ２５は、いずれもクロックＰＨ２に応じてオン／オフされる。

上記構成から成るＭＤＡＣ１１は、図１１Ａに示したサンプリング期間（クロックＰＨ１＝「１」、クロックＰＨ１ＡＢ＝「０」、クロックＰＨ２＝「０」）と、図１１Ｂに示した増幅期間（クロックＰＨ１＝「０」、クロックＰＨ１ＡＢ＝「１」、クロックＰＨ２＝「１」）に分かれて動作する。

なお、上記のサンプリング期間には、スイッチＳＷ１１及びＳＷ２１、スイッチＳＷ１２及びＳＷ２２、並びに、スイッチＳＷ１４及びＳＷ２４がいずれもオンされ、スイッチＳＷ１３及びＳＷ２３、並びに、スイッチＳＷ１５及びＳＷ２５がいずれもオフされる。従って、サンプリング期間には、アナログ入力電圧（ＩＮＰ、ＩＮＭ）がキャパシタ（Ｃｓ、Ｃｆ）によってサンプリングされる。また、サンプリング期間には、アナログ出力電圧（ＯＵＴＰ、ＯＵＴＭ）がＣＭＦＢ部１１４ｂによってコモン電圧ＯＵＴ＿ＣＭにショートされる。

サンプリング期間が終わる少し前には、クロックＰＨ１ＡＢがハイレベルに立ち上げられて、キャパシタ（Ｃｓ、Ｃｆ）の第２端（ＯＴＡ側）とコモン電圧ＩＮ＿ＣＭとをショートしていたスイッチＳＷ１４及びＳＷ２４がオフされる。これによってキャパシタ（Ｃｓ、Ｃｆ）に蓄えられた電荷の移動を防止し、アナログ入力側のスイッチＳＷ１１及びＳＷ２２、並びに、スイッチＳＷ１２及びＳＷ２２をオフしたときのクロックフィードスルーによる影響を防止することができる。このサンプリング方式は、ボトムプレートサンプリングと呼ばれる。同時に、サブＡＤＣ１２では、アナログ入力電圧（ＩＮＰ、ＩＮＭ）と基準電圧との比較が行われる。

一方、上記の増幅期間には、スイッチＳＷ１１及びＳＷ２１、スイッチＳＷ１２及びＳＷ２２、並びに、スイッチＳＷ１４及びＳＷ２４がいずれもオフされ、スイッチＳＷ１３及びＳＷ２３、並びに、スイッチＳＷ１５及びＳＷ２５がいずれもオンされる。従って、増幅期間には、キャパシタＣｓ１及びＣｓ２の第１端が３レベルＤＡＣ１１２の出力端に接続され、キャパシタＣｆ１及びＣｆ２の第１端がＯＴＡ部１１４ａの出力端に接続されることにより、フィードバックループが形成される。この増幅期間には、キャパシタ（Ｃｓ、Ｃｆ）のサンプリング出力と、サブＡＤＣ１２の比較結果に応じた３レベルＤＡＣ１１２の出力（−ＶＲＥＦ、０、＋ＶＲＥＦ）との加算処理が行われると同時に、その加算出力が２倍のゲインで増幅されて次ステージに伝達される。

図１２は、ＭＤＡＣ１１の伝達特性を示す図である。ＶＩＮ＜−ＶＲＥＦ／４のときには、ＶＯＵＴ＝２×ＶＩＮ＋ＶＲＥＦとなる。−ＶＲＥＦ／４≦ＶＩＮ＜＋ＶＲＥＦ／４のときには、ＶＯＵＴ＝２×ＶＩＮとなる。＋ＶＲＥＦ／４≦ＶＩＮのときには、ＶＯＵＴ＝２×ＶＩＮ−ＶＲＥＦとなる。

（ＯＴＡ部、ＣＭＦＢ部）
図１３は、ＯＴＡ部１１４ａの一構成例を示す回路図である。本構成例のＯＴＡ部１１４ａは、プリアンプ段Ｘと、カスコード出力段Ｙと、ミラー補償部Ｚと、を有する完全差動型とされている。プリアンプ段Ｘは、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１〜Ｎ１５を有する。カスコード出力段Ｙは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１〜Ｐ１４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１８及びＮ１９と、を有する。ミラー補償部Ｚは、キャパシタＣｍ１及びＣｍ２と、スイッチＳＷ１及びＳＷ２と、を有する。

トランジスタＮ１１及びＮ１２のドレインは、いずれも電源端（不図示）に接続されている。トランジスタＮ１１及びＮ１２のゲートは、いずれもＣＭＦＢ入力端に接続されている。トランジスタＮ１１及びＮ１２のソースは、それぞれトランジスタＮ１３及びＮ１４のドレインに接続されている。トランジスタＮ１３及びＮ１４のソースは、いずれもトランジスタＮ１５のドレインに接続されている。トランジスタＮ１３のゲートは、ＩＮＭ入力端に接続されている。トランジスタＮ１４のゲートは、ＩＮＰ入力端に接続されている。トランジスタＮ１５のゲートは、ＮＣＳ入力端に接続されている。トランジスタＮ１５のソースは、接地端（不図示）に接続されている。

トランジスタＰ１１及びＰ１２のソースは、いずれも電源端（不図示）に接続されている。トランジスタＰ１１及びＰ１２ゲートは、いずれもＰＣＳ入力端に接続されている。トランジスタＰ１１及びＰ１２のドレインは、それぞれトランジスタＰ１３及びＰ１４のソースに接続されている。トランジスタＰ１３及びＰ１４のゲートは、いずれもＰＣＧ入力端に接続されている。トランジスタＰ１３のドレインは、トランジスタＮ１６のドレインとＯＵＴＭ出力端に接続されている。トランジスタＰ１４のドレインは、トランジスタＮ１７のドレインとＯＵＴＰ出力端に接続されている。トランジスタＮ１６及びＮ１７のゲートは、いずれもＮＣＧ入力端に接続されている。トランジスタＮ１６及びＮ１７のソースは、それぞれトランジスタＮ１８及びＮ１９のドレインに接続されている。トランジスタＮ１８のゲートは、トランジスタＮ１１のソースとトランジスタＮ１３のドレインとの接続ノードに接続されている。トランジスタＮ１９のゲートは、トランジスタＮ１２のソースとトランジスタＮ１４のドレインとの接続ノードに接続されている。トランジスタＮ１８及びＮ１９のソースは、いずれも接地端（不図示）に接続されている。

キャパシタＣｍ１の第１端は、トランジスタＮ１９のゲートに接続されている。キャパシタＣｍ１の第２端は、スイッチＳＷ１の第１端に接続されている。スイッチＳＷ１の第２端は、ＯＵＴＰ出力端に接続されている。キャパシタＣｍ２の第１端は、トランジスタＮ１８のゲートに接続されている。キャパシタＣｍ２の第２端は、スイッチＳＷ２の第１端に接続されている。スイッチＳＷ２の第２端は、ＯＵＴＭ出力端に接続されている。なお、スイッチＳＷ１及びＳＷ２は、いずれもクロックＰＨ１に応じてオン／オフされる。

図１４は、ＣＭＦＢ部１１４ｂの一構成例を示す回路図である。ＣＭＦＢ部１１４ｂは完全差動型のＯＴＡ部１１４ａを用いる際に必要となる回路ブロックであり、本構成例のＣＭＦＢ部１１４ｂは、ＯＴＡ部１１４ａの出力振幅を確保するために、キャパシタＣ１及びＣ２と、スイッチＳＷ３〜ＳＷ５と、を有する構成（スイッチドキャパシタ型）とされている。キャパシタＣ１の第１端は、ＯＵＴＰ入力端に接続されるとともに、スイッチＳＷ３を介して、ＯＵＴ＿ＣＭ入力端にも接続されている。キャパシタＣ２の第１端は、ＯＵＴＭ入力端に接続されるとともに、スイッチＳＷ４を介してＯＵＴ＿ＣＭ入力端にも接続されている。キャパシタＣ１及びＣ２の第２端は、いずれもＣＭＦＢ出力端に接続されるとともに、スイッチＳＷ５を介してＮＣＭ入力端にも接続されている。なお、スイッチＳＷ３〜ＳＷ５は、いずれもクロックＰＨ１に応じてオン／オフされる。

図１３で示したように、本構成例のＯＴＡ部１１４ａは、その利得段間（より具体的には、カスコード出力段Ｙの入出力間）に、ミラー補償部Ｚを有する構成とされている。このような構成とすることにより、ＯＴＡ部１１４ａの位相余裕度を改善することができるので、出力のオーバーシュートやリンギングを低減して、セトリング時間を短縮することが可能となる。

図１５は、ミラー補償動作を説明するためのタイミングチャートであり、上から順に、クロックＰＨ１、クロックＰＨ１ＡＢ、クロックＰＨ２、クロックＰＨ２ＡＢ、及び、出力電圧Ｖｏｕｔ（＝ＯＵＴＰ−ＯＵＴＭ）が描写されている。なお、出力電圧Ｖｏｕｔについて、実線はミラー補償部Ｚを設けた場合の出力挙動を示しており、破線はミラー補償部Ｚを設けていない場合の出力挙動（従来挙動）を示している。

ただし、ミラー補償部Ｚとして単純にキャパシタＣｍ１及びＣｍ２を付加しただけではＭＤＡＣ１１（スイッチドキャパシタ利得段）の出力容量値が増加するため、ＯＴＡ部１１４ａの出力電流を増やさなければセトリング時間が逆に長くなってしまう場合がある。

そこで、本構成例のＯＴＡ部１１４ａは、ミラー補償部Ｚを形成する回路要素として、キャパシタＣｍ１及びＣｍ２に直列接続されるスイッチＳＷ１及びＳＷ２を追加し、クロックＰＨ１に応じて、ＭＤＡＣ１１（スイッチドキャパシタ利得段）のサンプリング動作時にのみ、カスコード出力段Ｙの入出力間にキャパシタＣｍ１及びＣｍ２を組み込む構成とされている。

このような構成とすることにより、ＯＴＡ部１１４ａの出力電流を不要に増大させることなく、出力のオーバーシュートやリンギングを低減し、セトリング時間を短縮することが可能となる。

特に、パイプライン型Ａ／Ｄ変換器１は、複数のＭＤＡＣ１１（スイッチドキャパシタ利得段）が縦列に接続され、前段の出力電圧が次段でサンプリングされる構成となっている。従って、上記の構成を採用することにより、各段のスイッチドキャパシタ利得段で生成される出力電圧のセトリング時間を短縮してやれば、次段がより早くサンプリング動作を開始することができるようになるので、回路全体の消費電流を増やすことなく、パイプライン型Ａ／Ｄ変換器１の動作速度を向上させることが可能となる。

なお、図１３及び図１４では、奇数段のステージに含まれるＯＴＡ部１１４ａ及びＣＭＦＢ部１１４ｂを例に挙げて説明を行ったが、偶数段のステージに含まれるＯＴＡ部１１４ａ及びＣＭＦＢ部１１４ｂの構成についても、基本的には奇数段のステージに含まれるＯＴＡ部１１４ａ及びＣＭＦＢ部１１４ｂと同様の構成であり、クロックＰＨ１に代えてクロックＰＨ２を入力すればよい。

（バイアス回路）
図１６は、バイアス回路２０の一構成例を示す回路図である。本構成例のバイアス回路２０は、ＭＤＡＣ１１のサンプリング期間におけるコモン電圧ＩＮ＿ＣＭと、ＯＴＡ部１１４ａの各種バイアス電圧（ＰＣＳ、ＰＣＧ、ＮＣＭ、ＮＣＧ、ＮＣＳ）を生成する回路ブロックであり、基準電流生成部２１と、低電圧カスコードカレントミラー部２２と、パワーセーブ部２３と、を有する。

なお、バイアス回路２０は、パワーセーブ時（ＰＳＡＶＥ＝「１」）において、基準電流生成部２１をスイッチ２１１で切り離すとともに、ＰＭＯＳ側出力（ＰＣＳ、ＰＣＧ）を電源電圧（ＡＶＤＤ）にプルアップし、ＮＭＯＳ側出力（ＮＣＭ、ＮＣＧ、ＮＣＳ）を基準電圧（ＶＳＳ）にプルダウンすることで、ＯＴＡ部１１４ａに流れる電流経路を遮断する機能を備えている。

（シフトレジスタ＋デジタルエラー訂正回路）
図１７は、シフトレジスタ＋デジタルエラー訂正回路４０の構成例を示すブロック図である。本構成例のシフトレジスタ＋デジタルエラー訂正回路４０は、シフトレジスタ４１とデジタルエラー訂正回路４２を有する。

シフトレジスタ４１では、各ステージの１．５ビット出力（Ｉｋ＿Ｂ１、Ｉｋ＿Ｂ０、ただし、ｋ＝１〜９）が半サイクルずつ遅れるため、デジタルエラー訂正回路４２への出力タイミングを揃えるために、クロックＰＨ１及びＰＨ２をトリガとして動作するＤフリップフロップを複数段有している。

例えば、第１ステージの１．５ビット出力（Ｉ１＿Ｂ１、Ｉ１＿Ｂ０）の出力タイミングを第９ステージの２ビット出力（Ｉ９＿Ｂ１、Ｉ９＿Ｂ０）の出力タイミングに揃えるには、クロックＰＨ２をトリガとして動作するＤフリップフロップ４段（第２、第４、第６、及び、第８ステージに相当する遅延段）と、クロックＰＨ１をトリガとして動作するＤフリップフロップ４段（第３、第５、第７、及び、第９ステージに相当する遅延段）を縦列に用意しておき、これら８段のＤフリップフロップを介して第１ステージの１．５ビット出力（Ｉ１＿Ｂ１、Ｉ１＿Ｂ０）をデジタルエラー訂正回路４２に出力すればよい。一方、第８ステージの１．５ビット出力（Ｉ８＿Ｂ１、Ｉ８＿Ｂ０）の出力タイミングを第９ステージの２ビット出力（Ｉ９＿Ｂ１、Ｉ９＿Ｂ０）の出力タイミングに揃えるためには、クロックＰＨ１をトリガとして動作するＤフリップフロップ（第９ステージに相当する遅延段）を１段だけ用意しておき、これを介して、第８ステージの１．５ビット出力（Ｉ８＿Ｂ１、Ｉ８＿Ｂ０）をデジタルエラー訂正回路４２に出力すればよい。

デジタルエラー訂正回路４２は、８つの全加算器（ＦＡ：Full Adder）を用いて、Ｎステージ目のＬＳＢ（最下位ビット）と（Ｎ＋１）ステージ目のＭＳＢ（最上位ビット）をオーバーラップして足し合わせることにより、サブＡＤＣ１２に含まれるコンパレータのオフセットに起因するデジタル出力エラーを訂正した後（詳細については、先出の図３Ａ及び図３Ｂを参照）、クロックＰＨ２をトリガとして動作する１０桁分のＤフリップフロップから１０ビットのデジタル信号Ｄ［９：０］をパラレルに出力する。

なお、上記の実施形態では、パイプライン型Ａ／Ｄ変換器に用いられるスイッチドキャパシタ利得段に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供されるスイッチドキャパシタ利得段にも広く適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

例えば、上記実施形態では、低分解能ＡＤＣ１０−１〜１０−９として、各ステージからのデジタル出力に冗長性を持たせた１．５ビット／ステージ方式を採用した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、より単純な１ビット／ステージ方式を採用しても構わない。

また、上記実施形態では、ステージを９段接続させた１０ビットのＡ／Ｄ変換器について、本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、ステージの接続数を９段以外にしたＡ／Ｄ変換器に本発明を適用しても構わない。言い換えると、本発明の適用対象は、１０ビットのＡ／Ｄ変換器に限定されるものではない。

また、上記実施形態では、ＭＤＡＣ１１に含まれる増幅器１１４の利得を２に設定した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、増幅器１１４の利得を２以外に設定しても構わない。

また、上記実施形態では、ＭＤＡＣ１１として全差動型のスイッチドキャパシタ利得段を採用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、シングルエンド型スイッチドキャパシタ利得段を採用することも可能である。

図１８Ａ及び図１８Ｂは、それぞれ、シングルエンド型スイッチドキャパシタ利得段の一構成例を示す回路図であり、図１８Ａはサンプリング期間におけるスイッチ状態、図１８Ｂは増幅期間におけるスイッチ状態を各々示している。

本構成例のスイッチドキャパシタ利得段は、キャパシタＣｆ、Ｃｓ、及び、Ｃｍと、スイッチＳＷａ〜ＳＷｇと、アンプＡＭＰ１及びＡＭＰ２と、を有する。スイッチＳＷａ及びＳＷｂの第１端は、いずれもＶｉｎ入力端に接続されている。スイッチＳＷａの第２端は、キャパシタＣｆの第１端とスイッチＳＷｅの第１端に接続されている。スイッチＳＷｂの第２端は、キャパシタＣｓの第１端に接続されている。なお、本図では描写が省略されているが、本構成例のスイッチドキャパシタ利得段をパイプライン型Ａ／Ｄ変換器のＭＤＡＣとして用いる場合には、クロックＰＨ２に応じてオン／オフされるスイッチを介して、スイッチＳＷｂの第２端を３レベルＤＡＣの出力端に接続すればよい。

キャパシタＣｆ及びＣｓの第２端は、いずれもスイッチＳＷｃ及びＳＷｄの各第１端に接続されている。スイッチＳＷｃの第２端は、コモン電圧端に接続されている。スイッチＳＷｄの第２端は、アンプＡＭＰ１の第１入力端とスイッチＳＷｆの第１端に接続されている。アンプＡＭＰ１の第２入力端は、コモン電圧端に接続されている。アンプＡＭＰの出力端は、アンプＡＭＰ２の入力端に接続されている。アンプＡＭＰ２の出力端は、Ｖｏｕｔ出力端に接続されている。スイッチＳＷｅ及びＳＷｆの第２端は、いずれもＶｏｕｔ出力端に接続されている。

キャパシタＣｍの第１端は、アンプＡＭＰ２の入力端に接続されている。キャパシタＣｍの第２端は、スイッチＳＷｇの第１端に接続されている。スイッチＳＷｇの第２端は、アンプＡＭＰ２の出力端に接続されている。

スイッチＳＷａ、ＳＷｂ、ＳＷｆ、及び、ＳＷｇは、いずれもクロックＰＨ１に応じてオン／オフされる。スイッチＳＷｃは、クロックＰＨ１ＡＢに応じてオン／オフされる。スイッチＳＷｄ及びＳＷｅは、いずれもクロックＰＨ２に応じてオン／オフされる。

上記構成から成るスイッチドキャパシタ利得段は、図１８Ａに示したサンプリング期間（クロックＰＨ１＝「１」、クロックＰＨ１ＡＢ＝「０」、クロックＰＨ２＝「０」）と図１８Ｂに示した増幅期間（クロックＰＨ１＝「０」、クロックＰＨ１ＡＢ＝「１」、クロックＰＨ２＝「１」）に分かれて動作する。

なお、上記のサンプリング期間には、スイッチＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｆ、及びＳＷｇがいずれもオンされ、スイッチＳＷｄ及びＳＷｅがいずれもオフされる。従って、サンプリング期間には、アナログ入力電圧Ｖｉｎがキャパシタ（Ｃｓ、Ｃｆ）によってサンプリングされる。また、サンプリング期間には、アナログ出力電圧ＶｏｕｔがスイッチＳＷｆを介してアンプＡＭＰ１の第１入力端に帰還入力され、第２入力端のコモン電圧とイマジナリショートされる。

サンプリング期間が終わる少し前には、クロックＰＨ１ＡＢがハイレベルに立ち上げられて、キャパシタ（Ｃｓ、Ｃｆ）の第２端（アンプＡＭＰ１側）とコモン電圧とをショートしていたスイッチＳＷｃがオフされる。これによってキャパシタ（Ｃｓ、Ｃｆ）に蓄えられた電荷の移動を防止し、アナログ入力側のスイッチＳＷａ及びＳＷｂをオフしたときのクロックフィードスルーによる影響を防止することができる。なお、本構成例のスイッチドキャパシタ利得段をパイプライン型Ａ／Ｄ変換器のＭＤＡＣとして用いる場合には、上記のサンプリング動作と同時に、不図示のサブＡＤＣを用いてアナログ入力電圧Ｖｉｎと基準電圧との比較が行われる。

一方、上記の増幅期間には、スイッチＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｆ、及び、ＳＷｇがいずれもオフされ、スイッチＳＷｄ及びＳＷｅがいずれもオンされる。従って、増幅期間には、キャパシタＣｆの第１端がスイッチＳＷｅを介してアンプＡＭＰ２の出力端に接続されることにより、フィードバックループが形成され、キャパシタ（Ｃｓ、Ｃｆ）のサンプリング出力がアンプＡＭＰ１及びＡＭＰ２を介して増幅出力される。なお、本構成例のスイッチドキャパシタ利得段をパイプライン型Ａ／Ｄ変換器のＭＤＡＣとして用いる場合には、増幅期間において、キャパシタＣｓの第１端が不図示の３レベルＤＡＣの出力端に接続され、キャパシタ（Ｃｓ、Ｃｆ）のサンプリング出力と、サブＡＤＣの比較結果に応じた３レベルＤＡＣの出力（−ＶＲＥＦ、０、＋ＶＲＥＦ）との加算処理が行われる。

ここで、本構成例のスイッチドキャパシタ利得段は、その利得段間（より具体的には、アンプＡＭＰ２の入出力間）に、キャパシタＣｍとスイッチＳＷｇから成るミラー補償部を有し、クロックＰＨ１に応じてスイッチドキャパシタ利得段のサンプリング動作時にのみ、アンプＡＭＰ２の入出力間にキャパシタＣｍを組み込む構成とされている。このような構成とすることにより、アンプＡＭＰ１及びＡＭＰ２の出力電流を不要に増大させることなく、その位相余裕度を改善することができるので、出力電圧Ｖｏｕｔのオーバーシュートやリンギングを低減して、セトリング時間を短縮することが可能となる。

本発明は、例えば、スイッチドキャパシタ利得段を用いたパイプライン型Ａ／Ｄ変換器の消費電流を増やすことなく、その動作速度を向上させるための技術として、有用に利用することが可能である。

１ パイプライン型Ａ／Ｄ変換器
１０−１〜１０−９ 低分解能ＡＤＣ
１１ 乗算型ＤＡＣ（ＭＤＡＣ）
１１１ サンプル／ホールド回路
１１２ ３レベルＤＡＣ（オフセット決定部）
１１３ 加算器
１１４ 増幅器
１１４ａ ＯＴＡ部
１１４ｂ ＣＭＦＢ部
１２ サブＡＤＣ
１２１、１２２ コンパレータ
１２３ エンコーダ
１２４ Ｄフリップフロップ
２０ バイアス回路
２１ 基準電流生成部
２２ カスコードカレントミラー部
２３ パワーセーブ部
３０ クロック生成回路
４０ シフトレジスタ＋デジタルエラー訂正回路
４１ シフトレジスタ
４２ デジタルエラー訂正回路
５０ バッファ
Ｍ１〜Ｍ１１ トランジスタ
ＩＮＶ１、ＩＮＶ２ インバータ
Ｃｓ１、Ｃｓ２、Ｃｓ キャパシタ（サンプリング用）
Ｃｆ１、Ｃｆ２、Ｃｆ キャパシタ（フィードバック用）
ＳＷ１１〜ＳＷ１５、ＳＷ２１〜ＳＷ２５ スイッチ
Ｘ プリアンプ段
Ｙ カスコード出力段
Ｎ１１〜Ｎ１９ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１１〜Ｐ１４ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｃｍ１、Ｃｍ２、Ｃｍ キャパシタ（ミラー補償用）
ＳＷ１〜ＳＷ５ スイッチ
Ｃ１、Ｃ２ キャパシタ
ＳＷａ〜ＳＷｇ スイッチ
ＡＭＰ１、ＡＭＰ２ アンプ

Claims (6)

1. 第１フェーズではサンプル／ホールド回路を用いて入力電圧のサンプリングを行い、第２フェーズでは増幅器を用いてサンプリング済み入力電圧の増幅出力を行うスイッチドキャパシタ利得段において、
   前記入力電圧のサンプリング動作時にのみ、前記増幅器のミラー補償を行うミラー補償部を有することを特徴とするスイッチドキャパシタ利得段。
2. 前記ミラー補償部は、前記増幅器の利得段間に接続されたキャパシタと、前記キャパシタに直列接続されて前記入力電圧のサンプリング動作時にのみオンされるスイッチと、を有することを特徴とする請求項１に記載のスイッチドキャパシタ利得段。
3. アナログ入力電圧を複数ステージの低分解能ＡＤＣでパイプライン的に変換し、各ステージのデジタル出力に基づいて複数ビットのデジタル出力信号を生成するパイプライン型アナログ／デジタル変換器であって、
   前記複数ステージの低分解能ＡＤＣは、それぞれ、
   前記アナログ入力電圧と基準電圧とを比較するサブＡＤＣと、
   前記サブＡＤＣの比較結果に基づいてオフセットを決定するオフセット決定部と、
   前記アナログ入力電圧を所定の利得倍に増幅した上で前記オフセットを与えて出力する請求項１または請求項２に記載のスイッチドキャパシタ利得段と、
   を有することを特徴とするパイプライン型Ａ／Ｄ変換器。
4. 前記複数ステージの低分解能ＡＤＣで各々得られる１．５ビットないし２ビットのデジタル出力を同一のタイミングでパラレルに出力するシフトレジスタと、
   前記シフトレジスタから出力されるＮステージ目の最下位ビットと（Ｎ＋１）ステージ目の最上位ビットをオーバーラップして足し合わせることにより、最終的なデジタル出力信号を生成するデジタルエラー訂正回路と、
   を有することを特徴とする請求項３に記載のパイプライン型Ａ／Ｄ変換器。
5. 前記複数ステージの低分解能ＡＤＣは、各々の入出力形式が全差動型であることを特徴とする請求項３または請求項４に記載のパイプライン型Ａ／Ｄ変換器。
6. 前記複数ステージの低分解能ＡＤＣは、各々の入出力形式がシングルエンド型であることを特徴とする請求項３または請求項４に記載のパイプライン型Ａ／Ｄ変換器。

Images