JP4483473B2 - パイプライン型アナログ/ディジタル変換器 - Google Patents
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Description
パイプライン型A/D変換器は、アナログ信号を1ビットのA/D変換器で量子化するとともに入力した量子化した分のアナログ値を減算して適宜増幅して次段に出力するパイプラインステージを複数個直列に接続することによってA/D変換器を構成したものである。なお、以下の説明において、パイプライン型A/D変換器を構成するパイプラインの各ステージをビットブロックと称する。
図1に示すように、パイプライン型A/D変換器1aは、入力したアナログ信号Ainをサンプルホールドするための入力サンプルホールド回路(In−S/H)10a、複数段のビットブロック11a〜14a、ディジタル補正回路(DC)20aにより構成される。
入力段サンプルホールド回路10aによりサンプルされたアナログ信号Ainは、A/D変換器AD1によってディジタルコードに変換される。
A/D変換器AD1では、たとえば、1.5ビットの分解能の場合には2つの比較器を含み、入力したアナログ信号をこれらの比較器を用いて所定の基準電圧と比較することによって得られるディジタル信号n1−bをディジタル補正回路20aへ出力する。
また、ビットブロック12a〜14aからは、1.5ビット等の比較的分解能が低いディジタル信号n2−b〜n4−bがディジタル補正回路20aへ順次出力される。
なお、各ビットブロック12a〜14aは、ビットブロック11aと同じ構成であり図示しないが、それぞれ、サブ変換部sub_2a〜sub_4a、A/D変換器AD2〜4、D/A変換器DA2〜4、および増幅部AMP2〜4を有する。
上述したように、パイプライン型A/D変換器では、上述したスイッチトキャパシタ(Switched capacitor)増幅段の動作が基本となり、各ビットブロック段のサンプルおよび増幅処理が交互に制御クロック信号に同期して行われる。すなわち、偶数段のビットブロック、たとえば図1のビットブロック11aおよび13aと、奇数段のビットブロック、たとえば図1のビットブロック12aおよび14aと、の隣り合うビットブロック間で、回路動作が異なることがパイプライン型A/D変換器の特徴である。
各ビットブロックで入力したアナログ信号と、D/A変換されたアナログ信号との残差信号が、サンプリング周波数のクロック信号に同期した各フェーズPH1〜5において、順次処理される。その際、フェーズPH1〜5のうち、偶数フェーズと奇数フェーズの各タイミングでは、各ビットブロックのスイッチトキャパシタ増幅段のスイッチ群に与える2つの制御クロック信号のレベルが交互に反転し、これにより、図に示すように、特定の増幅部で見ると、隣り合うフェーズでは回路動作が異なり、サンプルを行うリセットフェーズ(Reset)と、残差増幅を行うアンプフェーズ(Amp)の動作が順に行われる。
ところで、上述したパイプライン型A/D変換器を設計する際には、複数のステージからなる各ビットブロックにおけるA/D変換のビット数をどのように分配するかという点が非常に重要となり、各増幅部の演算増幅器の帯域確保のために、1.5ビット/ステージとすることが非常に有効であることが知られている。
この場合の各増幅部のゲインは2倍となって、設計上広い帯域が確保しやすい。さらに、A/D変換器を2個の比較器のみで構成できるため、回路素子の数の低減による低電力化に利することは明らかである。
かかる観点から、10ビットクラスのパイプライン型A/D変換器では、ビットの分配を1.5ビット/ステージとしたものが採用され、製品化されている。
すなわち、たとえば12ビット等の高精度なパイプライン型A/D変換器では、高精度化に伴って、残差信号をフルスケール値まで増幅する増幅部内の演算増幅器の高利得化を図る必要が生ずる。すなわち、高利得化のために演算増幅器を複数段設定すると、増幅部で消費する電力が全体の消費電力に対して支配的となる。
特に、1.5ビット/ステージ構成のパイプライン型A/D変換器では、1段のA/D変換を行うことで、次段のA/D変換は1ビットしか要求精度が緩和されず、前述した高利得の演算増幅器を多く配置する必要があるので、全体として消費電力が増大する傾向にある。
図3は、非特許文献1において開示されている12ビットのパイプライン型A/D変換器1bの回路ブロックである。なお、図において、たとえば、G:8はゲインが8であることを示し、4bは4ビットであることを示す。
図に示すように、パイプライン型A/D変換器1bは、4ビットのビットブロック11bおよび13bと、1.5ビットのビットブロック12bおよび14bとが交互にパイプライン接続されて構成される。各ビットブロックにより生成されたディジタル信号は、ディジタル補正回路20bで加算されて12ビットのディジタル信号が出力される。
パイプライン型A/D変換器1bでは、各ビットブロックに対して特定のビット割付け(図では、4ビットおよび1.5ビット)を行うとともに、図に矢印で示すビットブロック間でアンプシェアを行っている。
一般に、高精度のパイプライン型A/D変換器を設計する際には、初段のビットブロックに多くのビット数を分配することが、線形性の観点および次段におけるA/D変換精度を緩和させる観点から有利となる。
一方、各ビットブロックの残差アンプでは、ビットブロック間でアナログ信号レベルの段差が生じないようにするため、分配されるビット数をaとした場合には、2(a-1) 倍の増幅利得を設定する必要がある。たとえば、4ビットのビットブロックの場合には、残差アンプのゲインは8倍(a=4)となり、トータルは12ビットA/D変換であることから、残差アンプの演算増幅器に必要とされるDCゲインは90dB程度となる。
しかしながら、一般的にシングル段の演算増幅器のDCゲインは60dB程度であるため、60dB以上のDC利得を得ようとする場合には、各残差アンプの演算増幅器の段数を増加させる必要があり、回路規模および設計の困難性の観点から不利となる。
その際、バンド幅が比較的狭く高速動作の点でクリティカルとなる利得8倍のアンプ(8倍アンプ)として残差アンプを構成する時には、負荷を軽減するために出力側のAD変換器を1.5ビットとし、バンド幅が比較的広く高速動作の点でクリティカルとならない利得2倍のアンプ(2倍アンプ)として残差アンプを構成する場合には、出力側のAD変換器を4ビットとする。
すなわち、各ビットブロックのビット配分を4ビットおよび1.5ビットの交互に行い、4ビットのビットブロックをアンプモードとして使用する場合にのみアンプシェアを行う。
図4は、パイプライン型A/D変換器1bにおけるアンプシェアの動作を時系列のフェーズ毎の等価回路により示す。なお、実際には、各ビットブロックの増幅部間に接続されたスイッチ群(図示しない)がサンプリング周波数に応じた所定のクロック信号により制御されるが、図4では、このクロック信号の制御結果により得られる各フェーズ毎の等価回路のみを示す。
なお、増幅部AMP1b〜AMP4bは、それぞれビットブロック11b〜14bの増幅部に対応する。サブ変換部sub_1b〜sub_4bは、それぞれビットブロック11b〜14bのサブ変換部に対応する。サブ変換部sub_1bおよびsub_3bは、それぞれ4ビットのA/D変換器AD1およびAD3と、4ビットのD/A変換器DA1およびDA3を有し、サブ変換部sub_2bおよびsub_4bは、それぞれ1.5ビットのA/D変換器AD2およびAD4と、1.5ビットのD/A変換器DA2およびDA4を有している。
たとえば、フェーズPH2では、C12b/C10bおよびC13b/C11bの容量比に応じて、8倍アンプを構成し、その際に、演算増幅器210bと220bの入出力が連結されてアンプシェアが行われる。
この時、演算増幅器220bの入出力間に接続されたキャパシタC20b〜C23bは、位相補償容量として用いられる。これらのキャパシタは8倍残差アンプの出力電圧をチャージしていることと等価であるため、次フェーズPH3における利得2倍の残差アンプのサンプリングも同時に兼ねていることになる(Inner sampling)。
たとえば、図4において、主として増幅部AMP1bにより8倍アンプを構成するフェーズPH2では、高速動作の観点から負荷となるA/D変換器AD2の分解能が制限される。同様に、主として増幅部AMP3bにより8倍アンプを構成するフェーズPH4では、高速動作の観点から負荷となるA/D変換器AD4の分解能が制限される。
すなわち、従来のパイプライン型A/D変換器では、各ビットブロックに対して、比較的大きなビット、たとえば4ビットと、小さなビット、たとえば1.5ビットが交互に分配されるように、ビット割り振りが制限されている。
すなわち、各変換ブロックにおいて、入力したアナログ信号をアナログ/ディジタル変換器がディジタルコードに変換し、ディジタル/アナログ変換器が当該ディジタルコードを第2のアナログ信号に変換し、差分増幅回路は、前記アナログ信号および第2のアナログ信号の差分を増幅した第3のアナログ信号を次段の変換ブロックに供給する。
次のフェーズでは、2つのクロック信号のうち他方のクロック信号が所定レベルとなって、次の差分増幅回路と隣り合うさらに次の差分増幅回路の差動増幅回路と連結され、2段増幅器を構成する第2の接続状態となる。
したがって、すべてのフェーズにおいて、2段増幅器を構成するため、各変換ブロックにおける差動増幅回路のループゲインを高く設定することができるので、各変換ブロックのアナログ/ディジタル変換器およびディジタル/アナログ変換器に対するビット分配を自由に設定することができる。これにより、パイプラインを構成する変換ブロックの数を低減させることが可能となる。
以下、本発明に係るパイプライン型アナログ/ディジタル変換器の一実施形態について添付図面に関連付けて説明する。
図6は、本発明に係る12ビットのパイプライン型A/D変換器の一構成例を示す。実施形態に係るパイプライン型A/D変換器は、隣り合うビットブロック同士に対して常にアンプシェア(図で矢印で示す)を行うことを企図する。すなわち、偶数フェーズのみではなくすべてのフェーズにおいてアンプシェアを行うことで、各ビットブロックに対するビットの割付けの自由度を向上させる。
各ビットブロックのビットの割付けの自由度が向上することで、たとえば図6に示すように、12ビットのパイプライン型A/D変換器を、In−S/H(入力サンプルホールド部)と、2段構成の4ビットのビットブロックと、最終段の6ビットA/D変換器のみによって構成することができ、従来のパイプライン型A/D変換器に対してビットブロックの段数を格段に少なくすることができる。
しかしながら、
(1)近年の半導体における線幅等の微細プロセスが大幅に進展していること、及び、
(2)近年のA/D変換の高分解能化に伴いサンプリングの熱雑音(kt/Cノイズ)を低減させる観点からサンプル容量の下限値に限界があること、
を鑑みると、各ビットブロックの負荷よりも各ビットブロックのサンプル容量が支配的となりつつある。すなわち、各ビットブロックの負荷となるA/D変換器は、更なる微細プロセスの進展に伴い、たとえば、4ビット等の所定の性能を確保した上でシュリンクすることが行われている一方で、特に初段のビットブロックでは、要求される分解能の増加に応じて、10ビット/12ビット等に見合ったサンプル容量を少なくとも確保する必要がある。
したがって、今後の微細プロセスの進展を考慮すると、パイプライン型A/D変換器をチップ上に実装する際に、たとえば、数ビット程度のA/D変換の入力容量(負荷)がスイッチトキャパシタ増幅段の高速動作に影響を与えることはなく、各ビットブロックに対するビットの割付けを、図6に例示したように自由に設定しても構わない。
図7に示すように、パイプライン型A/D変換器1は、入力したアナログ信号Ainをサンプルホールドするための入力サンプルホールド回路(In−S/H)10、複数段のビットブロック11〜13、ディジタル補正回路(DC)20を含んで構成される。ここで、各ビットブロックは、本発明の変換ブロックの一実施形態である。
なお、最終段のA/D変換器、たとえば、図6に示す6ビットA/D変換器(6b A/D)については、従来のパイプライン型A/D変換器の最終段のA/D変換器と同一の構成とする。
ビットブロック11は、たとえば4ビット等の分解能の低いA/D変換器AD1およびD/A変換器DA1を含むサブ変換部sub_1と、増幅部AMP1を含んで構成される。なお、増幅部は、本発明の差分増幅回路の一実施形態である。
A/D変換器AD1は、たとえば、4ビットの分解能であれば16個の比較器を含み、入力したアナログ信号をこれらの比較器を用いて所定の基準電圧と比較することによって得られる4ビットのディジタル信号n1−bをディジタル補正回路20へ出力する。
ここで、各ビットブロックの増幅部では、ビットブロック間でアナログ信号レベルの段差が生じないようにするため、分配されるビット数をaとした場合には、2(a-1) 倍の増幅利得(ループゲイン)を設定する必要がある。たとえば、A/D変換器AD1の分解能が4ビットの場合には、増幅部AMP1は8倍アンプとなるように設定される。
図8は、入力段サンプルホールド回路10およびビットブロック11〜13の増幅部AMP0〜AMP3の回路構成の一例を示す。なお、図において、四角形で示した素子は、スイッチ(半導体スイッチ)であり、四角形の中に記載したクロック信号φ0またはφ1は、当該スイッチの導通状態がクロック信号φ0またはφ1によって制御されることを意味している。
図9は、増幅部AMP0〜3を制御するクロック信号φ0およびφ1の信号波形を示す図である。図に示すように、クロック信号φ0およびφ1は、互いに逆相関係にあり、信号レベルが重なり合わない信号波形となっており、サンプリング周波数と同一の周波数でオン状態とオフ状態を繰り返す。
なお、図8において、クロック信号φ0がHレベルの時に、クロック信号φ0で制御される各スイッチがオン状態となり、クロック信号φ0がLレベルの時に、クロック信号φ0で制御される各スイッチがオフ状態となる。クロック信号φ1がHレベルの時に、クロック信号φ1で制御される各スイッチがオン状態となり、クロック信号φ1がLレベルの時に、クロック信号φ1で制御される各スイッチがオフ状態となる。
図8に示すように、パイプライン型A/D変換器1のアナログ入力端子とキャパシタC2,C3の間には、それぞれスイッチ102,103が接続される。演算増幅器200の入出力端子間には、スイッチ106,107が接続される。キャパシタC2,C3とAMP1の演算増幅器210の出力端子の間には、それぞれスイッチ104,105が接続される。
図8に示すように、D/A変換器DA1の出力端子とキャパシタC10,C11の間には、それぞれスイッチ112,113が接続される。増幅部AMP0の演算増幅器200の出力端子と演算増幅器210の入力端子の間には、スイッチ114,115が接続される。キャパシタC10,C11の一端が演算増幅器210の入力端子に接続され、キャパシタC10,C11の他端と演算増幅器210の出力端子の間には、それぞれスイッチ110,111が接続される。キャパシタC12,C13の一端が演算増幅器210の入力端子に接続され、キャパシタC12,C13の他端と演算増幅器210の出力端子の間には、それぞれスイッチ116,117が接続される。キャパシタC12,C13の当該他端と増幅部AMP2の演算増幅器220の出力端子の間には、それぞれスイッチ118,119が接続される。
図8に示すように、D/A変換器DA2の出力端子とキャパシタC20,C21の間には、それぞれスイッチ122,123が接続される。増幅部AMP1の演算増幅器210の出力端子と演算増幅器220の入力端子の間には、スイッチ124,125が接続される。キャパシタC20,C21の一端が演算増幅器220の入力端子に接続され、キャパシタC20,C21の他端と演算増幅器220の出力端子の間には、それぞれスイッチ120,121が接続される。キャパシタC22,C23の一端が演算増幅器220の入力端子に接続され、キャパシタC22,C23の他端と演算増幅器220の出力端子の間には、それぞれスイッチ126,127が接続される。キャパシタC22,C23の当該他端と増幅部AMP3の演算増幅器230の出力端子の間には、それぞれスイッチ128,129が接続される。
図8に示すように、D/A変換器DA3の出力端子とキャパシタC30,C31の間には、それぞれスイッチ132,133が接続される。増幅部AMP2の演算増幅器220の出力端子と演算増幅器230の入力端子の間には、スイッチ134,135が接続される。キャパシタC30,C31の一端が演算増幅器230の入力端子に接続され、キャパシタC30,C31の他端と演算増幅器230の出力端子の間には、それぞれスイッチ130,131が接続される。キャパシタC32,C33の一端が演算増幅器230の入力端子に接続され、キャパシタC32,C33の他端と演算増幅器230の出力端子の間には、それぞれスイッチ136,137が接続される。キャパシタC32,C33の当該他端と次段の増幅部の演算増幅器の出力端子の間には、それぞれスイッチ138,139が接続される。
また、図8に示すように、増幅部AMP1および増幅部AMP2のスイッチ群を比較すると、対応する位置にある各スイッチが動作するクロック信号がそれぞれクロック信号φ0およびφ1であり、反転している。同様に、増幅部AMP2および増幅部AMP3のスイッチ群を比較すると、対応する位置にある各スイッチが動作するクロック信号が反転している。
すなわち、図8に示す回路においては、偶数番目のビットブロックと奇数番目のビットブロックとで、各ビットブロックの増幅部に接続されたスイッチ群が動作するタイミングが交互に切り替わる。
図10は、フェーズ毎のスイッチ群の動作状態に応じた各増幅部の接続状態を示す等価回路である。すなわち、図8に示した各増幅部の回路構成について、図9に示す波形のクロック信号φ0およびφ1を動作させた場合の各フェーズ毎の等価回路を示している。
なお、図10において、たとえば「PH0(φ0)」は、フェーズPH0でクロック信号φ0がオン状態(クロック信号φ1はオフ状態)であることを示す。
この時、増幅部AMP0はAmpモード(増幅モード)として機能する。また、キャパシタC10,C11は、発振を回避するための位相補償容量として機能するとともに、2段アンプの出力電圧がチャージされるため、次フェーズのためのアナログ信号をサンプルすることと等価となる(Inner Sample)。
また、フェーズPH1では、フェーズPH0でキャパシタC2およびC3にチャージされた電荷がサブ変換部sub_1のA/D変換器AD1に供給され、ディジタルコードに変換される。
すなわち、キャパシタC12およびC13の一端を増幅部AMP2の演算増幅器220の出力端に接続し、キャパシタC10,C11を入力容量、キャパシタC12,C13を帰還容量とするスイッチトキャパシタ増幅段(残差アンプ)を構成する。その際、主の増幅機能となる演算増幅器210に対して、次段の演算増幅器220を連結して、高いDC利得を確保する。
また、各ビットブロックのビット分配が例えば4ビットであれば、残差アンプとして8倍の増幅利得(ループゲイン)を得る必要があるため、容量比(C12/C10,C13/C11)をそれに応じて設定する。
フェーズPH2において、演算増幅器220の出力電圧は、サブ変換部sub_2のA/D変換器AD2によりディジタルコードに変換される。
なお、図10に示すように、フェーズPH2では、増幅部AMP0はResetモードとなっている。
すなわち、キャパシタC22およびC23の一端を増幅部AMP3の演算増幅器230の出力端に接続し、キャパシタC20,C21を入力容量、キャパシタC22,C23を帰還容量とするスイッチトキャパシタ増幅段(残差アンプ)を構成する。その際、主の増幅機能となる演算増幅器220に対して、次段の演算増幅器230を連結して、高いDC利得を確保する。
また、各ビットブロックのビット分配が例えば4ビットであれば、残差アンプとして8倍の増幅利得(ループゲイン)を得る必要があるため、容量比(C22/C20,C23/C21)をそれに応じて設定する。
フェーズPH3において、演算増幅器230の出力電圧は、サブ変換部sub_3のA/D変換器AD3によりディジタルコードに変換される。
図11は、時系列上での各機能ブロックの動作を示した図である。図では、フェーズPH0,1,2,3,…において、増幅部AMP0〜4の各フェーズ毎の動作状態と、サブ変換部sub_1〜5のうち、各フェーズにおいて動作している変換器と、が示されている。
図に示すように、クロック信号φ0がオン状態となる偶数フェーズPH0,2,4,…と、クロック信号φ1がオン状態となる奇数フェーズPH1,3,5,…がサンプリング周波数によるタイミングで交互に発生し、一連の処理を繰り返す。その際に、隣り合うビットブロックの2つの増幅部を順にシェアすることによって、高利得の残差アンプが実現される。
その際、昨今の半導体における微細プロセスの進展によって数ビット(たとえば、4ビット程度)のA/D変換器の比較器による負荷よりもサンプル容量が支配的となっていることに着目し、すべての隣り合うビットブロック間でアンプシェアを行う。すなわち、隣り合うビットブロックの増幅部同士が演算増幅器をシェアすることで得られる高いDCゲインに基づいてスイッチトキャパシタ増幅段を構成する。
したがって、分解能、変換速度に応じて最適に設定可能なパイプライン型A/D変換器の提供が可能になる。
Claims (4)
- アナログ/ディジタル変換器と、ディジタル/アナログ変換器と、差分増幅回路と、を含む変換ブロックが複数直列に連結され、
各変換ブロックにおいて、前記アナログ/ディジタル変換器がアナログ信号をディジタルコードに変換し、前記ディジタル/アナログ変換器が当該ディジタルコードを第2のアナログ信号に変換し、前記差分増幅回路は、前記アナログ信号および前記第2のアナログ信号の差分を増幅した第3のアナログ信号を次段の変換ブロックに供給し、
各変換ブロックが生成するディジタルコードを加算するパイプライン型アナログ/ディジタル変換器であって、
前記差分増幅回路は、周波数がサンプリング周波数に等しく互いに逆相関係にある2つのクロック信号によって制御され、
隣り合う変換ブロックの差分増幅回路のうち、奇数番目の差分増幅回路が初段となり、偶数番目の差分増幅回路が出力段となって2段増幅器を構成する第1の接続状態と、偶数番目の差分増幅回路が初段となり、奇数番目の差分増幅回路が出力段となって2段増幅器を構成する第2の接続状態と、を前記2つのクロック信号の信号レベルに応じて、交互に繰り返す
パイプライン型アナログ/ディジタル変換器。 - 前記第1および第2の接続状態において、出力段となる差分増幅回路は、
当該差分増幅回路のアナログ出力信号をサンプルするとともに、位相補償を行うキャパシタを含む
請求項1記載のパイプライン型アナログ/ディジタル変換器。 - N番目(N:整数)の変換ブロックの差分増幅回路は、第1の演算増幅器と、それぞれ一端が当該第1の演算増幅器の入力端子に接続される第1および第2のキャパシタと、第1のスイッチ群を含み、
N+1番目の変換ブロックの差分増幅回路は、第2の演算増幅器と、それぞれ一端が当該第2の演算増幅器の入力端子に接続される第3および第4のキャパシタと、第2のスイッチ群を含み、
N+2番目の変換ブロックの差分増幅回路は、第3の演算増幅器と、それぞれ一端が当該第3の演算増幅器の入力端子に接続される第5および第6のキャパシタと、第3のスイッチ群を含み、
前記2つのクロック信号によって前記第1、第2および第3のスイッチ群を制御し、それにより、
前記サンプリング周波数に応じたM番目(M:整数)のフェーズにおいて、
前記第1の演算増幅器と第2の演算増幅器が直列に接続され、前記第2のキャパシタの他端が前記第2の演算増幅器の出力端子に接続され、前記第1のキャパシタを入力容量、前記第2のキャパシタを帰還容量とするスイッチトキャパシタ増幅段を構成し、
前記第3および第4のキャパシタは、それぞれ他端が前記第2の演算増幅器の出力端子に接続され、当該出力端子の信号をサンプルし、
M+1番目のフェーズにおいて、
前記第2の演算増幅器と第3の演算増幅器が直列に接続され、前記第4のキャパシタの他端が前記第3の演算増幅器の出力端子に接続され、前記第3のキャパシタを入力容量、前記第4のキャパシタを帰還容量とするスイッチトキャパシタ増幅段を構成し、
前記第5および第6のキャパシタは、それぞれ他端が前記第3の演算増幅器の出力端子に接続され、当該出力端子の信号をサンプルする
請求項1記載のパイプライン型アナログ/ディジタル変換器。 - 各変換ブロックにおいて、差分増幅回路は、
入力端子と出力端子を含む演算増幅器と、
第1のノードと前記入力端子間に接続された第1のキャパシタと、
第2のノードと前記入力端子間に接続された第2のキャパシタと、
前段の変換ブロックの差分増幅回路の出力端子と、前記入力端子間に接続された第1のスイッチと、
前記各変換ブロックのディジタル/アナログ変換器の出力端子と前記第1のノード間に接続された第2のスイッチと、
前記第1のノードと前記出力端子間に接続された第3のスイッチと、
前記第2のノードと前記出力端子間に接続された第4のスイッチと、
前記第2のノードと次段の変換ブロックの差分増幅回路の出力端子間に接続された第5のスイッチと、を含み、
前記第1、第3および第4のスイッチと、前記第2および第5のスイッチは、それぞれ、前記2つのクロック信号のうち異なるクロック信号により制御され、かつ、奇数番目の変換ブロックと偶数番目の変換ブロックとでは、対応する各スイッチがそれぞれ異なるクロック信号により制御される
請求項1記載のパイプライン型アナログ/ディジタル変換器。
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