JP4483473B2 - パイプライン型アナログ／ディジタル変換器 - Google Patents
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Description
本発明は、集積回路に適用して好適なアナログ／ディジタル変換器に関し、特にパイプライン型のアナログ／ディジタル変換器に関する。
高い分解能および高速のサンプリングレートを有するアナログ／ディジタル変換器として、パイプライン型アナログ／ディジタル変換器（パイプライン型Ａ／Ｄ変換器）が知られている。
パイプライン型Ａ／Ｄ変換器は、アナログ信号を１ビットのＡ／Ｄ変換器で量子化するとともに入力した量子化した分のアナログ値を減算して適宜増幅して次段に出力するパイプラインステージを複数個直列に接続することによってＡ／Ｄ変換器を構成したものである。なお、以下の説明において、パイプライン型Ａ／Ｄ変換器を構成するパイプラインの各ステージをビットブロックと称する。
パイプライン型Ａ／Ｄ変換器は、アナログ信号を１ビットのＡ／Ｄ変換器で量子化するとともに入力した量子化した分のアナログ値を減算して適宜増幅して次段に出力するパイプラインステージを複数個直列に接続することによってＡ／Ｄ変換器を構成したものである。なお、以下の説明において、パイプライン型Ａ／Ｄ変換器を構成するパイプラインの各ステージをビットブロックと称する。
図１は、従来のパイプライン型Ａ／Ｄ変換器１ａの構成例を示す図である。以下、図１に関連付けて、従来のパイプライン型Ａ／Ｄ変換器の構成と動作について述べる。
図１に示すように、パイプライン型Ａ／Ｄ変換器１ａは、入力したアナログ信号Ａｉｎをサンプルホールドするための入力サンプルホールド回路（Ｉｎ−Ｓ／Ｈ）１０ａ、複数段のビットブロック１１ａ〜１４ａ、ディジタル補正回路（ＤＣ）２０ａにより構成される。
図１に示すように、パイプライン型Ａ／Ｄ変換器１ａは、入力したアナログ信号Ａｉｎをサンプルホールドするための入力サンプルホールド回路（Ｉｎ−Ｓ／Ｈ）１０ａ、複数段のビットブロック１１ａ〜１４ａ、ディジタル補正回路（ＤＣ）２０ａにより構成される。
入力段サンプルホールド回路１０ａは、複数段のビットブロック１１ａ〜１４ａを連結して構成され、所定の周波数（サンプリング周波数）によりアナログ入力信号Ａｉｎをサンプルする。
ビットブロック１１ａは、たとえば、１．５ビット等の小ビットのＡ／Ｄ変換器ＡＤ１およびＤ／Ａ変換器ＤＡ１を含むサブ変換部ｓｕｂ＿１ａと、スイッチトキャパシタ増幅段である増幅部ＡＭＰ１ａを含んで構成される。
入力段サンプルホールド回路１０ａによりサンプルされたアナログ信号Ａｉｎは、Ａ／Ｄ変換器ＡＤ１によってディジタルコードに変換される。
Ａ／Ｄ変換器ＡＤ１では、たとえば、１．５ビットの分解能の場合には２つの比較器を含み、入力したアナログ信号をこれらの比較器を用いて所定の基準電圧と比較することによって得られるディジタル信号ｎ１−ｂをディジタル補正回路２０ａへ出力する。
入力段サンプルホールド回路１０ａによりサンプルされたアナログ信号Ａｉｎは、Ａ／Ｄ変換器ＡＤ１によってディジタルコードに変換される。
Ａ／Ｄ変換器ＡＤ１では、たとえば、１．５ビットの分解能の場合には２つの比較器を含み、入力したアナログ信号をこれらの比較器を用いて所定の基準電圧と比較することによって得られるディジタル信号ｎ１−ｂをディジタル補正回路２０ａへ出力する。
ＡＭＰ１ａは、入力段サンプルホールド回路１０ａによりサンプルされたアナログ信号Ａｉｎと、Ａ／Ｄ変換器ＡＤ１によりディジタルコードに変換され、さらに当該ディジタルコードをＤ／Ａ変換器ＤＡ１により変換したアナログ信号との残差信号を２(a-1) 倍（ａ：Ａ／Ｄ変換の分解能）に増幅してフルスケール値に戻した後に、次段のビットブロック１２ａに出力する。すなわち、増幅部ＡＭＰ１ａは残差アンプとして機能する。
なお、ＡＭＰ１ａは、サンプルキャパシタをＡ／Ｄ変換の分解能に応じてアレイ状に設け、Ａ／Ｄ変換のサーモメータコードを利用してＤＡ機能と減算増幅機能を一体化するようにしてもよい（ＭＤＡＣ：Ｍｕｌｔｉｐｌｙｉｎｇ ＤＡＣ）。
ビットブロック１２ａ〜１４ａは、それぞれ、ビットブロック１１ａに対して順に連結され、その構成についてはビットブロック１１ａと同様である。したがって、各ビットブロックにより増幅された残差信号が順次、次段のビットブロックによってサンプルされるとともに、さらに残差信号を増幅する処理が順に行われる。
また、ビットブロック１２ａ〜１４ａからは、１．５ビット等の比較的分解能が低いディジタル信号ｎ２−ｂ〜ｎ４−ｂがディジタル補正回路２０ａへ順次出力される。
なお、各ビットブロック１２ａ〜１４ａは、ビットブロック１１ａと同じ構成であり図示しないが、それぞれ、サブ変換部ｓｕｂ＿２ａ〜ｓｕｂ＿４ａ、Ａ／Ｄ変換器ＡＤ２〜４、Ｄ／Ａ変換器ＤＡ２〜４、および増幅部ＡＭＰ２〜４を有する。
また、ビットブロック１２ａ〜１４ａからは、１．５ビット等の比較的分解能が低いディジタル信号ｎ２−ｂ〜ｎ４−ｂがディジタル補正回路２０ａへ順次出力される。
なお、各ビットブロック１２ａ〜１４ａは、ビットブロック１１ａと同じ構成であり図示しないが、それぞれ、サブ変換部ｓｕｂ＿２ａ〜ｓｕｂ＿４ａ、Ａ／Ｄ変換器ＡＤ２〜４、Ｄ／Ａ変換器ＤＡ２〜４、および増幅部ＡＭＰ２〜４を有する。
ディジタル補正回路２０ａは、ビットブロック１１ａ〜１４ａにより生成されたディジタル信号を加算する。これにより、入力段サンプルホールド回路１０ａに入力されたアナログ信号に対するディジタル信号出力が生成される。
次に、パイプライン型Ａ／Ｄ変換器１ａの動作について、図２に関連付けて述べる。
上述したように、パイプライン型Ａ／Ｄ変換器では、上述したスイッチトキャパシタ(Switched capacitor)増幅段の動作が基本となり、各ビットブロック段のサンプルおよび増幅処理が交互に制御クロック信号に同期して行われる。すなわち、偶数段のビットブロック、たとえば図１のビットブロック１１ａおよび１３ａと、奇数段のビットブロック、たとえば図１のビットブロック１２ａおよび１４ａと、の隣り合うビットブロック間で、回路動作が異なることがパイプライン型Ａ／Ｄ変換器の特徴である。
上述したように、パイプライン型Ａ／Ｄ変換器では、上述したスイッチトキャパシタ(Switched capacitor)増幅段の動作が基本となり、各ビットブロック段のサンプルおよび増幅処理が交互に制御クロック信号に同期して行われる。すなわち、偶数段のビットブロック、たとえば図１のビットブロック１１ａおよび１３ａと、奇数段のビットブロック、たとえば図１のビットブロック１２ａおよび１４ａと、の隣り合うビットブロック間で、回路動作が異なることがパイプライン型Ａ／Ｄ変換器の特徴である。
図２は、サンプリング周波数に応じたタイミングによる各フェーズＰＨ０，１，２，…の各構成部分の動作内容を示す。
各ビットブロックで入力したアナログ信号と、Ｄ／Ａ変換されたアナログ信号との残差信号が、サンプリング周波数のクロック信号に同期した各フェーズＰＨ１〜５において、順次処理される。その際、フェーズＰＨ１〜５のうち、偶数フェーズと奇数フェーズの各タイミングでは、各ビットブロックのスイッチトキャパシタ増幅段のスイッチ群に与える２つの制御クロック信号のレベルが交互に反転し、これにより、図に示すように、特定の増幅部で見ると、隣り合うフェーズでは回路動作が異なり、サンプルを行うリセットフェーズ（Ｒｅｓｅｔ）と、残差増幅を行うアンプフェーズ（Ａｍｐ）の動作が順に行われる。
各ビットブロックで入力したアナログ信号と、Ｄ／Ａ変換されたアナログ信号との残差信号が、サンプリング周波数のクロック信号に同期した各フェーズＰＨ１〜５において、順次処理される。その際、フェーズＰＨ１〜５のうち、偶数フェーズと奇数フェーズの各タイミングでは、各ビットブロックのスイッチトキャパシタ増幅段のスイッチ群に与える２つの制御クロック信号のレベルが交互に反転し、これにより、図に示すように、特定の増幅部で見ると、隣り合うフェーズでは回路動作が異なり、サンプルを行うリセットフェーズ（Ｒｅｓｅｔ）と、残差増幅を行うアンプフェーズ（Ａｍｐ）の動作が順に行われる。
以上、従来のパイプライン型Ａ／Ｄ変換器１ａについて述べた。
ところで、上述したパイプライン型Ａ／Ｄ変換器を設計する際には、複数のステージからなる各ビットブロックにおけるＡ／Ｄ変換のビット数をどのように分配するかという点が非常に重要となり、各増幅部の演算増幅器の帯域確保のために、１．５ビット／ステージとすることが非常に有効であることが知られている。
この場合の各増幅部のゲインは２倍となって、設計上広い帯域が確保しやすい。さらに、Ａ／Ｄ変換器を２個の比較器のみで構成できるため、回路素子の数の低減による低電力化に利することは明らかである。
かかる観点から、１０ビットクラスのパイプライン型Ａ／Ｄ変換器では、ビットの分配を１．５ビット／ステージとしたものが採用され、製品化されている。
ところで、上述したパイプライン型Ａ／Ｄ変換器を設計する際には、複数のステージからなる各ビットブロックにおけるＡ／Ｄ変換のビット数をどのように分配するかという点が非常に重要となり、各増幅部の演算増幅器の帯域確保のために、１．５ビット／ステージとすることが非常に有効であることが知られている。
この場合の各増幅部のゲインは２倍となって、設計上広い帯域が確保しやすい。さらに、Ａ／Ｄ変換器を２個の比較器のみで構成できるため、回路素子の数の低減による低電力化に利することは明らかである。
かかる観点から、１０ビットクラスのパイプライン型Ａ／Ｄ変換器では、ビットの分配を１．５ビット／ステージとしたものが採用され、製品化されている。
しかしながら、１０ビットを超える高分解能のパイプライン型Ａ／Ｄ変換器においては、上述した１．５ビット／ステージのパイプライン型Ａ／Ｄ変換器は消費電力の観点から課題を有する。
すなわち、たとえば１２ビット等の高精度なパイプライン型Ａ／Ｄ変換器では、高精度化に伴って、残差信号をフルスケール値まで増幅する増幅部内の演算増幅器の高利得化を図る必要が生ずる。すなわち、高利得化のために演算増幅器を複数段設定すると、増幅部で消費する電力が全体の消費電力に対して支配的となる。
特に、１．５ビット／ステージ構成のパイプライン型Ａ／Ｄ変換器では、１段のＡ／Ｄ変換を行うことで、次段のＡ／Ｄ変換は１ビットしか要求精度が緩和されず、前述した高利得の演算増幅器を多く配置する必要があるので、全体として消費電力が増大する傾向にある。
すなわち、たとえば１２ビット等の高精度なパイプライン型Ａ／Ｄ変換器では、高精度化に伴って、残差信号をフルスケール値まで増幅する増幅部内の演算増幅器の高利得化を図る必要が生ずる。すなわち、高利得化のために演算増幅器を複数段設定すると、増幅部で消費する電力が全体の消費電力に対して支配的となる。
特に、１．５ビット／ステージ構成のパイプライン型Ａ／Ｄ変換器では、１段のＡ／Ｄ変換を行うことで、次段のＡ／Ｄ変換は１ビットしか要求精度が緩和されず、前述した高利得の演算増幅器を多く配置する必要があるので、全体として消費電力が増大する傾向にある。
かかる課題に対し、ビットブロックに対する特定のビット分配方法とアンプシェア技術の組み合わせによって、演算増幅器の消費電力を抑制したパイプライン型Ａ／Ｄ変換器に関する技術が下記の非特許文献１において開示されている。
図３は、非特許文献１において開示されている１２ビットのパイプライン型Ａ／Ｄ変換器１ｂの回路ブロックである。なお、図において、たとえば、Ｇ：８はゲインが８であることを示し、４ｂは４ビットであることを示す。
図に示すように、パイプライン型Ａ／Ｄ変換器１ｂは、４ビットのビットブロック１１ｂおよび１３ｂと、１．５ビットのビットブロック１２ｂおよび１４ｂとが交互にパイプライン接続されて構成される。各ビットブロックにより生成されたディジタル信号は、ディジタル補正回路２０ｂで加算されて１２ビットのディジタル信号が出力される。
パイプライン型Ａ／Ｄ変換器１ｂでは、各ビットブロックに対して特定のビット割付け（図では、４ビットおよび１．５ビット）を行うとともに、図に矢印で示すビットブロック間でアンプシェアを行っている。
図３は、非特許文献１において開示されている１２ビットのパイプライン型Ａ／Ｄ変換器１ｂの回路ブロックである。なお、図において、たとえば、Ｇ：８はゲインが８であることを示し、４ｂは４ビットであることを示す。
図に示すように、パイプライン型Ａ／Ｄ変換器１ｂは、４ビットのビットブロック１１ｂおよび１３ｂと、１．５ビットのビットブロック１２ｂおよび１４ｂとが交互にパイプライン接続されて構成される。各ビットブロックにより生成されたディジタル信号は、ディジタル補正回路２０ｂで加算されて１２ビットのディジタル信号が出力される。
パイプライン型Ａ／Ｄ変換器１ｂでは、各ビットブロックに対して特定のビット割付け（図では、４ビットおよび１．５ビット）を行うとともに、図に矢印で示すビットブロック間でアンプシェアを行っている。
ここで、従来のパイプライン型Ａ／Ｄ変換器１ｂにおいて行われている、各ビットブロックに対する４ビットおよび１．５ビットのビット割付けとアンプシェアについて以下に述べる。
一般に、高精度のパイプライン型Ａ／Ｄ変換器を設計する際には、初段のビットブロックに多くのビット数を分配することが、線形性の観点および次段におけるＡ／Ｄ変換精度を緩和させる観点から有利となる。
一方、各ビットブロックの残差アンプでは、ビットブロック間でアナログ信号レベルの段差が生じないようにするため、分配されるビット数をａとした場合には、２(a-1) 倍の増幅利得を設定する必要がある。たとえば、４ビットのビットブロックの場合には、残差アンプのゲインは８倍（ａ＝４）となり、トータルは１２ビットＡ／Ｄ変換であることから、残差アンプの演算増幅器に必要とされるＤＣゲインは９０ｄＢ程度となる。
しかしながら、一般的にシングル段の演算増幅器のＤＣゲインは６０ｄＢ程度であるため、６０ｄＢ以上のＤＣ利得を得ようとする場合には、各残差アンプの演算増幅器の段数を増加させる必要があり、回路規模および設計の困難性の観点から不利となる。
一般に、高精度のパイプライン型Ａ／Ｄ変換器を設計する際には、初段のビットブロックに多くのビット数を分配することが、線形性の観点および次段におけるＡ／Ｄ変換精度を緩和させる観点から有利となる。
一方、各ビットブロックの残差アンプでは、ビットブロック間でアナログ信号レベルの段差が生じないようにするため、分配されるビット数をａとした場合には、２(a-1) 倍の増幅利得を設定する必要がある。たとえば、４ビットのビットブロックの場合には、残差アンプのゲインは８倍（ａ＝４）となり、トータルは１２ビットＡ／Ｄ変換であることから、残差アンプの演算増幅器に必要とされるＤＣゲインは９０ｄＢ程度となる。
しかしながら、一般的にシングル段の演算増幅器のＤＣゲインは６０ｄＢ程度であるため、６０ｄＢ以上のＤＣ利得を得ようとする場合には、各残差アンプの演算増幅器の段数を増加させる必要があり、回路規模および設計の困難性の観点から不利となる。
そこで、スイッチトキャパシタ増幅段を構成する残差アンプの演算増幅器を、増幅段がアクティブとなっていない隣り合う残差アンプの演算増幅器と連結し、２段アンプを構成する。これをアンプシェアという。
その際、バンド幅が比較的狭く高速動作の点でクリティカルとなる利得８倍のアンプ（８倍アンプ）として残差アンプを構成する時には、負荷を軽減するために出力側のＡＤ変換器を１．５ビットとし、バンド幅が比較的広く高速動作の点でクリティカルとならない利得２倍のアンプ（２倍アンプ）として残差アンプを構成する場合には、出力側のＡＤ変換器を４ビットとする。
すなわち、各ビットブロックのビット配分を４ビットおよび１．５ビットの交互に行い、４ビットのビットブロックをアンプモードとして使用する場合にのみアンプシェアを行う。
その際、バンド幅が比較的狭く高速動作の点でクリティカルとなる利得８倍のアンプ（８倍アンプ）として残差アンプを構成する時には、負荷を軽減するために出力側のＡＤ変換器を１．５ビットとし、バンド幅が比較的広く高速動作の点でクリティカルとならない利得２倍のアンプ（２倍アンプ）として残差アンプを構成する場合には、出力側のＡＤ変換器を４ビットとする。
すなわち、各ビットブロックのビット配分を４ビットおよび１．５ビットの交互に行い、４ビットのビットブロックをアンプモードとして使用する場合にのみアンプシェアを行う。
次に、従来のパイプライン型Ａ／Ｄ変換器１ｂの動作について説明する。
図４は、パイプライン型Ａ／Ｄ変換器１ｂにおけるアンプシェアの動作を時系列のフェーズ毎の等価回路により示す。なお、実際には、各ビットブロックの増幅部間に接続されたスイッチ群（図示しない）がサンプリング周波数に応じた所定のクロック信号により制御されるが、図４では、このクロック信号の制御結果により得られる各フェーズ毎の等価回路のみを示す。
図４は、パイプライン型Ａ／Ｄ変換器１ｂにおけるアンプシェアの動作を時系列のフェーズ毎の等価回路により示す。なお、実際には、各ビットブロックの増幅部間に接続されたスイッチ群（図示しない）がサンプリング周波数に応じた所定のクロック信号により制御されるが、図４では、このクロック信号の制御結果により得られる各フェーズ毎の等価回路のみを示す。
図５は、交互に偶数フェーズおよび奇数フェーズとなる各フェーズＰＨ０〜ＰＨ５において、パイプライン接続された各ビットブロックの動作状態を示す。
なお、増幅部ＡＭＰ１ｂ〜ＡＭＰ４ｂは、それぞれビットブロック１１ｂ〜１４ｂの増幅部に対応する。サブ変換部ｓｕｂ＿１ｂ〜ｓｕｂ＿４ｂは、それぞれビットブロック１１ｂ〜１４ｂのサブ変換部に対応する。サブ変換部ｓｕｂ＿１ｂおよびｓｕｂ＿３ｂは、それぞれ４ビットのＡ／Ｄ変換器ＡＤ１およびＡＤ３と、４ビットのＤ／Ａ変換器ＤＡ１およびＤＡ３を有し、サブ変換部ｓｕｂ＿２ｂおよびｓｕｂ＿４ｂは、それぞれ１．５ビットのＡ／Ｄ変換器ＡＤ２およびＡＤ４と、１．５ビットのＤ／Ａ変換器ＤＡ２およびＤＡ４を有している。
なお、増幅部ＡＭＰ１ｂ〜ＡＭＰ４ｂは、それぞれビットブロック１１ｂ〜１４ｂの増幅部に対応する。サブ変換部ｓｕｂ＿１ｂ〜ｓｕｂ＿４ｂは、それぞれビットブロック１１ｂ〜１４ｂのサブ変換部に対応する。サブ変換部ｓｕｂ＿１ｂおよびｓｕｂ＿３ｂは、それぞれ４ビットのＡ／Ｄ変換器ＡＤ１およびＡＤ３と、４ビットのＤ／Ａ変換器ＤＡ１およびＤＡ３を有し、サブ変換部ｓｕｂ＿２ｂおよびｓｕｂ＿４ｂは、それぞれ１．５ビットのＡ／Ｄ変換器ＡＤ２およびＡＤ４と、１．５ビットのＤ／Ａ変換器ＤＡ２およびＤＡ４を有している。
図４において、偶数フェーズ、たとえばＰＨ２およびＰＨ４では、２つの演算増幅器の入出力が連結されて２段アンプを構成するアンプシェアが行われる。
たとえば、フェーズＰＨ２では、Ｃ１２ｂ／Ｃ１０ｂおよびＣ１３ｂ／Ｃ１１ｂの容量比に応じて、８倍アンプを構成し、その際に、演算増幅器２１０ｂと２２０ｂの入出力が連結されてアンプシェアが行われる。
この時、演算増幅器２２０ｂの入出力間に接続されたキャパシタＣ２０ｂ〜Ｃ２３ｂは、位相補償容量として用いられる。これらのキャパシタは８倍残差アンプの出力電圧をチャージしていることと等価であるため、次フェーズＰＨ３における利得２倍の残差アンプのサンプリングも同時に兼ねていることになる（Ｉｎｎｅｒ ｓａｍｐｌｉｎｇ）。
たとえば、フェーズＰＨ２では、Ｃ１２ｂ／Ｃ１０ｂおよびＣ１３ｂ／Ｃ１１ｂの容量比に応じて、８倍アンプを構成し、その際に、演算増幅器２１０ｂと２２０ｂの入出力が連結されてアンプシェアが行われる。
この時、演算増幅器２２０ｂの入出力間に接続されたキャパシタＣ２０ｂ〜Ｃ２３ｂは、位相補償容量として用いられる。これらのキャパシタは８倍残差アンプの出力電圧をチャージしていることと等価であるため、次フェーズＰＨ３における利得２倍の残差アンプのサンプリングも同時に兼ねていることになる（Ｉｎｎｅｒ ｓａｍｐｌｉｎｇ）。
上述したアンプシェア技術により、各残差アンプの演算増幅器の段数を増やすことなく高利得の演算増幅器が偶数フェーズにおいて可能となるため、１．５ビット／ステージの構成のみによって１２ビットのパイプライン型Ａ／Ｄ変換器を実現した場合と比較して、回路規模を縮小させるとともに、消費電力を低減させることができる。
"A 30mW 12b 21MSample/s Pipelined CMOS ADC" (2002 IEEE International Solid-State Circuits Conference (ISSCC), Dig. Tech. Paper, Feb.2002, pp18.4)
しかし、従来のパイプライン型Ａ／Ｄ変換器１ｂは、各ビットブロックのビット配分が４ビットおよび１．５ビットが交互になるように構成されているため、設計自由度が少なく、更なる回路規模縮小・消費電力低減を行うことが困難である。
たとえば、図４において、主として増幅部ＡＭＰ１ｂにより８倍アンプを構成するフェーズＰＨ２では、高速動作の観点から負荷となるＡ／Ｄ変換器ＡＤ２の分解能が制限される。同様に、主として増幅部ＡＭＰ３ｂにより８倍アンプを構成するフェーズＰＨ４では、高速動作の観点から負荷となるＡ／Ｄ変換器ＡＤ４の分解能が制限される。
すなわち、従来のパイプライン型Ａ／Ｄ変換器では、各ビットブロックに対して、比較的大きなビット、たとえば４ビットと、小さなビット、たとえば１．５ビットが交互に分配されるように、ビット割り振りが制限されている。
たとえば、図４において、主として増幅部ＡＭＰ１ｂにより８倍アンプを構成するフェーズＰＨ２では、高速動作の観点から負荷となるＡ／Ｄ変換器ＡＤ２の分解能が制限される。同様に、主として増幅部ＡＭＰ３ｂにより８倍アンプを構成するフェーズＰＨ４では、高速動作の観点から負荷となるＡ／Ｄ変換器ＡＤ４の分解能が制限される。
すなわち、従来のパイプライン型Ａ／Ｄ変換器では、各ビットブロックに対して、比較的大きなビット、たとえば４ビットと、小さなビット、たとえば１．５ビットが交互に分配されるように、ビット割り振りが制限されている。
本発明はかかる事情に鑑みてなされたものであり、その目的は、設計自由度が高く、かつ、回路規模・消費電力を低減したパイプライン型アナログ／ディジタル変換器を提供することにある。
上記目的を達成するために、本発明は、アナログ／ディジタル変換器と、ディジタル／アナログ変換器と、差分増幅回路と、を含む変換ブロックが複数直列に連結され、各変換ブロックにおいて、前記アナログ／ディジタル変換器がアナログ信号をディジタルコードに変換し、前記ディジタル／アナログ変換器が当該ディジタルコードを第２のアナログ信号に変換し、前記差分増幅回路は、前記アナログ信号および前記第２のアナログ信号の差分を増幅した第３のアナログ信号を次段の変換ブロックに供給し、各変換ブロックが生成するディジタルコードを加算するパイプライン型アナログ／ディジタル変換器であって、前記差分増幅回路は、周波数がサンプリング周波数に等しく互いに逆相関係にある２つのクロック信号によって制御され、隣り合う変換ブロックの差分増幅回路のうち、奇数番目の差分増幅回路が初段となり、偶数番目の差分増幅回路が出力段となって２段増幅器を構成する第１の接続状態と、偶数番目の差分増幅回路が初段となり、奇数番目の差分増幅回路が出力段となって２段増幅器を構成する第２の接続状態と、を前記２つのクロック信号の信号レベルに応じて、交互に繰り返すパイプライン型アナログ／ディジタル変換器である。
好適には、前記第１および第２の接続状態において、出力段となる差分増幅回路は、当該差分増幅回路のアナログ出力信号をサンプルするとともに、位相補償を行うキャパシタを含む。
特定的には、Ｎ番目（Ｎ：整数）の変換ブロックの差分増幅回路は、第１の演算増幅器と、それぞれ一端が当該第１の演算増幅器の入力端子に接続される第１および第２のキャパシタと、第１のスイッチ群を含み、Ｎ＋１番目の変換ブロックの差分増幅回路は、第２の演算増幅器と、それぞれ一端が当該第２の演算増幅器の入力端子に接続される第３および第４のキャパシタと、第２のスイッチ群を含み、Ｎ＋２番目の変換ブロックの差分増幅回路は、第３の演算増幅器と、それぞれ一端が当該第３の演算増幅器の入力端子に接続される第５および第６のキャパシタと、第３のスイッチ群を含み、前記２つのクロック信号によって前記第１、第２および第３のスイッチ群を制御し、これにより、前記サンプリング周波数に応じたＭ番目（Ｍ：整数）のフェーズにおいて、前記第１の演算増幅器と第２の演算増幅器が直列に接続され、前記第２のキャパシタの他端が前記第２の演算増幅器の出力端子に接続され、前記第１のキャパシタを入力容量、前記第２のキャパシタを帰還容量とするスイッチトキャパシタ増幅段を構成し、前記第３および第４のキャパシタは、それぞれ他端が前記第２の演算増幅器の出力端子に接続され、当該出力端子の信号をサンプルし、Ｍ＋１番目のフェーズにおいて、前記第２の演算増幅器と第３の演算増幅器が直列に接続され、前記第４のキャパシタの他端が前記第３の演算増幅器の出力端子に接続され、前記第３のキャパシタを入力容量、前記第４のキャパシタを帰還容量とするスイッチトキャパシタ増幅段を構成し、前記第５および第６のキャパシタは、それぞれ他端が前記第３の演算増幅器の出力端子に接続され、当該出力端子の信号をサンプルする。
特定的には、各変換ブロックにおいて、差分増幅回路は、入力端子と出力端子を含む演算増幅器と、第１のノードと前記入力端子間に接続された第１のキャパシタと、第２のノードと前記入力端子間に接続された第２のキャパシタと、前段の変換ブロックの差分増幅回路の出力端子と、前記入力端子間に接続された第１のスイッチと、前記各変換ブロックのディジタル／アナログ変換器の出力端子と前記第１のノード間に接続された第２のスイッチと、前記第１のノードと前記出力端子間に接続された第３のスイッチと、前記第２のノードと前記出力端子間に接続された第４のスイッチと、前記第２のノードと次段の変換ブロックの差分増幅回路の出力端子間に接続された第５のスイッチと、を含み、前記第１、第３および第４のスイッチと、前記第２および第５のスイッチは、それぞれ、前記２つのクロック信号のうち異なるクロック信号により制御され、かつ、奇数番目の変換ブロックと偶数番目の変換ブロックとでは、対応する各スイッチがそれぞれ異なるクロック信号により制御される。
本発明のパイプライン型アナログ／ディジタル変換器の作用は、以下の通りである。
すなわち、各変換ブロックにおいて、入力したアナログ信号をアナログ／ディジタル変換器がディジタルコードに変換し、ディジタル／アナログ変換器が当該ディジタルコードを第２のアナログ信号に変換し、差分増幅回路は、前記アナログ信号および第２のアナログ信号の差分を増幅した第３のアナログ信号を次段の変換ブロックに供給する。
すなわち、各変換ブロックにおいて、入力したアナログ信号をアナログ／ディジタル変換器がディジタルコードに変換し、ディジタル／アナログ変換器が当該ディジタルコードを第２のアナログ信号に変換し、差分増幅回路は、前記アナログ信号および第２のアナログ信号の差分を増幅した第３のアナログ信号を次段の変換ブロックに供給する。
サンプリング周波数に応じたあるフェーズにおいて、差分増幅を行う変換ブロックでは、２つのクロック信号のうち一方のクロック信号が所定のレベルとなって、当該差分増幅回路と隣り合う次の変換ブロックの差動増幅回路と連結され、当該差分増幅回路を初段、次の差分増幅回路を出力段となる２段増幅器を構成する第１の接続状態となる。
次のフェーズでは、２つのクロック信号のうち他方のクロック信号が所定レベルとなって、次の差分増幅回路と隣り合うさらに次の差分増幅回路の差動増幅回路と連結され、２段増幅器を構成する第２の接続状態となる。
次のフェーズでは、２つのクロック信号のうち他方のクロック信号が所定レベルとなって、次の差分増幅回路と隣り合うさらに次の差分増幅回路の差動増幅回路と連結され、２段増幅器を構成する第２の接続状態となる。
すなわち、奇数番目の差分増幅回路が初段となり、偶数番目の差分増幅回路が出力段となって２段増幅器を構成する第１の接続状態と、偶数番目の差分増幅回路が初段となり、奇数番目の差分増幅回路が出力段となって２段増幅器を構成する第２の接続状態と、を交互に繰り返し、順次、各変換ブロックでディジタルコードを生成する。
したがって、すべてのフェーズにおいて、２段増幅器を構成するため、各変換ブロックにおける差動増幅回路のループゲインを高く設定することができるので、各変換ブロックのアナログ／ディジタル変換器およびディジタル／アナログ変換器に対するビット分配を自由に設定することができる。これにより、パイプラインを構成する変換ブロックの数を低減させることが可能となる。
したがって、すべてのフェーズにおいて、２段増幅器を構成するため、各変換ブロックにおける差動増幅回路のループゲインを高く設定することができるので、各変換ブロックのアナログ／ディジタル変換器およびディジタル／アナログ変換器に対するビット分配を自由に設定することができる。これにより、パイプラインを構成する変換ブロックの数を低減させることが可能となる。
本発明に係るパイプライン型アナログ／ディジタル変換器によれば、多ビット構成の場合でも、設計自由度が高く、かつ、消費電力を低減させることができる。
実施の形態
以下、本発明に係るパイプライン型アナログ／ディジタル変換器の一実施形態について添付図面に関連付けて説明する。
図６は、本発明に係る１２ビットのパイプライン型Ａ／Ｄ変換器の一構成例を示す。実施形態に係るパイプライン型Ａ／Ｄ変換器は、隣り合うビットブロック同士に対して常にアンプシェア（図で矢印で示す）を行うことを企図する。すなわち、偶数フェーズのみではなくすべてのフェーズにおいてアンプシェアを行うことで、各ビットブロックに対するビットの割付けの自由度を向上させる。
各ビットブロックのビットの割付けの自由度が向上することで、たとえば図６に示すように、１２ビットのパイプライン型Ａ／Ｄ変換器を、Ｉｎ−Ｓ／Ｈ（入力サンプルホールド部）と、２段構成の４ビットのビットブロックと、最終段の６ビットＡ／Ｄ変換器のみによって構成することができ、従来のパイプライン型Ａ／Ｄ変換器に対してビットブロックの段数を格段に少なくすることができる。
以下、本発明に係るパイプライン型アナログ／ディジタル変換器の一実施形態について添付図面に関連付けて説明する。
図６は、本発明に係る１２ビットのパイプライン型Ａ／Ｄ変換器の一構成例を示す。実施形態に係るパイプライン型Ａ／Ｄ変換器は、隣り合うビットブロック同士に対して常にアンプシェア（図で矢印で示す）を行うことを企図する。すなわち、偶数フェーズのみではなくすべてのフェーズにおいてアンプシェアを行うことで、各ビットブロックに対するビットの割付けの自由度を向上させる。
各ビットブロックのビットの割付けの自由度が向上することで、たとえば図６に示すように、１２ビットのパイプライン型Ａ／Ｄ変換器を、Ｉｎ−Ｓ／Ｈ（入力サンプルホールド部）と、２段構成の４ビットのビットブロックと、最終段の６ビットＡ／Ｄ変換器のみによって構成することができ、従来のパイプライン型Ａ／Ｄ変換器に対してビットブロックの段数を格段に少なくすることができる。
なお、図６に示す構成によってアンプシェアを行う場合には、４ビットのビットブロックにおいて、８倍アンプを構成するスイッチトキャパシタ増幅段の負荷が４ビットＡ／Ｄ変換器（１６個の比較器分の容量）となり、従来のパイプライン型Ａ／Ｄ変換器１ｂ（１．５ビットＡ／Ｄにより２個の比較器分の容量）と比較して負荷が大きくなる。
しかしながら、
（１）近年の半導体における線幅等の微細プロセスが大幅に進展していること、及び、
（２）近年のＡ／Ｄ変換の高分解能化に伴いサンプリングの熱雑音（ｋｔ／Ｃノイズ）を低減させる観点からサンプル容量の下限値に限界があること、
を鑑みると、各ビットブロックの負荷よりも各ビットブロックのサンプル容量が支配的となりつつある。すなわち、各ビットブロックの負荷となるＡ／Ｄ変換器は、更なる微細プロセスの進展に伴い、たとえば、４ビット等の所定の性能を確保した上でシュリンクすることが行われている一方で、特に初段のビットブロックでは、要求される分解能の増加に応じて、１０ビット／１２ビット等に見合ったサンプル容量を少なくとも確保する必要がある。
したがって、今後の微細プロセスの進展を考慮すると、パイプライン型Ａ／Ｄ変換器をチップ上に実装する際に、たとえば、数ビット程度のＡ／Ｄ変換の入力容量（負荷）がスイッチトキャパシタ増幅段の高速動作に影響を与えることはなく、各ビットブロックに対するビットの割付けを、図６に例示したように自由に設定しても構わない。
しかしながら、
（１）近年の半導体における線幅等の微細プロセスが大幅に進展していること、及び、
（２）近年のＡ／Ｄ変換の高分解能化に伴いサンプリングの熱雑音（ｋｔ／Ｃノイズ）を低減させる観点からサンプル容量の下限値に限界があること、
を鑑みると、各ビットブロックの負荷よりも各ビットブロックのサンプル容量が支配的となりつつある。すなわち、各ビットブロックの負荷となるＡ／Ｄ変換器は、更なる微細プロセスの進展に伴い、たとえば、４ビット等の所定の性能を確保した上でシュリンクすることが行われている一方で、特に初段のビットブロックでは、要求される分解能の増加に応じて、１０ビット／１２ビット等に見合ったサンプル容量を少なくとも確保する必要がある。
したがって、今後の微細プロセスの進展を考慮すると、パイプライン型Ａ／Ｄ変換器をチップ上に実装する際に、たとえば、数ビット程度のＡ／Ｄ変換の入力容量（負荷）がスイッチトキャパシタ増幅段の高速動作に影響を与えることはなく、各ビットブロックに対するビットの割付けを、図６に例示したように自由に設定しても構わない。
以下、図６に例示した本実施形態に係るパイプライン型Ａ／Ｄ変換器の一般的な構成として、図７に示すパイプライン型Ａ／Ｄ変換器１について説明する。
図７に示すように、パイプライン型Ａ／Ｄ変換器１は、入力したアナログ信号Ａｉｎをサンプルホールドするための入力サンプルホールド回路（Ｉｎ−Ｓ／Ｈ）１０、複数段のビットブロック１１〜１３、ディジタル補正回路（ＤＣ）２０を含んで構成される。ここで、各ビットブロックは、本発明の変換ブロックの一実施形態である。
なお、最終段のＡ／Ｄ変換器、たとえば、図６に示す６ビットＡ／Ｄ変換器（６ｂ Ａ／Ｄ）については、従来のパイプライン型Ａ／Ｄ変換器の最終段のＡ／Ｄ変換器と同一の構成とする。
図７に示すように、パイプライン型Ａ／Ｄ変換器１は、入力したアナログ信号Ａｉｎをサンプルホールドするための入力サンプルホールド回路（Ｉｎ−Ｓ／Ｈ）１０、複数段のビットブロック１１〜１３、ディジタル補正回路（ＤＣ）２０を含んで構成される。ここで、各ビットブロックは、本発明の変換ブロックの一実施形態である。
なお、最終段のＡ／Ｄ変換器、たとえば、図６に示す６ビットＡ／Ｄ変換器（６ｂ Ａ／Ｄ）については、従来のパイプライン型Ａ／Ｄ変換器の最終段のＡ／Ｄ変換器と同一の構成とする。
入力段サンプルホールド回路１０は、複数段のビットブロック１１〜１３を連結して構成される。所定の周波数（サンプリング周波数）のクロック信号に同期してアナログ入力信号Ａｉｎをサンプルする。
ビットブロック１１〜１３の構成は、同一であるため、ビットブロック１１の構成についてのみ以下に述べる。
ビットブロック１１は、たとえば４ビット等の分解能の低いＡ／Ｄ変換器ＡＤ１およびＤ／Ａ変換器ＤＡ１を含むサブ変換部ｓｕｂ＿１と、増幅部ＡＭＰ１を含んで構成される。なお、増幅部は、本発明の差分増幅回路の一実施形態である。
Ａ／Ｄ変換器ＡＤ１は、たとえば、４ビットの分解能であれば１６個の比較器を含み、入力したアナログ信号をこれらの比較器を用いて所定の基準電圧と比較することによって得られる４ビットのディジタル信号ｎ１−ｂをディジタル補正回路２０へ出力する。
ビットブロック１１は、たとえば４ビット等の分解能の低いＡ／Ｄ変換器ＡＤ１およびＤ／Ａ変換器ＤＡ１を含むサブ変換部ｓｕｂ＿１と、増幅部ＡＭＰ１を含んで構成される。なお、増幅部は、本発明の差分増幅回路の一実施形態である。
Ａ／Ｄ変換器ＡＤ１は、たとえば、４ビットの分解能であれば１６個の比較器を含み、入力したアナログ信号をこれらの比較器を用いて所定の基準電圧と比較することによって得られる４ビットのディジタル信号ｎ１−ｂをディジタル補正回路２０へ出力する。
ＡＭＰ１は、入力段サンプルホールド回路１０によりサンプルされたアナログ信号Ａｉｎと、Ａ／Ｄ変換器ＡＤ１によりディジタルコードに変換され、さらに当該ディジタルコードをＤ／Ａ変換器ＤＡ１により変換したアナログ信号との残差信号を２(a-1) 倍（ａ：Ａ／Ｄ変換の分解能）に増幅してフルスケール値に戻した後に、次段のビットブロック１２に出力する。すなわち、増幅部ＡＭＰ１は残差アンプとして機能する。
ここで、各ビットブロックの増幅部では、ビットブロック間でアナログ信号レベルの段差が生じないようにするため、分配されるビット数をａとした場合には、２(a-1) 倍の増幅利得（ループゲイン）を設定する必要がある。たとえば、Ａ／Ｄ変換器ＡＤ１の分解能が４ビットの場合には、増幅部ＡＭＰ１は８倍アンプとなるように設定される。
ここで、各ビットブロックの増幅部では、ビットブロック間でアナログ信号レベルの段差が生じないようにするため、分配されるビット数をａとした場合には、２(a-1) 倍の増幅利得（ループゲイン）を設定する必要がある。たとえば、Ａ／Ｄ変換器ＡＤ１の分解能が４ビットの場合には、増幅部ＡＭＰ１は８倍アンプとなるように設定される。
次に、図７に示した増幅部ＡＭＰ０〜ＡＭＰ３の具体的な回路構成の一例を説明する。
図８は、入力段サンプルホールド回路１０およびビットブロック１１〜１３の増幅部ＡＭＰ０〜ＡＭＰ３の回路構成の一例を示す。なお、図において、四角形で示した素子は、スイッチ（半導体スイッチ）であり、四角形の中に記載したクロック信号φ０またはφ１は、当該スイッチの導通状態がクロック信号φ０またはφ１によって制御されることを意味している。
図９は、増幅部ＡＭＰ０〜３を制御するクロック信号φ０およびφ１の信号波形を示す図である。図に示すように、クロック信号φ０およびφ１は、互いに逆相関係にあり、信号レベルが重なり合わない信号波形となっており、サンプリング周波数と同一の周波数でオン状態とオフ状態を繰り返す。
なお、図８において、クロック信号φ０がＨレベルの時に、クロック信号φ０で制御される各スイッチがオン状態となり、クロック信号φ０がＬレベルの時に、クロック信号φ０で制御される各スイッチがオフ状態となる。クロック信号φ１がＨレベルの時に、クロック信号φ１で制御される各スイッチがオン状態となり、クロック信号φ１がＬレベルの時に、クロック信号φ１で制御される各スイッチがオフ状態となる。
図８は、入力段サンプルホールド回路１０およびビットブロック１１〜１３の増幅部ＡＭＰ０〜ＡＭＰ３の回路構成の一例を示す。なお、図において、四角形で示した素子は、スイッチ（半導体スイッチ）であり、四角形の中に記載したクロック信号φ０またはφ１は、当該スイッチの導通状態がクロック信号φ０またはφ１によって制御されることを意味している。
図９は、増幅部ＡＭＰ０〜３を制御するクロック信号φ０およびφ１の信号波形を示す図である。図に示すように、クロック信号φ０およびφ１は、互いに逆相関係にあり、信号レベルが重なり合わない信号波形となっており、サンプリング周波数と同一の周波数でオン状態とオフ状態を繰り返す。
なお、図８において、クロック信号φ０がＨレベルの時に、クロック信号φ０で制御される各スイッチがオン状態となり、クロック信号φ０がＬレベルの時に、クロック信号φ０で制御される各スイッチがオフ状態となる。クロック信号φ１がＨレベルの時に、クロック信号φ１で制御される各スイッチがオン状態となり、クロック信号φ１がＬレベルの時に、クロック信号φ１で制御される各スイッチがオフ状態となる。
増幅部ＡＭＰ０は、２入力２出力の反転増幅器である演算増幅器２００、キャパシタＣ２，Ｃ３を含んで構成される。
図８に示すように、パイプライン型Ａ／Ｄ変換器１のアナログ入力端子とキャパシタＣ２，Ｃ３の間には、それぞれスイッチ１０２，１０３が接続される。演算増幅器２００の入出力端子間には、スイッチ１０６，１０７が接続される。キャパシタＣ２，Ｃ３とＡＭＰ１の演算増幅器２１０の出力端子の間には、それぞれスイッチ１０４，１０５が接続される。
図８に示すように、パイプライン型Ａ／Ｄ変換器１のアナログ入力端子とキャパシタＣ２，Ｃ３の間には、それぞれスイッチ１０２，１０３が接続される。演算増幅器２００の入出力端子間には、スイッチ１０６，１０７が接続される。キャパシタＣ２，Ｃ３とＡＭＰ１の演算増幅器２１０の出力端子の間には、それぞれスイッチ１０４，１０５が接続される。
増幅部ＡＭＰ１は、２入力２出力の反転増幅器である演算増幅器２１０、キャパシタＣ１０，Ｃ１１、キャパシタＣ１２，Ｃ１３を含んで構成される。
図８に示すように、Ｄ／Ａ変換器ＤＡ１の出力端子とキャパシタＣ１０，Ｃ１１の間には、それぞれスイッチ１１２，１１３が接続される。増幅部ＡＭＰ０の演算増幅器２００の出力端子と演算増幅器２１０の入力端子の間には、スイッチ１１４，１１５が接続される。キャパシタＣ１０，Ｃ１１の一端が演算増幅器２１０の入力端子に接続され、キャパシタＣ１０，Ｃ１１の他端と演算増幅器２１０の出力端子の間には、それぞれスイッチ１１０，１１１が接続される。キャパシタＣ１２，Ｃ１３の一端が演算増幅器２１０の入力端子に接続され、キャパシタＣ１２，Ｃ１３の他端と演算増幅器２１０の出力端子の間には、それぞれスイッチ１１６，１１７が接続される。キャパシタＣ１２，Ｃ１３の当該他端と増幅部ＡＭＰ２の演算増幅器２２０の出力端子の間には、それぞれスイッチ１１８，１１９が接続される。
図８に示すように、Ｄ／Ａ変換器ＤＡ１の出力端子とキャパシタＣ１０，Ｃ１１の間には、それぞれスイッチ１１２，１１３が接続される。増幅部ＡＭＰ０の演算増幅器２００の出力端子と演算増幅器２１０の入力端子の間には、スイッチ１１４，１１５が接続される。キャパシタＣ１０，Ｃ１１の一端が演算増幅器２１０の入力端子に接続され、キャパシタＣ１０，Ｃ１１の他端と演算増幅器２１０の出力端子の間には、それぞれスイッチ１１０，１１１が接続される。キャパシタＣ１２，Ｃ１３の一端が演算増幅器２１０の入力端子に接続され、キャパシタＣ１２，Ｃ１３の他端と演算増幅器２１０の出力端子の間には、それぞれスイッチ１１６，１１７が接続される。キャパシタＣ１２，Ｃ１３の当該他端と増幅部ＡＭＰ２の演算増幅器２２０の出力端子の間には、それぞれスイッチ１１８，１１９が接続される。
ＡＭＰ２は、２入力２出力の反転増幅器である演算増幅器２２０、キャパシタＣ２０，Ｃ２１、キャパシタＣ２２，Ｃ２３を含んで構成される。
図８に示すように、Ｄ／Ａ変換器ＤＡ２の出力端子とキャパシタＣ２０，Ｃ２１の間には、それぞれスイッチ１２２，１２３が接続される。増幅部ＡＭＰ１の演算増幅器２１０の出力端子と演算増幅器２２０の入力端子の間には、スイッチ１２４，１２５が接続される。キャパシタＣ２０，Ｃ２１の一端が演算増幅器２２０の入力端子に接続され、キャパシタＣ２０，Ｃ２１の他端と演算増幅器２２０の出力端子の間には、それぞれスイッチ１２０，１２１が接続される。キャパシタＣ２２，Ｃ２３の一端が演算増幅器２２０の入力端子に接続され、キャパシタＣ２２，Ｃ２３の他端と演算増幅器２２０の出力端子の間には、それぞれスイッチ１２６，１２７が接続される。キャパシタＣ２２，Ｃ２３の当該他端と増幅部ＡＭＰ３の演算増幅器２３０の出力端子の間には、それぞれスイッチ１２８，１２９が接続される。
図８に示すように、Ｄ／Ａ変換器ＤＡ２の出力端子とキャパシタＣ２０，Ｃ２１の間には、それぞれスイッチ１２２，１２３が接続される。増幅部ＡＭＰ１の演算増幅器２１０の出力端子と演算増幅器２２０の入力端子の間には、スイッチ１２４，１２５が接続される。キャパシタＣ２０，Ｃ２１の一端が演算増幅器２２０の入力端子に接続され、キャパシタＣ２０，Ｃ２１の他端と演算増幅器２２０の出力端子の間には、それぞれスイッチ１２０，１２１が接続される。キャパシタＣ２２，Ｃ２３の一端が演算増幅器２２０の入力端子に接続され、キャパシタＣ２２，Ｃ２３の他端と演算増幅器２２０の出力端子の間には、それぞれスイッチ１２６，１２７が接続される。キャパシタＣ２２，Ｃ２３の当該他端と増幅部ＡＭＰ３の演算増幅器２３０の出力端子の間には、それぞれスイッチ１２８，１２９が接続される。
ＡＭＰ３は、２入力２出力の反転増幅器である演算増幅器２３０、キャパシタＣ３０，Ｃ３１、キャパシタＣ３２，Ｃ３３を含んで構成される。
図８に示すように、Ｄ／Ａ変換器ＤＡ３の出力端子とキャパシタＣ３０，Ｃ３１の間には、それぞれスイッチ１３２，１３３が接続される。増幅部ＡＭＰ２の演算増幅器２２０の出力端子と演算増幅器２３０の入力端子の間には、スイッチ１３４，１３５が接続される。キャパシタＣ３０，Ｃ３１の一端が演算増幅器２３０の入力端子に接続され、キャパシタＣ３０，Ｃ３１の他端と演算増幅器２３０の出力端子の間には、それぞれスイッチ１３０，１３１が接続される。キャパシタＣ３２，Ｃ３３の一端が演算増幅器２３０の入力端子に接続され、キャパシタＣ３２，Ｃ３３の他端と演算増幅器２３０の出力端子の間には、それぞれスイッチ１３６，１３７が接続される。キャパシタＣ３２，Ｃ３３の当該他端と次段の増幅部の演算増幅器の出力端子の間には、それぞれスイッチ１３８，１３９が接続される。
図８に示すように、Ｄ／Ａ変換器ＤＡ３の出力端子とキャパシタＣ３０，Ｃ３１の間には、それぞれスイッチ１３２，１３３が接続される。増幅部ＡＭＰ２の演算増幅器２２０の出力端子と演算増幅器２３０の入力端子の間には、スイッチ１３４，１３５が接続される。キャパシタＣ３０，Ｃ３１の一端が演算増幅器２３０の入力端子に接続され、キャパシタＣ３０，Ｃ３１の他端と演算増幅器２３０の出力端子の間には、それぞれスイッチ１３０，１３１が接続される。キャパシタＣ３２，Ｃ３３の一端が演算増幅器２３０の入力端子に接続され、キャパシタＣ３２，Ｃ３３の他端と演算増幅器２３０の出力端子の間には、それぞれスイッチ１３６，１３７が接続される。キャパシタＣ３２，Ｃ３３の当該他端と次段の増幅部の演算増幅器の出力端子の間には、それぞれスイッチ１３８，１３９が接続される。
なお、図７に図示しない増幅部ＡＭＰ３以降の増幅部についても、図８に示す回路構成と同様に構成される。
また、図８に示すように、増幅部ＡＭＰ１および増幅部ＡＭＰ２のスイッチ群を比較すると、対応する位置にある各スイッチが動作するクロック信号がそれぞれクロック信号φ０およびφ１であり、反転している。同様に、増幅部ＡＭＰ２および増幅部ＡＭＰ３のスイッチ群を比較すると、対応する位置にある各スイッチが動作するクロック信号が反転している。
すなわち、図８に示す回路においては、偶数番目のビットブロックと奇数番目のビットブロックとで、各ビットブロックの増幅部に接続されたスイッチ群が動作するタイミングが交互に切り替わる。
また、図８に示すように、増幅部ＡＭＰ１および増幅部ＡＭＰ２のスイッチ群を比較すると、対応する位置にある各スイッチが動作するクロック信号がそれぞれクロック信号φ０およびφ１であり、反転している。同様に、増幅部ＡＭＰ２および増幅部ＡＭＰ３のスイッチ群を比較すると、対応する位置にある各スイッチが動作するクロック信号が反転している。
すなわち、図８に示す回路においては、偶数番目のビットブロックと奇数番目のビットブロックとで、各ビットブロックの増幅部に接続されたスイッチ群が動作するタイミングが交互に切り替わる。
次に、本実施形態に係るパイプライン型Ａ／Ｄ変換器１の動作について、図１０に関連付けて説明する。
図１０は、フェーズ毎のスイッチ群の動作状態に応じた各増幅部の接続状態を示す等価回路である。すなわち、図８に示した各増幅部の回路構成について、図９に示す波形のクロック信号φ０およびφ１を動作させた場合の各フェーズ毎の等価回路を示している。
なお、図１０において、たとえば「ＰＨ０（φ０）」は、フェーズＰＨ０でクロック信号φ０がオン状態（クロック信号φ１はオフ状態）であることを示す。
図１０は、フェーズ毎のスイッチ群の動作状態に応じた各増幅部の接続状態を示す等価回路である。すなわち、図８に示した各増幅部の回路構成について、図９に示す波形のクロック信号φ０およびφ１を動作させた場合の各フェーズ毎の等価回路を示している。
なお、図１０において、たとえば「ＰＨ０（φ０）」は、フェーズＰＨ０でクロック信号φ０がオン状態（クロック信号φ１はオフ状態）であることを示す。
先ず、フェーズＰＨ０において、入力段サンプルホールド回路１０は、入力したアナログ信号ＡｉｎがキャパシタＣ２およびＣ３にサンプルされる。この時、増幅部ＡＭＰ０はＲｅｓｅｔモードとなっている。
フェーズＰＨ１では、図１０に示すように、増幅部ＡＭＰ０と増幅部ＡＭＰ１の演算増幅器２００および２１０の入出力が連結された状態となり、アンプシェアを構成する。すなわち、キャパシタＣ２およびＣ３の一端を増幅部ＡＭＰ１の演算増幅器２１０の出力端に接続させることで、増幅部ＡＭＰ０が初段、増幅部ＡＭＰ１が出力段となる２段アンプが構成される。
この時、増幅部ＡＭＰ０はＡｍｐモード（増幅モード）として機能する。また、キャパシタＣ１０，Ｃ１１は、発振を回避するための位相補償容量として機能するとともに、２段アンプの出力電圧がチャージされるため、次フェーズのためのアナログ信号をサンプルすることと等価となる（Ｉｎｎｅｒ Ｓａｍｐｌｅ）。
また、フェーズＰＨ１では、フェーズＰＨ０でキャパシタＣ２およびＣ３にチャージされた電荷がサブ変換部ｓｕｂ＿１のＡ／Ｄ変換器ＡＤ１に供給され、ディジタルコードに変換される。
この時、増幅部ＡＭＰ０はＡｍｐモード（増幅モード）として機能する。また、キャパシタＣ１０，Ｃ１１は、発振を回避するための位相補償容量として機能するとともに、２段アンプの出力電圧がチャージされるため、次フェーズのためのアナログ信号をサンプルすることと等価となる（Ｉｎｎｅｒ Ｓａｍｐｌｅ）。
また、フェーズＰＨ１では、フェーズＰＨ０でキャパシタＣ２およびＣ３にチャージされた電荷がサブ変換部ｓｕｂ＿１のＡ／Ｄ変換器ＡＤ１に供給され、ディジタルコードに変換される。
次に、フェーズＰＨ２では、図１０に示すように、増幅部ＡＭＰ１と増幅部ＡＭＰ２の演算増幅器２１０および２２０の入出力が連結された状態となり、増幅部ＡＭＰ１が初段（Ｓｕｂ−Ａｍｐ）、増幅部ＡＭＰ２が出力段となる２段アンプを構成する（アンプシェア）。
すなわち、キャパシタＣ１２およびＣ１３の一端を増幅部ＡＭＰ２の演算増幅器２２０の出力端に接続し、キャパシタＣ１０，Ｃ１１を入力容量、キャパシタＣ１２，Ｃ１３を帰還容量とするスイッチトキャパシタ増幅段（残差アンプ）を構成する。その際、主の増幅機能となる演算増幅器２１０に対して、次段の演算増幅器２２０を連結して、高いＤＣ利得を確保する。
また、各ビットブロックのビット分配が例えば４ビットであれば、残差アンプとして８倍の増幅利得（ループゲイン）を得る必要があるため、容量比（Ｃ１２／Ｃ１０，Ｃ１３／Ｃ１１）をそれに応じて設定する。
すなわち、キャパシタＣ１２およびＣ１３の一端を増幅部ＡＭＰ２の演算増幅器２２０の出力端に接続し、キャパシタＣ１０，Ｃ１１を入力容量、キャパシタＣ１２，Ｃ１３を帰還容量とするスイッチトキャパシタ増幅段（残差アンプ）を構成する。その際、主の増幅機能となる演算増幅器２１０に対して、次段の演算増幅器２２０を連結して、高いＤＣ利得を確保する。
また、各ビットブロックのビット分配が例えば４ビットであれば、残差アンプとして８倍の増幅利得（ループゲイン）を得る必要があるため、容量比（Ｃ１２／Ｃ１０，Ｃ１３／Ｃ１１）をそれに応じて設定する。
ＡＭＰ２のキャパシタＣ２０，Ｃ２１は、発振を回避するための位相補償容量として機能するとともに、２段アンプの出力電圧がチャージされるため、次フェーズのためのアナログ信号をサンプルすることと等価となる（Ｉｎｎｅｒ Ｓａｍｐｌｅ）。
フェーズＰＨ２において、演算増幅器２２０の出力電圧は、サブ変換部ｓｕｂ＿２のＡ／Ｄ変換器ＡＤ２によりディジタルコードに変換される。
なお、図１０に示すように、フェーズＰＨ２では、増幅部ＡＭＰ０はＲｅｓｅｔモードとなっている。
フェーズＰＨ２において、演算増幅器２２０の出力電圧は、サブ変換部ｓｕｂ＿２のＡ／Ｄ変換器ＡＤ２によりディジタルコードに変換される。
なお、図１０に示すように、フェーズＰＨ２では、増幅部ＡＭＰ０はＲｅｓｅｔモードとなっている。
次に、フェーズＰＨ３では、図１０に示すように、増幅部ＡＭＰ２と増幅部ＡＭＰ３の演算増幅器２２０および２３０の入出力が連結された状態となり、増幅部ＡＭＰ２が初段（Ｓｕｂ−Ａｍｐ）、増幅部ＡＭＰ３が出力段となる２段アンプを構成する（アンプシェア）。
すなわち、キャパシタＣ２２およびＣ２３の一端を増幅部ＡＭＰ３の演算増幅器２３０の出力端に接続し、キャパシタＣ２０，Ｃ２１を入力容量、キャパシタＣ２２，Ｃ２３を帰還容量とするスイッチトキャパシタ増幅段（残差アンプ）を構成する。その際、主の増幅機能となる演算増幅器２２０に対して、次段の演算増幅器２３０を連結して、高いＤＣ利得を確保する。
また、各ビットブロックのビット分配が例えば４ビットであれば、残差アンプとして８倍の増幅利得（ループゲイン）を得る必要があるため、容量比（Ｃ２２／Ｃ２０，Ｃ２３／Ｃ２１）をそれに応じて設定する。
すなわち、キャパシタＣ２２およびＣ２３の一端を増幅部ＡＭＰ３の演算増幅器２３０の出力端に接続し、キャパシタＣ２０，Ｃ２１を入力容量、キャパシタＣ２２，Ｃ２３を帰還容量とするスイッチトキャパシタ増幅段（残差アンプ）を構成する。その際、主の増幅機能となる演算増幅器２２０に対して、次段の演算増幅器２３０を連結して、高いＤＣ利得を確保する。
また、各ビットブロックのビット分配が例えば４ビットであれば、残差アンプとして８倍の増幅利得（ループゲイン）を得る必要があるため、容量比（Ｃ２２／Ｃ２０，Ｃ２３／Ｃ２１）をそれに応じて設定する。
増幅部ＡＭＰ３のキャパシタＣ３０，Ｃ３１は、発振を回避するための位相補償容量として機能するとともに、２段アンプの出力電圧がチャージされるため、次フェーズのためのアナログ信号をサンプルすることと等価となる（Ｉｎｎｅｒ Ｓａｍｐｌｅ）。
フェーズＰＨ３において、演算増幅器２３０の出力電圧は、サブ変換部ｓｕｂ＿３のＡ／Ｄ変換器ＡＤ３によりディジタルコードに変換される。
フェーズＰＨ３において、演算増幅器２３０の出力電圧は、サブ変換部ｓｕｂ＿３のＡ／Ｄ変換器ＡＤ３によりディジタルコードに変換される。
フェーズＰＨ４以降においても、上述した動作がビットブロック毎に順に行われる。
図１１は、時系列上での各機能ブロックの動作を示した図である。図では、フェーズＰＨ０，１，２，３，…において、増幅部ＡＭＰ０〜４の各フェーズ毎の動作状態と、サブ変換部ｓｕｂ＿１〜５のうち、各フェーズにおいて動作している変換器と、が示されている。
図に示すように、クロック信号φ０がオン状態となる偶数フェーズＰＨ０，２，４，…と、クロック信号φ１がオン状態となる奇数フェーズＰＨ１，３，５，…がサンプリング周波数によるタイミングで交互に発生し、一連の処理を繰り返す。その際に、隣り合うビットブロックの２つの増幅部を順にシェアすることによって、高利得の残差アンプが実現される。
図１１は、時系列上での各機能ブロックの動作を示した図である。図では、フェーズＰＨ０，１，２，３，…において、増幅部ＡＭＰ０〜４の各フェーズ毎の動作状態と、サブ変換部ｓｕｂ＿１〜５のうち、各フェーズにおいて動作している変換器と、が示されている。
図に示すように、クロック信号φ０がオン状態となる偶数フェーズＰＨ０，２，４，…と、クロック信号φ１がオン状態となる奇数フェーズＰＨ１，３，５，…がサンプリング周波数によるタイミングで交互に発生し、一連の処理を繰り返す。その際に、隣り合うビットブロックの２つの増幅部を順にシェアすることによって、高利得の残差アンプが実現される。
以上説明したように、本実施形態に係るパイプライン型Ａ／Ｄ変換器１によれば、アナログ信号を、分配された所定ビットのディジタルコードに変換するＡ／Ｄ変換器と、当該ディジタルコードをアナログ信号に変換するＤ／Ａ変換器と、増幅部と、を有するビットブロックの複数段をカスケード接続し、各ビットブロックの増幅部は、前段からのアナログ信号とＤ／Ａ変換器からのアナログ信号の差分を増幅して順次次段のビットブロックに供給する。
その際、昨今の半導体における微細プロセスの進展によって数ビット（たとえば、４ビット程度）のＡ／Ｄ変換器の比較器による負荷よりもサンプル容量が支配的となっていることに着目し、すべての隣り合うビットブロック間でアンプシェアを行う。すなわち、隣り合うビットブロックの増幅部同士が演算増幅器をシェアすることで得られる高いＤＣゲインに基づいてスイッチトキャパシタ増幅段を構成する。
その際、昨今の半導体における微細プロセスの進展によって数ビット（たとえば、４ビット程度）のＡ／Ｄ変換器の比較器による負荷よりもサンプル容量が支配的となっていることに着目し、すべての隣り合うビットブロック間でアンプシェアを行う。すなわち、隣り合うビットブロックの増幅部同士が演算増幅器をシェアすることで得られる高いＤＣゲインに基づいてスイッチトキャパシタ増幅段を構成する。
これにより、アンプシェアにより得られる演算増幅器の高いＤＣゲインを利用して、どのビットブロック間でも、すなわち、奇数フェーズおよび偶数フェーズの両フェーズで高いループ利得の残差アンプを構成することができるため、ビットの割り振りを比較的自由に設定することができる。すなわち、特定のタイミングにのみ小ビット（たとえば、１．５ビット）のビットブロックを割り付ける必要がなく、各ビットブロックに対するビット割付けを自由に設定することができる。
したがって、分解能、変換速度に応じて最適に設定可能なパイプライン型Ａ／Ｄ変換器の提供が可能になる。
したがって、分解能、変換速度に応じて最適に設定可能なパイプライン型Ａ／Ｄ変換器の提供が可能になる。
また、本実施形態に係るパイプライン型Ａ／Ｄ変換器１によれば、ビットの割り振りを自由に設定することができる結果、多ビット／ステージのパイプラインを構成でき、カスケード接続を行う段数を低減することが可能となる。したがって、パイプライン型Ａ／Ｄ変換器全体の回路規模・消費電力を低減させることができる。
１，１ａ，１ｂ…パイプライン型Ａ／Ｄ変換器、１０，１０ａ…入力段サンプルホールド回路、１１〜１３，１１ａ〜１４ａ…ビットブロック、２０，２０ａ，２０ｂ…ディジタル補正回路。
Claims (4)
- アナログ／ディジタル変換器と、ディジタル／アナログ変換器と、差分増幅回路と、を含む変換ブロックが複数直列に連結され、
各変換ブロックにおいて、前記アナログ／ディジタル変換器がアナログ信号をディジタルコードに変換し、前記ディジタル／アナログ変換器が当該ディジタルコードを第２のアナログ信号に変換し、前記差分増幅回路は、前記アナログ信号および前記第２のアナログ信号の差分を増幅した第３のアナログ信号を次段の変換ブロックに供給し、
各変換ブロックが生成するディジタルコードを加算するパイプライン型アナログ／ディジタル変換器であって、
前記差分増幅回路は、周波数がサンプリング周波数に等しく互いに逆相関係にある２つのクロック信号によって制御され、
隣り合う変換ブロックの差分増幅回路のうち、奇数番目の差分増幅回路が初段となり、偶数番目の差分増幅回路が出力段となって２段増幅器を構成する第１の接続状態と、偶数番目の差分増幅回路が初段となり、奇数番目の差分増幅回路が出力段となって２段増幅器を構成する第２の接続状態と、を前記２つのクロック信号の信号レベルに応じて、交互に繰り返す
パイプライン型アナログ／ディジタル変換器。 - 前記第１および第２の接続状態において、出力段となる差分増幅回路は、
当該差分増幅回路のアナログ出力信号をサンプルするとともに、位相補償を行うキャパシタを含む
請求項１記載のパイプライン型アナログ／ディジタル変換器。 - Ｎ番目（Ｎ：整数）の変換ブロックの差分増幅回路は、第１の演算増幅器と、それぞれ一端が当該第１の演算増幅器の入力端子に接続される第１および第２のキャパシタと、第１のスイッチ群を含み、
Ｎ＋１番目の変換ブロックの差分増幅回路は、第２の演算増幅器と、それぞれ一端が当該第２の演算増幅器の入力端子に接続される第３および第４のキャパシタと、第２のスイッチ群を含み、
Ｎ＋２番目の変換ブロックの差分増幅回路は、第３の演算増幅器と、それぞれ一端が当該第３の演算増幅器の入力端子に接続される第５および第６のキャパシタと、第３のスイッチ群を含み、
前記２つのクロック信号によって前記第１、第２および第３のスイッチ群を制御し、それにより、
前記サンプリング周波数に応じたＭ番目（Ｍ：整数）のフェーズにおいて、
前記第１の演算増幅器と第２の演算増幅器が直列に接続され、前記第２のキャパシタの他端が前記第２の演算増幅器の出力端子に接続され、前記第１のキャパシタを入力容量、前記第２のキャパシタを帰還容量とするスイッチトキャパシタ増幅段を構成し、
前記第３および第４のキャパシタは、それぞれ他端が前記第２の演算増幅器の出力端子に接続され、当該出力端子の信号をサンプルし、
Ｍ＋１番目のフェーズにおいて、
前記第２の演算増幅器と第３の演算増幅器が直列に接続され、前記第４のキャパシタの他端が前記第３の演算増幅器の出力端子に接続され、前記第３のキャパシタを入力容量、前記第４のキャパシタを帰還容量とするスイッチトキャパシタ増幅段を構成し、
前記第５および第６のキャパシタは、それぞれ他端が前記第３の演算増幅器の出力端子に接続され、当該出力端子の信号をサンプルする
請求項１記載のパイプライン型アナログ／ディジタル変換器。 - 各変換ブロックにおいて、差分増幅回路は、
入力端子と出力端子を含む演算増幅器と、
第１のノードと前記入力端子間に接続された第１のキャパシタと、
第２のノードと前記入力端子間に接続された第２のキャパシタと、
前段の変換ブロックの差分増幅回路の出力端子と、前記入力端子間に接続された第１のスイッチと、
前記各変換ブロックのディジタル／アナログ変換器の出力端子と前記第１のノード間に接続された第２のスイッチと、
前記第１のノードと前記出力端子間に接続された第３のスイッチと、
前記第２のノードと前記出力端子間に接続された第４のスイッチと、
前記第２のノードと次段の変換ブロックの差分増幅回路の出力端子間に接続された第５のスイッチと、を含み、
前記第１、第３および第４のスイッチと、前記第２および第５のスイッチは、それぞれ、前記２つのクロック信号のうち異なるクロック信号により制御され、かつ、奇数番目の変換ブロックと偶数番目の変換ブロックとでは、対応する各スイッチがそれぞれ異なるクロック信号により制御される
請求項１記載のパイプライン型アナログ／ディジタル変換器。
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|---|---|---|---|---|
| US9048857B2 (en) | 2013-10-30 | 2015-06-02 | Fujitsu Semiconductor Limited | Analog-to-digital converter circuit and method of controlling analog-to-digital converter circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5072607B2 (ja) * | 2008-01-07 | 2012-11-14 | 株式会社東芝 | Ａ／ｄ変換装置 |
| JP4720842B2 (ja) | 2008-03-27 | 2011-07-13 | セイコーエプソン株式会社 | パイプライン型ａ／ｄ変換器 |
| WO2011104761A1 (ja) * | 2010-02-26 | 2011-09-01 | 国立大学法人東京工業大学 | パイプライン型ａ／ｄコンバータおよびａ／ｄ変換方法 |
| JP5515126B2 (ja) * | 2010-02-26 | 2014-06-11 | 国立大学法人東京工業大学 | パイプライン型ａ／ｄコンバータおよびａ／ｄ変換方法、ならびにダイナミック型差動増幅器 |
| JP5565903B2 (ja) * | 2010-05-06 | 2014-08-06 | ローム株式会社 | スイッチドキャパシタ利得段 |
| TWI646782B (zh) * | 2014-04-11 | 2019-01-01 | 日商半導體能源研究所股份有限公司 | 保持電路、保持電路的驅動方法以及包括保持電路的半導體裝置 |
| TWI643451B (zh) * | 2017-10-02 | 2018-12-01 | 緯創資通股份有限公司 | 具多階轉換範圍的類比數位轉換器、放大電路及相關類比數位轉換方法 |
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