JP3851870B2 - 可変分解能ａ／ｄ変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＡ／Ｄ変換器（アナログ−ディジタル変換器）に係り、特に通信用途に適した可変分解能のＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
Ａ／Ｄ変換器（ＡＤＣ）としては、音声信号のディジタル処理に用いる高分解能ＡＤＣや、ハードディスク上の信号を読み取る高速ＡＤＣなど種々の形態があるが、その多くは一定のサンプルレート、一定の分解能でのＡ／Ｄ変換を行う。近年、インターネットの普及により通信用途において高速かつ高分解能のＡＤＣへの要求が高まってきている。機器の電池駆動のために、ＡＤＣの低消費電力化も求められている。
【０００３】
無線通信においては、状況に応じて送信電力のみならず変調方式を切り替える方式が利用され始めている。例えば、無線ＬＡＮ規格の一つであるIEEE802.11aによれば、雑音や妨害信号が少ない環境では周波数利用効率が高く高速伝送が可能な変調方式を用い、雑音や干渉が多い環境では伝送速度は遅くなるものの雑音や干渉の影響を受けにくい変調方式を利用することが規定されている。固定変調方式においても、信号と雑音の状況によってはＡＤＣに必要とされる分解能が異なってくるが、上記のように変調方式を切り替えると、必要な分解能の変化はより顕著になる。
【０００４】
可変分解能ＡＤＣについては、例えば非特許文献１及び非特許文献２に開示されている。一般に高速かつ高分解能ＡＤＣの実現は難しいので、非特許文献１に開示された技術では、高速動作時には分解能を下げ、高分解能動作時には変換レートを下げている。非特許文献２では、主にアナログ／ディジタル混載集積回路のテストの目的で、１ビットのＡＤＣとＤ／Ａ変換器（ＤＡＣ）及び誤差増幅器からなる複数の変換ステージを縦列接続し、スイッチ等によるつなぎ変えによってＤＡＣとして、雑音源として、あるいはＡＤＣとして利用することが記載されている。非特許文献３に示されている通り、消費電力を削減するには許容雑音レベルに応じて消費電流の配分を決める必要がある。
【０００５】
【非特許文献１】
P. Setty et al., “A 5.75 b 350 M sample/s or 6.75 b 150 M sample/s reconfigurable flash ADC for a PRML read channel”, 1998 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp. 148-149
【０００６】
【非特許文献２】
E. K. F. Lee.et al., “Reconfigurable data converter as a building block for mixed-signal test”, European Design and Test Conference, 1997. Proceedings, pp.359-363
【０００７】
【非特許文献３】
T. B. Cho et al.,.“A 10 b, 20 Msample/s, 35 mW Pipeline A/D Converter”(IEEE Journal of Solid-State Circuits Vol. 30, No. 3, March 1995, pp. 166-172
【０００８】
【発明が解決しようとする課題】
非特許文献１に記載された方法は、ハードディスクの高速アクセスに適したフラッシュ型ＡＤＣにおいて有効であるが、高速無線通信の用途には分解能が十分でない。実際、無線通信の用途にはフラッシュ型ＡＤＣよりは、高速性に優れたパイプライン型ＡＤＣが利用されることが多い。
【０００９】
非特許文献２に開示されたＡＤＣは、テスト用としては小さいチップ占有面積で種々のテストを実行することが可能な優れたＡＤＣであるが、全く同じ複数の変換ステージを縦列接続し、全ての変換ステージを常に動作させるパイプライン型Ａ／Ｄ変換器であるため、低消費電力化に適していない。
【００１０】
本発明の目的は、分解能が可変であって、かつ低消費電力化できるＡ／Ｄ変換器を提供することにある。
さらに具体的には、特に無線通信のようにＤ／Ｕ（所望信号電力対不要信号電力比）が変化するような環境において、変調方式の変更に伴い分解能を下げた場合に消費電力を効果的に低減できるＡ／Ｄ変換器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上述の課題を解決するため、本発明の一つの観点による可変分解能Ａ／Ｄ変換器では、並列に接続された複数のサンプルホールドユニットを含み、必要とされる分解能に応じた個数のサンプルホールドユニットによってアナログ入力信号がサンプルホールドされる。
サンプルホールド回路の出力側に、入力される第１のアナログ信号を第１のディジタル信号に変換する第１サブＡ／Ｄ変換器及び並列に接続された複数の第１サブＤ／Ａ変換器をそれぞれ含み、必要とされる分解能に応じた個数の第１サブＤ／Ａ変換器によって該第１のディジタル信号を第２のアナログ信号に変換すると共に第１及び第２のアナログ信号の差信号を出力する、縦列接続された複数の第１変換ステージが配置される。
さらに、終段の可変変換ステージの出力側に、入力される第３のアナログ信号を第２のディジタル信号に変換する第２サブＡ／Ｄ変換器及び該第２のディジタル信号を第４のアナログ信号に変換すると共に第３及び第４のアナログ信号の差信号を出力する第２サブＤ／Ａ変換器をそれぞれ含む、縦列接続された複数の第２変換ステージが配置される。
第１変換ステージにより得られる複数の第１のディジタル信号及び第２変換ステージにより得られる複数の第２のディジタル信号が合成回路により合成され、ディジタル出力信号が生成される。
【００１２】
本発明の他の観点による可変分解能Ａ／Ｄ変換器では、並列に接続された複数のサンプルホールドユニットを含み、必要とされる分解能に応じた個数のサンプルホールドユニットによってアナログ入力信号がサンプルホールドされた後、縦列接続された複数の変換ステージに入力される。
各変換ステージは、入力される第１のアナログ信号をディジタル信号に変換するサブＡ／Ｄ変換器及び該ディジタル信号を第２のアナログ信号に変換すると共に第１及び第２のアナログ信号の差信号を出力するサブＤ／Ａ変換器をそれぞれ含む。
少なくとも初段の変換ステージに対して、必要とされる分解能に応じてオン・オフされ、オン状態で変換ステージをバイパスするスイッチが設けられる。複数の変換ステージにより得られるディジタル信号が合成回路により合成され、ディジタル出力信号が生成される。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
（第１の実施形態）
図１に、本発明の第１の実施形態に係るパイプライン型Ａ／Ｄ変換器の構成を示す。アナログ入力信号１０は、サンプルホールド回路（Ｓ／Ｈ）１１によってサンプルホールド、すなわちサンプルされかつ一定時間ホールドされた後、変換ステージ１２Ａ，１２Ｂ（第１変換ステージ）及び１３Ａ〜１３Ｎ（第２変換ステージ）の縦列接続に入力される。縦列接続された変換ステージのうち、最初の２段１２Ａ，１２Ｂを可変変換ステージと呼び、後段１３Ａ〜１３Ｎを非可変変換ステージと呼ぶ。
【００１５】
各変換ステージ１２Ａ，１２Ｂ及び１３Ａ〜１３Ｎは、それぞれに入力されるアナログ信号を後述するように比較的少ないビット数のディジタル信号に変換すると共に、変換したディジタル信号の変換誤差を示すアナログの残差信号を次段の変換ステージへ出力する。終段の非可変変換ステージ１２Ｎから出力される残差信号は、サブＡ／Ｄ変換器（サブＡＤＣ）１４によりディジタル信号に変換される。変換ステージ１２Ａ，１２Ｂ及び１３Ａ〜１３Ｎについては、後に詳しく説明する。
【００１６】
変換ステージ１２Ａ，１２Ｂ及び１３Ａ〜１３ＮとサブＡＤＣ１４から出力されるディジタル信号は、ディジタル合成回路１５によって合成され、全体として高分解能のディジタル出力信号１６が生成される。この場合、初段の変換ステージ１２Ａから出力されるディジタル信号がディジタル出力信号１６の最上位側、終段の変換ステージ１３Ｎから出力される残差信号をアナログ−ディジタル変換するサブＡＤＣ１４から出力されるディジタル信号がディジタル出力信号１６の最下位側である。
【００１７】
サンプルホールド回路１１から出力される同じアナログ信号（サンプルホールド値）に対して、変換ステージ１２Ａ，１２Ｂ及び１３Ａ〜１３ＮとサブＡＤＣ１４からそれぞれ出力されるディジタル信号は、各ディジタル信号を出力する変換ステージまでの各ステージの持つ遅延時間の合計分に相当する相対的な遅延時間を持つ。従って、ディジタル合成回路１５では、このような相対遅延時間を補償してから各ディジタル信号を合成する必要があることは言うまでもない。
【００１８】
図２は、サンプルホールド回路１１の具体的な構成を示す図である。サンプルホールド回路１１は、この例では並列に接続された４つのサブサンプルホールドユニット２１〜２４からなる。各サンプルホールドユニット２１〜２４は、演算増幅器ＯＡ、キャパシタＣ１１，Ｃ１２、サンプルスイッチＳ１１，Ｓ１２及びホールドスイッチＳ１３〜Ｓ１６を有する通常の差動型サンプルホールド回路を基本とし、各サンプルホールドユニット２１〜２４にはさらにバイアス電流をオン・オフするためのバイアス電流スイッチＳ１７が接続される。
【００１９】
Ａ／Ｄ変換器全体として高分解能の出力が必要な場合には、雑音を低減するためにキャパシタＣ１１，Ｃ１２に容量の大きな素子を用いる必要がある。本実施形態のＡ／Ｄ変換器は、分解能を例えば１０ビットと９ビットに切り替えられるように構成される。ここでいう分解能は、Ａ／Ｄ変換器から出力されるディジタル出力信号１６のビット数に相当する。周知のように雑音電圧は容量の平方根に反比例するので、１０ビットの分解能を得るために必要なキャパシタＣ１１，Ｃ１２の容量は、９ビットの分解能を得るために必要な容量の４倍になる。
【００２０】
分解能が１０ビットの状態を１０ビットモード、９ビットの状態を９ビットモードという。１０ビットモードでは、４つのサブサンプルホールドユニット２１〜２４を全て動作させ、９ビットモードでは一つのサブサンプルホールドユニットを動作させる。９ビットモードでは、動作させないサブサンプルホールドユニットのバイアス電流スイッチＳ１７をオフにすることによって、そのサンプルホールドユニットのバイアス電流を遮断する。これによって、消費電流を削減することができる。
【００２１】
本実施形態に係るＡ／Ｄ変換器のようなパイプライン型ＡＤＣでは、アナログ入力信号１０の入力端に近い変換ステージほど低雑音であることが要求され、より大きな容量のキャパシタを用いる必要があるため、それを駆動する増幅器の消費電流も大きくなる。本実施形態のように、入力回路であるサンプルホールド回路１１を並列に接続された複数のサブサンプルホールドユニット２１〜２４によって構成し、必要な分解能に応じた個数のサンプルホールドユニットだけ能動状態としてサンプルホールド動作を行うようにすると、９ビットモードでは増幅器の消費電流を４分の１に低減することができ、都合がよい。
【００２２】
次に、図３及び図４を用いて可変変換ステージ１２Ａ，１１２Ｂ及び非可変変換ステージ１３Ａ〜１３Ｎについて説明する。
図３には、非可変変換ステージ１３Ａ〜１３Ｎの一つの構成を示す。非可変変換ステージには、終段の可変変換ステージ１２Ｂまたは前段の非可変変換ステージから出力されるアナログ信号３１が入力される。入力されるアナログ信号３１は、まずサブＡＤＣ３２（第２サブＡ／Ｄ変換器）によって比較的ビット数の少ないディジタル信号３３に変換される。サブＡＤＣ３２から出力されるディジタル信号３３は、図１中のディジタル合成回路１５に入力されると共に、ＭＤＡＣに入力される。
【００２３】
ＭＤＡＣ３４は、サブＤＡＣ（第２サブＤ／Ａ変換器）３５と減算器３６及び残差増幅器３７を有する一種のＤＡＣである。サブＡＤＣ３２からのディジタル信号３３がサブＤＡＣ３５によりアナログ信号に変換され、このアナログ信号と非可変変換ステージに入力されるアナログ信号３１との差信号が減算器３６によって求められる。減算器３６から出力される差信号（これを残差信号という）は、残差増幅器３７によって増幅される。残差増幅器３７から出力される残差信号３８は、次段の非可変変換ステージへ出力される。
【００２４】
図４は、可変変換ステージ１２Ａ，１２Ｂの一つの構成を示す図である。可変変換ステージには、図１中のサンプルホールド回路１１または前段の可変変換ステージ１２Ａから出力されるアナログ信号３１が入力される。入力されるアナログ信号３１及びサブＡＤＣ３２（第１サブＡ／Ｄ変換器）から出力されるディジタル信号３３は、図１中のディジタル合成回路１５に入力されると共に、並列に接続された複数のサブＭＤＡＣ３４Ａ〜３４Ｃに入力される。サブＭＤＡＣ３４Ａ〜３４Ｃは、図３に示したＭＤＡＣ３４と同様に構成され、サブＤＡＣ（第１サブＤ／Ａ変換器）３５と減算器３６及び残差増幅器３７を有する。
【００２５】
このように非可変変換ステージは、図３中に示したＭＤＡＣを唯一つ持つ変換ステージである。一方、同様のＭＤＡＣをサブＭＤＡＣとして図４のように並列に複数のサブＭＤＡＣを接続して一つのＭＤＡＣとして用いることにより、可変変換ステージが実現される。このような可変変換ステージを用いて、必要とされる分解能に応じて、動作するサブＭＤＡＣの個数を変更する。例えば、１０ビットモードでは図４中の全てのサブＭＤＡＣ３４Ａ〜３４Ｃを動作させるが、９ビットモードでは動作させるサブＭＤＡＣを一つ少なくすることにより、消費電流を削減することが可能となる。
【００２６】
全ての変換ステージに可変変換ステージを用いることも不可能ではないが、そうすると下位ビットの変換ステージでは、キャパシタの必要な容量値が小さくなり、寄生容量の影響が無視できなくなってくるので、可変変換ステージとする利点がなくなる。このため、本実施形態では入力端に近い上位ビット側の変換ステージには可変変換ステージ１２Ａ，１２Ｂを用い、下位ビット側の変換ステージには非可変変換ステージ１３Ａ〜１３Ｎを用いている。
【００２７】
図５は、図３中のＭＤＡＣ３４の具体的な回路例である。ＤＡＣ３５、減算器３６及び残差増幅器３７は、スイッチ群４１とキャパシタ群４２及びＯＴＡ（Operational Transconductance Amplifier；演算トランスコンダクタンス増幅器）４３を含むスイッチトキャパシタによって実現される。キャパシタ群４１のうち、Ｃ１〜Ｃ６は全て同じ容量値を持ち、Ｃ７はＣ１〜Ｃ６の容量値の２倍の容量値を持つ。
【００２８】
図１中のサンプルホールド回路１１または前段の変換ステージから出力され、変換ステージに入力される信号は正相入力信号Ｖin+として、またＤＡＣ３５からのアナログ信号は逆相入力信号Ｖin-としてそれぞれ与えられ、これらの差信号である残差信号は差動出力信号Ｖout+，Ｖout-として出力される。図５のＭＤＡＣの動作は、サンプルホールドモードと増幅モードが交互に繰り返される。
【００２９】
サンプルホールドモードでは、スイッチ群４１は図５（ａ）に示される状態となり、キャパシタ群４２の全てのキャパシタＣ１〜Ｃ７を入力端子に接続し、ＯＴＡ４３を入出力を短絡する。一方、増幅モードにおいては、スイッチ群４１は図５（ｂ）に示される状態となり、キャパシタ群４２のうちキャパシタＣ１〜Ｃ６には、正の参照電圧Ｖref+または負の参照電圧Ｖref-が印加される。
【００３０】
本実施形態のＡ／Ｄ変換器は、上述したように分解能を例えば１０ビットモード（高分解能モード）と９ビットモード（低分解能モード）のように複数段階に切り替えることができる。また、サンプルホールド回路１１においては、並列に接続された複数のサンプルホールドユニット２１〜２４のうち、必要とされる分解能に応じた個数のサブサンプルホールドユニットを用いてサンプルホールドを行うことにより、低分解能モードでの消費電流を低減できる。
【００３１】
一方、サンプルホールド回路１１の出力側（上位ビット側）に配置した可変変換ステージ１２Ａ，１２Ｂにおいて、並列に接続された複数のＭＤＡＣ３４Ａ〜３４Ｃのうち、必要とされる分解能に応じた個数のＭＤＡＣを用いて、前段から出力される入力のアナログ信号３１をサブＡＤＣ２２によりディジタル信号３６に変換すると共に、ディジタル信号３６をＤＡＣ３５により変換したアナログ信号とアナログ信号３１との差信号（残差信号）を次段の変換ステージに出力することにより、変換ステージでの消費電流も低減できる。
【００３２】
上述したように、本実施形態のＡ／Ｄ変換器は、必要に応じて分解能を変えることができ、かつ分解能が低い場合は消費電力を小さくすることができる。従って、本実施形態のＡ／Ｄ変換器を無線受信機に用いた場合、通信速度に見合った消費電力とすることができ、特に電源にバッテリを用いた携帯無線通信機器において有効である。例えば、通信速度が低い状況では、固定分解能のＡ／Ｄ変換器を用いる場合と比較して、同じ容量のバッテリを用いて、より長時間の通信を行うことが可能となる。
【００３３】
（第２の実施形態）
図６には、本発明の第２の実施形態に係るパイプライン型Ａ／Ｄ変換器の構成を示す。サンプルホールド回路１１は、第１の実施形態と同様に図２に示したような並列に接続された複数のサンプルホールドユニット２１〜２４によって構成され、必要とされる分解能に応じた個数のサンプルホールドユニットによってアナログ入力信号１０のサンプルホールドを行う。
【００３４】
本実施形態では、サンプルホールド回路１１の後段に縦列接続される複数の変換ステージとして、全て図３に示したような構成の非可変変換ステージ１３Ａ〜１３Ｎが用いられる。非可変変換ステージ１３Ａ〜１３Ｎのうち、初段の変換ステージ１３Ａに対して並列に、つまり変換ステージ１３Ａの入出力端間に、バイパススイッチ１８が接続されている。
【００３５】
バイパススイッチ１８は、必要とされる分解能に応じてオン・オフされる。すなわち、高分解能モード、例えば１０ビットモードでは、バイパススイッチ１８をオフ状態にして、変換ステージ１３Ａを動作状態とする。低分解能モード、例えば９ビットモードでは、バイパススイッチ１８をオン状態にし、変換ステージ１３Ａのバイアス電流を遮断することにより、変換ステージ１３Ａの動作を休止させる。
【００３６】
前述したようにパイプライン型ＡＤＣの変換ステージは、入力に近いほど容量値の大きなキャパシタが必要であり、それを駆動するために駆動能力の大きい、従って消費電力の大きい増幅器を使用する必要がある。本実施形態によれば、分解能を１ビット少なくできる場合には、初段の変換ステージ１３Ａを休止させることにより、効果的に電力消費を低減させることができる。
【００３７】
奇数番目の変換ステージ１３Ａ，１３Ｃ，…は、サンプルホールド回路１１がホールドモードのときにＡ／Ｄ変換を行い、サンプルモードのときにＤ／Ａ変換を行うと共に出力をホールドする。偶数番目の変換ステージ１３Ｂ，…は、奇数番目の変換ステージ１３Ａ，１３Ｃ，…と逆の動作を行う。このため本実施形態のように一つの変換ステージ１３Ａをバイパスしたときには、他の各変換ステージ１３Ｂ〜１３Ｎに与えるクロック信号の位相を反転させる必要がある。変換ステージ１３Ｂ〜１３Ｎに与えるクロック信号は、例えば図３中のサブＡＤＣ３２及びＭＤＡＣ３４を動作させるために用いられる。
【００３８】
図６中に示したクロック反転回路１９は、このようなクロック信号の位相反転を行う。すなわち、バイパススイッチ１８がオン状態のとき、変換ステージ１３Ｂ〜１３Ｎに供給するクロック信号の位相を、バイパススイッチ１８がオフ状態のときの位相に対して反転させる。バイパススイッチ１８がオン状態のとき、初段の変換ステージ１３Ａは休止するので、このように変換ステージ１３Ｂ〜１３Ｎに供給するクロック信号の位相だけを反転する必要は必ずしもなく、変換ステージ１３Ａを含む全ての変換ステージ１３Ａ〜１３Ｎに供給するクロック信号の位相を反転させてもよい。
【００３９】
（第３の実施形態）
図７に、本発明の第３の実施形態に係るパイプライン型Ａ／Ｄ変換器の構成を示す。第２の実施形態と同様に、全ての変換ステージは非可変変換ステージ１３Ａ〜１３Ｎである。本実施形態では、初段の変換ステージ１３Ａをバイパスするためのバイパススイッチ１８Ａに加えて、二段目の変換ステージ１３Ｂをバイパスするためのバイパススイッチ１８Ｂをさらに有する。
【００４０】
変換ステージ１３Ａ〜１３Ｎとして、サブＡＤＣ３２から出力されるディジタル信号が１ビット、もしくは１．５ビットの変換回路を用いると、１ビット刻みで２ビット幅、すなわち３段階の分解能切り替え機能を実現できる。この場合、サンプルホールド回路１１に１６個並列に接続されたサブサンプルホールドユニットを用いて、消費電流を１ビットの分解能低減で４／１６、２ビットの分解能低減で１／１６にそれぞれ削減することが可能である。一方、クロック反転回路１９は、１ビットの分解能削減時にのみクロック信号を反転させる。
【００４１】
（第４の実施形態）
図８は、本発明の第４の実施形態に係るＡ／Ｄ変換器の構成を示している。アナログ入力信号５０は、サンプルホールド回路５１によりサンプルホールドされる。サンプルホールド回路５０は、第１の実施形態と同様に図２に示したような並列に接続された複数のサンプルホールドユニットによって構成され、必要とされる分解能に応じた個数のサンプルホールドユニットによってアナログ入力信号５０のサンプルホールドを行う。
【００４２】
サンプルホールド回路５１によってサンプルホールドされたアナログ信号は、アナログ遅延回路５２に入力される。アナログ遅延回路５２は、サンプルホールドされたアナログ信号を同一の単位時間遅延させる複数個（この例では３個）の単位遅延回路５３Ａ〜５３Ｃを縦列接続して構成される。アナログ遅延回路５２においては、サンプルホールド回路５１から出力されるアナログを含めて、単位遅延回路５３Ａ〜５３Ｃの遅延時間で決まる相対遅延時間を持つ４つのアナログ出力信号が生成される。
【００４３】
単位遅延回路５３Ａ〜５３Ｃは、図９に示すように並列に接続された複数のサブ遅延回路５３１〜５３４によって構成され、必要とされる分解能に応じた個数のサブ遅延回路によってサンプルホールド回路５１から出力されるアナログ信号を遅延する。すなわち、サブ遅延回路５３１〜５３４には、バイアス電流をオン・オフするためのバイアス電流スイッチ５３５〜５３８がそれぞれ接続されており、これらのスイッチ５３５〜５３８によってサブ遅延回路５３１〜５３４の動作をオン・オフすることができる。
【００４４】
アナログ遅延回路５２から出力される４つのアナログ信号は、アナログ線形変換回路５４に入力される。アナログ線形変換回路５４は、図１０にその等価回路図を示したように、アナログ遅延回路５４から出力される４つのアナログ信号Ａ１〜Ａ４を共通の入力とする４個の重み付け加算回路によって構成される。すなわち、アナログ信号Ａ１〜Ａ４の組に対して、まず１６個の重み付け器により異なる重み係数の組を用いて重み付けが行われた後に、４個の加算器によって加算されることにより線形変換（第１の線形変換）が施され、４個の線形変換アナログ信号Ｂ１〜Ｂ４が生成される。重み付け器は乗算器によって構成され、入力に重み係数を乗じることによって重み付けを行う。
【００４５】
さらに詳細に説明すると、信号Ａ１に対しては重み付け器６１Ａ〜６１Ｄによって重み付けが行われ、信号Ａ２に対しては重み付け器６２Ａ〜６２Ｄによって重み付けが行われ、信号Ａ３に対しては重み付け器６３Ａ〜６３Ｄによって重み付けが行われ、信号Ａ４に対しては重み付け器６４Ａ〜６４Ｄによって重み付けが行われる。加算器６５Ａでは重み付け器６１Ａ，６２Ａ，６３Ａ，６４Ａの出力が加算され、加算器６５Ｂでは重み付け器６１Ｂ，６２Ｂ，６３Ｂ，６４Ｂの出力が加算され、加算器６５Ｃでは重み付け器６１Ｃ，６２Ｃ，６３Ｃ，６４Ｃの出力が加算され、加算器６５Ｄでは重み付け器６１Ｄ，６２Ｄ，６３Ｄ，６４Ｄの出力が加算されることによって、線形変換アナログ信号Ｂ１〜Ｂ４が生成される。
【００４６】
このようにしてアナログ線形変換回路５４から出力される４個の線形アナログ信号Ｂ１〜Ｂ４は、それぞれに与えられている重み係数が異なっているので、統計的な性質が異なっている。言い換えれば、アナログ入力信号５０は、アナログ遅延回路５２及びアナログ線形変換回路５４によって、統計的な性質の異なる複数のアナログ信号成分である線形変換アナログ信号Ｂ１〜Ｂ４に分解されることになる。
【００４７】
線形変換アナログ信号Ｂ１〜Ｂ４は、それぞれサブＡＤＣ５５Ａ〜５５Ｄによってディジタル信号に変換される。サブＡＤＣ５５Ａ〜５５Ｄから出力される４個のディジタル信号は、ディジタル線形変換回路５６に入力される。ディジタル線形変換回路５６は、入力される４個のディジタル信号の組に対しアナログ線形変換回路５４による第１の線形変換の逆変換である第２の線形変換を施すことによって、４個の線形変換ディジタル信号Ｃ１〜Ｃ４を出力する。従って、線形変換ディジタル信号Ｃ１〜Ｃ４は、アナログ線形変換回路５４による第１の線形変換を行う前のアナログ信号、すなわちアナログ遅延回路５２によって生成されたアナログ出力信号Ａ１〜Ａ４をディジタル信号に変換したものと等価となる。
【００４８】
線形変換ディジタル信号Ｃ１〜Ｃ４は、ディジタル遅延加算回路５７に入力される。ディジタル遅延加算回路５７は、アナログ遅延回路５２における単位遅延回路５３Ａ〜５３Ｃと同じ単位時間遅延を持つ３個の単位遅延回路５８Ａ〜５８Ｃ及び３個の加算器５９Ａ〜５９Ｃによって構成され、線形変換ディジタル信号Ｃ１〜Ｃ４をアナログ遅延回路５２による相対遅延時間と同じ相対遅延時間を持たせて加算することにより、アナログ−ディジタル変換されたディジタル出力信号６０を生成して出力する。
【００４９】
すなわち、線形変換ディジタル信号Ｃ１〜Ｃ４のうち、信号Ｃ１は単位遅延回路５８Ａに、信号Ｃ２は加算器５９Ａに、信号Ｃ３は加算器５９Ｂに、信号Ｃ４は加算器５９Ｃにそれぞれ入力される。加算器５９Ａ，５９Ｂの出力は、単位遅延回路５８Ｂ，５８Ｃにそれぞれ入力され、最終段の加算器５８Ｃからディジタル出力信号６０が出力される。このようにディジタル遅延加算回路５７はアナログ遅延回路５２の処理と逆の処理を行うことによって、アナログ入力信号５０に対応したディジタル出力信号６０を生成する。
【００５０】
このように本実施形態のＡ／Ｄ変換器では、アナログ入力信号５０をサンプルホールド回路５１によりサンプルホールドした後、アナログ遅延回路５２及びアナログ線形変換回路５４を介して統計的な性質の異なる複数のアナログ信号成分に分解した後、各信号成分をサブＡＤＣ５５Ａ〜５５Ｄによりそれぞれディジタル信号に変換する。次に、サブＡＤＣ５５Ａ〜５５Ｄから出力されるディジタル信号をアナログ線形変換回路５４の逆の変換特性を持つディジタル線形変換回路５６及びディジタル遅延加算回路５７を介して合成することにより、Ａ／Ｄ変換器されたディジタル出力信号６０を出力する。
このような構成によって、サブＡＤＣ５５Ａ〜５５Ｄの個々の分解能は低くとも、量子化雑音を効果的に抑制して信号対雑音比を向上でき、分解能の高いＡ／Ｄ変換器を実現することができる。
【００５１】
上述した本実施形態の基本的な構成は、本出願人が先に出願した特願２００１−１６４６９１記載のＡ／Ｄ変換器と同様である。このような基本構成のＡ／Ｄ変換器によると、例えばサブＡＤＣ５５Ａ〜５５Ｄとして１０ビット分解能のＡＤＣを用いた場合、１１ビットの分解能を実現することができる。通常、ＡＤＣは１０ビットの出力であっても、誤差や雑音の影響があるので、信号対雑音電力比でみると例えば実効分解能は９．５ビットというように、やや小さくなる。本実施形態のようにサブＡＤＣ５５Ａ〜５５Ｄの前にアナログ線形変換回路５４を配置すると、実効分解能が９．５ビットのサブＡＤＣ５５Ａ〜５５Ｄを用いて、実効１０．５ビットのＡ／Ｄ変換器を実現できる。
【００５２】
アナログ線形変換回路５４における線形変換の行列を可変とすることにより、４個のサブＡＤＣ５５Ａ〜５５Ｄのうちの２個を用いて実効分解能が１０ビットのアナログ−ディジタルを実現することも可能であり、場合によっては唯一つのサブＡＤＣを用いることも可能である。本実施形態の利点は、このように１ビット刻みでなく、例えば０．５ビット刻みでＡ／Ｄ変換器の実効分解能を制御できることである。本実施形態のように４個のサブＡＤＣ５５Ａ〜５５Ｄが並列に配置された構成では、分解能の可変範囲は１ビットであるが、例えば１６個のサブＡＤＣを用いると２ビット、６４個のサブＡＤＣを用いると３ビットの可変範囲を持たせることが可能である。
【００５３】
さらに、本実施形態ではこれまでの実施形態と同様に、Ａ／Ｄ変換器に必要とされる分解能、この例ではサブＡＤＣの並列数に応じて、サンプルホールド回路５１でアナログ入力信号５０のサンプルホールドを行うサンプルホールドユニットの個数を増減させる。さらに、本実施形態ではアナログ遅延回路５２についても、単位遅延回路５３Ａ〜５３Ｃにおいて実際に遅延に用いられるサブ遅延回路の個数を増減させる。具体的には、高分解能モードでは実際にサンプルホールドを行うサンプルホールドユニットの個数や、実際に遅延を行うサブ遅延回路の個数を多くし、低分解能モードでは逆にこれらの個数を少なくする。これによって分解能に合わせて消費電流を削減することができる。
【００５４】
本実施形態においては、アナログ線形変換回路５４とディジタル線形変換回路５６の組み合わせは、例えばアナログＤＣＴ（離散コサイン変換）回路とディジタルＩＤＣＴ（逆離散コサイン変換）回路の組み合わせ、アナログＤＦＴ（離散フーリエ変換）回路とディジタルＩＤＦＴ（逆離散フーリエ変換）回路の組み合わせ、アナログユニタリ変換回路とディジタル逆ユニタリ変換回路の組み合わせ等であってもよい。
【００５５】
【発明の効果】
以上説明したように、本発明によれば分解能が可変であって、かつ特に低分解能時において効果的に低消費電力化ができるＡ／Ｄ変換器を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図
【図２】図１におけるサンプルホールド回路の具体的な構成を示す回路図
【図３】図１における非可変変換ステージの構成を示すブロック図
【図４】図１における可変変換ステージの構成を示すブロック図
【図５】図３におけるＭＤＡＣのより具体的な構成を示す回路図
【図６】本発明の第２の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図
【図７】本発明の第３の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図
【図８】本発明の第４の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図
【図９】図８における単位遅延回路の構成を示すブロック図
【図１０】図８におけるアナログ線形変換回路の等価回路図
【符号の説明】
１０…アナログ入力信号、１１…サンプルホールド回路、１２Ａ，１２Ｂ…可変変換ステージ（第１の変換ステージ）、１３Ａ〜１３Ｎ…非可変変換ステージ（第２の変換ステージ）、１４…サブＡＤＣ、１５…ディジタル合成回路、１６…ディジタル出力信号、１８，１８Ａ，１８Ｂ…バイアス電流スイッチ、１９…クロック反転回路、２１〜２４…サブサンプルホールドユニット、３２…サブＡＤＣ（第１、第２サブＡ／Ｄ変換器）、３４…ＭＤＡＣ、３４Ａ〜３４Ｃ…サブＭＤＡＣ、３５…サブＤＡＣ（第１、第２サブＤ／Ａ変換器）、３６…減算器、３７…残差増幅器、５０…アナログ入力信号、５１…サンプルホールド回路、５２…アナログ遅延回路、５４…アナログ線形変換回路、５５Ａ〜５５Ｄ…サブＡＤＣ、５６…ディジタル線形変換回路、５７…ディジタル遅延加算回路。
【発明の属する技術分野】
本発明はＡ／Ｄ変換器（アナログ−ディジタル変換器）に係り、特に通信用途に適した可変分解能のＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
Ａ／Ｄ変換器（ＡＤＣ）としては、音声信号のディジタル処理に用いる高分解能ＡＤＣや、ハードディスク上の信号を読み取る高速ＡＤＣなど種々の形態があるが、その多くは一定のサンプルレート、一定の分解能でのＡ／Ｄ変換を行う。近年、インターネットの普及により通信用途において高速かつ高分解能のＡＤＣへの要求が高まってきている。機器の電池駆動のために、ＡＤＣの低消費電力化も求められている。
【０００３】
無線通信においては、状況に応じて送信電力のみならず変調方式を切り替える方式が利用され始めている。例えば、無線ＬＡＮ規格の一つであるIEEE802.11aによれば、雑音や妨害信号が少ない環境では周波数利用効率が高く高速伝送が可能な変調方式を用い、雑音や干渉が多い環境では伝送速度は遅くなるものの雑音や干渉の影響を受けにくい変調方式を利用することが規定されている。固定変調方式においても、信号と雑音の状況によってはＡＤＣに必要とされる分解能が異なってくるが、上記のように変調方式を切り替えると、必要な分解能の変化はより顕著になる。
【０００４】
可変分解能ＡＤＣについては、例えば非特許文献１及び非特許文献２に開示されている。一般に高速かつ高分解能ＡＤＣの実現は難しいので、非特許文献１に開示された技術では、高速動作時には分解能を下げ、高分解能動作時には変換レートを下げている。非特許文献２では、主にアナログ／ディジタル混載集積回路のテストの目的で、１ビットのＡＤＣとＤ／Ａ変換器（ＤＡＣ）及び誤差増幅器からなる複数の変換ステージを縦列接続し、スイッチ等によるつなぎ変えによってＤＡＣとして、雑音源として、あるいはＡＤＣとして利用することが記載されている。非特許文献３に示されている通り、消費電力を削減するには許容雑音レベルに応じて消費電流の配分を決める必要がある。
【０００５】
【非特許文献１】
P. Setty et al., “A 5.75 b 350 M sample/s or 6.75 b 150 M sample/s reconfigurable flash ADC for a PRML read channel”, 1998 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp. 148-149
【０００６】
【非特許文献２】
E. K. F. Lee.et al., “Reconfigurable data converter as a building block for mixed-signal test”, European Design and Test Conference, 1997. Proceedings, pp.359-363
【０００７】
【非特許文献３】
T. B. Cho et al.,.“A 10 b, 20 Msample/s, 35 mW Pipeline A/D Converter”(IEEE Journal of Solid-State Circuits Vol. 30, No. 3, March 1995, pp. 166-172
【０００８】
【発明が解決しようとする課題】
非特許文献１に記載された方法は、ハードディスクの高速アクセスに適したフラッシュ型ＡＤＣにおいて有効であるが、高速無線通信の用途には分解能が十分でない。実際、無線通信の用途にはフラッシュ型ＡＤＣよりは、高速性に優れたパイプライン型ＡＤＣが利用されることが多い。
【０００９】
非特許文献２に開示されたＡＤＣは、テスト用としては小さいチップ占有面積で種々のテストを実行することが可能な優れたＡＤＣであるが、全く同じ複数の変換ステージを縦列接続し、全ての変換ステージを常に動作させるパイプライン型Ａ／Ｄ変換器であるため、低消費電力化に適していない。
【００１０】
本発明の目的は、分解能が可変であって、かつ低消費電力化できるＡ／Ｄ変換器を提供することにある。
さらに具体的には、特に無線通信のようにＤ／Ｕ（所望信号電力対不要信号電力比）が変化するような環境において、変調方式の変更に伴い分解能を下げた場合に消費電力を効果的に低減できるＡ／Ｄ変換器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上述の課題を解決するため、本発明の一つの観点による可変分解能Ａ／Ｄ変換器では、並列に接続された複数のサンプルホールドユニットを含み、必要とされる分解能に応じた個数のサンプルホールドユニットによってアナログ入力信号がサンプルホールドされる。
サンプルホールド回路の出力側に、入力される第１のアナログ信号を第１のディジタル信号に変換する第１サブＡ／Ｄ変換器及び並列に接続された複数の第１サブＤ／Ａ変換器をそれぞれ含み、必要とされる分解能に応じた個数の第１サブＤ／Ａ変換器によって該第１のディジタル信号を第２のアナログ信号に変換すると共に第１及び第２のアナログ信号の差信号を出力する、縦列接続された複数の第１変換ステージが配置される。
さらに、終段の可変変換ステージの出力側に、入力される第３のアナログ信号を第２のディジタル信号に変換する第２サブＡ／Ｄ変換器及び該第２のディジタル信号を第４のアナログ信号に変換すると共に第３及び第４のアナログ信号の差信号を出力する第２サブＤ／Ａ変換器をそれぞれ含む、縦列接続された複数の第２変換ステージが配置される。
第１変換ステージにより得られる複数の第１のディジタル信号及び第２変換ステージにより得られる複数の第２のディジタル信号が合成回路により合成され、ディジタル出力信号が生成される。
【００１２】
本発明の他の観点による可変分解能Ａ／Ｄ変換器では、並列に接続された複数のサンプルホールドユニットを含み、必要とされる分解能に応じた個数のサンプルホールドユニットによってアナログ入力信号がサンプルホールドされた後、縦列接続された複数の変換ステージに入力される。
各変換ステージは、入力される第１のアナログ信号をディジタル信号に変換するサブＡ／Ｄ変換器及び該ディジタル信号を第２のアナログ信号に変換すると共に第１及び第２のアナログ信号の差信号を出力するサブＤ／Ａ変換器をそれぞれ含む。
少なくとも初段の変換ステージに対して、必要とされる分解能に応じてオン・オフされ、オン状態で変換ステージをバイパスするスイッチが設けられる。複数の変換ステージにより得られるディジタル信号が合成回路により合成され、ディジタル出力信号が生成される。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
（第１の実施形態）
図１に、本発明の第１の実施形態に係るパイプライン型Ａ／Ｄ変換器の構成を示す。アナログ入力信号１０は、サンプルホールド回路（Ｓ／Ｈ）１１によってサンプルホールド、すなわちサンプルされかつ一定時間ホールドされた後、変換ステージ１２Ａ，１２Ｂ（第１変換ステージ）及び１３Ａ〜１３Ｎ（第２変換ステージ）の縦列接続に入力される。縦列接続された変換ステージのうち、最初の２段１２Ａ，１２Ｂを可変変換ステージと呼び、後段１３Ａ〜１３Ｎを非可変変換ステージと呼ぶ。
【００１５】
各変換ステージ１２Ａ，１２Ｂ及び１３Ａ〜１３Ｎは、それぞれに入力されるアナログ信号を後述するように比較的少ないビット数のディジタル信号に変換すると共に、変換したディジタル信号の変換誤差を示すアナログの残差信号を次段の変換ステージへ出力する。終段の非可変変換ステージ１２Ｎから出力される残差信号は、サブＡ／Ｄ変換器（サブＡＤＣ）１４によりディジタル信号に変換される。変換ステージ１２Ａ，１２Ｂ及び１３Ａ〜１３Ｎについては、後に詳しく説明する。
【００１６】
変換ステージ１２Ａ，１２Ｂ及び１３Ａ〜１３ＮとサブＡＤＣ１４から出力されるディジタル信号は、ディジタル合成回路１５によって合成され、全体として高分解能のディジタル出力信号１６が生成される。この場合、初段の変換ステージ１２Ａから出力されるディジタル信号がディジタル出力信号１６の最上位側、終段の変換ステージ１３Ｎから出力される残差信号をアナログ−ディジタル変換するサブＡＤＣ１４から出力されるディジタル信号がディジタル出力信号１６の最下位側である。
【００１７】
サンプルホールド回路１１から出力される同じアナログ信号（サンプルホールド値）に対して、変換ステージ１２Ａ，１２Ｂ及び１３Ａ〜１３ＮとサブＡＤＣ１４からそれぞれ出力されるディジタル信号は、各ディジタル信号を出力する変換ステージまでの各ステージの持つ遅延時間の合計分に相当する相対的な遅延時間を持つ。従って、ディジタル合成回路１５では、このような相対遅延時間を補償してから各ディジタル信号を合成する必要があることは言うまでもない。
【００１８】
図２は、サンプルホールド回路１１の具体的な構成を示す図である。サンプルホールド回路１１は、この例では並列に接続された４つのサブサンプルホールドユニット２１〜２４からなる。各サンプルホールドユニット２１〜２４は、演算増幅器ＯＡ、キャパシタＣ１１，Ｃ１２、サンプルスイッチＳ１１，Ｓ１２及びホールドスイッチＳ１３〜Ｓ１６を有する通常の差動型サンプルホールド回路を基本とし、各サンプルホールドユニット２１〜２４にはさらにバイアス電流をオン・オフするためのバイアス電流スイッチＳ１７が接続される。
【００１９】
Ａ／Ｄ変換器全体として高分解能の出力が必要な場合には、雑音を低減するためにキャパシタＣ１１，Ｃ１２に容量の大きな素子を用いる必要がある。本実施形態のＡ／Ｄ変換器は、分解能を例えば１０ビットと９ビットに切り替えられるように構成される。ここでいう分解能は、Ａ／Ｄ変換器から出力されるディジタル出力信号１６のビット数に相当する。周知のように雑音電圧は容量の平方根に反比例するので、１０ビットの分解能を得るために必要なキャパシタＣ１１，Ｃ１２の容量は、９ビットの分解能を得るために必要な容量の４倍になる。
【００２０】
分解能が１０ビットの状態を１０ビットモード、９ビットの状態を９ビットモードという。１０ビットモードでは、４つのサブサンプルホールドユニット２１〜２４を全て動作させ、９ビットモードでは一つのサブサンプルホールドユニットを動作させる。９ビットモードでは、動作させないサブサンプルホールドユニットのバイアス電流スイッチＳ１７をオフにすることによって、そのサンプルホールドユニットのバイアス電流を遮断する。これによって、消費電流を削減することができる。
【００２１】
本実施形態に係るＡ／Ｄ変換器のようなパイプライン型ＡＤＣでは、アナログ入力信号１０の入力端に近い変換ステージほど低雑音であることが要求され、より大きな容量のキャパシタを用いる必要があるため、それを駆動する増幅器の消費電流も大きくなる。本実施形態のように、入力回路であるサンプルホールド回路１１を並列に接続された複数のサブサンプルホールドユニット２１〜２４によって構成し、必要な分解能に応じた個数のサンプルホールドユニットだけ能動状態としてサンプルホールド動作を行うようにすると、９ビットモードでは増幅器の消費電流を４分の１に低減することができ、都合がよい。
【００２２】
次に、図３及び図４を用いて可変変換ステージ１２Ａ，１１２Ｂ及び非可変変換ステージ１３Ａ〜１３Ｎについて説明する。
図３には、非可変変換ステージ１３Ａ〜１３Ｎの一つの構成を示す。非可変変換ステージには、終段の可変変換ステージ１２Ｂまたは前段の非可変変換ステージから出力されるアナログ信号３１が入力される。入力されるアナログ信号３１は、まずサブＡＤＣ３２（第２サブＡ／Ｄ変換器）によって比較的ビット数の少ないディジタル信号３３に変換される。サブＡＤＣ３２から出力されるディジタル信号３３は、図１中のディジタル合成回路１５に入力されると共に、ＭＤＡＣに入力される。
【００２３】
ＭＤＡＣ３４は、サブＤＡＣ（第２サブＤ／Ａ変換器）３５と減算器３６及び残差増幅器３７を有する一種のＤＡＣである。サブＡＤＣ３２からのディジタル信号３３がサブＤＡＣ３５によりアナログ信号に変換され、このアナログ信号と非可変変換ステージに入力されるアナログ信号３１との差信号が減算器３６によって求められる。減算器３６から出力される差信号（これを残差信号という）は、残差増幅器３７によって増幅される。残差増幅器３７から出力される残差信号３８は、次段の非可変変換ステージへ出力される。
【００２４】
図４は、可変変換ステージ１２Ａ，１２Ｂの一つの構成を示す図である。可変変換ステージには、図１中のサンプルホールド回路１１または前段の可変変換ステージ１２Ａから出力されるアナログ信号３１が入力される。入力されるアナログ信号３１及びサブＡＤＣ３２（第１サブＡ／Ｄ変換器）から出力されるディジタル信号３３は、図１中のディジタル合成回路１５に入力されると共に、並列に接続された複数のサブＭＤＡＣ３４Ａ〜３４Ｃに入力される。サブＭＤＡＣ３４Ａ〜３４Ｃは、図３に示したＭＤＡＣ３４と同様に構成され、サブＤＡＣ（第１サブＤ／Ａ変換器）３５と減算器３６及び残差増幅器３７を有する。
【００２５】
このように非可変変換ステージは、図３中に示したＭＤＡＣを唯一つ持つ変換ステージである。一方、同様のＭＤＡＣをサブＭＤＡＣとして図４のように並列に複数のサブＭＤＡＣを接続して一つのＭＤＡＣとして用いることにより、可変変換ステージが実現される。このような可変変換ステージを用いて、必要とされる分解能に応じて、動作するサブＭＤＡＣの個数を変更する。例えば、１０ビットモードでは図４中の全てのサブＭＤＡＣ３４Ａ〜３４Ｃを動作させるが、９ビットモードでは動作させるサブＭＤＡＣを一つ少なくすることにより、消費電流を削減することが可能となる。
【００２６】
全ての変換ステージに可変変換ステージを用いることも不可能ではないが、そうすると下位ビットの変換ステージでは、キャパシタの必要な容量値が小さくなり、寄生容量の影響が無視できなくなってくるので、可変変換ステージとする利点がなくなる。このため、本実施形態では入力端に近い上位ビット側の変換ステージには可変変換ステージ１２Ａ，１２Ｂを用い、下位ビット側の変換ステージには非可変変換ステージ１３Ａ〜１３Ｎを用いている。
【００２７】
図５は、図３中のＭＤＡＣ３４の具体的な回路例である。ＤＡＣ３５、減算器３６及び残差増幅器３７は、スイッチ群４１とキャパシタ群４２及びＯＴＡ（Operational Transconductance Amplifier；演算トランスコンダクタンス増幅器）４３を含むスイッチトキャパシタによって実現される。キャパシタ群４１のうち、Ｃ１〜Ｃ６は全て同じ容量値を持ち、Ｃ７はＣ１〜Ｃ６の容量値の２倍の容量値を持つ。
【００２８】
図１中のサンプルホールド回路１１または前段の変換ステージから出力され、変換ステージに入力される信号は正相入力信号Ｖin+として、またＤＡＣ３５からのアナログ信号は逆相入力信号Ｖin-としてそれぞれ与えられ、これらの差信号である残差信号は差動出力信号Ｖout+，Ｖout-として出力される。図５のＭＤＡＣの動作は、サンプルホールドモードと増幅モードが交互に繰り返される。
【００２９】
サンプルホールドモードでは、スイッチ群４１は図５（ａ）に示される状態となり、キャパシタ群４２の全てのキャパシタＣ１〜Ｃ７を入力端子に接続し、ＯＴＡ４３を入出力を短絡する。一方、増幅モードにおいては、スイッチ群４１は図５（ｂ）に示される状態となり、キャパシタ群４２のうちキャパシタＣ１〜Ｃ６には、正の参照電圧Ｖref+または負の参照電圧Ｖref-が印加される。
【００３０】
本実施形態のＡ／Ｄ変換器は、上述したように分解能を例えば１０ビットモード（高分解能モード）と９ビットモード（低分解能モード）のように複数段階に切り替えることができる。また、サンプルホールド回路１１においては、並列に接続された複数のサンプルホールドユニット２１〜２４のうち、必要とされる分解能に応じた個数のサブサンプルホールドユニットを用いてサンプルホールドを行うことにより、低分解能モードでの消費電流を低減できる。
【００３１】
一方、サンプルホールド回路１１の出力側（上位ビット側）に配置した可変変換ステージ１２Ａ，１２Ｂにおいて、並列に接続された複数のＭＤＡＣ３４Ａ〜３４Ｃのうち、必要とされる分解能に応じた個数のＭＤＡＣを用いて、前段から出力される入力のアナログ信号３１をサブＡＤＣ２２によりディジタル信号３６に変換すると共に、ディジタル信号３６をＤＡＣ３５により変換したアナログ信号とアナログ信号３１との差信号（残差信号）を次段の変換ステージに出力することにより、変換ステージでの消費電流も低減できる。
【００３２】
上述したように、本実施形態のＡ／Ｄ変換器は、必要に応じて分解能を変えることができ、かつ分解能が低い場合は消費電力を小さくすることができる。従って、本実施形態のＡ／Ｄ変換器を無線受信機に用いた場合、通信速度に見合った消費電力とすることができ、特に電源にバッテリを用いた携帯無線通信機器において有効である。例えば、通信速度が低い状況では、固定分解能のＡ／Ｄ変換器を用いる場合と比較して、同じ容量のバッテリを用いて、より長時間の通信を行うことが可能となる。
【００３３】
（第２の実施形態）
図６には、本発明の第２の実施形態に係るパイプライン型Ａ／Ｄ変換器の構成を示す。サンプルホールド回路１１は、第１の実施形態と同様に図２に示したような並列に接続された複数のサンプルホールドユニット２１〜２４によって構成され、必要とされる分解能に応じた個数のサンプルホールドユニットによってアナログ入力信号１０のサンプルホールドを行う。
【００３４】
本実施形態では、サンプルホールド回路１１の後段に縦列接続される複数の変換ステージとして、全て図３に示したような構成の非可変変換ステージ１３Ａ〜１３Ｎが用いられる。非可変変換ステージ１３Ａ〜１３Ｎのうち、初段の変換ステージ１３Ａに対して並列に、つまり変換ステージ１３Ａの入出力端間に、バイパススイッチ１８が接続されている。
【００３５】
バイパススイッチ１８は、必要とされる分解能に応じてオン・オフされる。すなわち、高分解能モード、例えば１０ビットモードでは、バイパススイッチ１８をオフ状態にして、変換ステージ１３Ａを動作状態とする。低分解能モード、例えば９ビットモードでは、バイパススイッチ１８をオン状態にし、変換ステージ１３Ａのバイアス電流を遮断することにより、変換ステージ１３Ａの動作を休止させる。
【００３６】
前述したようにパイプライン型ＡＤＣの変換ステージは、入力に近いほど容量値の大きなキャパシタが必要であり、それを駆動するために駆動能力の大きい、従って消費電力の大きい増幅器を使用する必要がある。本実施形態によれば、分解能を１ビット少なくできる場合には、初段の変換ステージ１３Ａを休止させることにより、効果的に電力消費を低減させることができる。
【００３７】
奇数番目の変換ステージ１３Ａ，１３Ｃ，…は、サンプルホールド回路１１がホールドモードのときにＡ／Ｄ変換を行い、サンプルモードのときにＤ／Ａ変換を行うと共に出力をホールドする。偶数番目の変換ステージ１３Ｂ，…は、奇数番目の変換ステージ１３Ａ，１３Ｃ，…と逆の動作を行う。このため本実施形態のように一つの変換ステージ１３Ａをバイパスしたときには、他の各変換ステージ１３Ｂ〜１３Ｎに与えるクロック信号の位相を反転させる必要がある。変換ステージ１３Ｂ〜１３Ｎに与えるクロック信号は、例えば図３中のサブＡＤＣ３２及びＭＤＡＣ３４を動作させるために用いられる。
【００３８】
図６中に示したクロック反転回路１９は、このようなクロック信号の位相反転を行う。すなわち、バイパススイッチ１８がオン状態のとき、変換ステージ１３Ｂ〜１３Ｎに供給するクロック信号の位相を、バイパススイッチ１８がオフ状態のときの位相に対して反転させる。バイパススイッチ１８がオン状態のとき、初段の変換ステージ１３Ａは休止するので、このように変換ステージ１３Ｂ〜１３Ｎに供給するクロック信号の位相だけを反転する必要は必ずしもなく、変換ステージ１３Ａを含む全ての変換ステージ１３Ａ〜１３Ｎに供給するクロック信号の位相を反転させてもよい。
【００３９】
（第３の実施形態）
図７に、本発明の第３の実施形態に係るパイプライン型Ａ／Ｄ変換器の構成を示す。第２の実施形態と同様に、全ての変換ステージは非可変変換ステージ１３Ａ〜１３Ｎである。本実施形態では、初段の変換ステージ１３Ａをバイパスするためのバイパススイッチ１８Ａに加えて、二段目の変換ステージ１３Ｂをバイパスするためのバイパススイッチ１８Ｂをさらに有する。
【００４０】
変換ステージ１３Ａ〜１３Ｎとして、サブＡＤＣ３２から出力されるディジタル信号が１ビット、もしくは１．５ビットの変換回路を用いると、１ビット刻みで２ビット幅、すなわち３段階の分解能切り替え機能を実現できる。この場合、サンプルホールド回路１１に１６個並列に接続されたサブサンプルホールドユニットを用いて、消費電流を１ビットの分解能低減で４／１６、２ビットの分解能低減で１／１６にそれぞれ削減することが可能である。一方、クロック反転回路１９は、１ビットの分解能削減時にのみクロック信号を反転させる。
【００４１】
（第４の実施形態）
図８は、本発明の第４の実施形態に係るＡ／Ｄ変換器の構成を示している。アナログ入力信号５０は、サンプルホールド回路５１によりサンプルホールドされる。サンプルホールド回路５０は、第１の実施形態と同様に図２に示したような並列に接続された複数のサンプルホールドユニットによって構成され、必要とされる分解能に応じた個数のサンプルホールドユニットによってアナログ入力信号５０のサンプルホールドを行う。
【００４２】
サンプルホールド回路５１によってサンプルホールドされたアナログ信号は、アナログ遅延回路５２に入力される。アナログ遅延回路５２は、サンプルホールドされたアナログ信号を同一の単位時間遅延させる複数個（この例では３個）の単位遅延回路５３Ａ〜５３Ｃを縦列接続して構成される。アナログ遅延回路５２においては、サンプルホールド回路５１から出力されるアナログを含めて、単位遅延回路５３Ａ〜５３Ｃの遅延時間で決まる相対遅延時間を持つ４つのアナログ出力信号が生成される。
【００４３】
単位遅延回路５３Ａ〜５３Ｃは、図９に示すように並列に接続された複数のサブ遅延回路５３１〜５３４によって構成され、必要とされる分解能に応じた個数のサブ遅延回路によってサンプルホールド回路５１から出力されるアナログ信号を遅延する。すなわち、サブ遅延回路５３１〜５３４には、バイアス電流をオン・オフするためのバイアス電流スイッチ５３５〜５３８がそれぞれ接続されており、これらのスイッチ５３５〜５３８によってサブ遅延回路５３１〜５３４の動作をオン・オフすることができる。
【００４４】
アナログ遅延回路５２から出力される４つのアナログ信号は、アナログ線形変換回路５４に入力される。アナログ線形変換回路５４は、図１０にその等価回路図を示したように、アナログ遅延回路５４から出力される４つのアナログ信号Ａ１〜Ａ４を共通の入力とする４個の重み付け加算回路によって構成される。すなわち、アナログ信号Ａ１〜Ａ４の組に対して、まず１６個の重み付け器により異なる重み係数の組を用いて重み付けが行われた後に、４個の加算器によって加算されることにより線形変換（第１の線形変換）が施され、４個の線形変換アナログ信号Ｂ１〜Ｂ４が生成される。重み付け器は乗算器によって構成され、入力に重み係数を乗じることによって重み付けを行う。
【００４５】
さらに詳細に説明すると、信号Ａ１に対しては重み付け器６１Ａ〜６１Ｄによって重み付けが行われ、信号Ａ２に対しては重み付け器６２Ａ〜６２Ｄによって重み付けが行われ、信号Ａ３に対しては重み付け器６３Ａ〜６３Ｄによって重み付けが行われ、信号Ａ４に対しては重み付け器６４Ａ〜６４Ｄによって重み付けが行われる。加算器６５Ａでは重み付け器６１Ａ，６２Ａ，６３Ａ，６４Ａの出力が加算され、加算器６５Ｂでは重み付け器６１Ｂ，６２Ｂ，６３Ｂ，６４Ｂの出力が加算され、加算器６５Ｃでは重み付け器６１Ｃ，６２Ｃ，６３Ｃ，６４Ｃの出力が加算され、加算器６５Ｄでは重み付け器６１Ｄ，６２Ｄ，６３Ｄ，６４Ｄの出力が加算されることによって、線形変換アナログ信号Ｂ１〜Ｂ４が生成される。
【００４６】
このようにしてアナログ線形変換回路５４から出力される４個の線形アナログ信号Ｂ１〜Ｂ４は、それぞれに与えられている重み係数が異なっているので、統計的な性質が異なっている。言い換えれば、アナログ入力信号５０は、アナログ遅延回路５２及びアナログ線形変換回路５４によって、統計的な性質の異なる複数のアナログ信号成分である線形変換アナログ信号Ｂ１〜Ｂ４に分解されることになる。
【００４７】
線形変換アナログ信号Ｂ１〜Ｂ４は、それぞれサブＡＤＣ５５Ａ〜５５Ｄによってディジタル信号に変換される。サブＡＤＣ５５Ａ〜５５Ｄから出力される４個のディジタル信号は、ディジタル線形変換回路５６に入力される。ディジタル線形変換回路５６は、入力される４個のディジタル信号の組に対しアナログ線形変換回路５４による第１の線形変換の逆変換である第２の線形変換を施すことによって、４個の線形変換ディジタル信号Ｃ１〜Ｃ４を出力する。従って、線形変換ディジタル信号Ｃ１〜Ｃ４は、アナログ線形変換回路５４による第１の線形変換を行う前のアナログ信号、すなわちアナログ遅延回路５２によって生成されたアナログ出力信号Ａ１〜Ａ４をディジタル信号に変換したものと等価となる。
【００４８】
線形変換ディジタル信号Ｃ１〜Ｃ４は、ディジタル遅延加算回路５７に入力される。ディジタル遅延加算回路５７は、アナログ遅延回路５２における単位遅延回路５３Ａ〜５３Ｃと同じ単位時間遅延を持つ３個の単位遅延回路５８Ａ〜５８Ｃ及び３個の加算器５９Ａ〜５９Ｃによって構成され、線形変換ディジタル信号Ｃ１〜Ｃ４をアナログ遅延回路５２による相対遅延時間と同じ相対遅延時間を持たせて加算することにより、アナログ−ディジタル変換されたディジタル出力信号６０を生成して出力する。
【００４９】
すなわち、線形変換ディジタル信号Ｃ１〜Ｃ４のうち、信号Ｃ１は単位遅延回路５８Ａに、信号Ｃ２は加算器５９Ａに、信号Ｃ３は加算器５９Ｂに、信号Ｃ４は加算器５９Ｃにそれぞれ入力される。加算器５９Ａ，５９Ｂの出力は、単位遅延回路５８Ｂ，５８Ｃにそれぞれ入力され、最終段の加算器５８Ｃからディジタル出力信号６０が出力される。このようにディジタル遅延加算回路５７はアナログ遅延回路５２の処理と逆の処理を行うことによって、アナログ入力信号５０に対応したディジタル出力信号６０を生成する。
【００５０】
このように本実施形態のＡ／Ｄ変換器では、アナログ入力信号５０をサンプルホールド回路５１によりサンプルホールドした後、アナログ遅延回路５２及びアナログ線形変換回路５４を介して統計的な性質の異なる複数のアナログ信号成分に分解した後、各信号成分をサブＡＤＣ５５Ａ〜５５Ｄによりそれぞれディジタル信号に変換する。次に、サブＡＤＣ５５Ａ〜５５Ｄから出力されるディジタル信号をアナログ線形変換回路５４の逆の変換特性を持つディジタル線形変換回路５６及びディジタル遅延加算回路５７を介して合成することにより、Ａ／Ｄ変換器されたディジタル出力信号６０を出力する。
このような構成によって、サブＡＤＣ５５Ａ〜５５Ｄの個々の分解能は低くとも、量子化雑音を効果的に抑制して信号対雑音比を向上でき、分解能の高いＡ／Ｄ変換器を実現することができる。
【００５１】
上述した本実施形態の基本的な構成は、本出願人が先に出願した特願２００１−１６４６９１記載のＡ／Ｄ変換器と同様である。このような基本構成のＡ／Ｄ変換器によると、例えばサブＡＤＣ５５Ａ〜５５Ｄとして１０ビット分解能のＡＤＣを用いた場合、１１ビットの分解能を実現することができる。通常、ＡＤＣは１０ビットの出力であっても、誤差や雑音の影響があるので、信号対雑音電力比でみると例えば実効分解能は９．５ビットというように、やや小さくなる。本実施形態のようにサブＡＤＣ５５Ａ〜５５Ｄの前にアナログ線形変換回路５４を配置すると、実効分解能が９．５ビットのサブＡＤＣ５５Ａ〜５５Ｄを用いて、実効１０．５ビットのＡ／Ｄ変換器を実現できる。
【００５２】
アナログ線形変換回路５４における線形変換の行列を可変とすることにより、４個のサブＡＤＣ５５Ａ〜５５Ｄのうちの２個を用いて実効分解能が１０ビットのアナログ−ディジタルを実現することも可能であり、場合によっては唯一つのサブＡＤＣを用いることも可能である。本実施形態の利点は、このように１ビット刻みでなく、例えば０．５ビット刻みでＡ／Ｄ変換器の実効分解能を制御できることである。本実施形態のように４個のサブＡＤＣ５５Ａ〜５５Ｄが並列に配置された構成では、分解能の可変範囲は１ビットであるが、例えば１６個のサブＡＤＣを用いると２ビット、６４個のサブＡＤＣを用いると３ビットの可変範囲を持たせることが可能である。
【００５３】
さらに、本実施形態ではこれまでの実施形態と同様に、Ａ／Ｄ変換器に必要とされる分解能、この例ではサブＡＤＣの並列数に応じて、サンプルホールド回路５１でアナログ入力信号５０のサンプルホールドを行うサンプルホールドユニットの個数を増減させる。さらに、本実施形態ではアナログ遅延回路５２についても、単位遅延回路５３Ａ〜５３Ｃにおいて実際に遅延に用いられるサブ遅延回路の個数を増減させる。具体的には、高分解能モードでは実際にサンプルホールドを行うサンプルホールドユニットの個数や、実際に遅延を行うサブ遅延回路の個数を多くし、低分解能モードでは逆にこれらの個数を少なくする。これによって分解能に合わせて消費電流を削減することができる。
【００５４】
本実施形態においては、アナログ線形変換回路５４とディジタル線形変換回路５６の組み合わせは、例えばアナログＤＣＴ（離散コサイン変換）回路とディジタルＩＤＣＴ（逆離散コサイン変換）回路の組み合わせ、アナログＤＦＴ（離散フーリエ変換）回路とディジタルＩＤＦＴ（逆離散フーリエ変換）回路の組み合わせ、アナログユニタリ変換回路とディジタル逆ユニタリ変換回路の組み合わせ等であってもよい。
【００５５】
【発明の効果】
以上説明したように、本発明によれば分解能が可変であって、かつ特に低分解能時において効果的に低消費電力化ができるＡ／Ｄ変換器を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図
【図２】図１におけるサンプルホールド回路の具体的な構成を示す回路図
【図３】図１における非可変変換ステージの構成を示すブロック図
【図４】図１における可変変換ステージの構成を示すブロック図
【図５】図３におけるＭＤＡＣのより具体的な構成を示す回路図
【図６】本発明の第２の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図
【図７】本発明の第３の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図
【図８】本発明の第４の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図
【図９】図８における単位遅延回路の構成を示すブロック図
【図１０】図８におけるアナログ線形変換回路の等価回路図
【符号の説明】
１０…アナログ入力信号、１１…サンプルホールド回路、１２Ａ，１２Ｂ…可変変換ステージ（第１の変換ステージ）、１３Ａ〜１３Ｎ…非可変変換ステージ（第２の変換ステージ）、１４…サブＡＤＣ、１５…ディジタル合成回路、１６…ディジタル出力信号、１８，１８Ａ，１８Ｂ…バイアス電流スイッチ、１９…クロック反転回路、２１〜２４…サブサンプルホールドユニット、３２…サブＡＤＣ（第１、第２サブＡ／Ｄ変換器）、３４…ＭＤＡＣ、３４Ａ〜３４Ｃ…サブＭＤＡＣ、３５…サブＤＡＣ（第１、第２サブＤ／Ａ変換器）、３６…減算器、３７…残差増幅器、５０…アナログ入力信号、５１…サンプルホールド回路、５２…アナログ遅延回路、５４…アナログ線形変換回路、５５Ａ〜５５Ｄ…サブＡＤＣ、５６…ディジタル線形変換回路、５７…ディジタル遅延加算回路。
Claims (3)
- 並列に接続された複数のサンプルホールドユニットを含み、必要とされる分解能に応じた個数のサンプルホールドユニットによってアナログ入力信号をサンプルホールドするサンプルホールド回路と；
入力される第１のアナログ信号を第１のディジタル信号に変換する第１サブＡ／Ｄ変換器及び並列に接続された複数の第１サブＤ／Ａ変換器をそれぞれ含み、必要とされる分解能に応じた個数の第１サブＤ／Ａ変換器によって該第１のディジタル信号を第２のアナログ信号に変換すると共に前記第１及び第２のアナログ信号の差信号を出力する、前記サンプルホールド回路の出力側に縦列接続された複数の第１変換ステージと；
入力される第３のアナログ信号を第２のディジタル信号に変換する第２サブＡ／Ｄ変換器及び該第２のディジタル信号を第４のアナログ信号に変換すると共に前記第３及び第４のアナログ信号の差信号を出力する第２サブＤ／Ａ変換器をそれぞれ含み、終段の前記可変変換ステージの出力側に縦列接続された複数の第２変換ステージと；
前記複数の第１変換ステージにより得られる複数の前記第１のディジタル信号及び前記複数の第２変換ステージにより得られる複数の前記第２のディジタル信号を合成してディジタル出力信号を生成する合成回路とを具備する可変分解能Ａ／Ｄ変換器。 - 並列に接続された複数のサンプルホールドユニットを含み、必要とされる分解能に応じた個数のサンプルホールドユニットによってアナログ入力信号をサンプルホールドするサンプルホールド回路と；
入力される第１のアナログ信号をディジタル信号に変換するサブＡ／Ｄ変換器及び該ディジタル信号を第２のアナログ信号に変換すると共に前記第１及び第２のアナログ信号の差信号を出力するサブＤ／Ａ変換器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接続された複数の変換ステージと；
前記必要とされる分解能に応じてオン・オフされ、オン状態で前記複数の変換ステージのうち少なくとも初段の変換ステージをバイパスするスイッチと；
前記複数の変換ステージにより得られるディジタル信号を合成してディジタル出力信号を生成する合成回路とを具備する可変分解能Ａ／Ｄ変換器。 - 前記スイッチがオン状態のとき、少なくとも前記初段の変換ステージ以外の変換ステージに供給するクロック信号の位相をオフ状態のときの位相に対して反転させるクロック位相反転回路をさらに具備する請求項２に記載の可変分解能Ａ／Ｄ変換器。
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