JP2011071966A - パイプライン型アナログデジタル変換装置 - Google Patents

Abstract

【課題】分解能や変換速度に対する用途に応じて外部からの信号により、アーキテクチャーの切り替えや回路定数をダイナミックに制御し、また、複数の信号入力を同時に変換処理可能にする。
【解決手段】本発明は、各パイプラインステージそれぞれの入力端子に接続されて、前段のパイプラインステージの出力端子に接続されるか、あるいは外部信号入力に接続するかを選択するスイッチと、外部からの制御信号により、スイッチを制御する信号及び動作させるべきパイプラインステージを再構成する信号を生成する再構成制御論理部と、各パイプラインステージからのサブデジタル出力を所定の規則で足し合わせて、出力デジタル信号を出力するデータ処理論理部とから構成される。
【選択図】 図１

Description

本発明は、パイプライン型アナログデジタル変換装置に関し、特に再構成可能なアナログデジタル変換回路の回路構成に関する。

アナログデジタル変換器（アナログ・デジタルコンバータ；ＡＤコンバータ）は、アナログ領域である自然界とコンピュータのようなデジタル世界とをつなぐ必須のデバイスである。通常、ＡＤコンバータは、使用される状況や要求性能、すなわち、信号処理に必要な分解能や変換速度に応じて、例えば、パイプライン型ＡＤコンバータ、ΔΣ型ＡＤコンバータ、フラッシュＡＤコンバータ等の様々なＡＤコンバータアーキテクチャーの中から最適なものが選択されている。

図１８は、一般的なパイプライン型アナログデジタル変換器を説明する図である（特許文献１参照）。図示のパイプライン型アナログデジタル変換器は、１０ビット変換のために上位４ビット，中位３ビット，下位３ビットと分けて変換される３段のステージにより構成されるものとして例示されている。上位４ビットの変換を行なう第１段ステージは、変換すべきアナログ信号を入力し、上位４ビットの変換結果を出力すると同時に、入力アナログ信号と４ビットの変換結果との差の信号を作りだして、それを次の第２段ステージへ（増幅して）出力する。すなわち、第１段ステージへ入力されたアナログ信号は、サンプルホールド回路S/Hでまずサンプルされ、次のタイミングでホールドされてサンプルホールド回路S/Hから出力される。このホールドされた出力は、サブＡＤ変換器で４ビットのＡＤ変換をされ、上位４ビットのデジタル出力となる。同時にこの変換結果はＤＡ変換器でアナログ値に戻され、ホールドされてサンプルホールド回路S/Hから出力されている入力アナログ信号から、減算器で、引き算される。引き算されて作られた差信号（残余信号）は、増幅器Ａで増幅され、次のステージへ出力される。

この残余信号は、はじめの４ビット量子化の１量子化レベルをフルスケールとして、さらに細かい量子化レベルで再び量子化される。この二番目の量子化を行なうのが第２段ステージである。第２段ステージでは、第１段ステージで行ったのと同じ処理を、第１段ステージの出力信号すなわち残余信号に対して行う。この第２段ステージを３ビットとし、フルスケールを前の量子化の１レベルと同じくすれば、残余信号を更に３ビットに量子化したデジタル出力が得られる。同様にして、第３段ステージでは残余信号を３ビットＡＤ変換して最下位の３ビットを得る。各段信号は、補正論理回路に入力されて、ここで、統合して１０ビットの変換結果をデジタル出力する。

図１９（Ａ）は、一般的なパイプライン型アナログデジタル変換器の構成を示す図である。図１９（Ａ）に示すパイプライン型アナログデジタル変換器ＡＤＣは、ステージ＃１からステージ＃ＮまでのＮ段のステージにより構成されるものとして例示している。各段それぞれｍビットのサブデジタル出力を、データ処理論理部に出力し、ここで、誤り訂正処理をして、Ｎｍビットから冗長分の段数Ｎを引いたＮｍ−Ｎ＝Ｎ（ｍ−１）ビットの変換結果Ｄoutをデジタル出力する。誤り訂正処理は、例えば、各ステージからのサブデジタル出力を、1.5ビット／ステージとした場合、0.5ビット分の誤り訂正用の冗長ビットを含んでおり、その情報を元に各ステージで生じた変換誤りを訂正している。但し、ここで、ｍはステージ毎に異なっている場合もある。

図１９（Ｂ）は、図１９（Ａ）に示すパイプライン型アナログデジタル変換器の動作を説明するためのデータフロー図である。横方向にステージ＃１からステージ＃ＮまでのＮ段の変換器を示し、かつ、縦方向にサイクルＣ１からサイクルＣ（Ｎ＋１）までの動作サイクルを示している。各動作サイクル中に矩形で示す数字は、それぞれ各ステージで処理されている入力サンプル値番号を示している。サイクルＣ１では、ステージ＃１が入力サンプル値１を処理する。そして、前述したようにして、ステージ＃１のｍビットのデジタル出力をデータ処理論理部に出力する一方、サンプル値１の残余信号をステージ＃２に送る。

サイクルＣ２において、ステージ＃２でサンプル値１の残余信号を処理し、かつ、ステージ＃１では新たなサンプル値２の処理をする。そして、ステージ＃１とステージ＃２のそれぞれにおいて、ｍビットのサブデジタル出力をデータ処理論理部に出力する一方、残余信号を次段ステージに送る。以下、同様な処理を繰り返して、サイクルＣＮに至って、この時点で、サンプル値１についてステージ＃Ｎでのサブデジタル出力処理が完成し、これによって、サンプル値１についての各段ステージ処理結果の全てがデータ処理論理部に送られたことになる。図には明示されてないが、各ステージは外部からのクロック信号により同期動作をしている。

図２０は、図１９（Ａ）に示すデータ処理論理部の具体的回路例を示す図である。例示のように、データ処理論理部は、記憶手段として、遅延素子（例えば、Dフリップフロップ(D-FF)など）を用いて、各ステージからのデジタル出力を１クロックずつ遅らせてアライメントした後、データ演算部に入力している。このアライメントのため、ステージ＃１からのデジタル出力は、従属接続した（Ｎ−１）個の遅延素子Ｄを介して、また、ステージ＃２からのデジタル出力は、従属接続した（Ｎ−２）個の遅延素子Ｄを介してデータ演算部に入力し、以下同様に、ステージナンバーが増す毎に従属接続する遅延素子Ｄの数を１個ずつ減らして、ステージ＃Ｎからのデジタル出力は、遅延素子Ｄを介することなくデータ演算部に入力する。

データ演算部は、ステージ数と同数の加算器を従属接続することにより構成される。その両側に位置する加算器として、桁上げを考慮せず当の桁だけで加算を行うハーフアダーを用い、それ以外の加算器として桁上げを考慮して計算結果に反映させるフルアダーを用いている。このように結合した加算器によって、各段ステージからのアライメントしたサブデジタル出力を所定の規則で足し合わせて、目的とするＮｍ−Ｎ桁のＡＤ変換出力Ｄoutを得る。このときの演算規則は以下の通りである。まず、ステージ＃Ｎのサブデジタル出力の最上位桁とステージ＃（Ｎ−１）のサブデジタル出力の最下位桁を２進法で加算する。次に、この結果に基づいて、ステージ＃（Ｎ−１）の最上位桁とステージ＃（Ｎ−２）の最下位桁を、同じく２進法で加算する。以下これを繰り返して、ステージ＃１の最下位桁とステージ＃２の最上位桁までを足し合わせる。このようにすべてのステージのサブデジタル出力について、隣接ステージ同士のサブデジタル出力の最上位桁と最下位桁とを加算するように足し合わせた結果が、ＡＤ変換出力Ｄoutである。

各ステージはサンプルホールド機能を持つため、順次続く入力サンプル値に対する変換を各ステージが順次行っており、高速な変換レートの処理が可能になる。すなわち、１つのステージが新しいサンプル値のｍビット変換を行っている時、その次段ステージは、一つ前のサンプル値に対するｍビットの変換を同時に行っており、さらにその次段のステージは、さらにその一つ前のサンプル値に対するｍビットの変換を同時に行っている。このようにして、パイプライン型アナログデジタル変換器は、かなり高速な変換レートのＡＤ変換を実現できる。

画像のような高速（数MHz以上）、中分解能（8ビットから14ビット程度）では、パイプライン型ＡＤコンバータが、低速（数百Hz以下）、高分解能（16ビット以上）では、ΔΣ型ＡＤコンバータが主流であり、また、分解能や速度よりも超低消費電力特性が求められる応用分野では、逐次変換型ＡＤコンバータが適している場合もある。このようにＡＤコンバータは、使用される環境において最適であるアーキテクチャーがあり、複数の要求仕様がある場合には、それぞれに適したアーキテクチャーのＡＤコンバータを複数個用意し、それらを組み合わせることになる。しかし、複数個のＡＤコンバータに伴う消費電力の増加、部品数増加に伴う面積の増大や部品や実装のコスト高などが問題となる。一方、複数の入力信号がある場合、入力信号の数だけＡＤコンバータを用意し、それぞれの信号入力にＡＤコンバータを対応させるか、あるいは一つのＡＤコンバータのみでマルチプレクサで一つの入力信号を選択する方法が採られる。しかし、従来技術による複数入力信号の処理は、マルチプレクサで複数の信号から一つの信号のみを選択して処理するインターリーブ処理で行っており、複数の信号を“同時に”処理しているわけではない。また、この方式にも、前述のようなコスト面等での問題がある。

ＡＤコンバータは、使用される場面において最適であるアーキテクチャーがあり、複数の要求仕様がある場合には、それぞれに適したアーキテクチャーのＡＤコンバータを複数個用意し、それらを組み合わせることになる。しかし、複数個のＡＤコンバータに伴う消費電力の増加、部品数増加に伴う面積の増大や部品や実装のコスト高などが問題となる。非特許文献１では、前述の問題を解決するために、パイプライン型ＡＤコンバータとΔΣ型ＡＤコンバータとが、共通の回路ブロックを共有し、スイッチで相互にアーキテクチャーを切り替えることにより、分解能と変換速度をダイナミックに変えることを可能にしている。低分解能、高速度モードではパイプライン型ＡＤコンバータ構成に、逆に、高分解能、低速度モードではΔΣ型ＡＤコンバータに回路構成を変更する。

しかし、いずれのモードでもアナログ入力は１チャンネルのみで、複数入力に対応しておらず、したがって、２チャンネル以上のアナログ入力をインターリーブ処理無しで同時にアナログデジタル変換できないという問題がある。

特開平５−１４１９９号公報

Kush Gulati and Hae-Seung Lee, "A Low-Power Reconfigurable Analog-to-Digital Converter", IEEE Journal of Solid-State Circuits, Vol.36, No.12, pp.1900-1911, 2001.

本発明は、以上のような問題点を解決するために、一つのＡＤコンバータを“再構成”すること、即ち、分解能や変換速度に対する用途に応じて外部からの信号により、アーキテクチャーの切り替えや回路定数をダイナミックに制御し、また、複数の信号入力を切り換え処理するインターリーブ処理によるのではなく、複数の信号入力を同時に変換処理可能にすることを目的としている。

本発明のパイプライン型アナログデジタル変換装置は、複数のパイプラインステージを結合して構成され、各パイプラインステージは、入力端子に入力されるアナログ信号をＡＤ変換してこの変換結果をサブデジタル出力として出力すると共に、最終段に配置されるパイプラインステージを除いて、次段のパイプラインステージに、アナログ信号と変換結果との差の信号を出力端子に出力する。このパイプライン型アナログデジタル変換装置は、各パイプラインステージそれぞれの入力端子に接続されて、外部信号入力に接続するか、或いは第１段のパイプラインステージを除いて前段のパイプラインステージの出力端子に接続するかを選択するスイッチと、外部からの制御信号により、スイッチを制御する信号及び動作させるべきパイプラインステージを再構成する信号を生成する再構成制御論理部と、各パイプラインステージからのサブデジタル出力を所定の規則で足し合わせて、出力デジタル信号を出力するデータ処理論理部とから構成される。

また、アナログ入力信号の変化率を検出する手段を備え、検出された変化率に応じて、複数のパイプラインステージの一部の動作をオフさせるか、或いは、間欠動作により消費電力を低減させる。また、複数のパイプラインステージをスケーリングして、消費電力を低減させることができる。外部信号入力は選択可能の複数であり、かつ、各段ステージを分割動作させて、それぞれデジタルデータが出力される複数個の独立したアナログデジタル変換器として動作させることができる。

再構成制御論理部は、外部からの制御信号により決定される動作モードに応じてデータ処理論理部を制御して、出力デジタル信号のＡＤ変換の分解能或いは変換速度を変更することができる。さらに、再構成制御論理部は、外部からの制御信号により決定される動作モードに応じて複数のパイプラインステージのそれぞれにクロック信号を印加する。データ処理論理部は、データアライメント用の記憶手段及びデータ演算部を有し、かつ、該データ演算部は、複数の加算器を結合した加算器組を複数組有する。記憶手段は、遅延素子列或いはRAM、若しくはRAMと遅延素子列の混載によって構成される。

外部信号入力を途中のステージに入力する割り込み動作を行う際に、パイプライン上を流れているデータの処理か、或いは途中のステージに入力する外部信号入力の処理のいずれかを優先するために、優先しない方の信号を保持するためのサンプルホールド回路を設ける。

アナログ入力信号の変化率を検出して、必要なステージを決定する変化率検出・動作ステージ決定手段を備えて、検出したアナログ入力信号の変化率に応じて、パイプラインステージを再構成する。また、アナログ入力信号を遅延させる遅延手段を備えて、アナログ入力信号を遅延させて、変化率を検出した後に過去に遡ってＡＤ変換する。また、複数の入力タップ及び複数の出力タップを有するアナログスイッチマトリックスを備え、遅延手段の各タップからの信号を各入力タップに入力し、かつ、その各出力タップからの信号をＡＤ変換することにより、遅延手段の各タップから任意の信号を取り出して、入力信号された信号の順番によらず任意の時点での信号をＡＤ変換する。遅延手段を、複数個の単位遅延素子を縦続接続することにより構成し、かつ、アナログ入力信号の変化率を、各遅延素子の出力タップの信号の差分をとることで検出することができる。

本発明により、一つのアナログデジタル変換器で、複数の入力信号を同時に、しかも異なる変換速度と変換精度でアナログデジタル変換を行うことができ、これによって、部品サイズの低減、コスト低減や消費電力の低減をも図ることができる。

本発明を具体化したパイプライン型アナログデジタル変換器の構成を示す図である。 図１に示すデータ処理論理部の具体的な回路例１を示す図である。 図１に示すデータ処理論理部の具体的な回路例２を示す図である。 図１に例示のパイプライン型アナログデジタル変換器の動作を説明する図である。 分割構成例を例示する図である。 低消費電力モードで動作させる場合を例示する図である。 パイプラインステージを再構成する動作原理１を示す図である。 図７に示す動作原理１を、図１のパイプライン型アナログデジタル変換器に適用して構成した本発明のパイプライン型アナログデジタル変換器の別の例を示す図である。 パイプラインステージを再構成する動作原理２を示す図である。 パイプラインステージを再構成する動作原理３を示す図である。 パイプラインステージを再構成する動作原理４を示す図である。 パイプラインステージを再構成する動作原理５を示す図である。 各段ステージの具体例を示す図である。 途中のステージに入力する入力信号の割り込みを優先させた図である。 途中のステージに入力する入力信号の割り込みを優先させた別の図である。 パイプライン上を流れるデータの処理を優先させた図である。 パイプライン上を流れるデータの処理を優先させた別の図である。 一般的なパイプライン型アナログデジタル変換器を説明する図である。 一般的なパイプライン型アナログデジタル変換器の構成（Ａ）及び動作（Ｂ）を示す図である。 図１９（Ａ）に示すデータ処理論理部の具体的回路例を示す図である。

以下、例示に基づき本発明を説明する。図１は、本発明を具体化したパイプライン型アナログデジタル変換器の構成を示す図である。このアナログデジタル変換器は、サブＡＤ変換器を含む各段ステージを自由に結合してビット長を増やす事が出来るビットスライス方式のものである。図１において、ステージ＃１からステージ＃ＮまでのＮ段のステージにより構成されるものとして例示している。各ステージの具体的回路自体は、図１８に例示されるような通常のものとすることができる。各段ステージそれぞれｍビットのサブデジタル出力を、データ処理論理部に出力する。また、各段ステージそれぞれの入力部分に、スイッチＳＷ１〜ＳＷＮが接続されている。スイッチＳＷ１〜ＳＷＮには、それぞれ複数の選択可能の入力信号ラインinput1〜inputnが接続されている。また、１段目スイッチＳＷ１を除くスイッチＳＷ２〜ＳＷＮには、それぞれその前段のパイプラインステージの出力端子が接続されている。これらのスイッチＳＷ１〜ＳＷＮは、再構成制御論理部からのスイッチ制御信号によって制御され、さらに、再構成制御論理部は、外部からのクロックを含む制御信号により制御される。これによって、スイッチＳＷ１〜ＳＷＮは、その入力側を、前段のパイプラインステージの出力端子に接続されるか、あるいは、第１段のスイッチＳＷ１を除いて、外部信号入力（複数個の入力信号のいずれか）に接続するかを選択することができるようにしてある。このようにすることにより、各パイプラインステージは他のパイプラインステージとは独立に入力信号をアナログデジタル変換することが可能となる。これらのパイプラインステージを再構成するためにアルゴリズムを実装した論理回路でスイッチ制御信号を生成する。

再構成制御論理部は、外部よりパイプラインステージの動作に必要なクロック信号、及び一つのＡＤコンバータのアーキテクチャーの切り替えや回路定数をダイナミックに制御して“再構成”するための制御信号を受け取る。この制御信号により、外部信号入力をデジタル出力するＡＤコンバータの分解能や変換速度を、用途に応じて変更することができる。このために、再構成制御論理部は、外部からの制御信号により、例えば、図５或いは図６に示すような動作モードに応じて、各ステージに加えるステージ制御信号（クロック信号）及び入力スイッチＳＷ１〜ＳＷＮを制御するスイッチ制御信号を生成する。ここで、ステージ制御信号はクロック信号の代わりとなる信号を意味している。通常のパイプラインＡＤＣは一組のクロック信号で動作しており、図１に例示の再構成可能ＡＤＣにおいてもそのクロック信号と等価な信号が必要である。また、通常のように、ステージの種々の誤差を校正する“キャリブレーション”動作モードを備える際には、そのための制御信号も必要となる。また、再構成制御論理部は、図６に示すように、低消費電力モードで動作させる場合には、どのパイプラインステージを動作させるかの制御信号を生成する。このようにして、外部からの制御信号により決定される動作モードに応じたパイプラインステージの動作を制御することが出来る。また、逆に各パイプラインステージから再構成制御論理部へは、そのステージの動作状態を表すステータス信号が返される場合もある。例えば、パイプラインステージがスイッチトキャパシタ回路で構成される場合には、サンプルホールド状態とアンプ動作状態の２つの動作状態があり、いずれかの状態にあるかを示すステータス信号を返すこともできる。

再構成制御論理部からデータ処理論理部への“処理制御信号”は、動作モードに応じてデータ処理論理部を制御する信号であり、また、データ処理論理部の動作状態を表すステータス信号がデータ処理論理部から返される。

図２及び図３は、図１に示すデータ処理論理部の具体的な回路例１及び回路例２をそれぞれ示している。図２に示す回路例１は、図２０を参照して前述した例と同様に、データアライメント用に従属接続の遅延素子列を用いて記憶手段を構成している。但し、図２０とは異なり、遅延素子列の途中にパスを設けて、途中のデータにアクセスできるように構成している。また、図中のデータ演算部には、１組のみの従属接続の加算器を示しているが、実際には、複数の出力デジタル信号Ｄout1〜Ｄoutnと同数のｎ組の加算器組が設けられている。少なくとも、一組の加算器組は、ステージ段数と同数の加算器を結合して構成されるが、ｎ組の加算器組の全てを、ステージ数と同数の加算器によって構成する必要はなく、図５或いは図６に示す動作モードで動作させるのに十分なパイプラインステージからのサブデジタル出力を加算できれば良い。どのパイプラインステージからのサブデジタル出力を、どの加算器組に入力して加算し、どの出力デジタル信号Ｄout1〜Ｄoutnとするのかは、前述したように、再構成制御論理部からデータ処理論理部への“処理制御信号”によって制御される。

図３に示す回路例２は、記憶手段として、各ステージからのサブデジタル出力をデータアライメント用に一時的記憶するためのＲＡＭを用いて構成した例を示している。遅延素子列を使うよりはデータをＲＡＭ上に記憶させた方がランダムにアクセスできるため、ＡＤ変換途中のデータを再構成しやすくなる。さらには、ＲＡＭと遅延素子列の混載も可能である。

図２或いは図３に例示のデータ処理論理部は、各ステージからのｍ桁（ｍビット）ずつのサブデジタル出力を受け取り、アライメントした後、このサブデジタル出力を所定の規則で足し合わせて、複数の出力デジタル信号Ｄout1〜Ｄoutnを得る。このデータ処理論理部は、図１９（Ａ）を参照して前述したデータ処理論理部と同様な基本的機能に加えて、詳細は後述するように、各段ステージを分割動作させて、複数の出力デジタル信号Ｄout1〜Ｄoutnを出力可能にする。また、データ処理論理部では、図１９（Ａ）を参照して前述したように誤り訂正処理をする。

図４は、図１に例示のパイプライン型アナログデジタル変換器の動作を説明する図である。図４において、縦方向にサイクルＣ１からサイクルＣ（Ｎ＋１）までの動作サイクルを示している。各動作サイクル中に矩形で示す数字は、それぞれ各ステージで処理されている入力サンプル値番号を示している。一つのアナログ入力input1のサンプル値を、１〜Ｎで表し、別のアナログ入力input2のサンプル値を、１’〜Ｎ’で表している。図４に示すパイプライン型アナログデジタル変換器は、スイッチＳＷ１〜ＳＷＮを制御することにより、ステージ＃１とステージ＃２から構成されるアナログデジタル変換器ＡＤＣ1と、ステージ＃３〜ステージ＃Ｎから構成されるアナログデジタル変換器ＡＤＣ2に分割動作する場合を例示している。この場合、スイッチＳＷ１にはアナログ入力１（input1）が接続され、スイッチＳＷ３にはアナログ入力２（input2）が接続され、それ以外のスイッチＳＷ２，４〜Ｎは、各段ステージそれぞれの入力部分に前段のパイプラインステージの出力端子が接続されるように制御される。

これによって、図１に例示のパイプライン型アナログデジタル変換器を、スイッチＳＷ１〜ＳＷＮを制御することにより、２ｍビットデジタル出力の第１のアナログデジタル変換器ＡＤＣ1と、(N-2)ｍビットデジタル出力（誤り訂正処理無しの場合）の第２のアナログデジタル変換器ＡＤＣ2の２つの独立したアナログデジタル変換器として動作させることができる。即ち、第１のアナログデジタル変換器ＡＤＣ1では、ステージ＃１及び＃２からのｍ桁（ｍビット）ずつのサブデジタル出力を受け取りアライメントした後、このサブデジタル出力を所定の規則で足し合わせて、出力デジタル信号Ｄout1を得る。同様に、第２のアナログデジタル変換器ＡＤＣ2では、ステージ＃３〜＃ＮによりＡＤ変換出力Ｄout2を出力するよう構成する。この場合、ステージ＃３にはＳＷ３を通して入力input2が接続される。ステージ＃４以降の各入力にはそれぞれＳＷ３〜ＳＷＮを介して前段ステージの出力が接続される。このときの演算規則は以下の通りである。まず、ステージ＃Ｎの最上位桁とステージ＃（Ｎ−１）の最下位桁を２進法で加算する。次に、この結果に基づいて、ステージ＃（Ｎ−１）の最上位桁とステージ＃（Ｎ−２）の最下位桁を、同じく２進法で加算する。以下これを繰り返して、ステージ＃３の最下位桁とステージ＃４の最上位桁までを足し合わせる。このようにステージ＃３〜＃Ｎのサブデジタル出力について、隣接ステージ同士のサブデジタル出力の最上位桁と最下位桁とを加算するように足し合わせた結果がＡＤ変換出力Ｄout2である。

このような分割構成は、図４に例示したものに限定されない。図５に分割構成例のいくつかを例示している。なお、図５及び図６は、各ステージはそれぞれ１ビットのデジタル出力を有するものとして例示しているが、各ステージそれぞれ複数ビットのデジタル出力とすることができる。図５（Ａ）は、基本構成を示している。図５（Ａ）は、全体を１個のパイプライン型アナログデジタル変換器として動作させる基本構成（１２ビットモード）を示している。図５（Ｂ）は、ステージ＃１〜ステージ＃１０からなる１０ビットのアナログデジタル変換器と、ステージ＃１１〜ステージ＃１２からなる２ビットのアナログデジタル変換器に分割動作させる場合（１０ビット＋２ビットモード）を例示している。同様に、図５（Ｃ）には、８ビットのアナログデジタル変換器と４ビットのアナログデジタル変換器に分割構成する場合（８ビット＋４ビットモード）を示し、図５（Ｄ）は、６ビットのアナログデジタル変換器と６ビットのアナログデジタル変換器に分割構成する場合（６ビット＋６ビットモード）を示している。また、図５（Ｅ）は、３個の４ビットのアナログデジタル変換器に分割構成する場合（４ビット＋４ビット＋４ビットモード）を示している。

図６は、消費電力の低減を図るために、スイッチＳＷを制御することにより、異なる変換速度と変換精度でアナログデジタル変換を行う場合を例示している。図中のグレー表示のステージ（例えば、図６（Ａ）中のステージ＃１及びステージ＃２）は、動作オフであることを示している。また、動作オフの各パイプラインステージは、電力供給を停止することが可能である。図６（Ａ）は、ステージ＃３〜ステージ＃１２からなる１０段のみを用いて、１０ビット出力のアナログデジタル変換器として動作させる場合（１０ビットモード）を示している。図６（Ｂ）は、ステージ＃５〜ステージ＃１２からなる８段のみを用いて、８ビット出力のアナログデジタル変換器として、図６（Ｃ）は、ステージ＃７〜ステージ＃１２からなる６段のみを用いて、６ビット出力のアナログデジタル変換器として、図６（Ｄ）は、ステージ＃９〜ステージ＃１２からなる４段のみを用いて、４ビット出力のアナログデジタル変換器として動作させる場合を例示している。また、図６（Ｅ）は、ステージ＃５〜ステージ＃８からなる４ビット出力のアナログデジタル変換器と、ステージ＃９〜ステージ＃１２からなる４ビット出力のアナログデジタル変換器に分割構成し、かつ、消費電力の低減を図る場合を例示している。なお、各ステージは同じである必要はなく、ステージに求められる消費電力特性や雑音特性などを満たすようにトランジスタサイズ等のスケーリングを行うこともできる。

このように、本発明によれば、異なる変換速度と変換精度でアナログデジタル変換を行うことにより消費電力の低減を図ることが可能になるが、さらに、その詳細を、図７〜図１２を参照して説明する。図７は、パイプラインステージを再構成する動作原理１を示す図である。図８は、図７に示す動作原理１を、図１のパイプライン型アナログデジタル変換器に適用して構成した本発明のパイプライン型アナログデジタル変換器の別の例を示す図である。図示のように、変化率検出・動作ステージ決定手段（回路や論理）を追加する。この変化率検出・動作ステージ決定手段は、アナログ入力信号の変化率を検出する手段と、必要なステージ（ステージ数と、どのステージを動作させるか）を決定する手段からなる。これにより必要なステージのみを動作させることができ、消費電力を低減することができる。

例示の構成は、アナログ入力信号の変化率を検出し、かつ、この変化率に応じてパイプラインステージを再構成する。即ち、アナログ入力信号の変化率が大きいときは、高い精度（高分解能）が求められるため、全てのパイプラインステージを動作させる。逆に変化率が小さいときは低い分解能で十分なため、使用するパイプラインステージの数を必要最小限まで減らし、さらに消費電力の小さいパイプラインステージのみを動作させる。例えば、パイプラインステージをスケーリングしている場合は、後段のパイプラインステージの消費電力が少ないため、後段を優先的に使用する。或いは、変化率が小さいときには、分解能を保ちつつアナログ部の動作クロック周波数を下げること、すなわち間欠動作により低消費電力動作をさせることもできる。このとき、アナログ部のバイアス電流を下げることで各ステージの消費電力を減らすことができ、ＡＤコンバータ全体の消費電力も下げることができる。ただし、デジタル出力は、アナログ部のクロック周波数に合わせてデータレートを下げることはできず、所定の外部クロックに合わせたレートで出力させる必要がある。そこで、データを保持しておく必要がある。

変化率検出手段として、サブＡＤＣ、例えば、フラッシュＡＤコンバータ回路を使うことができる。あるいは、容量の充放電時間を利用することでも変化率を検出することもできる。必要なステージを決定する手段として、変換テーブルをメモリ等に記憶させることや、再構成制御論理部（図８）に専用回路やメモリを追加することにより構成することができる。

図９は、パイプラインステージを再構成する動作原理２を示す図である。図中に表示した再構成可能なパイプライン型ＡＤＣとしては、上述の図１に例示の構成を用いることができる。入力信号の変化率を検出している間は、入力信号をＡＤ変換することができない。そこで入力信号を遅延させる遅延手段（回路）を追加することにより入力信号を遅延させ、変化率を検出した後に過去に遡ってＡＤ変換することが可能となる。遅延手段として、CCD（電荷結合素子）やMOSセンサなどの撮像デバイスに類する素子や、遅延回路、すなわちクロック信号に同期してシフトレジスタのようにデータ（ただしこの場合はアナログ信号）を順々に伝送（転送）していく素子や回路を用いることができる。S/H（サンプルホールド）回路や遅延線（ディレイライン）を用いることでも遅延手段を構成することができる。

図１０は、パイプラインステージを再構成する動作原理３を示す図である。図９の構成に対して、遅延回路と再構成可能のパイプライン型ＡＤＣの間に、複数の入力タップ及び複数の出力タップを有するアナログスイッチマトリックスを追加することにより、遅延回路の各タップから任意の信号を取り出すことができ、入力信号された信号の順番によらず任意の時点での信号をＡＤ変換することもできる。また、出力するタップ位置を任意に選択することが可能であるため、遅延時間を調整することもできる。

図１１は、パイプラインステージを再構成する動作原理４を示す図である。単位遅延素子が縦続接続された遅延手段である場合、各遅延素子の出力端子（タップ）からの信号差を利用することにより、即ち、隣り合う（あるいは隣り合わなくても複数個おきでも構わない）遅延素子の出力タップの信号の差分をとることでアナログ入力信号の変化率を検出することもできる。

図１２は、パイプラインステージを再構成する動作原理５を示す図である。図１１の構成に対して、上述の図１０と同様に、アナログスイッチマトリックスを追加したものであり、アナログ入力信号の変化率の検出手段が相違するのを除いて、図１０に示した動作原理３と同様に動作する。

図１３〜図１７を参照して、入力信号の割り込み動作について説明する。入力信号を途中のステージに入力する場合、パイプライン上を流れている前のデータとの衝突を回避する必要がある。図１３は、図１４〜図１７に示す各段ステージの具体例の一例である。図１８に示されている回路と同じものを例示したが、本発明の各段ステージ回路構成そのものは、従来用いられているどのような回路も使用可能である。図１３において、アナログ信号入力は、サンプルホールド回路S/Hでまずクロックの第１のタイミングでサンプルされ、次の第２のタイミングでホールドされてサンプルホールド回路S/Hから出力される。このホールドされた出力は、サブＡＤ変換器でＡＤ変換をされ、デジタル出力となる。同時にこの変換結果はＤＡ変換器でアナログ値に戻され、ホールドされてサンプルホールド回路S/Hから出力されている入力アナログ信号から、減算器で、引き算される。引き算されて作られた差信号（残余信号）は、増幅器Ａで増幅され、次のステージへ出力される。このように、各ステージは、クロックの第１のタイミングでサンプルされ、第２のタイミングでホールドされてサンプルホールド回路S/Hから出力され、ＡＤ変換をされ、同時にこの変換結果はＤＡ変換され、残余信号が、次のブロックへ出力されることになる。

図１４〜図１７においては、この第１のタイミング信号をΦ1-1〜Φ1-8で、また第２のタイミング信号をΦ2-1〜Φ2-8で示している。これらタイミング信号は、図１を参照して説明したクロック信号に相当し、通常はこの信号に同期してサンプルホールド回路S/Hが動作する。各ステージに２本のΦが入力されているが、これはオーバラップしない相補クロックを表している。各ステージを２本のΦのうちどちらか一方に同期させることも可能であるし、別の第3のタイミング信号を入れることも可能である。

図１４〜図１７に示すサンプルホールド回路S/Hは、便宜上、各ステージ外部に設けられるものとして例示したが、これら外部サンプルホールド回路S/Hも含めた全体が、各ステージを構成している。それ故に、図１４〜図１７に示した各段ステージ内部には、必ずしもサンプルホールド回路を必要としない。例えば、ステージをスイッチトキャパシタ回路で実現した場合、回路そのものがサンプルホールド機能を有する。この場合にはステージの前側にサンプルホールド回路が入る形になる。

図１４は、途中のステージに入力する入力信号の割り込みを優先させた図であり、そのためにサンプルホールド回路がステージの前に挿入されている。図１５は、図１４同様に、途中のステージに入力する入力信号の割り込みを優先させた図であるが、サンプルホールド回路はステージの後に挿入されている。図１６は、パイプライン上を流れるデータの処理を優先させた図であり、途中のステージに入力する“割り込ます入力信号”のためのサンプルホールド回路を、割り込ます入力信号の入力前に配置している。図１７は、図１６と同様に、“割り込ます入力信号”のためのサンプルホールド回路を、割り込ます入力信号の入力前に配置しているが、例示のパイプライン型アナログデジタル変換器は、サイクリック型ＡＤＣをパイプライン状に並べることにより構成した例を示している。

図１４〜図１７において、各段ステージの前段に配置されたスイッチが、再構成制御論理部からのスイッチ制御信号により制御されることを点線で示している。また、各ステージそれぞれｍビットのサブデジタル出力をするものとして例示している。入力信号を途中のステージに入力する「割り込み動作」を行う場合、前のデータがパイプライン上を流れておりその処理を優先する場合には、その処理を先に済ませ、“割り込ます入力信号”を一旦どこかにサンプルホールドしておかないと信号が消えてしまうことになる。逆に「割り込み動作」を優先する場合には、流れている先行データを保持しておかないと「割り込み動作」が終了し、先行データを処理するときに信号が消えてしまうことになる。どのタイミングで「割り込み動作」を処理するかにより、例示のような種々のバリエーションのサンプルホールド回路の配置がある。

Claims (13)

1. 複数のパイプラインステージを結合して構成され、各パイプラインステージは、入力端子に入力されるアナログ信号をＡＤ変換してこの変換結果をサブデジタル出力として出力すると共に、最終段に配置されるパイプラインステージを除いて、次段のパイプラインステージに、前記アナログ信号と前記変換結果との差の信号を出力端子に出力するパイプライン型アナログデジタル変換装置において、
   各パイプラインステージそれぞれの入力端子に接続されて、外部信号入力に接続するか、或いは第１段のパイプラインステージを除いて前段のパイプラインステージの出力端子に接続するかを選択するスイッチと、
   外部からの制御信号により、前記スイッチを制御する信号及び動作させるべきパイプラインステージを再構成する信号を生成する再構成制御論理部と、
   各パイプラインステージからの前記サブデジタル出力を所定の規則で足し合わせて、出力デジタル信号を出力するデータ処理論理部とから成る再構成可能なパイプライン型アナログデジタル変換装置。
2. アナログ入力信号の変化率を検出する手段を備え、検出された変化率に応じて、前記複数のパイプラインステージの一部の動作をオフさせるか、或いは、間欠動作により消費電力を低減させた請求項１に記載のパイプライン型アナログデジタル変換装置。
3. 前記複数のパイプラインステージをスケーリングして、消費電力を低減させた請求項１に記載のパイプライン型アナログデジタル変換装置。
4. 前記外部信号入力は選択可能の複数であり、かつ、各段ステージを分割動作させて、それぞれデジタルデータが出力される複数個の独立したアナログデジタル変換器として動作させる請求項１に記載のパイプライン型アナログデジタル変換装置。
5. 前記再構成制御論理部は、外部からの制御信号により決定される動作モードに応じて前記データ処理論理部を制御して、前記出力デジタル信号のＡＤ変換の分解能或いは変換速度を変更する請求項１に記載のパイプライン型アナログデジタル変換装置。
6. 前記再構成制御論理部は、外部からの制御信号により決定される動作モードに応じて前記パイプラインステージにクロック信号を加える請求項５に記載のパイプライン型アナログデジタル変換装置。
7. 前記データ処理論理部は、データアライメント用の記憶手段及びデータ演算部を有し、かつ、該データ演算部は、複数の加算器を結合した加算器組を複数組有する請求項１に記載のパイプライン型アナログデジタル変換装置。
8. 前記記憶手段は、遅延素子列或いはRAM、若しくはRAMと遅延素子列の混載によって構成される請求項７に記載のパイプライン型アナログデジタル変換装置。
9. 前記外部信号入力を途中のパイプラインステージに入力する割り込み動作を行う際に、パイプライン上を流れているデータの処理か、或いは途中のステージに入力する前記外部信号入力の処理のいずれかを優先するために、優先しない方の信号を保持するためのサンプルホールド回路を設けた請求項１に記載のパイプライン型アナログデジタル変換装置。
10. アナログ入力信号の変化率を検出して、必要なステージを決定する変化率検出・動作ステージ決定手段を備えて、検出したアナログ入力信号の変化率に応じて、パイプラインステージを再構成する請求項２に記載のパイプライン型アナログデジタル変換装置。
11. アナログ入力信号を遅延させる遅延手段を備えて、アナログ入力信号を遅延させて、変化率を検出した後に過去に遡ってＡＤ変換する請求項１０に記載のパイプライン型アナログデジタル変換装置。
12. 複数の入力タップ及び複数の出力タップを有するアナログスイッチマトリックスを備え、前記遅延手段の各タップからの信号を各入力タップに入力し、かつ、その各出力タップからの信号をＡＤ変換することにより、前記遅延手段の各タップから任意の信号を取り出して、入力信号された信号の順番によらず任意の時点での信号をＡＤ変換する請求項１１に記載のパイプライン型アナログデジタル変換装置。
13. 前記遅延手段を、複数個の単位遅延素子を縦続接続することにより構成し、かつ、アナログ入力信号の変化率を、各遅延素子の出力タップの信号の差分をとることで検出する請求項１１に記載のパイプライン型アナログデジタル変換装置。
    

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