JP2006262448A - アナログデジタル変換器およびアナログデジタル変換装置 - Google Patents

Abstract

【課題】分解能を可変としつつ、低消費電力化を実現することのできるアナログデジタル変換技術を提供することにある。
【解決手段】本発明のアナログデジタル変換装置１００において、アナログデジタル変換器１０は、アナログ入力信号とリファレンス信号の電位を比較する比較器を複数個並列に接続した並列型のＡＤＣとして構成される。制御器９０は、アナログデジタル変換器１０の分解能を制御する制御信号を生成する。具体的に制御器９０は、制御信号により動作させる比較器（ＣＭＰ）の個数を制御して、分解能を決定する。補間回路４０は、分解能に応じて動作させない比較器の出力データを補間する。最高分解能よりも低い分解能でアナログデジタル変換器１０を動作させる場合、制御器９０は、隣接する比較器同士を動作させない。
【選択図】図２

Description

本発明は、アナログデジタル変換技術に関し、特に分解能を可変とするアナログデジタル変換器およびアナログデジタル変換装置に関する。

携帯電話機などの情報通信端末装置は、有線または無線で構成された通信回線より受信したアナログ信号をデジタル信号に変換するアナログデジタル変換器を搭載する。情報通信端末装置はバッテリ駆動であり、近年では、その低消費電力化に向けての技術開発が盛んに行われている。

無線通信において、環境の変化に応じて変調方式を切り替える方式が存在する。このような無線通信では、変調方式によってアナログデジタル変換器に必要とされる分解能は異なってくる。また、変調方式を固定している場合であっても、信号と雑音の状況等によってアナログデジタル変換器に要求される分解能は変化する。そのため、アナログデジタル変換器の分解能を固定とする場合には、アナログデジタル変換器が要求性能よりも高いパフォーマンスで動作している状況が発生し、無駄な消費電力を浪費することになる。例えば、特許文献１は、アナログデジタル変換器の消費電力を制御することで、性能を可変とするアナログデジタル変換器を提案している。
特開２００３−１９８３６８号公報

しかしながら、電流源を可変としてアナログデジタル変換器のプリアンプへの電流量を調整する場合、カレントミラー回路のＭＯＳトランジスタが飽和領域から外れないことが必要であり、その調整範囲は狭い。低消費電力化の流れの中、素子の低電圧化が今後進んでいくことを考慮すると、調整範囲はさらに狭くなる。また、高速化が進むと、プリアンプで流す定電流よりもクロックツリーを含むアナログデジタル変換装置内のデジタルブロックで消費電力の占める割合が多くなる。

本発明はこうした状況に鑑みてなされたものであり、その目的は、分解能を可変としつつ、低消費電力化を実現することのできるアナログデジタル変換器および変換装置を提供することにある。

上記課題を解決するために、本発明のある態様は、アナログデジタル変換器を提供する。本態様のアナログデジタル変換器は、アナログ入力信号とリファレンス信号の電位を比較する比較器を複数個並列に接続した並列型のアナログデジタル変換器であって、外部制御信号により動作させる比較器の個数を変化させることで、分解能を可変とする。

この態様のアナログデジタル変換器によると、並列に設けられた比較器の動作個数を変化させることで、分解能を可変としつつ、さらに低消費電力化を実現することが可能となる。

本発明の別の態様は、アナログデジタル変換装置である。このアナログデジタル変換装置は、アナログ入力信号とリファレンス信号の電位を比較する比較器を複数個並列に接続したアナログデジタル変換器と、アナログデジタル変換器の分解能を制御する制御信号を生成する制御器とを備える。

この態様のアナログデジタル変換装置によると、比較器の動作個数を変化させることで、分解能を可変としつつ、さらに低消費電力化を実現することが可能となる。

本発明によれば、分解能を可変としつつ、低消費電力化を実現することのできるアナログデジタル変換器および変換装置を提供できる。

図１は、本発明の実施例にかかるアナログデジタル変換器の構成を示す。実施例におけるアナログデジタル変換器１０は、並列に並べた複数の比較器を利用して高速動作を可能とする並列型アナログデジタル変換器として構成される。アナログデジタル変換器１０は、リファレンス信号生成回路２０、コンパレータアレイ３０、補間回路４０、バブルエラー補正回路５０、エンコーダ６０および出力部７０を備える。

リファレンス信号生成回路２０は、直列に結合した複数のリファレンス抵抗を有して構成される。それぞれの抵抗値は等しく設定される。直列結合したリファレンス抵抗の両端に電圧が印可されると、リファレンス信号生成回路２０は、各リファレンス抵抗により電圧降下した所定のレベル差を有する複数のリファレンス信号を生成する。

コンパレータアレイ３０は、並列に接続された複数の比較器を有して構成される。複数の比較器のそれぞれの入力端子には、リファレンス信号生成回路２０にて生成されたリファレンス信号が入力される。比較器の他の入力端子には、アナログ入力信号が入力される。比較器は、アナログ入力信号とリファレンス信号の電位を比較し、アナログ入力信号の電位の方が高ければ論理値「１」の信号を、リファレンス信号の電位の方が高ければ論理値「０」の信号を出力する。アナログデジタル変換器１０では、出力値が反転する比較器を特定することで、アナログ入力信号をデジタル信号に変換する。

実施例のアナログデジタル変換器１０は、外部制御信号により動作させる比較器の個数を変化させることで、分解能を可変とする。コンパレータアレイ３０において、比較器はクロックでその動作を制御されて、動作の可否を決定される。動作可能として選択される比較器には、外部クロックと同じ周波数のクロックが入力され、選択されない比較器にはＤＣ電位が入力される。このＤＣ電位は、比較器の動作を停止させるディスエーブル信号となる。

最高分解能がＮビットの場合、コンパレータアレイ３０は、２^Ｎ−１個の比較器を有して構成され、サーモメータコードを出力する。なお、サーモメータコードとは、入力されるリファレンス信号の電位が最も低い比較器から論理値１が連続して出力され、途中段の比較器で論理値が反転し、入力されるリファレンス信号の電位が最も高い比較器まで論理値０が連続して出力されるコードをいう。なお、全ての比較器の出力値が０または１の場合も、サーモメータコードを構成する。

必要分解能が最高分解能の１／２^Ｘの場合（Ｘは自然数）、すなわち必要分解能が（Ｎ−Ｘ）ビットの場合、サーモメータコードを出力するコンパレータアレイ３０において、入力されるリファレンス信号の電位が最も低い比較器（すなわちコンパレータアレイ３０の最下位ビット）から数えて（２^Ｘ×ｍ）番目（ｍは自然数。ただし、２^Ｘ×ｍ＜２^Ｎ−１）の比較器のみを動作させ、その他の比較器に入力されるクロックを止める。このように、最高分解能より低い分解能でアナログデジタル変換器１０を動作させる場合、隣接する比較器同士を動作させないように比較器の動作を制御する。なお、隣接する比較器同士とは、入力されるリファレンス電位がリファレンス抵抗１段分だけ異なっている２つの比較器を意味する。クロック入力を停止された比較器の出力は不定となるため、後段の補間回路４０でデータを補間する。

補間回路４０は、必要分解能に応じてコンパレータアレイ３０から出力されるサーモメータコードデータを補間する。具体的に補間回路４０は、分解能に応じて動作させない比較器の出力データを補間する。実施例では、コンパレータアレイ３０において入力されるリファレンス信号の電位が最も低い比較器から数えて（２^Ｘ×ｍ）番目の比較器と、（２^Ｘ×（ｍ−１））番目の比較器の間にある比較器の出力データを、（２^Ｘ×ｍ）番目の比較器の出力データを用いて補間する。この補間処理は、コンパレータアレイ３０の最下位ビットから（２^Ｘ×ｍ）番目の比較器と、（２^Ｘ×（ｍ−１））番目の比較器の間にある比較器の出力データを、（２^Ｘ×ｍ）番目の比較器の出力データに置き換えることで実行される。

バブルエラー補正回路５０は、補間回路４０から出力される補間処理されたサーモメータコードデータのバブルエラーを補正する。バブルエラーとは、本来連続したビット値が出力されるところが、その連続性が崩れたエラーをいう。エンコーダ６０は、バブルエラー補正されたデータをエンコードし、Ｎビットのデータとして出力部７０に出力する。

図２は、本発明の実施例にかかるアナログデジタル変換装置の構成を示す。実施例におけるアナログデジタル変換装置１００は、アナログ入力信号を供給するアナログ信号入力部８０、アナログ入力信号とリファレンス信号の電位を比較する比較器を複数個並列に接続したアナログデジタル変換器１０、アナログデジタル変換器１０の分解能を制御する制御信号を生成する制御器９０とを備える。

リファレンス信号生成回路２０は、直列接続した同抵抗値のリファレンス抵抗２２を複数有する。直列抵抗の両端は、電位ＶＢとＶＴに接続される。各リファレンス抵抗の出力はコンパレータアレイ３０における比較器（以下、「ＣＭＰ」とも表記する）の入力端子に入力される。図２に示すアナログデジタル変換器１０は、最高分解能が３ビットであり、したがって、並列に接続する比較器は、７個（＝２^３−１）存在している。

図２のアナログデジタル変換器１０において、入力されるリファレンス信号の電位が最も低い比較器をＣＭＰ１と呼び、入力されるリファレンス信号の電位が２番目に低い比較器をＣＭＰ２、３番目に低い比較器をＣＭＰ３と呼ぶ。以降、同様に比較器に符号をつけ、最も高い電位のリファレンス信号が入力される比較器をＣＭＰ７と呼ぶ。また、ＣＭＰ１の出力をＣＭＰＯ１、ＣＭＰ２の出力をＣＭＰＯ２、ＣＭＰ３の出力をＣＭＰＯ３、ＣＭＰ４の出力をＣＭＰＯ４、ＣＭＰ５の出力をＣＭＰＯ５、ＣＭＰ６の出力をＣＭＰＯ６、ＣＭＰ７の出力をＣＭＰＯ７と呼ぶ。なお、ＣＭＰＯ１をコンパレータアレイ３０における最下位ビット、ＣＭＰＯ７を最上位ビットと呼んでもよい。各ＣＭＰｉ（ｉは１〜７の自然数）は、入力されるクロックＣＫｉ（ｉは１〜７の自然数）がイネーブルであるときに、アナログ信号入力部８０から供給されるアナログ入力信号とリファレンス信号生成回路２０から供給されるリファレンス信号の電位を比較する。一方で、入力されるクロックＣＫｉがディスエーブル信号のとき、ＣＭＰｉは、比較処理を実行しない。

補間回路４０は、複数のスイッチ（ＳＷ）を有して構成される。ここでは、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６、ＳＷ７の６つのスイッチが設けられる。各スイッチは、制御器９０から供給される制御信号Ｓ１またはＳ２により駆動される。各スイッチは、接点Ｐ１とＰ２を有し、制御信号が論理値１を示すときには接点Ｐ１に、論理値０を示すときには接点Ｐ２と接続する。制御器９０は、制御信号Ｓ１およびＳ２を生成して補間回路４０の各スイッチに供給するとともに、制御信号Ｓ１およびＳ２からクロックＣＫｉ（ｉは１〜７の自然数）を生成してコンパレータアレイ３０の各ＣＭＰに供給する。

図３は、制御器におけるクロックツリーの構成を示す。クロックツリー９２は、７つのＡＮＤ回路が並列接続された構成をとり、各ＡＮＤ回路の一方の入力端子には、システムを駆動するクロックＣＬＫが入力される。中心となるＡＮＤ回路の他方の入力端子にはＶＤＤ電位が入力され、したがってＣＫ４は、クロックＣＬＫと同一波形を有する。一方、下から数えて偶数番目のＡＮＤ回路（中心のＡＮＤ回路を除く）には制御信号Ｓ２が入力され、また奇数番目のＡＮＤ回路には制御信号Ｓ１が入力される。

図４は、実施例のアナログデジタル変換装置における必要分解能と制御信号との関係を示す。必要分解能が３ビットであるとき、制御信号Ｓ１は論理値１を、制御信号Ｓ２は論理値１をとる。一方、必要分解能が２ビットであるとき、制御信号Ｓ１は論理値０、制御信号Ｓ２は論理値１をとり、必要分解能が１ビットであるとき、制御信号Ｓ１、Ｓ２ともに論理値０をとる。

図３および図４を参照して、必要分解能が３ビットであるとき、制御信号Ｓ１、Ｓ２がともに論理値１をとるため、クロックツリー９２から出力されるＣＫ１〜ＣＫ７は、全てクロックＣＬＫと等しくなる。これにより、ＣＭＰ１〜ＣＭＰ７は正常に動作し、アナログデジタル変換器１０は３ビットＡＤＣとして機能する。

必要分解能が２ビットであるとき、制御信号Ｓ１が論理値０、制御信号Ｓ２が論理値１となる。クロックツリー９２において、制御信号Ｓ１が入力されるＡＮＤ回路の出力、すなわちＣＫ１、ＣＫ３、ＣＫ５、ＣＫ７はディスエーブル信号となり、ＣＭＰ１、ＣＭＰ３、ＣＭＰ５、ＣＭＰ７の動作が停止される。これにより、ＣＭＰ２、ＣＭＰ４、ＣＭＰ６のみが正常に動作し、内部的には２ビットＡＤＣとして機能する。また必要分解能が１ビットであるとき、制御信号Ｓ１、Ｓ２ともに論理値０となる。したがって、制御信号Ｓ１、Ｓ２が入力されるＡＮＤ回路の出力、すなわちＣＫ１〜ＣＫ３、ＣＫ５〜ＣＫ７はディスエーブル信号となり、ＣＭＰ１〜ＣＭＰ３、ＣＭＰ５〜ＣＭＰ７の動作が停止される。これにより、ＣＭＰ４のみが正常に動作し、内部的には１ビットＡＤＣとして機能する。

図５は、制御信号と各ＣＭＰに供給されるＣＫｉ（ｉは１〜７の自然数）のタイミングチャートを示す。図５では、内部的に分解能を３ビットとするタイミングチャートと、分解能を２ビットとするタイミングチャート、さらに分解能を１ビットとするタイミングチャートの３種類を示す。ＣＫ１〜ＣＫ７は、クロックＣＬＫと制御信号Ｓ１、Ｓ２との関係から、図３に示すクロックツリー９２により生成される。なお、実施例のアナログデジタル変換器１０は、動作させる比較器の個数を変化させることで内部的な分解能を可変とするが、外部的には最高分解能のビット数、すなわち３ビットでデータを出力する機能を有している。これにより、アナログデジタル変換器１０の出力データを受ける外部回路は、３ビットの出力データを待機していればよく、出力データのビット数調整や、外部回路の受信制御をする必要がない。

補間回路４０は、分解能に応じて動作させない比較器の出力データを補間する機能をもち、補間処理したデータＴＨ１〜ＴＨ７をバブルエラー補正回路５０に供給する。バブルエラー補正回路５０では、複数のＡＮＤ回路（ＡＮＤ１〜ＡＮＤ７）が設けられて、補間回路４０から供給されるＴＨ１〜ＴＨ７を受け、バルブエラーを補正する。補正の結果、１つのＡＮＤ回路のみが論理値１を出力し、または全てのＡＮＤ回路が論理値０を出力することになる。

図６は、エンコーダにおいて使用するエンコードテーブルを示す。ＡＮＤ１の出力をＡＮＤＯ１、ＡＮＤ２の出力をＡＮＤＯ２、ＡＮＤ３の出力をＡＮＤＯ３、ＡＮＤ４の出力をＡＮＤＯ４、ＡＮＤ５の出力をＡＮＤＯ５、ＡＮＤ６の出力をＡＮＤＯ６、ＡＮＤ７の出力をＡＮＤＯ７と呼ぶ。エンコーダ６０は、ＡＮＤＯ１〜ＡＮＤＯ７の７つのビットから、エンコードテーブルを参照して、３ビットの出力値を得る。３ビットの出力値は出力部７０に供給される。

まず、必要分解能が３ビットであるときのアナログデジタル変換装置１００の動作を示す。制御器９０は、論理値１の制御信号Ｓ１、Ｓ２を補間回路４０に供給し、各スイッチは、接点Ｐ１と接続する。したがって、ＣＭＰＯ１がＴＨ１に、ＣＭＰＯ２がＴＨ２に、ＣＭＰＯ３がＴＨ３に、ＣＭＰＯ４がＴＨ４に、ＣＭＰＯ５がＴＨ５に、ＣＭＰＯ６がＴＨ６に、ＣＭＰＯ７がＴＨ７にそれぞれ送られる。

例えば、コンパレータアレイ３０における比較処理の結果、ＣＭＰＯ１〜ＣＭＰＯ４が論理値１、ＣＭＰＯ５〜ＣＭＰＯ７が論理値０となる場合について考察する。このとき、ＡＮＤＯ４の出力が論理値１となり、他のＡＮＤ回路からの出力は論理値０となる。図６に示すエンコードテーブルを参照して、エンコーダ６０は、”１００”を出力する。

次に、必要分解能が２ビットであるときのアナログデジタル変換装置１００の動作を示す。制御器９０は、論理値０の制御信号Ｓ１、論理値１の制御信号Ｓ２を補間回路４０に供給する。ＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７は、接点Ｐ２と接続し、ＳＷ２、ＳＷ４は接点Ｐ１と接続する。またＣＫ２、ＣＫ４、ＣＫ６のみがイネーブル信号となることで、動作する比較器は、ＣＭＰ２、ＣＭＰ４、ＣＭＰ６の３個となる。したがって、ＣＭＰＯ２がＴＨ１とＴＨ２に、ＣＭＰＯ４がＴＨ３とＴＨ４に、ＣＭＰＯ６がＴＨ５とＴＨ６に、ＶＤＤ電位がＴＨ７にそれぞれ送られる。なお、ＴＨ７に供給される電位は、ＶＤＤ電位以外の所定の電位であってよい。

例えば、ＣＭＰＯ２、ＣＭＰＯ４が論理値１、ＣＭＰＯ６が論理値０となる場合について考察する。このとき、サーモメータコードにおける１と０の境界がＴＨ４とＴＨ６の間にある。各ＳＷの接続により、ＴＨ１〜ＴＨ４は論理値１、ＴＨ５〜ＴＨ６は論理値０となるが、ＴＨ７にはＶＤＤ電位が供給されており、サーモメータコードにおけるデータの配列が崩れた状態となる。このずれは、後段のバブルエラー補正回路５０において補正される。

ＴＨ１〜ＴＨ７のデータがバブルエラー補正回路５０に入力されると、ＡＮＤＯ４の出力が論理値１となり、他のＡＮＤ回路からの出力は論理値０となる。このように、バブルエラー補正回路５０は、ＴＨ１〜ＴＨ７におけるサーモメータコードのバブルエラーを吸収することができる。図６に示すエンコードテーブルを参照して、エンコーダ６０は、３ビットの”１００”を出力する。

さらに、必要分解能が１ビットであるときのアナログデジタル変換装置１００の動作を示す。制御器９０は、論理値０の制御信号Ｓ１、Ｓ２を補間回路４０に供給する。各スイッチは、接点Ｐ２と接続する。ＣＫ４のみがイネーブル信号となることで、動作する比較器は、ＣＭＰ４の１個となる。したがって、ＣＭＰＯ４がＴＨ１〜ＴＨ４に、ＶＤＤ電位がＴＨ５〜ＴＨ７にそれぞれ送られる。

例えば、ＣＭＰＯ４が論理値１となる場合について考察する。このとき、バブルエラー補正回路５０において、ＡＮＤＯ７の出力が論理値１となり、他のＡＮＤ回路からの出力は論理値０となる。図６に示すエンコードテーブルを参照して、エンコーダ６０は、３ビットの”１１１”を出力する。

以上のように、実施例のアナログデジタル変換装置１００は、外部からの要求に応じて分解能を可変にでき、最適な動作消費電力を実現できる。分解能の可変動作は低速動作であるため、回路増加分による消費電力増加は軽微ですむ。これにより、システム全体の消費電力を効果的に削減できる。

特に高速化が進むと、クロックツリー９２で消費する電力が増大するため、実施例におけるアナログデジタル変換装置１００を効果的に利用できる。また比較器の定電流制御と異なり、低電圧化が進んだ場合であってもその消費電力の削減比は不変であるため、微細化に対しても高い効果を得ることができる。

図７は、実施例におけるアナログデジタル変換器を組み込んだ無線通信装置の受信側の構成を示す。無線通信装置１５０は、受信側のＲＦブロック１１０、アナログデジタル変換器１０およびベースバンドプロセッサ１２０を備えて構成される。ＲＦブロック１１０は、アンテナより無線通信信号を受信し、アナログ入力信号をアナログデジタル変換器１０に供給する。アナログデジタル変換器１０の出力は、ベースバンドプロセッサ１２０における増幅器１２２に送られ、増幅器１２２の出力が制御器９０に送られる。制御器９０は、増幅器出力からＳ／Ｎ比を計算し、現在の通信品質を判定する。通信品質が良好である場合、制御器９０は、アナログデジタル変換器１０の分解能を下げて良いことを判断し、制御信号Ｓ１、Ｓ２を生成する。逆に、通信品質が劣化している場合、制御器９０は、アナログデジタル変換器１０を上げるように制御信号Ｓ１、Ｓ２を生成する。このように、制御器９０は、通信信号の品質に応じて、アナログデジタル変換器１０の分解能を制御してもよい。

図８は、実施例におけるアナログデジタル変換器を組み込んだ無線通信装置の受信側の構成の別の例を示す。無線通信装置１５０は、受信側のＲＦブロック１１０、アナログデジタル変換器１０およびベースバンドプロセッサ１２０を備えて構成される。ＲＦブロック１１０は、アンテナより無線通信信号を受信し、アナログ入力信号をアナログデジタル変換器１０に供給する。ＲＦブロック１１０において、制御器９０がＲＳＳＩ（受信信号強度）を測定する。例えば、受信信号強度が高い場合、制御器９０は、アナログデジタル変換器１０の分解能を下げて良いことを判断し、制御信号Ｓ１、Ｓ２を生成する。一方、受信信号強度が低い場合、制御器９０は、アナログデジタル変換器１０の分解能を上げるように制御信号Ｓ１、Ｓ２を生成する。このように、制御器９０は、通信信号の受信強度に応じて、アナログデジタル変換器１０の分解能を制御してもよい。

以上、本発明を実施例をもとに説明したが、この実施例は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。実施例では、最高分解能を３ビットとする並列型のアナログデジタル変換器について説明したが、本発明を最高分解能が３ビットより高いアナログデジタル変換器に応用できることは言うまでもない。

図９は、実施例にかかるアナログデジタル変換装置の構成の変形例を示す図である。図２に示したアナログデジタル変換装置１００では、比較器が、クロックの入力を停止されることで、その動作を停止されていたが、さらに図９に示すアナログデジタル変換装置１００ａでは、比較器を構成するプリアンプ回路が、定電流の供給を停止されることで、その動作を停止される。図９に示すように、ＣＭＰ４を除く各ＣＭＰには、ＣＫだけでなく、制御信号Ｓ１ないしはＳ２が入力される。各比較器に入力される制御信号Ｓは、それぞれの比較器に対応して設けられた各ＳＷに供給される制御信号と同一である。なおＣＭＰ４には、制御信号Ｓ１，Ｓ２の代わりに、常にイネーブルとなるようにＶＤＤが入力される。

図１０（ａ）は、比較器の構成を示す。比較器は、プリアンプ回路３２とアナログラッチ回路３４を有して構成される。図１０（ａ）に示すプリアンプ回路３２は差動アンプとして構成されているが、シングルエンドのアンプであってもよい。図１０（ｂ）は、差動アンプであるプリアンプ回路３２の回路構成を示す。

プリアンプ回路３２には、アナログ信号入力部８０から供給されるアナログ信号の差動入力ＶＳＩＧＰ，ＶＳＩＧＮと、リファレンス信号生成回路２０から供給されるリファレンス信号の差動入力ＶＲＥＦＰ，ＶＲＥＦＮと、定電流源から供給される定電流ＩＲＥＦと、制御信号Ｓ（Ｓ１またはＳ２）が入力される。このような差動アンプの場合、プリアンプ回路３２は、（ＶＳＩＧＰ−ＶＳＩＧＮ）と（ＶＲＥＦＰ−ＶＲＥＦＮ）とを比較する。

図１０（ｂ）に示すように、制御信号Ｓが供給されるトランジスタのゲートが閉じていれば、定電流ＩＲＥＦの供給は停止されることになる。制御信号Ｓ１ないしはＳ２が論理値０のとき、比較器としての動作はＣＫにより停止されるが、アナログデジタル変換装置１００ａにおいては、さらにプリアンプ回路３２における定電流ＩＲＥＦの供給が停止される。これにより、アナログデジタル変換装置１００ａにおける電力消費を低減できる。この場合、補間回路４０において使用する制御信号Ｓをそのまま利用できることで、省電力化を効果的に実現できる。

図１１は、パイプライン並列型アナログデジタル変換装置１０１の構成を示す。アナログデジタル変換装置１０１は、複数の並列型アナログデジタル変換装置１００ｂ、１００ｃ、１００ｄを有して構成される。アナログデジタル変換装置１００は、単体で使用されてもよいが、パイプライン型のアナログデジタル変換装置１０１などにおいてサブＡＤＣとして利用されてもよい。

本発明の実施例にかかるアナログデジタル変換器の構成を示す図である。 本発明の実施例にかかるアナログデジタル変換装置の構成を示す図である。 制御器におけるクロックツリーの構成を示す図である。 アナログデジタル変換装置における必要分解能と制御信号との関係を示す図である。 制御信号と各ＣＭＰに供給されるＣＫｉ（ｉは１〜７の自然数）のタイミングチャートを示す図である。 エンコーダにおいて使用するエンコードテーブルを示す図である。 アナログデジタル変換器を組み込んだ無線通信装置の受信側の構成を示す図である。 アナログデジタル変換器を組み込んだ無線通信装置の受信側の構成の別の例を示す図である。 実施例にかかるアナログデジタル変換装置の構成の変形例を示す図である。 （ａ）は比較器の構成を示す図であり、（ｂ）はプリアンプ回路の回路構成を示す図である。 パイプライン並列型アナログデジタル変換装置の構成を示す図である。

符号の説明

１０・・・アナログデジタル変換器、２０・・・リファレンス信号生成回路、３０・・・コンパレータアレイ、４０・・・補間回路、５０・・・バブルエラー補正回路、６０・・・エンコーダ、７０・・・出力部、８０・・・アナログ信号入力部、９０・・・制御器、１００・・・アナログデジタル変換装置、１０１・・・アナログデジタル変換装置、１５０・・・無線通信装置。

Claims (8)

1. アナログ入力信号とリファレンス信号の電位を比較する比較器を複数個並列に接続したアナログデジタル変換器であって、外部制御信号により動作させる比較器の個数を変化させることで、分解能を可変とするアナログデジタル変換器。
2. アナログ入力信号とリファレンス信号の電位を比較する比較器を複数個並列に接続したアナログデジタル変換器と、
   前記アナログデジタル変換器の分解能を制御する制御信号を生成する制御器と、
   を備えることを特徴とするアナログデジタル変換装置。
3. 前記制御器は、制御信号により、動作させる比較器の個数を制御して、分解能を決定することを特徴とする請求項２に記載のアナログデジタル変換装置。
4. 分解能に応じて動作させない比較器の出力データを補間する補間回路をさらに備えることを特徴とする請求項２または３に記載のアナログデジタル変換装置。
5. 前記アナログデジタル変換器は、分解能を変化させた場合であっても、外部に最高分解能のビット数で出力することを特徴とする請求項４に記載のアナログデジタル変換装置。
6. 最高分解能よりも低い分解能で前記アナログデジタル変換器を動作させる場合、前記制御器は、隣接する比較器同士を動作させないことを特徴とする請求項２から５のいずれかに記載のアナログデジタル変換装置。
7. 前記比較器は、クロックの入力が停止されることで、その動作を停止されることを特徴とする請求項２から６のいずれかに記載のアナログデジタル変換装置。
8. 前記比較器は、プリアンプ回路とアナログラッチ回路を有して構成され、
   前記プリアンプ回路は、定電流の供給が停止されることで、その動作を停止されることを特徴とする請求項２から６のいずれかに記載のアナログデジタル変換装置。

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