JP2003174364A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 システムが要求するＡ／Ｄ変換器の分解能が
変化した場合に、要求された分解能を実現するために必
要なパイプラインステージのみを動作させ、不要なパイ
プラインステージの動作を停止させることにより、低消
費電力動作が可能で、しかも、Ａ／Ｄ変換器の出力破綻
を防ぐことができるＡ／Ｄ変換器を提供すること。 【解決手段】 出力すべきディジタル値を構成するため
に必要でない前記部分ディジタル値を出力する前記パイ
プラインステージに対して、ビット数制御回路２５によ
って指定された一連のパイプライン動作を停止させた時
には、補正用Ａ／Ｄ変換器２７によって最下位のビット
を確定するためのビットが補償され、これが補正用符号
変換回路２３によって所定のビットに加算され、出力す
べきディジタル値の分解能を補償する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡ／Ｄ変換器に関
し、特にパイプライン処理を行うＡ／Ｄ変換器におい
て、分解能を可変とする構成を有するものに関するもの
である。

【０００２】

【従来の技術】情報通信分野における信号処理のディジ
タル化、高速化、情報通信機器の小型化、軽量化に伴
い、ディジタル信号処理のキーデバイスとなるＡ／Ｄ変
換器においても、高速化、低消費電力化が要求されてい
る。近年ではこの要求を解決するためにＡ／Ｄ変換器の
構成法として、パイプラインＡ／Ｄ変換器が用いられる
ことが多い。最初に、従来のパイプラインＡ／Ｄ変換器
の構成および動作について説明する。

【０００３】図１７は、１．５ビット出力のパイプライ
ンステージを３つ、最終段に２ビット出力のパイプライ
ンステージを１つ用いた、一般的な５ビット出力のパイ
プラインＡ／Ｄ変換器の構成図を示している（例えば、
特許文献１、特許文献２、及び非特許文献１参照）。

【０００４】パイプラインＡ／Ｄ変換器は、入力として
アナログ入力信号１が与えられ、ディジタル出力信号２
を出力するものである。部分アナログ電圧値Ｐ０で示さ
れる前記アナログ入力信号１が、第１のパイプラインス
テージ３に接続され、部分アナログ電圧値Ｐ１で示され
る前記第１のパイプラインステージ３の出力が、第２の
パイプラインステージ４に接続され、部分アナログ電圧
値Ｐ２で示される前記第２のパイプラインステージ４の
出力が、第３のパイプラインステージ５に接続され、部
分アナログ電圧値Ｐ３で示される前記第３のパイプライ
ンステージ５の出力が、第４のパイプラインステージ６
に接続されており、一方、それぞれのパイプラインステ
ージで得られた部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４が
符号化回路７に接続されている。なお、前記アナログ入
力信号１は、サンプリング／ホールド回路（図示せず）
を経由した後に、前記第１のパイプラインステージ３に
接続されるように構成されていることもある。以上が、
パイプラインＡ／Ｄ変換器の構成である。

【０００５】次に、パイプラインＡ／Ｄ変換器がアナロ
グ電圧値をディジタル値に変換する動作について説明す
る。前記部分アナログ電圧値Ｐ０で示される前記アナロ
グ入力信号１が、前記第１のパイプラインステージ３に
入力されると、前記アナログ入力信号１に応じて、１．
５ビット分の情報をもつ２進コードであり、前記ディジ
タル出力信号２の最上位ビットを構成する前記部分ディ
ジタル値Ｍ１Ｌ１、および前記部分アナログ電圧値Ｐ１
を出力し、それぞれ前記符号化回路７、および前記第２
のパイプラインステージ４に入力される。

【０００６】同様に、前記部分アナログ電圧値Ｐ１が前
記第２のパイプラインステージ４に入力されると、前記
部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報
をもつ２進コードである前記部分ディジタル値Ｍ２Ｌ
２、および前記部分アナログ電圧値Ｐ２を出力し、それ
ぞれ前記符号化回路７、および前記第３のパイプライン
ステージ５に入力され、同様に、前記部分アナログ電圧
値Ｐ２が前記第３のパイプラインステージ５に入力され
ると、前記部分アナログ電圧値Ｐ２に応じて１．５ビッ
ト分の情報をもつ２進コードである前記部分ディジタル
値Ｍ３Ｌ３、および前記部分アナログ電圧値Ｐ３を出力
し、それぞれ前記符号化回路７、および前記第４のパイ
プラインステージ６に入力され、さらに、前記部分アナ
ログ電圧値Ｐ３が前記第４のパイプラインステージ６に
入力されると、前記部分アナログ電圧値Ｐ３に応じて２
ビット分の情報をもつ２進コードであり最下位ビットを
構成する前記部分ディジタル値Ｍ４Ｌ４を出力し、これ
が前記符号化回路７に入力される。

【０００７】前記部分ディジタル値Ｌ１と、前記部分デ
ィジタル値Ｍ２、前記部分ディジタル値Ｌ２と、前記部
分ディジタル値Ｍ３、前記部分ディジタル値Ｌ３と、前
記部分ディジタル値Ｍ４は、変換処理の信頼性を向上さ
せるために、それぞれオーバーラップ部分（ここでは
０．５ビット）を持っており、前記符号化回路７におい
て符号化されることにより、結果として２進コードであ
る５ビットの分解能をもつ前記ディジタル出力信号２を
出力する。

【０００８】以上が、パイプラインＡ／Ｄ変換器の動作
である。次に、前記パイプラインＡ／Ｄ変換器を構成し
ている一般的なパイプラインステージの構成および動作
について詳細に説明する。以下、第ｉ（１〜４）のパイ
プラインステージについて、その構成を説明する。

【０００９】図１８は図１７の１〜３番目に設けられた
第１〜第３のパイプラインステージ３〜５の詳細な構成
図を示している。第１〜第３のパイプラインステージ３
〜５は、入力としてＰｉ−１として示される第1の部分
アナログ電圧値８が与えられ、ＭｉＬｉとして示される
部分ディジタル値９およびＰｉとして示される第２の部
分アナログ電圧値１０を出力する。前記第１の部分アナ
ログ電圧値８が第１のオフセット付加器１１に接続さ
れ、前記第１のオフセット付加器１１の出力が部分Ａ／
Ｄ変換器１２に接続され、前記部分Ａ／Ｄ変換器１２の
出力が部分Ｄ／Ａ変換器１３に接続され、前記部分Ｄ／
Ａ変換器１３の出力が第２のオフセット付加器１４に接
続され、前記第２のオフセット付加器１４の出力と前記
第１の部分アナログ電圧値８とが減算器１５に接続さ
れ、該減算器１５の出力が演算増幅器１６に接続され、
該演算増幅器１６の出力が前記第２の部分アナログ電圧
値１０となり、前記部分Ａ／Ｄ変換器１２の出力が前記
部分ディジタル値９となる。

【００１０】一方、図１９は図１７で示した第４のパイ
プラインステージ６の詳細な構成図を示している。第４
のパイプラインステージ６は、入力としてＰｉ−１とし
て示される第1の部分アナログ電圧値８が与えられ、Ｍ
ｉＬｉとして示される部分ディジタル値９を出力する。
前記第１の部分アナログ電圧値８が部分Ａ／Ｄ変換器１
２に接続されている。該部分Ａ／Ｄ変換器１２の出力が
前記部分ディジタル値９となる。以上が、前記パイプラ
インステージの構成である。

【００１１】以下、第ｉ（１〜４）のパイプラインステ
ージについてその動作を説明する。１〜３番目に設けら
れた前記第１〜第３のパイプラインステージ３〜５は、
入力される前記第１の部分アナログ電圧値８であるＰｉ
−１に対して、前記第1のオフセット付加器１１によっ
て、第１のオフセット電圧値１７として、−０．５ＬＳ
Ｂ分のオフセット電圧値を加え、これに対して前記部分
Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前記部分
ディジタル値９として１．５ビット出力に相当し、上位
ビットをＭｉ、下位ビットをＬｉとする２進コードであ
る［００、０１、１０］を出力する。また、前記部分デ
ィジタル値９に対して前記部分Ｄ／Ａ変換器１３によっ
てＤ／Ａ変換を行い、この結果に対して前記第２のオフ
セット付加器１４によって第２のオフセット電圧値１８
として、＋０．５ＬＳＢ分のオフセット電圧値を加え、
前記第１の部分アナログ電圧値８と共に、前記減算器１
５に入力し、両者の差電圧値を得た後、これを前記演算
増幅器１６によって増幅し、前記第２の部分アナログ電
圧値１０であるＰｉを得る。以上が、前記第１〜第３の
パイプラインステージ３〜５の動作である。

【００１２】図２０は第ｉ（１〜３）番目に設けられた
前記第１〜第３のパイプラインステージ３〜５の入力で
ある前記第１の部分アナログ電圧値Ｐｉ−１に対する、
前記第１〜第３のパイプラインステージ３〜５の出力で
ある前記部分ディジタル値ＭｉＬｉ、および前記第２の
部分アナログ電圧値Ｐｉの関係を示したものである。こ
こで、前記第１および第２の部分アナログ電圧値の基準
レベルは、ＧＮＤレベルとしているが、前記第１および
第２の部分アナログ電圧値の基準レベルは任意に設定す
ることができる。なお、図中のＦＳは、前記第１〜第３
のパイプラインステージ３〜５のフルスケール電圧値を
示したものである。

【００１３】一方、４番目に設けられた前記第４のパイ
プラインステージ６は、入力される前記第１の部分アナ
ログ電圧値８であるＰｉ−１に対して、前記部分Ａ／Ｄ
変換器１２によってＡ／Ｄ変換を行い、前記部分ディジ
タル値９として２ビット出力に相当し、上位ビットをＭ
ｉ、下位ビットをＬｉとする２進コードである［００、
０１、１０、１１］を出力する。以上が、前記第４のパ
イプラインステージ６の動作である。

【００１４】図２１は第ｉ（４）番目に設けられた前記
第４のパイプラインステージ６の入力である前記第１の
部分アナログ電圧値Ｐｉ−１に対する前記第４のパイプ
ラインステージ６の出力である、前記部分ディジタル値
ＭｉＬｉの関係を示したものである。ここで、前記第１
の部分アナログ電圧値の基準レベルはＧＮＤレベルとし
ているが、前記第１〜第３のパイプラインステージ３〜
５と同様に、第１の部分アナログ電圧値の基準レベルは
任意に設定することができる。なお、図中のＦＳは前記
第４のパイプラインステージ６のフルスケール電圧値を
示したものである。以上が、パイプラインステージの動
作である。

【００１５】次に、前記パイプラインＡ／Ｄ変換器を構
成している一般的な符号化回路の構成および動作につい
て詳しく説明する。図２２は符号化回路７の構成図を示
している。前記符号化回路７は前記第１〜第３のパイプ
ラインステージ３〜５の出力である１．５ビットの２進
コードで構成される前記部分ディジタル値Ｍ１Ｌ１〜Ｍ
３Ｌ３、および前記第４のパイプラインステージ６の出
力である２ビットの２進コードで構成される前記部分デ
ィジタル値Ｍ４Ｌ４を入力として、前記ディジタル出力
信号２（Ｄ４〜Ｄ０）を出力する。

【００１６】前記部分ディジタル値Ｍ１は、半加算器１
９の入力端子であるＡ１端子に接続され、前記部分ディ
ジタル値Ｌ１は、全加算器２０の入力端子であるＡ２端
子に接続され、前記部分ディジタル値Ｍ２は、前記全加
算器２０の入力端子であるＢ２端子に接続され、前記部
分ディジタル値Ｌ２は、全加算器２１の入力端子である
Ａ３端子に接続され、前記部分ディジタル値Ｍ３は、前
記全加算器２１の入力端子であるＢ３端子に接続され、
前記部分ディジタル値Ｌ３は、半加算器２２の入力端子
であるＡ４端子に接続され、前記部分ディジタル値Ｍ４
は、前記半加算器２２の入力端子であるＢ４端子に接続
され、前記部分ディジタル値Ｌ４は、前記ディジタル出
力信号２の最下位ビットである、Ｄ０となる。

【００１７】前記半加算器２２の加算結果であるＳ４
は、前記ディジタル出力信号２の２ビット目であるＤ１
となる。前記半加算器２２のキャリー信号であるＣｏ４
は、前記全加算器２１のキャリー信号入力端子であるＣ
ｉ３に接続される。前記全加算器２１の加算結果である
Ｓ３は、前記ディジタル出力信号２の３ビット目である
Ｄ２となる。前記全加算器２１のキャリー信号であるＣ
ｏ３は前記全加算器２０のキャリー信号入力端子である
Ｃｉ２に接続される。前記全加算器２０の加算結果であ
るＳ２は、前記ディジタル出力信号２の４ビット目であ
るＤ３となる。前記全加算器２０のキャリー信号である
Ｃｏ２は前記半加算器１９の入力端子であるＢ１に接続
される。前記半加算器１９の加算結果であるＳ１は、前
記ディジタル出力信号２の最上位ビットであるＤ４とな
る。

【００１８】なお、半加算器および全加算器の入力端子
であるＡ１〜Ａ４端子およびＢ１〜Ｂ４端子は置き換え
可能であり、必ずしも前記の接続を必要とするものでは
ない。また、本例においては半加算器および全加算器で
構成される場合を示したが、他の論理回路でも構成が可
能である。以上が符号化回路の構成である。

【００１９】次に符号化回路７の動作について説明す
る。前記符号化回路７は、前記部分ディジタル値Ｌ４を
ディジタル出力信号２の最下位ビットであるＤ０として
出力する。また、前記部分ディジタル値Ｍ４と前記部分
ディジタル値Ｌ３とを前記半加算器２２で加算した結果
をディジタル出力信号２の２ビット目であるＤ１として
出力する。この時、桁上げが生じた場合、前記全加算器
２１にキャリー信号を伝える。また、前記部分ディジタ
ル値Ｍ３と前記部分ディジタル値Ｌ２と前記半加算器２
２のキャリー信号とを前記全加算器２１で加算した結果
をディジタル出力信号２の３ビット目であるＤ２として
出力する。この時、桁上げが生じた場合、前記全加算器
２０にキャリー信号を伝える。また、前記部分ディジタ
ル値Ｍ２と前記部分ディジタル値Ｌ１と、前記全加算器
２１のキャリー信号とを前記全加算器２０で加算した結
果をディジタル出力信号２の４ビット目であるＤ３とし
て出力する。この時、桁上げが生じた場合、前記半加算
器１９にキャリー信号を伝える。また、前記部分ディジ
タル値Ｍ１と、前記全加算器２０のキャリー信号とを前
記半加算器１９で加算した結果をディジタル出力信号２
の最上位ビットであるＤ４として出力する。以上が、符
号化回路の動作である。

【００２０】

【特許文献１】特開平６−８５６７２号公報

【特許文献２】特開平１０−１７３５２８号公報

【非特許文献１】「CMOS DATA CONVERTERS FOR COMMUNI
CATIONS」byMikael Gustavsson,J.Jacob Wikner,Nianxi
ong Nick Tan KLUWERACADEMIC PUBLISHERS(ISBN-0-7923
-7780-X)

【００２１】

【発明が解決しようとする課題】従来のＡ／Ｄ変換器は
以上のように構成されており、例えば、携帯電話等の移
動体通信機器は電池等で駆動されるため、ディジタル通
信用の通信品質を向上させるための回路などの内部に使
用されているＡ／Ｄ変換器は、移動体通信機器の小型化
・軽量化および電池等の長時間駆動化のために低消費電
力化が要求されている。一方、移動体通信機器が情報を
受信する際、建築物等の障害物の影響および基地局から
移動体通信機器までの通信距離変化の影響等により、受
信する電波の強度が異なるため、移動体通信機器を使用
する場所による電波の強度変化に応じてＡ／Ｄ変換器に
要求される分解能が変化する。

【００２２】以上に示した従来のパイプラインＡ／Ｄ変
換器は、移動体通信システムが要求する分解能が変化す
るという場合においても、ディジタル出力のビット数は
変化することがなく、全てのパイプラインステージが動
作しており、これがＡ／Ｄ変換器の低消費電力化を阻害
する原因の１つとなっていた。

【００２３】一方、このような問題に対して、例えば、
特許出願公開番号「特開平６−８５６７２号」に示され
るように、与えられる要求信号に応じて、下位ビット決
定用のＡ／Ｄ変換器の動作を止めることにより、出力さ
れるディジタル値の分解能を変化させるパイプラインＡ
／Ｄ変換器が提案されている。

【００２４】ところが、上述したように、現在、極めて
一般的に使用されているパイプラインＡ／Ｄ変換器の構
成においては、各パイプラインステージのディジタル出
力は上位のビットを構成するパイプラインステージのデ
ィジタル出力とオーバーラップを有するため、下位のビ
ットが決定されるまでは、上位のビットを決定すること
ができない。例えば、図２６（ａ）に示されるように、
［Ｍ１Ｌ１、Ｍ２Ｌ２、Ｍ３Ｌ３］が［０１、０１、０
１］の場合には演算結果は［０１１１］を出力すること
となるが、図２６（ｂ）に示すように、［Ｍ１Ｌ１、Ｍ
２Ｌ２、Ｍ３Ｌ３］が［０１、０１、１０］の場合には
本来［１０００］となるべき演算結果が、パイプライン
ステージ５を停止することで、［Ｍ３Ｌ３］が不明とな
り、［０１１］と演算されてしまうことになる。このよ
うに、最上位ビットの出力が最下位ビットの出力によっ
て決定されることもあるため、単に下位決定用のＡ／Ｄ
変換器の動作を停止させたとすると、要求された分解能
を実現するにいたらないばかりか、Ａ／Ｄ変換器の出力
に破綻が生じる可能性がある。

【００２５】本発明は上記のような問題点に鑑みなされ
たもので、システムが要求するＡ／Ｄ変換器の分解能が
変化した場合に、要求された分解能を実現するために必
要なパイプラインステージのみを動作させ、要求された
分解能を実現するために不要なパイプラインステージの
動作を停止させることにより、低消費電力動作が可能な
パイプラインＡ／Ｄ変換器を実現することを目的とする
とともに、要求された分解能を実現するために不要なパ
イプラインステージの動作を停止させた時に生じるＡ／
Ｄ変換器の出力破綻を防ぐことのできるＡ／Ｄ変換器を
提供することを目的とする。

【００２６】

【課題を解決するための手段】上記課題を解決するため
に、本発明（請求項１）にかかるＡ／Ｄ変換器は、それ
ぞれ、入力されるアナログ電圧に対してパイプライン動
作を行ってディジタル値を出力する複数のパイプライン
ステージを、直列に接続してなるパイプラインステージ
列と、分解能を指示するビット数制御信号に従い、上記
各パイプラインステージに対して、動作をさせるか停止
させるかを示すビット数選択信号を出力するビット数制
御回路と、前記ビット数制御信号に従って、出力すべき
ディジタル値の補償をする補正回路と、を備えた、こと
を特徴とするものである。

【００２７】また、本発明（請求項２）にかかるＡ／Ｄ
変換器は、請求項１記載のＡ／Ｄ変換器において、前記
補正回路は、前記すべてのパイプラインステージの入力
を入力とし、該入力のうちから上記ビット数選択信号に
応じて選択した入力と、比較参照電圧値とを比較してそ
の電圧比較結果を１以上の２進コードからなる補正用部
分デジタル値として出力する補正用Ａ／Ｄ変換器と、前
記パイプラインステージ列のすべてのパイプラインステ
ージが出力する前記部分ディジタル値と、前記補正用Ａ
／Ｄ変換器が出力する前記補正用部分ディジタル値とを
入力とし、上記ビット数選択信号に応じて、１以上の２
進コードを出力する補正用符号変換回路と、から構成さ
れている、ことを特徴とするものである。

【００２８】また、本発明（請求項３）にかかるＡ／Ｄ
変換器は、請求項１記載のＡ／Ｄ変換器において、前記
補正回路は、最終段パイプラインステージにおいて処理
されるアナログ電圧値を、前記複数のパイプラインステ
ージのうちの最終段を除くパイプラインステージが出力
するアナログ電圧値のうちから、上記ビット数選択信号
に応じて選択する選択手段と、前記最終段パイプライン
ステージが出力する部分ディジタル値と、前記パイプラ
インステージ列の前記最終段以外の各パイプラインステ
ージが出力する前記部分ディジタル値とを入力とし、上
記ビット数選択信号に応じて、補正された２進コードを
出力する補正用符号変換回路と、から構成されている、
ことを特徴とするものである。

【００２９】また、本発明（請求項４）にかかるＡ／Ｄ
変換器は、請求項１記載のＡ／Ｄ変換器において、前記
補正回路は、前記複数のパイプラインステージの最終段
ステージを除くパイプラインステージにおいて、オフセ
ット付加を行うか否かを、上記ビット数選択信号に応じ
て制御し、前記複数のパイプラインステージから、補正
された２進コードを出力せしめるオフセット制御手段か
ら構成されている、ことを特徴とするものである。

【００３０】

【発明の実施の形態】以下、本発明のＡ／Ｄ変換器の具
体的な実施の形態について述べる。 （実施の形態１）図１は、本発明の実施の形態１にかか
るパイプラインＡ／Ｄ変換器であり、ディジタル出力信
号の分解能を１〜５ビットの間で変化させることが可能
なパイプラインＡ／Ｄ変換器の構成を示している。本実
施の形態１であるパイプラインＡ／Ｄ変換器は、入力と
してアナログ入力信号１が与えられディジタル出力信号
２を出力するように構成されている。すなわち、部分ア
ナログ電圧値Ｐ０で示される前記アナログ入力信号１が
第１のパイプラインステージ３の入力として接続され、
部分アナログ電圧値Ｐ１で示される前記第１のパイプラ
インステージ３の出力が、第２のパイプラインステージ
４の入力として接続され、部分アナログ電圧値Ｐ２で示
される前記第２のパイプラインステージ４の出力が、第
３のパイプラインステージ５の入力として接続され、部
分アナログ電圧値Ｐ３で示される前記第３のパイプライ
ンステージ５の出力が、第４のパイプラインステージ６
の入力として接続されている。

【００３１】それぞれのパイプラインステージで得られ
た部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４は、補正用符号
変換回路２３に接続され、該補正用符号変換回路２３の
出力は符号化回路７に接続されている。一方、ビット数
制御信号２４がビット数制御回路２５に接続され、前記
ビット数制御回路２５の出力であるビット数選択信号２
６が前記第１〜第４のパイプラインステージ３〜６と、
補正用Ａ／Ｄ変換器２７と、前記補正用符号変換回路２
３と、に接続されている。また、前記部分アナログ電圧
値Ｐ０〜Ｐ３は、前記補正用Ａ／Ｄ変換器２７に接続さ
れ、該補正用Ａ／Ｄ変換器２７の出力であるＣｏｕｔで
示される補正用部分ディジタル値２８は、前記補正用符
号変換回路２３に接続されている。以上が本発明の実施
の形態１であるパイプラインＡ／Ｄ変換器の構成であ
る。

【００３２】次に本実施の形態1であるパイプラインＡ
／Ｄ変換器が５ビットの分解能をもつディジタル出力信
号を出力する場合の動作について説明する。５ビットの
分解能をもつディジタル出力信号を出力するための前記
ビット数制御信号２４が、前記ビット数制御回路２５に
与えられると、前記ビット数制御回路２５より、前記第
１〜第４のパイプラインステージ３〜６が動作するよう
に、また、前記補正用Ａ／Ｄ変換器２７が停止するよう
に前記ビット数選択信号２６が出力される。

【００３３】停止した前記補正用Ａ／Ｄ変換器２７は、
前記補正用部分ディジタル値Ｃｏｕｔとして［０］もし
くは［１］の任意を出力することとする。この時、前記
アナログ入力信号１が前記第１のパイプラインステージ
３に入力されると、前記アナログ入力信号１に応じて、
１．５ビット分の情報をもつ２進コードであり、前記デ
ィジタル出力信号２の最上位ビットを構成する部分ディ
ジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出
力し、それぞれ前記補正用符号変換回路２３および前記
第２のパイプラインステージ４に入力される。

【００３４】同様に、前記部分アナログ電圧値Ｐ１が前
記第２のパイプラインステージ４に入力されると、前記
部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報
をもつ２進コードである部分ディジタル値Ｍ２Ｌ２、お
よび部分アナログ電圧値Ｐ２を出力し、それぞれ前記補
正用符号変換回路２３、および前記第３のパイプライン
ステージ５に入力され、同様に、前記部分アナログ電圧
値Ｐ２が前記第３のパイプラインステージ５に入力され
ると、前記部分アナログ電圧値Ｐ２に応じて１．５ビッ
ト分の情報をもつ２進コードである部分ディジタル値Ｍ
３Ｌ３、および部分アナログ電圧値Ｐ３を出力し、それ
ぞれ前記補正用符号変換回路２３、および前記第４のパ
イプラインステージ６に入力され、前記部分アナログ電
圧値Ｐ３が前記第４のパイプラインステージ６に入力さ
れると、前記部分アナログ電圧値Ｐ３に応じて２ビット
分の情報をもつ２進コードであり、前記ディジタル出力
信号２の最下位ビットを構成する部分ディジタル値Ｍ４
Ｌ４を出力し、これが前記補正用符号変換回路２３に入
力される。

【００３５】５ビットの分解能をもつディジタル出力信
号を出力する際には、前記第１〜第４のパイプラインス
テージ３〜６の出力である前記部分ディジタル値Ｍ１Ｌ
１〜Ｍ４Ｌ４に対して補正を必要としないため、前記部
分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４をそのまま前記符号
化回路７に入力し、前記符号化回路７において符号化す
ることにより、結果として２進コードである５ビットの
分解能をもつディジタル出力信号２を出力する。以上に
より、パイプラインＡ／Ｄ変換器は、５ビットの分解能
をもつディジタル出力信号を出力することになる。

【００３６】次に本実施の形態1のパイプラインＡ／Ｄ
変換器が４ビットの分解能をもつディジタル出力信号を
出力する場合の動作について説明する。４ビットの分解
能をもつディジタル出力信号を出力するための前記ビッ
ト数制御信号２４が、前記ビット数制御回路２５に与え
られると、前記ビット数制御回路２５より前記第１〜第
３のパイプラインステージ３〜５が動作するように、ま
た、前記第４のパイプラインステージ６が停止するよう
に、かつ、前記補正用Ａ／Ｄ変換器２７が動作するよう
に前記ビット数選択信号２６が出力される。

【００３７】停止した前記第４のパイプラインステージ
６は、前記部分ディジタル値Ｍ４Ｍ４として［００］を
出力することとする。この時、前記アナログ入力信号１
が前記第１のパイプラインステージ３に入力されると、
前記アナログ入力信号１に応じて、１．５ビット分の情
報をもつ２進コードであり前記ディジタル出力信号２の
最上位ビットを構成する部分ディジタル値Ｍ１Ｌ１、お
よび部分アナログ電圧値Ｐ１を出力し、それぞれ前記補
正用符号変換回路２３、および前記第２のパイプライン
ステージ４に入力される。同様に、前記部分アナログ電
圧値Ｐ１が前記第２のパイプラインステージ４に入力さ
れると、前記部分アナログ電圧値Ｐ１に応じて１．５ビ
ット分の情報をもつ２進コードである部分ディジタル値
Ｍ２Ｌ２、および部分アナログ電圧値Ｐ２を出力し、そ
れぞれ前記補正用符号変換回路２３、および前記第３の
パイプラインステージ５に入力され、同様に、前記部分
アナログ電圧値Ｐ２が前記第３のパイプラインステージ
５に入力されると、前記部分アナログ電圧値Ｐ２に応じ
て１．５ビット分の情報をもつ２進コードである部分デ
ィジタル値Ｍ３Ｌ３、および部分アナログ電圧値Ｐ３を
出力し、それぞれ前記補正用符号変換回路２３、および
前記補正用Ａ／Ｄ変換器２７に入力される。

【００３８】前記補正用Ａ／Ｄ変換器２７は、前記補正
用Ａ／Ｄ変換器２７に入力される前記部分アナログ電圧
値Ｐ０〜Ｐ３の中から前記ビット数制御信号２６に従っ
て、前記部分アナログ電圧値Ｐ３を選択し、後述する方
法によって、前記部分アナログ電圧値Ｐ３に応じて１ビ
ット分の情報をもつ２進コードであるＣｏｕｔで示され
る前記補正用部分ディジタル値２８を出力し、これが前
記補正用符号変換回路２３に入力される。

【００３９】４ビットの分解能をもつディジタル出力信
号を出力する際には、前記第４のパイプラインステージ
６の出力である前記部分ディジタル値Ｍ４に対して、前
記補正用部分ディジタル値２８を用いて補正を行った
後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符
号化回路７に入力し、前記符号化回路７において符号化
することにより、結果として２進コードである４ビット
の分解能をもつディジタル出力信号２を出力することが
できる。以上により、本パイプラインＡ／Ｄ変換器は、
４ビットの分解能をもつディジタル出力信号を出力する
ことになる。

【００４０】次に本実施の形態1のパイプラインＡ／Ｄ
変換器が３ビットの分解能をもつディジタル出力信号を
出力する場合の動作について説明する。３ビットの分解
能をもつディジタル出力信号を出力するための前記ビッ
ト数制御信号２４が、前記ビット数制御回路２５に与え
られると、前記ビット数制御回路２５より前記第１〜第
２のパイプラインステージ３〜４が動作し、前記第３〜
第４のパイプラインステージ５〜６が停止するように、
また、前記補正用Ａ／Ｄ変換器２７が動作するように、
前記ビット数選択信号２６が出力される。

【００４１】停止した前記第３〜第４のパイプラインス
テージ５〜６は、前記部分ディジタル値Ｍ３Ｍ３〜Ｍ４
Ｍ４として［００］を出力することとする。この時、前
記アナログ入力信号１が前記第１のパイプラインステー
ジ３に入力されると、前記アナログ入力信号１に応じ
て、１．５ビット分の情報をもつ２進コードであり前記
ディジタル出力信号２の最上位ビットを構成する部分デ
ィジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を
出力し、それぞれ前記補正用符号変換回路２３、および
前記第２のパイプラインステージ４に入力される。同様
に、前記部分アナログ電圧値Ｐ１が前記第２のパイプラ
インステージ４に入力されると、前記部分アナログ電圧
値Ｐ１に応じて１．５ビット分の情報をもつ２進コード
である部分ディジタル値Ｍ２Ｌ２、および部分アナログ
電圧値Ｐ２を出力し、それぞれ前記補正用符号変換回路
２３、および前記補正用Ａ／Ｄ変換器２７に入力され
る。

【００４２】前記補正用Ａ／Ｄ変換器２７は、前記補正
用Ａ／Ｄ変換器２７に入力される前記部分アナログ電圧
値Ｐ０〜Ｐ３の中から前記ビット数制御信号２６に従っ
て前記部分アナログ電圧値Ｐ２を選択し、後述する方法
によって、前記部分アナログ電圧値Ｐ２に応じて１ビッ
ト分の情報をもつ２進コードであるＣｏｕｔで示される
前記補正用部分ディジタル値２８を出力し、これが前記
補正用符号変換回路２３に入力される。３ビットの分解
能を持つディジタル出力信号を出力する際には、前記第
３のパイプラインステージ５の出力である前記部分ディ
ジタル値Ｍ３に対して、前記補正用部分ディジタル値２
８を用いて補正を行った後、前記部分ディジタル値Ｍ１
Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号
化回路７において符号化することにより、結果として２
進コードである３ビットの分解能をもつディジタル出力
信号２を出力する。以上により、本パイプラインＡ／Ｄ
変換器は、３ビットの分解能をもつディジタル出力信号
を出力することになる。

【００４３】次に本実施の形態1のパイプラインＡ／Ｄ
変換器が２ビットの分解能をもつディジタル出力信号を
出力する場合の動作について説明する。２ビットの分解
能をもつディジタル出力信号を出力するための前記ビッ
ト数制御信号２４が、前記ビット数制御回路２５に与え
られると、前記ビット数制御回路２５より、前記第１の
パイプラインステージ３が動作するように、かつ、前記
第２〜第４のパイプラインステージ４〜６が停止するよ
うに、また、前記補正用Ａ／Ｄ変換器２７が動作するよ
うに、前記ビット数選択信号２６が出力される。

【００４４】停止した前記第２〜第４のパイプラインス
テージ４〜６は、前記部分ディジタル値Ｍ２Ｍ２〜Ｍ４
Ｍ４として［００］を出力することとする。この時、前
記アナログ入力信号１が前記第１のパイプラインステー
ジ３に入力されると、前記アナログ入力信号１に応じ
て、１．５ビット分の情報をもつ２進コードであり前記
ディジタル出力信号２の最上位ビットを構成する部分デ
ィジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を
出力し、それぞれ前記補正用符号変換回路２３、および
前記補正用Ａ／Ｄ変換器２７に入力される。

【００４５】前記補正用Ａ／Ｄ変換器２７は、前記補正
用Ａ／Ｄ変換器２７に入力される前記部分アナログ電圧
値Ｐ０〜Ｐ３の中から前記ビット数制御信号２６に従っ
て前記部分アナログ電圧値Ｐ１を選択し、後述する方法
によって、前記部分アナログ電圧値Ｐ１に応じて１ビッ
ト分の情報をもつ２進コードであるＣｏｕｔで示される
前記補正用部分ディジタル値２８を出力し、これが前記
補正用符号変換回路２３に入力される。２ビットの分解
能を持つディジタル出力信号を出力する際には、前記第
２のパイプラインステージ４の出力である前記部分ディ
ジタル値Ｍ２に対して前記補正用部分ディジタル値２８
を用いて補正を行った後、前記部分ディジタル値Ｍ１Ｌ
１〜Ｍ４Ｌ４を前記符号化回路７に入力し、前記符号化
回路７において符号化することにより、結果として２進
コードである２ビットの分解能をもつディジタル出力信
号２を出力する。以上により、本パイプラインＡ／Ｄ変
換器は、２ビットの分解能をもつディジタル出力信号を
出力することになる。

【００４６】次に本実施の形態1のパイプラインＡ／Ｄ
変換器が１ビットの分解能をもつディジタル出力信号を
出力する場合の動作について説明する。１ビットの分解
能をもつディジタル出力信号を出力するための前記ビッ
ト数制御信号２４が、前記ビット数制御回路２５に与え
られると、前記ビット数制御回路２５より前記第１〜第
４のパイプラインステージ３〜６が停止するように、ま
た、前記補正用Ａ／Ｄ変換器２７が動作するように、前
記ビット数選択信号２６が出力される。

【００４７】停止した前記第１〜第４のパイプラインス
テージ３〜６は、前記部分ディジタル値Ｍ１Ｍ１〜Ｍ４
Ｍ４として［００］を出力することとする。前記補正用
Ａ／Ｄ変換器２７は、前記補正用Ａ／Ｄ変換器２７に入
力される前記部分アナログ電圧値Ｐ０〜Ｐ３の中から前
記ビット数制御信号２６に従って前記部分アナログ電圧
値Ｐ０を選択し、後述する方法によって、前記部分アナ
ログ電圧値Ｐ０に応じて１ビット分の情報をもつ２進コ
ードであるＣｏｕｔで示される前記補正用部分ディジタ
ル値２８を出力し、これが前記補正用符号変換回路２３
に入力される。１ビットの分解能を持つディジタル出力
信号を出力する際には、前記第１のパイプラインステー
ジ３の出力である前記部分ディジタル値Ｍ１に対して前
記補正用部分ディジタル値２８を用いて補正を行った
後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符
号化回路７に入力し、前記符号化回路７において符号化
することにより、結果として２進コードである１ビット
の分解能をもつディジタル出力信号２を出力する。以上
により本パイプラインＡ／Ｄ変換器は、１ビットの分解
能をもつディジタル出力信号を出力することになる。

【００４８】図２は上記実施の形態１のパイプラインＡ
／Ｄ変換器に用いられるビット数制御回路の詳細な構成
を示している。前記ビット数制御信号２４のうち、ビッ
ト数制御信号Ａ０が、第１の否定論理回路と、第１、第
３、第５の否定論理和回路の１入力端子とに接続され、
前記ビット数制御信号２４のうちビット数制御信号Ａ１
が、第２の否定論理回路と、第１、第２、第５の否定論
理和回路の一入力端子とに接続され、前記ビット数制御
信号２４のうちビット数制御信号Ａ２が、第３の否定論
理回路と、第１、第２、第３、第４の否定論理和回路の
一入力端子とに接続されている。また、前記第１の否定
論理回路の出力が、第２、第４の否定論理和回路の一入
力端子とに接続され、第２の否定論理回路の出力が、第
３、第４の否定論理和回路の一入力端子とに接続され、
第３の否定論理回路の出力が、第５の否定論理和回路の
一入力端子に接続され、第１の否定論理和回路の出力が
B１で示されるビット選択信号２６として出力され、第
２の否定論理和回路の出力がB２で示されるビット選択
信号２６として出力され、第３の否定論理和回路の出力
がB３で示されるビット選択信号２６として出力され、
第４の否定論理和回路の出力がB４で示されるビット選
択信号２６として出力され、第５の否定論理和回路の出
力がB５で示されるビット選択信号２６として出力され
るように構成されている。

【００４９】次に上記ビット数制御回路２５の動作につ
いて説明する。前記ビット数制御信号Ａ２〜Ａ０に［０
００］が入力されると、前記第１の否定論理和回路の出
力のみが１レベルとなり、前記第２〜第５の否定論理和
回路の出力が０レベルとなり、前記ビット数選択信号Ｂ
５〜Ｂ１［００００１］が出力される。前記ビット数制
御信号Ａ２〜Ａ０に［００１］が入力されると、前記第
２の否定論理和回路の出力のみが１レベルとなり、前記
第１および第３〜第５の否定論理和回路の出力が０レベ
ルとなり、前記ビット数選択信号Ｂ５〜Ｂ１［０００１
０］が出力される。前記ビット数制御信号Ａ２〜Ａ０に
［０１０］が入力されると、前記第３の否定論理和回路
の出力のみが１レベルとなり、前記第１〜第２および第
４〜第５の否定論理和回路の出力が０レベルとなり、前
記ビット数選択信号Ｂ５〜Ｂ１［００１００］が出力さ
れる。前記ビット数制御信号Ａ２〜Ａ０に［０１１］が
入力されると、前記第４の否定論理和回路の出力のみが
１レベルとなり、前記第１〜第３および第５の否定論理
和回路の出力が０レベルとなり、前記ビット数選択信号
Ｂ５〜Ｂ１［０１０００］が出力される。前記ビット数
制御信号Ａ２〜Ａ０に［１００］が入力されると、前記
第５の否定論理和回路の出力のみが１レベルとなり、前
記第１〜４の否定論理和回路の出力が０レベルとなり、
前記ビット数選択信号Ｂ５〜Ｂ１［１００００］が出力
される。

【００５０】前記ビット数選択信号Ｂ５が１レベル、そ
の他の前記ビット数選択信号が０レベルを示すとき、本
実施の形態１であるパイプラインＡ／Ｄ変換器は、５ビ
ット精度の分解能をもつＡ／Ｄ変換器として働き、同様
に、前記ビット数選択信号Ｂ４が１レベル、その他の前
記ビット数選択信号が０レベルを示すとき、４ビット精
度の分解能をもつＡ／Ｄ変換器として働き、同様に、前
記ビット数選択信号Ｂ３が１レベル、その他の前記ビッ
ト数選択信号が０レベルを示すとき、３ビット精度の分
解能をもつＡ／Ｄ変換器として働き、同様に、前記ビッ
ト数選択信号Ｂ２が１レベル、その他の前記ビット数選
択信号が０レベルを示すとき、２ビット精度の分解能を
もつＡ／Ｄ変換器として働き、同様に、前記ビット数選
択信号Ｂ１が１レベル、その他の前記ビット数選択信号
が０レベルを示すとき、１ビット精度の分解能をもつＡ
／Ｄ変換器として働く。以上が、本発明の実施の形態１
であるパイプラインＡ／Ｄ変換器に用いられるビット数
制御回路２５の動作である。

【００５１】なお、図２における前記ビット数制御回路
２５では、否定論理回路および否定論理和回路を用いた
場合の構成について述べたが、他の論理回路を用いても
同様の効果が得られることは明らかである。また、図２
における構成では、前記ビット数制御信号Ａ２〜Ａ０の
論理状態が［０００］,［００１］,［０１０］,［０１
１］,［１００］のときに、前記ビット数選択信号Ｂ５
〜Ｂ１が、それぞれ［００００１］,［０００１０］,
［００１００］,［０１０００］,［１００００］と出力
されるものとして述べたが、同等の効果が得られるよう
に、前記ビット数選択信号Ｂ５〜Ｂ１が、前記ビット数
制御信号Ａ２〜Ａ０に対して一意に決まり、前記ビット
数選択信号Ｂ５〜Ｂ１を受ける回路が対応してさえいれ
ば、前記ビット数制御信号Ａ２〜Ａ０の論理状態は任意
に選択することが可能であることは言うまでもない。

【００５２】さらに、図２における構成では、前記ビッ
ト数選択信号Ｂ５〜Ｂ１のうち１つの選択信号のみが１
レベル、他の４つの選択信号が０レベルとして出力され
ると述べたが、同等の効果が得られるように前記ビット
数選択信号Ｂ５〜Ｂ１が前記ビット数制御信号Ａ２〜Ａ
０に対して一意に決まり、前記ビット数選択信号Ｂ５〜
Ｂ１を受ける回路が対応してさえいれば、前記ビット数
選択信号Ｂ５〜Ｂ１のうち１つの選択信号のみが０レベ
ル、他の４つの選択信号が１レベルとして出力する、あ
るいは、前記ビット数選択信号Ｂ５〜Ｂ１は任意の論理
状態を出力するとしても同等の効果を得ることが可能で
あることは言うまでもない。

【００５３】以下、上述した第ｉ（１〜４）のパイプラ
インステージについてその構成を詳細に説明する。図３
は、本実施の形態１で示したパイプラインＡ／Ｄ変換器
に用いられる第１〜第３のパイプラインステージ３〜５
の構成図を示している。この第１〜第３のパイプライン
ステージ３〜５は入力として、Ｐｉ−１として示される
第1の部分アナログ電圧値８が与えられ、ＭｉＬｉとし
て示される部分ディジタル値９、およびＰｉとして示さ
れる第２の部分アナログ電圧値１０を出力する。また、
入力として上記図２で説明したビット数制御回路２５に
よって出力されたビット数選択信号Ｂ１〜Ｂｉが与えら
れ、これに従って、各パイプラインステージが、一連の
パイプライン動作を行うか、一連のパイプライン動作を
停止させるか、が決定される。

【００５４】前記第1の部分アナログ電圧値８が第1のオ
フセット付加器１１の入力として接続され、前記第1の
オフセット付加器１１の出力が部分Ａ／Ｄ変換器１２の
入力として接続され、前記部分Ａ／Ｄ変換器１２の出力
が部分Ｄ／Ａ変換器１３の入力として接続され、前記部
分Ｄ／Ａ変換器１３の出力が第２のオフセット付加器１
４の入力として接続され、前記第２のオフセット付加器
１４の出力と前記第１の部分アナログ電圧値８とが減算
器１５の入力として接続され、前記減算器１５の出力が
演算増幅器１６の入力として接続され、前記演算増幅器
１６の出力が前記第２の部分アナログ電圧値１０とな
る。

【００５５】前記第１のパイプラインステージ３におい
ては、前記ビット数選択信号Ｂ１のみが、また前記第３
のパイプラインステージ５においては、前記ビット数選
択信号Ｂ１〜Ｂ３が、つまり前記ビット数選択信号Ｂ１
〜Ｂｉが各パイプラインステージの論理和回路２６に接
続され、前記論理和回路２６の出力であるＩｉが前記第
1のオフセット付加器１１，前記部分Ａ／Ｄ変換器１
２，前記部分Ｄ／Ａ変換器１３，前記第２のオフセット
付加器１４，前記減算器１５，前記演算増幅器１６とに
接続される。

【００５６】一方、図４は最終段のステージである第４
のパイプラインステージ６の構成図を示している。第４
のパイプラインステージ６は、その入力として、Ｐｉ−
１として示される第1の部分アナログ電圧値８が与えら
れ、ＭｉＬｉとして示される部分ディジタル値９を出力
する。前記第1の部分アナログ電圧値８が部分Ａ／Ｄ変
換器１２の入力として接続されている。前記ビット数選
択信号Ｂ１〜Ｂ４が論理和回路２６に入力され、前記論
理和回路２６の出力であるＩｉが前記部分Ａ／Ｄ変換器
１２に接続される。以上が、本発明の実施の形態１であ
るパイプラインＡ／Ｄ変換器に用いられる各パイプライ
ンステージの構成である。

【００５７】以下、前記第ｉ（１〜４）のパイプライン
ステージについて、その動作を説明する。前記第１〜第
３のパイプラインステージ３〜５は、入力される前記ビ
ット数選択信号Ｂ１〜Ｂｉのうち全てが０レベル、つま
りパイプラインＡ／Ｄ変換器が（ｉ＋１）ビット精度以
上の分解能をもつＡ／Ｄ変換器として働いている場合、
前記論理和回路２６より出力されるＩｉは０レベルにな
る。このとき、通常通り、全パイプラインステージが動
作する一連のパイプライン動作を行う。入力される前記
第１の部分アナログ電圧値８であるＰｉ−１に対して、
前記第1のオフセット付加器１１によって第1のオフセッ
ト電圧値１７として、−０．５ＬＳＢ分のオフセット電
圧値を加え、これに対して前記部分Ａ／Ｄ変換器１２に
よってＡ／Ｄ変換を行い、前記部分ディジタル値９とし
て１．５ビット出力に相当し、上位ビットをＭｉ、下位
ビットをＬｉとする２進コードである［００、０１、１
０］を出力する。

【００５８】そしてさらに、前記部分ディジタル値９に
対して前記部分Ｄ／Ａ変換器１３によってＤ／Ａ変換を
行い、この結果に対して前記第２のオフセット付加器１
４によって第２のオフセット電圧値１８として、＋０．
５ＬＳＢ分のオフセット電圧値を加え、前記第１の部分
アナログ電圧値８と共に前記減算器１５に入力し、両者
の差電圧値を得た後、これを前記演算増幅器１６によっ
て増幅し前記第２の部分アナログ電圧値１０であるＰｉ
を、出力する。

【００５９】一方、入力される前記ビット数選択信号Ｂ
１〜Ｂｉのうち少なくとも１つが１レベル、つまりパイ
プラインＡ／Ｄ変換器がｉビット精度以下の分解能をも
つＡ／Ｄ変換器として働いている場合、前記論理和回路
（２６）より出力されるＩｉは、１レベルになる。この
とき、前記第1のオフセット付加器１１、前記部分Ａ／
Ｄ変換器１２、前記部分Ｄ／Ａ変換器１３、前記第２の
オフセット付加器１４、前記減算器１５、及び前記演算
増幅器１６は、その動作を停止する。この時、前記部分
Ａ／Ｄ変換器１２は、ＭｉＬｉで示される前記部分ディ
ジタル値９として［００］を出力することとする。

【００６０】また、前記第４のパイプラインステージ６
は、入力される前記ビット数選択信号Ｂ１〜Ｂ４のうち
全てが０レベル、つまり、パイプラインＡ／Ｄ変換器が
５ビット精度の分解能をもつＡ／Ｄ変換器として働いて
いる場合と同様、前記論理和回路（２６）より出力され
るＩｉは０レベルになる。このとき、該第４のパイプラ
インステージ６は、通常通り一連のパイプライン動作を
行う。即ち、入力される前記第１の部分アナログ電圧値
８であるＰｉ−１に対して前記部分Ａ／Ｄ変換器１２に
よってＡ／Ｄ変換を行い、前記部分ディジタル値９とし
て２ビット出力に相当し、上位ビットをＭｉ、下位ビッ
トをＬｉとする２進コードである［００、０１、１０、
１１］を出力する。

【００６１】一方、入力される前記ビット数選択信号Ｂ
１〜Ｂ４のうち少なくとも１つが１レベル、つまりパイ
プラインＡ／Ｄ変換器が４ビット精度以下の分解能をも
つＡ／Ｄ変換器として働いている場合、前記論理和回路
（２６）より出力されるＩｉは１レベルになる。このと
き、前記部分Ａ／Ｄ変換器１２はその動作を停止する。
この時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示さ
れる前記部分ディジタル値９として［００］を出力する
こととする。以上が、本発明の実施の形態１であるパイ
プラインＡ／Ｄ変換器に用いられるパイプラインステー
ジの動作である。

【００６２】図５は、パイプラインＡ／Ｄ変換器に用い
られる補正用Ａ／Ｄ変換器２７の詳細な構成図を示して
いる。補正用Ａ／Ｄ変換器２７は、入力として各パイプ
ラインステージの部分アナログ電圧値であるＰ０〜Ｐ３
を与え、ビット数選択信号Ｂ５〜Ｂ１に従って前記部分
アナログ電圧値であるＰ０〜Ｐ３のうち１つを選択し、
電圧比較を行い、この結果、補正用部分ディジタル値２
８を出力する構成となっている。

【００６３】すなわち、入力として与えられる各パイプ
ラインステージの前記部分アナログ電圧値Ｐ０〜Ｐ３
が、それぞれスイッチＳＷ１〜ＳＷ４を介して電圧比較
器２９の入力電圧端子であるＶｉｎ端子に接続され、前
記電圧比較器２９の参照電圧端子であるＶｒｅｆ端子は
ＧＮＤレベルに接続され、前記電圧比較器２９の電圧比
較結果であるＣ端子出力はＣｏｕｔとして示される前記
補正用部分ディジタル値２８として出力される。

【００６４】前記ビット数選択信号２６のうちＢ１〜Ｂ
４は、それぞれ前記スイッチＳＷ１〜ＳＷ４に接続さ
れ、各スイッチのオン状態およびオフ状態を決定する。
また、前記ビット数選択信号２６のうちＢ５は、前記電
圧比較器２９のパワーオフ端子であるＰＤ端子に接続さ
れる。以上が、本発明の実施の形態１であるパイプライ
ンＡ／Ｄ変換器に用いられる補正用Ａ／Ｄ変換器２７の
構成である。

【００６５】次に上記補正用Ａ／Ｄ変換器２７の動作に
ついて図２３を参照しつつ、詳細に説明する。前記補正
用Ａ／Ｄ変換器２７に入力される前記ビット数選択信号
Ｂ１〜Ｂ５は、うち１つが１レベル、その他は０レベル
である。前記ビット数選択信号Ｂ５が1レベル、その他
の前記ビット数選択信号Ｂ１〜Ｂ４が０レベル、つまり
パイプラインＡ／Ｄ変換器が５ビット精度の分解能をも
つＡ／Ｄ変換器として働いている場合（図２３（ａ）参
照）、前記電圧比較器２９は停止する。この時、前記電
圧比較器２９である前記補正用部分ディジタル値Ｃｏｕ
ｔは０レベル、もしくは１レベルの任意を出力するとす
る。

【００６６】次に前記ビット数選択信号Ｂ４が１レベ
ル、その他の前記ビット数選択信号が０レベル、つまり
パイプラインＡ／Ｄ変換器が４ビット精度の分解能をも
つＡ／Ｄ変換器として働いている場合（図２３（ｂ）参
照）、前記スイッチＳＷ４がオン状態、その他の前記ス
イッチがオフ状態となり、前記電圧比較器２９は前記ス
イッチＳＷ４を介してＶｉｎ端子に接続される前記部分
アナログ電圧値Ｐ３と、Ｖｒｅｆ端子に接続されるＧＮ
Ｄレベルとを比較し、その比較結果として１ビット出力
に相当する２進コードを前記補正用部分ディジタル値Ｃ
ｏｕｔとして出力する。以下同様に、前記ビット数選択
信号Ｂ３が１レベル、その他の前記ビット数選択信号が
０レベル、つまり３ビット精度の分解能をもつＡ／Ｄ変
換器として働いている場合（図２３（ｃ）参照）、前記
スイッチＳＷ３がオン状態、その他の前記スイッチがオ
フ状態となり、前記電圧比較器２９は前記スイッチＳＷ
３を介してＶｉｎ端子に接続される前記部分アナログ電
圧値Ｐ２と、Ｖｒｅｆ端子に接続されるＧＮＤレベルと
を比較し、前記ビット数選択信号Ｂ２が１レベル、その
他の前記ビット数選択信号が０レベル、つまり２ビット
精度の分解能をもつＡ／Ｄ変換器として働いている場合
（図２３（ｄ）参照）、前記スイッチＳＷ２がオン状
態、その他の前記スイッチがオフ状態となり、前記電圧
比較器２９は前記スイッチＳＷ２を介してＶｉｎ端子に
接続される前記部分アナログ電圧値Ｐ１と、Ｖｒｅｆ端
子に接続されるＧＮＤレベルとを比較し、前記ビット数
選択信号Ｂ１が１レベル、その他の前記ビット数選択信
号が０レベル、つまり１ビット精度の分解能をもつＡ／
Ｄ変換器として働いている場合（図２３（ｅ）参照）、
前記スイッチＳＷ１がオン状態、その他の前記スイッチ
がオフ状態となり、前記電圧比較器２９は前記スイッチ
ＳＷ１を介してＶｉｎ端子に接続される前記部分アナロ
グ電圧値Ｐ０と、Ｖｒｅｆ端子に接続されるＧＮＤレベ
ルとを比較し、比較結果として１ビット出力に相当する
２進コードを前記補正用部分ディジタル値Ｃｏｕｔとし
て出力する。

【００６７】以上が、本実施の形態１であるパイプライ
ンＡ／Ｄ変換器に用いられる補正用Ａ／Ｄ変換器２７の
動作である。なお、本実施の形態では図５において、ス
イッチを用いて前記部分アナログ電圧値Ｐ０〜Ｐ３を選
択すると述べたが、電圧値を選択する回路であれば他回
路でも構成が可能である。

【００６８】また、本実施の形態では、図５の電圧比較
器において、ＧＮＤレベルとの比較を行うと述べたが、
前記部分アナログ電圧値Ｐ０〜Ｐ３の基準レベルは任意
に設定することができるため、ＧＮＤレベルとの比較に
限定するものではなく、前記部分アナログ電圧値Ｐ０〜
Ｐ３の基準レベルとの比較を行う構成であればよい。

【００６９】図６は、パイプラインＡ／Ｄ変換器に用い
られる補正用符号変換回路２３と前記符号化回路７の詳
細な構成図を示している。補正用符号変換回路２３は、
前記第１〜第４のパイプラインステージ３〜６それぞれ
が出力する前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４
と、前記補正用Ａ／Ｄ変換器２７によって出力される前
記補正用部分ディジタル値Ｃｏｕｔと、前記ビット数選
択信号Ｂ１〜Ｂ４（２６）とが与えられ、前記ビット数
選択信号Ｂ１〜Ｂ４に従って、前記補正用部分ディジタ
ル値Ｃｏｕｔを用いて前記部分ディジタル値の上位ビッ
トであるＭ１〜Ｍ４を補正した部分ディジタル値ｍ１〜
ｍ４を出力する。スイッチＳＷ１１〜ＳＷ４１の一端
は、それぞれスイッチＳＷ１２〜ＳＷ４２の一端に接続
されており、接続された側のスイッチの一端はそれぞれ
部分ディジタル値ｍ１〜ｍ４として出力され、前記符号
化回路７に接続される。

【００７０】前記部分ディジタル値Ｍ１〜Ｍ４は、それ
ぞれ前記スイッチＳＷ１２〜ＳＷ４２と接続されていな
い側の前記スイッチＳＷ１１〜ＳＷ４１に接続される。
一方、前記部分ディジタル値Ｌ１〜Ｌ４は、補正用符号
変換回路２３を介さずに、そのまま前記符号化回路７に
接続される。前記補正用部分ディジタル値Ｃｏｕｔは前
記スイッチＳＷ１１〜ＳＷ４１と接続されていない側の
スイッチＳＷ１２〜ＳＷ４２に接続される。前記ビット
数選択信号Ｂ１〜Ｂ４（２６）は、それぞれ前記スイッ
チＳＷ１１〜ＳＷ４１とそれぞれ前記スイッチＳＷ１２
〜ＳＷ４２とに接続され、各スイッチのオン状態および
オフ状態を決定する。

【００７１】次に、前記補正用符号変換回路２３の動作
について説明する。前記補正用符号変換回路２３に入力
される前記ビット数選択信号Ｂ１〜Ｂ４（２６）は、全
てが０レベルもしくは、うち１つが１レベルで、その他
は０レベルである。前記ビット数選択信号Ｂ１〜Ｂ４全
てが０レベル、つまりパイプラインＡ／Ｄ変換器が５ビ
ット精度の分解能をもつＡ／Ｄ変換器として働いている
場合、前記スイッチＳＷ１１〜ＳＷ４１がオン状態、前
記スイッチＳＷ１２〜ＳＷ４２がオフ状態となり、前記
部分ディジタル値Ｍ１〜Ｍ４はそれぞれ前記スイッチＳ
Ｗ１１〜ＳＷ４１を介して出力され、前記部分ディジタ
ル値Ｍ１〜Ｍ４は補正されずに前記符号化回路７に入力
される。

【００７２】また、前記ビット数選択信号Ｂ４が１レベ
ル、他の前記ビット数選択信号が０レベル、つまりパイ
プラインＡ／Ｄ変換器が４ビット精度の分解能をもつＡ
／Ｄ変換器として働いている場合、前記スイッチＳＷ１
１〜ＳＷ３１、ＳＷ４２がオン状態、前記スイッチＳＷ
１２〜ＳＷ３２、ＳＷ４１がオフ状態となり、前記部分
ディジタル値Ｍ１〜Ｍ３、および前記補正用部分ディジ
タル値Ｃｏｕｔはそれぞれ前記スイッチＳＷ１１〜ＳＷ
３１、ＳＷ４２を介して出力され、前記部分ディジタル
値Ｍ４に対して補正が加えられ、前記符号化回路７に入
力される。

【００７３】同様に、前記ビット数選択信号Ｂ３が１レ
ベル、他の前記ビット数選択信号が０レベル、つまりパ
イプラインＡ／Ｄ変換器が３ビット精度の分解能をもつ
Ａ／Ｄ変換器として働いている場合、前記スイッチＳＷ
１１〜ＳＷ２１、ＳＷ３２、ＳＷ４１がオン状態、前記
スイッチＳＷ１２〜ＳＷ２２、ＳＷ３１、ＳＷ４２がオ
フ状態となり、前記部分ディジタル値Ｍ１〜Ｍ２と前記
補正用部分ディジタル値Ｃｏｕｔと前記部分ディジタル
値Ｍ４とは、それぞれ前記スイッチＳＷ１１〜ＳＷ２
１、ＳＷ３２、ＳＷ４１を介して出力され、前記部分デ
ィジタル値Ｍ３に対して補正が加えられ、前記符号化回
路７に入力される。

【００７４】同様に、前記ビット数選択信号Ｂ２が１レ
ベル、他の前記ビット数選択信号が０レベル、つまりパ
イプラインＡ／Ｄ変換器が２ビット精度の分解能をもつ
Ａ／Ｄ変換器として働いている場合、前記スイッチＳＷ
１１、ＳＷ２２、ＳＷ３１〜ＳＷ４１がオン状態、前記
スイッチＳＷ１２、ＳＷ２１、ＳＷ３２〜ＳＷ４２がオ
フ状態となり、前記部分ディジタル値Ｍ１と前記補正用
部分ディジタル値Ｃｏｕｔと前記部分ディジタル値Ｍ３
〜Ｍ４とは、それぞれ前記スイッチＳＷ１１、ＳＷ２
２、ＳＷ３１〜ＳＷ４１を介して出力され、前記部分デ
ィジタル値Ｍ２に対して補正が加えられ、前記符号化回
路７に入力される。

【００７５】さらに、同様に、前記ビット数選択信号Ｂ
１が１レベル、他の前記ビット数選択信号が０レベル、
つまりパイプラインＡ／Ｄ変換器が１ビット精度の分解
能をもつＡ／Ｄ変換器として働いている場合、前記スイ
ッチＳＷ１２、ＳＷ２１〜ＳＷ４１がオン状態、前記ス
イッチＳＷ１１、ＳＷ２２〜ＳＷ４２がオフ状態とな
り、前記補正用部分ディジタル値Ｃｏｕｔと前記部分デ
ィジタル値Ｍ２〜Ｍ４とは、それぞれ前記スイッチＳＷ
１２、ＳＷ２１〜ＳＷ４１を介して出力され、前記部分
ディジタル値Ｍ１に対して補正が加えられ、前記符号化
回路７に入力される。

【００７６】一方、前記部分ディジタル値Ｌ１〜Ｌ４
は、前記ビット数選択信号Ｂ１〜Ｂ４（２６）がいかな
る場合においても、そのまま前記符号化回路７に入力さ
れる。なお、本実施の形態では、図６において、スイッ
チを用いて前記部分ディジタル値Ｍ１〜Ｍ４を選択する
構成を例にあげて述べたが、ディジタル値を選択する回
路であればスイッチを用いる以外の他の回路でも構成が
可能である。

【００７７】以上に述べたように、本実施の形態１に示
したパイプラインＡ／Ｄ変換器によれば、システムが要
求するディジタル出力信号の分解能が１〜５ビットに変
化する場合に、動作が不要なパイプラインステージが行
う一連のパイプライン動作を停止させることが可能であ
り、パイプラインＡ／Ｄ変換器の低消費電力化が可能で
あると同時に、上記のように出力すべきディジタル値を
構成するために必要でない前記部分ディジタル値を出力
する前記パイプラインステージに対して、ビット数選択
信号２６によって一連のパイプライン動作を停止させた
場合においても、補正用Ａ／Ｄ変換器２７によって最下
位のビットを確定するための補償ビットＣｏｕｔが作成
され、これが補正用符号変換回路２３によって所要のビ
ットに加算されるので、出力すべきディジタル値の分解
能を補償することが可能である。

【００７８】なお、本実施の形態１ではディジタル出力
信号の分解能が１〜５ビットに変化するパイプラインＡ
／Ｄ変換器について例をあげて説明を示したが、ディジ
タル出力のビット数は任意の設定が可能であることは言
うまでもない。

【００７９】また、本実施の形態１では、各パイプライ
ンステージが出力する部分ディジタル値が１．５ビット
および２ビットの場合のＡ／Ｄ変換器についての説明を
示したが、各パイプラインステージが出力する部分ディ
ジタル値のビット数は任意の設定が可能であることは言
うまでもない。

【００８０】さらに、本実施の形態１では、補正用Ａ／
Ｄ変換器の分解能は１ビットである場合のＡ／Ｄ変換器
についての説明を示したが、前記補正用Ａ／Ｄ変換器が
出力する補正用部分ディジタル値のビット数は任意の設
定が可能であることは言うまでもない。

【００８１】（実施の形態２）図７は、本発明の実施の
形態２であるパイプラインＡ／Ｄ変換器の構成を示すブ
ロック図であり、図１と同一符号は同一、または相当部
分を示し、ディジタル出力信号の分解能を２〜５ビット
に変化させることが可能なパイプラインＡ／Ｄ変換器の
構成を示している。

【００８２】本実施の形態２のパイプラインＡ／Ｄ変換
器は、入力としてアナログ入力信号１が与えられディジ
タル出力信号２を出力する。部分アナログ電圧値Ｐ０で
示される前記アナログ入力信号１が第１のパイプライン
ステージ３の入力として接続され、部分アナログ電圧値
Ｐ１で示される前記第１のパイプラインステージ３の出
力が第２のパイプラインステージ４の入力として接続さ
れ、部分アナログ電圧値Ｐ２で示される前記第２のパイ
プラインステージ４の出力が第３のパイプラインステー
ジ５の入力として接続され、部分アナログ電圧値Ｐ３で
示される前記第３のパイプラインステージ５の出力が第
４のパイプラインステージ６の入力として接続されてい
る。

【００８３】それぞれのパイプラインステージで得られ
た部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４は、補正用符号
変換回路２３ａに接続され、前記補正用符号変換回路２
３ａの出力は符号化回路７に接続されている。一方、ビ
ット数制御信号２４がビット数制御回路２５ａに接続さ
れ、前記ビット数制御回路２５ａの出力であるビット数
選択信号２６が前記第１〜第４のパイプラインステージ
３〜６と前記補正用符号変換回路２３ａに接続されてい
る。また、Ｐ０〜Ｐ２で示される前記部分アナログ電圧
値は、前記第４のパイプラインステージ６に接続されて
いる。

【００８４】次に図２４を参照しつつ動作について説明
する。まず、パイプラインＡ／Ｄ変換器が５ビットの分
解能をもつディジタル出力信号を出力する場合の動作に
ついて説明する。５ビットの分解能をもつディジタル出
力信号を出力するための前記ビット数制御信号２４が前
記ビット数制御回路２５ａに与えられると、前記ビット
数制御回路２５ａより前記第１〜第４のパイプラインス
テージ３〜６が動作するように前記ビット数選択信号２
６が出力される。この時、前記アナログ入力信号１が前
記第１のパイプラインステージ３に入力されると、前記
アナログ入力信号１に応じて、１．５ビット分の情報を
もつ２進コードであり、前記ディジタル出力信号２の最
上位ビットを構成する部分ディジタル値Ｍ１Ｌ１および
部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用
符号変換回路２３、および前記第２のパイプラインステ
ージ４に入力される。

【００８５】同様に、前記部分アナログ電圧値Ｐ１が前
記第２のパイプラインステージ４に入力されると、前記
部分アナログ電圧値Ｐ１に応じて１．５ビット分の情報
をもつ２進コードである部分ディジタル値Ｍ２Ｌ２、お
よび部分アナログ電圧値Ｐ２を出力し、それぞれ前記補
正用符号変換回路２３ａ、および前記第３のパイプライ
ンステージ５に入力され、同様に、前記部分アナログ電
圧値Ｐ２が前記第３のパイプラインステージ５に入力さ
れると、前記部分アナログ電圧値Ｐ２に応じて１．５ビ
ット分の情報をもつ２進コードである部分ディジタル値
Ｍ３Ｌ３、および部分アナログ電圧値Ｐ３を出力し、そ
れぞれ前記補正用符号変換回路２３ａ、および前記第４
のパイプラインステージ６に入力され、前記部分アナロ
グ電圧値Ｐ３が前記第４のパイプラインステージ６に入
力されると、前記部分アナログ電圧値Ｐ３に応じて２ビ
ット分の情報をもつ２進コードであり前記ディジタル出
力信号２の最下位ビットを構成する部分ディジタル値Ｍ
４Ｌ４を出力し、これが前記補正用符号変換回路２３ａ
に入力される。

【００８６】５ビットの分解能を持つディジタル出力信
号を出力する際には、前記第１〜第４のパイプラインス
テージ３〜６の出力である、前記部分ディジタル値Ｍ１
Ｌ１〜Ｍ４Ｌ４に対して補正を必要としないため、前記
部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４をそのまま前記符
号化回路７に入力し、前記符号化回路７において符号化
することにより、結果として２進コードである５ビット
の分解能をもつディジタル出力信号２を出力する（図２
４（ａ）参照）。以上が、本パイプラインＡ／Ｄ変換器
が５ビットの分解能をもつディジタル出力信号を出力す
る場合の動作である。

【００８７】次にパイプラインＡ／Ｄ変換器が４ビット
の分解能をもつディジタル出力信号を出力する場合の動
作について説明する。４ビットの分解能をもつディジタ
ル出力信号を出力するための前記ビット数制御信号２４
が前記ビット数制御回路２５ａに与えられると、前記ビ
ット数制御回路２５ａより前記第１〜第２、第４のパイ
プラインステージ３〜４、６が動作するように、かつ、
前記第３のパイプラインステージ５が停止するように、
前記ビット数選択信号２６が出力される。停止した前記
第３のパイプラインステージ５は、前記部分ディジタル
値Ｍ３Ｌ３として［００］を出力することとする。この
時、前記アナログ入力信号１が前記第１のパイプライン
ステージ３に入力されると、前記アナログ入力信号１に
応じて、１．５ビット分の情報をもつ２進コードであ
り、前記ディジタル出力信号２の最上位ビットを構成す
る部分ディジタル値Ｍ１Ｌ１、および部分アナログ電圧
値Ｐ１を出力し、それぞれ前記補正用符号変換回路２３
ａ、および前記第２のパイプラインステージ４に入力さ
れる。

【００８８】同様に、前記部分アナログ電圧値Ｐ１が前
記第２のパイプラインステージ４に入力されると、前記
部分アナログ電圧値Ｐ１に応じて、１．５ビット分の情
報をもつ２進コードである、部分ディジタル値Ｍ２Ｌ
２、および部分アナログ電圧値Ｐ２を出力し、それぞれ
前記補正用符号変換回路２３ａ、および前記第４のパイ
プラインステージ６に入力される。前記部分アナログ電
圧値Ｐ２が前記第４のパイプラインステージ６に入力さ
れると、前記部分アナログ電圧値Ｐ２に応じて２ビット
分の情報をもつ２進コードである、部分ディジタル値Ｍ
４Ｌ４を出力し、前記補正用符号変換回路２３ａに入力
される。

【００８９】４ビットの分解能を持つディジタル出力信
号を出力する際には、前記第３のパイプラインステージ
５の出力である前記部分ディジタル値Ｍ３Ｌ３に対し
て、前記部分ディジタル値Ｍ４Ｌ４を用いて補正を行
い、前記部分ディジタル値Ｍ４Ｌ４を［００］と補正し
た後、前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記
符号化回路７に入力し、前記符号化回路７において符号
化することにより、結果として２進コードである４ビッ
トの分解能をもつディジタル出力信号２を出力すること
ができる（図２４（ｂ）参照）。以上が、本パイプライ
ンＡ／Ｄ変換器が４ビットの分解能をもつディジタル出
力信号を出力する場合の動作である。

【００９０】次にパイプラインＡ／Ｄ変換器が３ビット
の分解能をもつディジタル出力信号を出力する場合の動
作について説明する。３ビットの分解能をもつディジタ
ル出力信号を出力するための前記ビット数制御信号２４
が前記ビット数制御回路２５ａに与えられると、前記ビ
ット数制御回路２５ａより前記第１、第４のパイプライ
ンステージ３、６が動作するように、また、前記第２〜
第３のパイプラインステージ４〜５が停止するように、
前記ビット数選択信号２６が出力される。停止した前記
第２〜第３のパイプラインステージ４〜５は前記部分デ
ィジタル値Ｍ２Ｌ２〜Ｍ３Ｌ３として［００］を出力す
ることとする。この時、前記アナログ入力信号１が前記
第１のパイプラインステージ３に入力されると、前記ア
ナログ入力信号１に応じて、１．５ビット分の情報をも
つ２進コードであり、前記ディジタル出力信号２の最上
位ビットを構成する部分ディジタル値Ｍ１Ｌ１、および
部分アナログ電圧値Ｐ１を出力し、それぞれ前記補正用
符号変換回路２３ａ、および前記第４のパイプラインス
テージ６に入力される。前記部分アナログ電圧値Ｐ１が
前記第４のパイプラインステージ６に入力されると、前
記部分アナログ電圧値Ｐ１に応じて２ビット分の情報を
もつ２進コードである部分ディジタル値Ｍ４Ｌ４を出力
し、前記補正用符号変換回路２３ａに入力される。３ビ
ットの分解能を持つディジタル出力信号を出力する際に
は、前記第２のパイプラインステージ４の出力である前
記部分ディジタル値Ｍ２Ｌ２に対して、前記部分ディジ
タル値Ｍ４Ｌ４を用いて補正を行い、前記部分ディジタ
ル値Ｍ４Ｌ４を［００］と補正した後、前記部分ディジ
タル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力
し、前記符号化回路７において符号化することにより、
結果として２進コードである３ビットの分解能をもつデ
ィジタル出力信号２を出力する（図２４（ｃ）参照）。
以上が、本パイプラインＡ／Ｄ変換器が３ビットの分解
能をもつディジタル出力信号を出力する場合の動作であ
る。

【００９１】次にパイプラインＡ／Ｄ変換器が２ビット
の分解能をもつディジタル出力信号を出力する場合の動
作について説明する。２ビットの分解能をもつディジタ
ル出力信号を出力するための前記ビット数制御信号２４
が、前記ビット数制御回路２５ａに与えられると、前記
ビット数制御回路２５ａより前記第４のパイプラインス
テージ６が動作するように、また、前記第１〜第３のパ
イプラインステージ３〜５が停止するように、前記ビッ
ト数選択信号２６が出力される。停止した前記第１〜第
３のパイプラインステージ３〜５は、前記部分ディジタ
ル値Ｍ１Ｌ１〜Ｍ３Ｌ３として［００］を出力すること
とする。この時、前記部分アナログ電圧値Ｐ０で示され
る前記アナログ入力信号１を前記第４のパイプラインス
テージ６に入力する。前記部分アナログ電圧値Ｐ０が前
記第４のパイプラインステージ６に入力されると、前記
部分アナログ電圧値Ｐ０に応じて２ビット分の情報をも
つ２進コードである、部分ディジタル値Ｍ４Ｌ４を出力
し、前記補正用符号変換回路２３ａに入力される。２ビ
ットの分解能をもつディジタル出力信号を出力する際に
は、前記第１のパイプラインステージ３の出力である前
記部分ディジタル値Ｍ１Ｌ１に対して前記部分ディジタ
ル値Ｍ４Ｌ４を用いて補正を行い、前記部分ディジタル
値Ｍ４Ｌ４を［００］と補正した後、前記部分ディジタ
ル値Ｍ１Ｌ１〜Ｍ４Ｌ４を前記符号化回路７に入力し、
前記符号化回路７において符号化することにより、結果
として２進コードである２ビットの分解能をもつディジ
タル出力信号２を出力する（図２４（ｄ）参照）。以上
が、本パイプラインＡ／Ｄ変換器が２ビットの分解能を
もつディジタル出力信号を出力する場合の動作である。

【００９２】図８は本実施の形態２のパイプラインＡ／
Ｄ変換器に用いられるビット数制御回路２５ａの詳細な
構成を示している。前記ビット数制御信号Ａ０が、第１
の否定論理回路と、第１、第３の否定論理和回路の一入
力端子とに接続され、前記ビット数制御信号Ａ１が、第
２の否定論理回路と、第１、第２の否定論理和回路の１
入力端子とに接続され、第１の否定論理回路の出力が、
第２、第４の否定論理和回路の一入力端子に接続され、
第２の否定論理回路の出力が、第３、第４の否定論理和
回路の一入力端子に接続されている。そして、第１の否
定論理和回路の出力がB２で示されるビット選択信号２
６として出力され、第２の否定論理和回路の出力がB３
で示されるビット選択信号２６として出力され、第３の
否定論理和回路の出力がB４で示されるビット選択信号
２６として出力され、第４の否定論理和回路の出力がB
５で示されるビット選択信号２６として出力される。以
上が、本実施の形態２のパイプラインＡ／Ｄ変換器に用
いられるビット数制御回路の構成である。

【００９３】次に上記ビット数制御回路２５ａの詳細な
動作について説明する。前記ビット数制御信号Ａ１〜Ａ
０に［００］が入力されると、前記第１の否定論理和回
路の出力のみが１レベルとなり、前記第２〜第４の否定
論理和回路の出力が０レベルとなり、前記ビット数選択
信号Ｂ５〜Ｂ２［０００１］が出力される。そして、前
記ビット数制御信号Ａ１〜Ａ０に［０１］が入力される
と、前記第２の否定論理和回路の出力のみが１レベルと
なり、前記第１および第３〜第４の否定論理和回路の出
力が０レベルとなり、前記ビット数選択信号Ｂ５〜Ｂ２
［００１０］が出力される。また、前記ビット数制御信
号Ａ１〜Ａ０に［１０］が入力されると、前記第３の否
定論理和回路の出力のみが１レベルとなり、前記第１〜
第２および第４の否定論理和回路の出力が０レベルとな
り、前記ビット数選択信号Ｂ５〜Ｂ２［０１００］が出
力される。そして、前記ビット数制御信号Ａ１〜Ａ０に
［１１］が入力されると、前記第４の否定論理和回路の
出力のみが１レベルとなり、前記第１〜第３の否定論理
和回路の出力が０レベルとなり、前記ビット数選択信号
Ｂ５〜Ｂ２［１０００］が出力される。

【００９４】前記ビット数選択信号Ｂ５が１レベル、そ
の他の前記ビット数選択信号が０レベルを示すとき、本
実施の形態２のパイプラインＡ／Ｄ変換器は５ビット精
度の分解能をもつＡ／Ｄ変換器として働き、同様に、前
記ビット数選択信号Ｂ４が１レベル、その他の前記ビッ
ト数選択信号が０レベルを示すとき、４ビット精度の分
解能をもつＡ／Ｄ変換器として働き、同様に、前記ビッ
ト数選択信号Ｂ３が１レベル、その他の前記ビット数選
択信号が０レベルを示すとき、３ビット精度の分解能を
もつＡ／Ｄ変換器として働き、同様に、前記ビット数選
択信号Ｂ２が１レベル、その他の前記ビット数選択信号
が０レベルを示すとき、２ビット精度の分解能をもつＡ
／Ｄ変換器として働く。

【００９５】なお、上記図８においては、否定論理回路
および否定論理和回路を用いてビット数制御回路２５ａ
を構成した例をあげて述べたが、他の論理回路を用いて
も同様の効果が得られることは明らかである。

【００９６】また、図８においては、前記ビット数制御
信号Ａ１〜Ａ０の論理状態がそれぞれ［００］［０１］
［１０］［１１］のときに、前記ビット数選択信号Ｂ５
〜Ｂ２が［０００１］［００１０］［０１００］［１０
００］と出力されるとして述べたが、同等の効果が得ら
れるように前記ビット数選択信号Ｂ５〜Ｂ２が前記ビッ
ト数制御信号Ａ１〜Ａ０に対して一意に決まり、前記ビ
ット数選択信号Ｂ５〜Ｂ２を受ける回路が対応してさえ
いれば、前記ビット数制御信号Ａ１〜Ａ０の論理状態は
任意に選択することが可能であることは言うまでもな
い。

【００９７】さらに、図８においては、前記ビット数選
択信号Ｂ５〜Ｂ２のうち１つの選択信号のみが１レベ
ル、他の４つの選択信号が０レベルとして出力されると
述べたが、同等の効果が得られるように前記ビット数選
択信号Ｂ５〜Ｂ２が前記ビット数制御信号Ａ１〜Ａ０に
対して一意に決まり、前記ビット数選択信号Ｂ５〜Ｂ２
を受ける回路が対応してさえいれば、前記ビット数選択
信号Ｂ５〜Ｂ２のうち１つの選択信号のみが０レベル、
他の４つの選択信号が１レベルとして出力する、あるい
は、前記ビット数選択信号Ｂ５〜Ｂ２は任意の論理状態
を出力するとしても同等の効果を得ることが可能である
ことは言うまでもない。

【００９８】以下、第ｉ（１〜４）のパイプラインステ
ージについてその構成を詳しく説明する。図９は、本実
施の形態２のパイプラインＡ／Ｄ変換器に用いられる第
１〜第３のパイプラインステージ３〜５の詳細な構成図
を示している。前記第１〜第３のパイプラインステージ
３〜５は、その入力としてＰｉ−１として示される第1
の部分アナログ電圧値８が与えられ、ＭｉＬｉとして示
される部分ディジタル値９、およびＰｉとして示される
第２の部分アナログ電圧値１０を出力する。また、入力
としてビット数選択信号Ｂ２〜Ｂｉ＋１が与えられ、こ
れに従って、各パイプラインステージが一連のパイプラ
イン動作を行うか、一連のパイプライン動作が停止させ
るかが決定される。

【００９９】前記第1の部分アナログ電圧値８が第1のオ
フセット付加器１１の入力として接続され、前記第1の
オフセット付加器１１の出力が部分Ａ／Ｄ変換器１２の
入力として接続され、前記部分Ａ／Ｄ変換器１２の出力
が部分Ｄ／Ａ変換器１３の入力として接続され、前記部
分Ｄ／Ａ変換器１３の出力が第２のオフセット付加器１
４の入力として接続され、前記第２のオフセット付加器
１４の出力と、前記第１の部分アナログ電圧値８とが減
算器１５の入力として接続され、前記減算器１５の出力
が演算増幅器１６の入力として接続され、前記演算増幅
器１６の出力が前記第２の部分アナログ電圧値１０とな
る。

【０１００】前記第１のパイプラインステージ３におい
ては、前記ビット数選択信号Ｂ２のみが、前記第３のパ
イプラインステージ５においては、前記ビット数選択信
号Ｂ２〜Ｂ４が、つまり前記ビット数選択信号Ｂ２〜Ｂ
ｉ＋１が論理和回路に接続され、前記論理和回路の出力
であるＩｉが前記第1のオフセット付加器１１と前記部
分Ａ／Ｄ変換器１２と前記部分Ｄ／Ａ変換器１３と、前
記第２のオフセット付加器１４と、前記減算器１５と、
前記演算増幅器１６と、に接続される。

【０１０１】また、図１０はパイプラインＡ／Ｄ変換器
に用いられる第４のパイプラインステージ６の詳細な構
成図を示している。前記第４のパイプラインステージ６
は、その入力として各パイプラインステージの部分アナ
ログ電圧値であるＰ０〜Ｐ３を与え、ビット数選択信号
Ｂ２〜Ｂ５に従って前記部分アナログ電圧値であるＰ０
〜Ｐ３のうち１つを選択し、ＭｉＬｉとして示される部
分ディジタル値９を出力する。入力として与えられる各
パイプラインステージの前記部分アナログ電圧値である
Ｐ０〜Ｐ３がそれぞれスイッチＳＷ１〜ＳＷ４を介して
部分Ａ／Ｄ変換器１２に接続され、ＭｉＬｉとして示さ
れる部分ディジタル値９を出力する。前記ビット数選択
信号Ｂ２〜Ｂ５は、それぞれ前記スイッチＳＷ１〜ＳＷ
４に接続され、各スイッチのオン状態およびオフ状態を
決定する。このようにして、該第４パイプラインステー
ジ６において処理されるアナログ電圧値が、ビット数選
択信号に応じて選択する選択手段Sが構成されている。

【０１０２】以下、上記第ｉ（１〜４）のパイプライン
ステージの動作について詳細に説明する。前記第１〜第
３のパイプラインステージ３〜５は、入力される前記ビ
ット数選択信号Ｂ２〜Ｂｉ＋１のうち全てが０レベル、
つまりパイプラインＡ／Ｄ変換器が（ｉ＋２）ビット精
度以上の分解能をもつＡ／Ｄ変換器として働いている場
合、前記論理和回路（２６）より出力されるＩｉは０レ
ベルになる。このとき、通常通り一連のパイプライン動
作を行う。入力される前記第１の部分アナログ電圧値８
であるＰｉ−１に対して、前記第1のオフセット付加器
１１によって第1のオフセット電圧値１７として−０．
５ＬＳＢ分のオフセット電圧値を加え、これに対して前
記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行い、前
記部分ディジタル値９として１．５ビット出力に相当
し、上位ビットをＭｉ、下位ビットをＬｉとする２進コ
ードである［００、０１、１０］を出力する。また、前
記部分ディジタル値９に対して前記部分Ｄ／Ａ変換器１
３によってＤ／Ａ変換を行い、この結果に対して前記第
２のオフセット付加器１４によって、第２のオフセット
電圧値１８として＋０．５ＬＳＢ分のオフセット電圧値
を加え、前記第１の部分アナログ電圧値８と共に前記減
算器１５に入力し、両者の差電圧値を得た後、これを前
記演算増幅器１６によって増幅し前記第２の部分アナロ
グ電圧値１０であるＰｉを得る。

【０１０３】また、入力される前記ビット数選択信号Ｂ
２〜Ｂｉ＋１のうち少なくとも１つが１レベル、つまり
パイプラインＡ／Ｄ変換器が（ｉ＋１）ビット精度以下
の分解能をもつＡ／Ｄ変換器として働いている場合、前
記論理和回路（２６）より出力されるＩｉは１レベルに
なる。このとき、前記第1のオフセット付加器１１と前
記部分Ａ／Ｄ変換器１２と、前記部分Ｄ／Ａ変換器１３
と、前記第２のオフセット付加器１４と、前記減算器１
５と、前記演算増幅器１６とは、その動作を停止する。
この時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示さ
れる前記部分ディジタル値９として［００］を出力する
こととする。

【０１０４】また、前記第４のパイプラインステージ６
は、前記ビット数選択信号Ｂ５が１レベル、その他の前
記ビット数選択信号が０レベル、つまりパイプラインＡ
／Ｄ変換器が５ビット精度の分解能をもつＡ／Ｄ変換器
として働いている場合、前記スイッチＳＷ４がオン状
態、その他の前記スイッチがオフ状態となり、前記部分
Ａ／Ｄ変換器１２は前記スイッチＳＷ４を介して接続さ
れる前記部分アナログ電圧値Ｐ３に対してＡ／Ｄ変換を
行い、前記部分ディジタル値９として２ビット出力に相
当し、上位ビットをＭｉ、下位ビットをＬｉとする2進
コードである［００、０１、１０、１１］を出力する。

【０１０５】また、前記ビット数選択信号Ｂ４が１レベ
ル、その他の前記ビット数選択信号が０レベル、つまり
パイプラインＡ／Ｄ変換器が４ビット精度の分解能をも
つＡ／Ｄ変換器として働いている場合、前記スイッチＳ
Ｗ３がオン状態、その他の前記スイッチがオフ状態とな
り、前記部分Ａ／Ｄ変換器１２は前記スイッチＳＷ３を
介して接続される前記部分アナログ電圧値Ｐ２に対して
Ａ／Ｄ変換を行い、前記部分ディジタル値９として２ビ
ット出力に相当し、上位ビットをＭｉ、下位ビットをＬ
ｉとする２進コードである［００、０１、１０、１１］
を出力する。

【０１０６】また、前記ビット数選択信号Ｂ３が１レベ
ル、その他の前記ビット数選択信号が０レベル、つまり
パイプラインＡ／Ｄ変換器が３ビット精度の分解能をも
つＡ／Ｄ変換器として働いている場合、前記スイッチＳ
Ｗ２がオン状態、その他の前記スイッチがオフ状態とな
り、前記部分Ａ／Ｄ変換器１２は前記スイッチＳＷ２を
介して接続される前記部分アナログ電圧値Ｐ１に対して
Ａ／Ｄ変換を行い、前記部分ディジタル値９として２ビ
ット出力に相当し、上位ビットをＭｉ、下位ビットをＬ
ｉとする２進コードである［００、０１、１０、１１］
を出力する。

【０１０７】さらに、ビット数選択信号Ｂ２が１レベ
ル、その他の前記ビット数選択信号が０レベル、つまり
パイプラインＡ／Ｄ変換器が２ビット精度の分解能をも
つＡ／Ｄ変換器として働いている場合、前記スイッチＳ
Ｗ１がオン状態、その他の前記スイッチがオフ状態とな
り、前記部分Ａ／Ｄ変換器１２は前記スイッチＳＷ１を
介して接続される前記部分アナログ電圧値Ｐ０に対して
Ａ／Ｄ変換を行い、前記部分ディジタル値９として２ビ
ット出力に相当し、上位ビットをＭｉ、下位ビットをＬ
ｉとする２進コードである［００、０１、１０、１１］
を出力する。

【０１０８】図１１は、本実施の形態２のパイプライン
Ａ／Ｄ変換器に用いられる補正用符号変換回路２３ａ
と、前記符号化回路７の詳細な構成図を示している。補
正用符号変換回路２３ａは前記パイプラインステージ３
〜６それぞれが出力する前記部分ディジタル値Ｍ１Ｌ１
〜Ｍ４Ｌ４と、前記ビット数選択信号Ｂ２〜Ｂ５が与え
られ、前記ビット数選択信号Ｂ２〜Ｂ５に従って、前記
部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を補正した部分デ
ィジタル値ｍ１ｌ１〜ｍ４ｌ４を出力する。スイッチＳ
Ｗ１１１〜ＳＷ４１１の一端はそれぞれスイッチＳＷ１
１２〜ＳＷ４１２の一端に接続されており、接続された
側のスイッチの一端はそれぞれ部分ディジタル値ｍ１〜
ｍ４として出力され、スイッチＳＷ１２１〜ＳＷ４２１
の一端はそれぞれスイッチＳＷ１２２〜ＳＷ４２２の一
端に接続されており、接続された側のスイッチの一端は
それぞれ部分ディジタル値ｌ１〜ｌ４として出力され、
前記符号化回路７に接続される。

【０１０９】前記部分ディジタル値Ｍ１〜Ｍ３は、それ
ぞれ前記スイッチＳＷ１１２〜ＳＷ３１２と接続されて
いない側の前記スイッチＳＷ１１１〜ＳＷ３１１に接続
される。前記部分ディジタル値Ｍ４は前記スイッチＳＷ
４１２と接続されていない側の前記スイッチＳＷ４１１
と、前記スイッチＳＷ１１１〜ＳＷ３１１と接続されて
いない側の前記スイッチＳＷ１１２〜ＳＷ３１２とに接
続される。一方、前記部分ディジタル値Ｌ１〜Ｌ３はそ
れぞれ前記スイッチＳＷ１２２〜ＳＷ３２２と接続され
ていない側の前記スイッチＳＷ１２１〜ＳＷ３２１に接
続される。前記部分ディジタル値Ｌ４は前記スイッチＳ
Ｗ４２２と接続されていない側の前記スイッチＳＷ４２
１と、前記スイッチＳＷ１２１〜ＳＷ３２１と接続され
ていない側の前記スイッチＳＷ１２２〜ＳＷ３２２とに
接続される。

【０１１０】また、前記スイッチＳＷ４１１、ＳＷ４２
１と接続されていない側の前記スイッチＳＷ４１２〜Ｓ
Ｗ４２２とにＧＮＤレベルが接続される。前記ビット数
選択信号Ｂ２〜Ｂ５はそれぞれ前記スイッチＳＷ１１１
〜ＳＷ４１１と、前記スイッチＳＷ１１２〜ＳＷ４１２
と、前記スイッチＳＷ１２１〜ＳＷ４２１と、前記スイ
ッチＳＷ１２２〜ＳＷ４２２とに接続され、各スイッチ
のオン状態およびオフ状態を決定する。

【０１１１】次に、上記パイプラインＡ／Ｄ変換器に用
いられる補正用符号変換回路２３の詳細な動作について
説明する。前記補正用符号変換回路２３ａに入力される
前記ビット数選択信号Ｂ２〜Ｂ５は、うち１つが１レベ
ル、その他は０レベルである。前記ビット数選択信号Ｂ
５が１レベル、他の前記ビット数選択信号が０レベル、
つまり、パイプラインＡ／Ｄ変換器が５ビット精度の分
解能をもつＡ／Ｄ変換器として働いている場合、前記ス
イッチＳＷ１１１〜ＳＷ４１１、ＳＷ１２１〜ＳＷ４２
１がオン状態、前記スイッチＳＷ１１２〜ＳＷ４１２、
ＳＷ１２２〜ＳＷ４２２がオフ状態となり、前記部分デ
ィジタル値Ｍ１〜Ｍ４は、それぞれ前記スイッチＳＷ１
１１〜ＳＷ４１１を介して出力され、補正されずにそれ
ぞれ前記部分ディジタル値ｍ１〜ｍ４となり、前記部分
ディジタル値Ｌ１〜Ｌ４はそれぞれ前記スイッチＳＷ１
２１〜ＳＷ４２１を介して出力され、補正されずにそれ
ぞれ前記部分ディジタル値ｌ１〜ｌ４となり、前記符号
化回路７に入力される。

【０１１２】同様に、前記ビット数選択信号Ｂ４が１レ
ベル、他の前記ビット数選択信号が０レベル、つまりパ
イプラインＡ／Ｄ変換器が４ビット精度の分解能をもつ
Ａ／Ｄ変換器として働いている場合、前記スイッチＳＷ
１１１〜ＳＷ２１１、ＳＷ３１２〜ＳＷ４１２、ＳＷ１
２１〜ＳＷ２２１、ＳＷ３２２〜ＳＷ４２２がオン状
態、前記スイッチＳＷ１１２〜ＳＷ２１２、ＳＷ３１１
〜ＳＷ４１１、ＳＷ１２２〜ＳＷ２２２、ＳＷ３２１〜
ＳＷ４２１がオフ状態となり、前記部分ディジタル値Ｍ
１〜Ｍ２、Ｍ４はそれぞれ前記スイッチＳＷ１１１〜Ｓ
Ｗ２１１、ＳＷ３１２を介して出力され、０レベルが前
記スイッチＳＷ４１２を介して出力され、前記部分ディ
ジタル値Ｍ１〜Ｍ２は補正されず、前記部分ディジタル
値Ｍ３は前記部分ディジタル値Ｍ４によって補正され、
前記部分ディジタル値Ｍ４は０レベルに補正され、それ
ぞれ前記部分ディジタル値ｍ１〜ｍ４となり、前記符号
化回路７に入力される。前記部分ディジタル値Ｌ１〜Ｌ
２、Ｌ４はそれぞれ前記スイッチＳＷ１２１〜ＳＷ２２
１、ＳＷ３２２を介して出力され、０レベルが前記スイ
ッチＳＷ４２２を介して出力され、前記部分ディジタル
値Ｌ１〜Ｌ２は補正されず、前記部分ディジタル値Ｌ３
は前記部分ディジタル値Ｌ４によって補正され、前記部
分ディジタル値Ｌ４は０レベルに補正され、それぞれ前
記部分ディジタル値ｌ１〜ｌ４となり、前記符号化回路
７に入力される。

【０１１３】また、前記ビット数選択信号Ｂ３が１レベ
ル、他の前記ビット数選択信号が０レベル、つまりパイ
プラインＡ／Ｄ変換器が３ビット精度の分解能をもつＡ
／Ｄ変換器として働いている場合、前記スイッチＳＷ１
１１、ＳＷ２１２、ＳＷ３１１、ＳＷ４１２、ＳＷ１２
１、ＳＷ２２２、ＳＷ３２１、ＳＷ４２２がオン状態、
前記スイッチＳＷ１１２、ＳＷ２１１、ＳＷ３１２、Ｓ
Ｗ４１１、ＳＷ１２２、ＳＷ２２１、ＳＷ３２２、ＳＷ
４２１がオフ状態となり、前記部分ディジタル値Ｍ１、
Ｍ４、Ｍ３は、それぞれ前記スイッチＳＷ１１１、ＳＷ
２１２、ＳＷ３１１を介して出力され、０レベルが前記
スイッチＳＷ４１２を介して出力され、前記部分ディジ
タル値Ｍ１、Ｍ３は補正されず、前記部分ディジタル値
Ｍ２は前記部分ディジタル値Ｍ４によって補正され、前
記部分ディジタル値Ｍ４は０レベルに補正され、それぞ
れ前記部分ディジタル値ｍ１〜ｍ４となり、前記符号化
回路７に入力される。前記部分ディジタル値Ｌ１、Ｌ
４、Ｌ３はそれぞれ前記スイッチＳＷ１２１、ＳＷ２２
２、ＳＷ３２１を介して出力され、０レベルが前記スイ
ッチＳＷ４２２を介して出力され、前記部分ディジタル
値Ｌ１、Ｌ３は補正されず、前記部分ディジタル値Ｌ２
は前記部分ディジタル値Ｌ４によって補正され、前記部
分ディジタル値Ｌ４は０レベルに補正され、それぞれ前
記部分ディジタル値ｌ１〜ｌ４となり、前記符号化回路
７に入力される。

【０１１４】また、前記ビット数選択信号Ｂ２が１レベ
ル、他の前記ビット数選択信号が０レベル、つまり、パ
イプラインＡ／Ｄ変換器が２ビット精度の分解能をもつ
Ａ／Ｄ変換器として働いている場合、前記スイッチＳＷ
１１２、ＳＷ２１１〜ＳＷ３１１、ＳＷ４１２、ＳＷ１
２２、ＳＷ２２１〜ＳＷ３２１、ＳＷ４２２がオン状
態、前記スイッチＳＷ１１１、ＳＷ２１２〜ＳＷ３１
２、ＳＷ４１１、ＳＷ１２１、ＳＷ２２２〜ＳＷ３２
２、ＳＷ４２１がオフ状態となり、前記部分ディジタル
値Ｍ４、Ｍ２〜Ｍ３はそれぞれ前記スイッチＳＷ１１
２、ＳＷ２１１〜ＳＷ３１１を介して出力され、０レベ
ルが前記スイッチＳＷ４１２を介して出力され、前記部
分ディジタル値Ｍ２〜Ｍ３は補正されず、前記部分ディ
ジタル値Ｍ１は前記部分ディジタル値Ｍ４によって補正
され、前記部分ディジタル値Ｍ４は０レベルに補正さ
れ、それぞれ前記部分ディジタル値ｍ１〜ｍ４となり、
前記符号化回路７に入力される。前記部分ディジタル値
Ｌ４、Ｌ２〜Ｌ３は、それぞれ前記スイッチＳＷ１２
２、ＳＷ２２１〜ＳＷ３２１を介して出力され、０レベ
ルが前記スイッチＳＷ４２２を介して出力され、前記部
分ディジタル値Ｌ２〜Ｌ３は補正されず、前記部分ディ
ジタル値Ｌ１は前記部分ディジタル値Ｌ４によって補正
され、前記部分ディジタル値Ｌ４は０レベルに補正さ
れ、それぞれ前記部分ディジタル値ｌ１〜ｌ４となり、
前記符号化回路７に入力される。

【０１１５】なお、図１１においては、スイッチを用い
て前記部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４を選択する
構成を例にあげて述べたが、ディジタル値を選択する回
路であれば他回路でも構成が可能である。

【０１１６】以上に述べたように、本実施の形態２のパ
イプラインＡ／Ｄ変換器によれば、システムが要求する
ディジタル出力信号の分解能が２〜５ビットに変化する
場合に、動作が不要なパイプラインステージが行う一連
のパイプライン動作を停止させることが可能であり、パ
イプラインＡ／Ｄ変換器の低消費電力化が可能であると
同時に、出力すべきディジタル値を構成するために必要
でない前記部分ディジタル値を出力する前記パイプライ
ンステージに対して一連のパイプライン動作を停止させ
ても、出力すべきディジタル値の分解能を補償すること
が可能である。

【０１１７】なお、本実施の形態２では、ディジタル出
力信号の分解能が２〜５ビットに変化するパイプライン
Ａ／Ｄ変換器についての説明を示したが、ディジタル出
力のビット数２以上の任意の設定が可能であることは言
うまでもない。

【０１１８】なお、本実施の形態２では各パイプライン
ステージが出力する部分ディジタル値が１．５ビットお
よび２ビットの場合のＡ／Ｄ変換器についての説明を示
したが、各パイプラインステージが出力する部分ディジ
タル値のビット数は任意の設定が可能であることは言う
までもない。

【０１１９】（実施の形態３）図１２は、本発明の実施
の形態３であるパイプラインＡ／Ｄ変換器の構成図であ
り、ディジタル出力信号の分解能を１〜３ビットまた
は、５ビットに変化させることが可能なパイプラインＡ
／Ｄ変換器の構成を示している。本実施の形態３のパイ
プラインＡ／Ｄ変換器は、その入力としてアナログ入力
信号１が与えられディジタル出力信号２を出力する。部
分アナログ電圧値Ｐ０で示される前記アナログ入力信号
１が第１のパイプラインステージ３の入力として接続さ
れ、部分アナログ電圧値Ｐ１で示される前記第１のパイ
プラインステージ３の出力が第２のパイプラインステー
ジ４の入力として接続され、部分アナログ電圧値Ｐ２で
示される前記第２のパイプラインステージ４の出力が第
３のパイプラインステージ５の入力として接続され、部
分アナログ電圧値Ｐ３で示される前記第３のパイプライ
ンステージ５の出力が第４のパイプラインステージ６の
入力として接続されている。それぞれのパイプラインス
テージで得られた部分ディジタル値Ｍ１Ｌ１〜Ｍ４Ｌ４
は符号化回路７に接続されている。一方、ビット数制御
信号２４がビット数制御回路２５ｂに接続され、前記ビ
ット数制御回路２５ｂの出力であるビット数選択信号２
６が前記パイプラインステージ３〜６に接続されてい
る。

【０１２０】次に本実施の形態３のパイプラインＡ／Ｄ
変換器の動作について説明する。まず、パイプラインＡ
／Ｄ変換器が５ビットの分解能をもつディジタル出力信
号を出力する場合の動作について説明する。５ビットの
分解能をもつディジタル出力信号を出力するための前記
ビット数制御信号２４が、前記ビット数制御回路２５ｂ
に与えられると、前記ビット数制御回路２５ｂより前記
第１〜第４のパイプラインステージ３〜６が動作するよ
うに前記ビット数選択信号２６が出力される。この時、
前記アナログ入力信号１が前記第１のパイプラインステ
ージ３に入力されると、前記アナログ入力信号１に応じ
て、１．５ビット分の情報をもつ２進コードであり、前
記ディジタル出力信号２の最上位ビットを構成する部分
ディジタル値Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１
を出力し、それぞれ前記符号化回路７、および前記第２
のパイプラインステージ４に入力される。同様に、前記
部分アナログ電圧値Ｐ１が前記第２のパイプラインステ
ージ４に入力されると、前記部分アナログ電圧値Ｐ１に
応じて１．５ビット分の情報をもつ２進コードである、
部分ディジタル値Ｍ２Ｌ２、および部分アナログ電圧値
Ｐ２を出力し、それぞれ前記符号化回路７および前記第
３のパイプラインステージ５に入力され、同様に、前記
部分アナログ電圧値Ｐ２が前記第３のパイプラインステ
ージ５に入力されると、前記部分アナログ電圧値Ｐ２に
応じて１．５ビット分の情報をもつ２進コードである、
部分ディジタル値Ｍ３Ｌ３、および部分アナログ電圧値
Ｐ３を出力し、それぞれ前記符号化回路７、および前記
第４のパイプラインステージ６に入力され、前記部分ア
ナログ電圧値Ｐ３が前記第４のパイプラインステージ６
に入力されると、前記部分アナログ電圧値Ｐ３に応じて
２ビット分の情報をもつ２進コードであり、前記ディジ
タル出力信号２の最下位ビットを構成する部分ディジタ
ル値Ｍ４Ｌ４を出力し、これが前記符号化回路７に入力
される。前記符号化回路７において符号化することによ
り、結果として２進コードである５ビットの分解能をも
つディジタル出力信号２を出力する。

【０１２１】次にパイプラインＡ／Ｄ変換器が３ビット
の分解能をもつディジタル出力信号を出力する場合の動
作について説明する。３ビットの分解能をもつディジタ
ル出力信号を出力するための前記ビット数制御信号２４
が前記ビット数制御回路２５ｂに与えられると、前記ビ
ット数制御回路２５ｂより前記第１〜第３のパイプライ
ンステージ３〜５が動作するように、また、前記第４の
パイプラインステージ６が停止するように前記ビット数
選択信号２６が出力される。停止した前記第４のパイプ
ラインステージ６は前記部分ディジタル値Ｍ４Ｌ４とし
て［００］を出力することとする。この時、前記アナロ
グ入力信号１が前記第１のパイプラインステージ３に入
力されると、前記アナログ入力信号１に応じて、１．５
ビット分の情報をもつ２進コードであり、前記ディジタ
ル出力信号２の最上位ビットを構成する部分ディジタル
値Ｍ１Ｌ１および部分アナログ電圧値Ｐ１を出力し、そ
れぞれ前記符号化回路７、および前記第２のパイプライ
ンステージ４に入力される。

【０１２２】前記部分アナログ電圧値Ｐ１が前記第２の
パイプラインステージ４に入力されると、前記部分アナ
ログ電圧値Ｐ１に応じて、１．５ビット分の情報をもつ
２進コードである、部分ディジタル値Ｍ２Ｌ２および部
分アナログ電圧値Ｐ２を出力し、それぞれ前記符号化回
路７、および前記第３のパイプラインステージ５に入力
される。前記部分アナログ電圧値Ｐ２が前記第３のパイ
プラインステージ５に入力されると、前記部分アナログ
電圧値Ｐ２に応じて、１ビット分の情報をもつ２進コー
ドである、部分ディジタル値Ｍ３を、また部分ディジタ
ル値Ｌ３として０レベルを出力し、前記符号化回路７に
入力する。前記第４のパイプラインステージ６は部分デ
ィジタル値Ｍ４Ｌ４として［００］を出力し、前記符号
化回路７に入力する。前記符号化回路７においてＭ１Ｌ
１〜Ｍ４Ｌ４を、実際には、Ｍ１Ｌ１〜Ｍ３Ｌ３を符号
化することにより、結果として２進コードである３ビッ
トの分解能をもつディジタル出力信号２を出力する。

【０１２３】次にパイプラインＡ／Ｄ変換器が２ビット
の分解能をもつディジタル出力信号を出力する場合の動
作について説明する。２ビットの分解能をもつディジタ
ル出力信号を出力するための前記ビット数制御信号２４
が前記ビット数制御回路２５ｂに与えられると、前記ビ
ット数制御回路２５ｂより、前記パイプラインステージ
３、４が動作するように、また、前記パイプラインステ
ージ５、６が停止するように前記ビット数選択信号２６
が出力される。停止した前記パイプラインステージ５、
６は前記部分ディジタル値Ｍ３Ｌ３、Ｍ４Ｌ４として
［００］を出力することとする。この時、前記アナログ
入力信号１が前記第１のパイプラインステージ３に入力
されると、前記アナログ入力信号１に応じて、１．５ビ
ット分の情報をもつ２進コードであり、前記ディジタル
出力信号２の最上位ビットを構成する部分ディジタル値
Ｍ１Ｌ１、および部分アナログ電圧値Ｐ１を出力し、そ
れぞれ前記符号化回路７、および前記第２のパイプライ
ンステージ４に入力される。

【０１２４】前記部分アナログ電圧値Ｐ１が前記第２の
パイプラインステージ４に入力されると、前記部分アナ
ログ電圧値Ｐ１に応じて、１ビット分の情報をもつ２進
コードである、部分ディジタル値Ｍ２を、また部分ディ
ジタル値Ｌ２として０レベルを出力し、前記符号化回路
７に入力する。前記第４のパイプラインステージ５〜６
は部分ディジタル値Ｍ３Ｌ３、Ｍ４Ｌ４として［００］
を出力し、前記符号化回路７に入力する。前記符号化回
路７においてＭ１Ｌ１〜Ｍ４Ｌ４を、実際には、Ｍ１Ｌ
１〜Ｍ２Ｌ２を符号化することにより、結果として２進
コードである２ビットの分解能をもつディジタル出力信
号２を出力する。

【０１２５】次にパイプラインＡ／Ｄ変換器が１ビット
の分解能をもつディジタル出力信号を出力する場合の動
作について説明する。１ビットの分解能をもつディジタ
ル出力信号を出力するための前記ビット数制御信号２４
が前記ビット数制御回路２５ｂに与えられると、前記ビ
ット数制御回路２５ｂより前記パイプラインステージ３
が動作するように、また、前記パイプラインステージ４
〜６が停止するように前記ビット数選択信号２６が出力
される。停止した前記パイプラインステージ４〜６は、
前記部分ディジタル値Ｍ２Ｌ２〜Ｍ４Ｌ４として［０
０］を出力することとする。この時、前記アナログ入力
信号１が前記第１のパイプラインステージ３に入力され
ると、前記アナログ入力信号１に応じて、１ビット分の
情報をもつ２進コードである部分ディジタル値Ｍ１を、
また部分ディジタル値Ｌ１として０レベルを出力し、前
記符号化回路７に入力する。前記第４のパイプラインス
テージ４〜６は部分ディジタル値Ｍ２Ｌ２〜Ｍ４Ｌ４と
して［００］を出力し、前記符号化回路７に入力する。
前記符号化回路７においてＭ１Ｌ１〜Ｍ４Ｌ４を、実際
には、Ｍ１Ｌ１を符号化することにより、結果として２
進コードである１ビットの分解能をもつディジタル出力
信号２を出力する。

【０１２６】図１３は上記パイプラインＡ／Ｄ変換器に
用いられるビット数制御回路２５ｂの構成を示してい
る。前記ビット数制御信号Ａ０が、第１の否定論理回路
と、第１、第３の否定論理和回路の１入力端子とに接続
され、前記ビット数制御信号Ａ１が、第２の否定論理回
路と、第１、第２の否定論理和回路の一入力端子とに接
続され、第１の否定論理回路の出力が、第２の否定論理
和回路の一入力端子に接続され、第２の否定論理回路の
出力が、第３の否定論理和回路の一入力端子に接続さ
れ、第１の否定論理和回路の出力がＢ１で示されるビッ
ト選択信号２６として出力され、第２の否定論理和回路
の出力がＢ２で示されるビット選択信号２６として出力
され、第３の否定論理和回路の出力がＢ３で示されるビ
ット選択信号２６として出力される。

【０１２７】次に、上記パイプラインＡ／Ｄ変換器に用
いられるビット数制御回路２５ｂの詳細な動作について
説明する。前記ビット数制御信号Ａ１〜Ａ０に［００］
が入力されると、前記第１の否定論理和回路の出力のみ
が１レベルとなり、また、前記第２〜第３の否定論理和
回路の出力が０レベルとなり、前記ビット数選択信号Ｂ
３〜Ｂ１［００１］が出力される。前記ビット数制御信
号Ａ１〜Ａ０に［０１］が入力されると、前記第２の否
定論理和回路の出力のみが１レベルとなり、また、前記
第１および第３の否定論理和回路の出力が０レベルとな
り、前記ビット数選択信号Ｂ３〜Ｂ１［０１０］が出力
される。前記ビット数制御信号Ａ１〜Ａ０に［１０］が
入力されると、前記第３の否定論理和回路の出力のみが
１レベルとなり、また、前記第１〜第２の否定論理和回
路の出力が０レベルとなり、前記ビット数選択信号Ｂ３
〜Ｂ１［１００］が出力される。前記ビット数制御信号
Ａ１〜Ａ０に［１１］が入力されると、前記第１〜第３
の否定論理和回路の出力が０レベルとなり、前記ビット
数選択信号Ｂ３〜Ｂ１［０００］が出力される。

【０１２８】前記ビット数選択信号Ｂ３〜Ｂ１すべてが
０レベルを示すとき、パイプラインＡ／Ｄ変換器は５ビ
ット精度の分解能をもつＡ／Ｄ変換器として働き、同様
に、前記ビット数選択信号Ｂ３が１レベル、その他の前
記ビット数選択信号が０レベルを示すとき、３ビット精
度の分解能をもつＡ／Ｄ変換器として働き、同様に、前
記ビット数選択信号Ｂ２が１レベル、その他の前記ビッ
ト数選択信号が０レベルを示すとき、２ビット精度の分
解能をもつＡ／Ｄ変換器として働き、同様に、前記ビッ
ト数選択信号Ｂ１が１レベル、その他の前記ビット数選
択信号が０レベルを示すとき、１ビット精度の分解能を
もつＡ／Ｄ変換器として働く。

【０１２９】なお、図１３においては、否定論理回路お
よび否定論理和回路を用いてビット数制御回路２５ｂを
構成した例をあげて述べたが、他の論理回路を用いても
同様の効果が得られることは明らかである。

【０１３０】また、図１３においては、前記ビット数制
御信号Ａ１〜Ａ０の論理状態がそれぞれ［００］［０
１］［１０］［１１］のときに、前記ビット数選択信号
Ｂ３〜Ｂ１が［００１］［０１０］［１００］［００
０］と出力されるものとして述べたが、同等の効果が得
られるように前記ビット数選択信号Ｂ３〜Ｂ１が前記ビ
ット数制御信号Ａ１〜Ａ０に対して一意に決まり、前記
ビット数選択信号Ｂ３〜Ｂ１を受ける回路が対応してさ
えいれば、前記ビット数制御信号Ａ１〜Ａ０の論理状態
は任意に選択することが可能であることは言うまでもな
い。

【０１３１】さらに、図１３においては、前記ビット数
選択信号Ｂ３〜Ｂ１のうち１つの選択信号のみが１レベ
ル、他の２つの選択信号が０レベルとして出力されると
述べたが、同等の効果が得られるように、前記ビット数
選択信号Ｂ３〜Ｂ１が前記ビット数制御信号Ａ１〜Ａ０
に対して一意に決まり、前記ビット数選択信号Ｂ３〜Ｂ
１を受ける回路が対応してさえいれば、前記ビット数選
択信号Ｂ３〜Ｂ１のうち１つの選択信号のみが０レベ
ル、他の２つの選択信号が１レベルとして出力する、あ
るいは、前記ビット数選択信号Ｂ３〜Ｂ１は任意の論理
状態を出力するとしても同等の効果を得ることが可能で
あることは言うまでもない。

【０１３２】以下、第ｉ（１〜４）のパイプラインステ
ージについてその構成を説明する。図１４は本実施の形
態３であるパイプラインＡ／Ｄ変換器に用いられる第１
〜第３のパイプラインステージ３〜５の構成図を示して
いる。前記第１〜第３のパイプラインステージ３〜５は
入力としてＰｉ−１として示される第1の部分アナログ
電圧値８が与えられ、ＭｉＬｉとして示される部分ディ
ジタル値９、およびＰｉとして示される第２の部分アナ
ログ電圧値１０を出力する。また、入力としてビット数
選択信号（２６）Ｂ１〜Ｂｉが与えられ、これに従って
一連のパイプライン動作を行うか一連のパイプライン動
作を停止させるか、または第１のオフセット電圧値を加
えるか加えないかを決定する。前記第1の部分アナログ
電圧値８が第1のオフセット付加器１１の入力として接
続され、前記第1のオフセット付加器１１の出力が部分
Ａ／Ｄ変換器１２の入力として接続され、前記部分Ａ／
Ｄ変換器１２の出力が部分Ｄ／Ａ変換器１３の入力とし
て接続され、前記部分Ｄ／Ａ変換器１３の出力が第２の
オフセット付加器１４の入力として接続され、前記第２
のオフセット付加器１４の出力と、前記第１の部分アナ
ログ電圧値８とが減算器１５の入力として接続され、前
記減算器１５の出力が演算増幅器１６の入力として接続
され、前記演算増幅器１６の出力が前記第２の部分アナ
ログ電圧値１０となる。また、第1のオフセット付加器
１１には、ビット選択信号Ｂｉが入力され、これによ
り、該ビット選択信号Ｂｉに応じてオフセット付加を行
うか否かを制御するオフセット制御手段ＯＦＣが構成さ
れている。

【０１３３】前記第２のパイプラインステージにおいて
は、前記ビット数選択信号Ｂ１のみが、また、前記第３
のパイプラインステージにおいては、前記ビット数選択
信号Ｂ１〜Ｂ２が、つまり前記ビット数選択信号Ｂ１〜
Ｂｉ−１が論理和回路（２６）に接続され、前記論理和
回路（２６）の出力であるＩｉが前記第1のオフセット
付加器１１と、前記部分Ａ／Ｄ変換器１２と、前記部分
Ｄ／Ａ変換器１３と、前記第２のオフセット付加器１４
と、前記減算器１５と、前記演算増幅器１６と、に接続
され、前記論理和回路の出力であるＩｉによって動作す
るか動作しないかが決定される。

【０１３４】なお、前記第１のパイプステージは常に動
作するため、前記論理和回路は必要としない。前記ビッ
ト数選択信号Ｂｉは前記第1のオフセット付加器１１に
接続されている。

【０１３５】また、図１５は本実施の形態３のパイプラ
インＡ／Ｄ変換器に用いられる第４のパイプラインステ
ージ６の構成図を示している。前記第４のパイプライン
ステージ６は、その入力としてＰｉ−１として示される
第1の部分アナログ電圧値８、および前記ビット数選択
信号（２６）Ｂ１〜Ｂ３が与えられ、ＭｉＬｉとして示
される部分ディジタル値９を出力する。前記第1の部分
アナログ電圧値８が部分Ａ／Ｄ変換器１２の入力として
接続されている。

【０１３６】以下、上記パイプラインＡ／Ｄ変換器に用
いられる第ｉ（１〜４）のパイプラインステージについ
て、図２５を参照しつつ、その動作を説明する。前記第
１のパイプラインステージ３は、前記ビット数選択信号
Ｂ１が０レベル、つまりパイプラインＡ／Ｄ変換器が２
ビット精度以上の分解能をもつＡ／Ｄ変換器として働い
ている場合、通常通り一連のパイプライン動作を行い、
前記第２〜第３のパイプラインステージ４〜５は、入力
される前記ビット数選択信号Ｂ１〜Ｂｉのうち全てが０
レベル、つまりパイプラインＡ／Ｄ変換器がｉ＋１ビッ
ト精度以上の分解能をもつＡ／Ｄ変換器として働いてい
る場合、前記論理和回路（２６）より出力されるＩｉは
０レベルになる。このとき、通常通り一連のパイプライ
ン動作を行う。入力される前記第１の部分アナログ電圧
値８であるＰｉ−１に対して、前記第1のオフセット付
加器１１によって第1のオフセット電圧値１７として−
０．５ＬＳＢ分のオフセット電圧値を加え、これに対し
て前記部分Ａ／Ｄ変換器１２によってＡ／Ｄ変換を行
い、前記部分ディジタル値９として１．５ビット出力に
相当し、上位ビットをＭｉ、下位ビットをＬｉとする2
進コードである［００、０１、１０］を出力する。

【０１３７】また、前記部分ディジタル値９に対して前
記部分Ｄ／Ａ変換器１３によってＤ／Ａ変換を行い、こ
の結果に対して前記第２のオフセット付加器１４によっ
て第２のオフセット電圧値１８として＋０．５ＬＳＢ分
のオフセット電圧値を加え、前記第１の部分アナログ電
圧値８と共に前記減算器１５に入力し、両者の差電圧値
を得た後、これを前記演算増幅器１６によって増幅し前
記第２の部分アナログ電圧値１０であるＰｉを得る。

【０１３８】一方、入力される前記ビット数選択信号Ｂ
１〜Ｂｉ−１のうち少なくとも１つが１レベル、つまり
パイプラインＡ／Ｄ変換器がｉ―１ビット精度以下の分
解能をもつＡ／Ｄ変換器として働いている場合、前記論
理和回路より出力されるＩｉは１レベルになる。このと
き、前記第1のオフセット付加器１１と、前記部分Ａ／
Ｄ変換器１２と、前記部分Ｄ／Ａ変換器１３と、前記第
２のオフセット付加器１４と、前記減算器１５と、前記
演算増幅器１６とは、その動作を停止する。この時、前
記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示される前記部
分ディジタル値９として［００］を出力することとす
る。一方、入力される前記ビット数選択信号Ｂｉが１レ
ベルの時、つまりパイプラインＡ／Ｄ変換器がｉビット
精度の分解能をもつＡ／Ｄ変換器として働いている場
合、該ビット数選択信号Ｂｉが前記第1のオフセット付
加器１１に入力されて、そのオフセット付加動作を停止
する。

【０１３９】これにより、前記第１の部分アナログ電圧
値Ｐｉ−１に対する出力である前記部分ディジタル値Ｍ
ｉＬｉ、および前記第２の部分アナログ電圧値Ｐｉの関
係は、図２０に示される入出力関係に対して、図１６で
示されるような入出力関係に変化する。つまり、前記第
１の部分アナログ電圧値Ｐｉ−１がＧＮＤレベルより低
い場合には、前記部分ディジタル値Ｍｉとして０レベル
を、前記第１の部分アナログ電圧値Ｐｉ−１がＧＮＤレ
ベルより高い場合には、前記部分ディジタル値Ｍｉとし
て１レベルを出力する。このとき、前記部分ディジタル
値Ｌｉは０レベルを出力することとすると、第ｉのパイ
プラインステージの出力である前記部分ディジタル値Ｍ
ｉは、ｉ＋１番目以降に接続されたパイプラインステー
ジが出力する前記部分ディジタル値Ｍｉ＋１Ｌｉ＋１〜
Ｍ４Ｌ４とのオーバーラップを持たなくなるため、第ｉ
のパイプラインステージのみで、ｉビット精度の出力を
決定することが可能となる。

【０１４０】一方、前記第４のパイプラインステージ６
は、入力される前記ビット数選択信号Ｂ１〜Ｂ３のうち
全てが０レベル、つまりパイプラインＡ／Ｄ変換器が５
ビット精度の分解能をもつＡ／Ｄ変換器として働いてい
る場合、前記論理和回路（２６）より出力されるＩｉは
０レベルになる。このとき、通常通り一連のパイプライ
ン動作を行う。前記部分アナログ電圧値Ｐｉ−１に対し
てＡ／Ｄ変換器を行い前記部分ディジタル値９として２
ビット出力に相当し、上位ビットをＭｉ、下位ビットを
Ｌｉとする２進コードである［００、０１、１０、１
１］を出力する。また、前記ビット数選択信号Ｂ１〜Ｂ
３のうち少なくとも１つが１レベル、つまり、パイプラ
インＡ／Ｄ変換器が３ビット精度以下の分解能をもつＡ
／Ｄ変換器として働いている場合、前記論理和回路（２
６）より出力されるＩｉは１レベルになる。このとき、
前記部分Ａ／Ｄ変換器１２はその動作を停止する。この
時、前記部分Ａ／Ｄ変換器１２は、ＭｉＬｉで示される
前記部分ディジタル値９として［００］を出力すること
とする。

【０１４１】以上に述べたように、本実施の形態３に示
したパイプラインＡ／Ｄ変換器によれば、システムが要
求するディジタル出力信号の分解能が１〜３ビット、も
しくは５ビットに変化する場合に、動作が不要なパイプ
ラインステージが行う一連のパイプライン動作を停止さ
せることが可能であり、パイプラインＡ／Ｄ変換器の低
消費電力化が可能であると同時に、出力すべきディジタ
ル値を構成するために必要でない前記部分ディジタル値
を出力する前記パイプラインステージに対して一連のパ
イプライン動作を停止させても、出力すべきディジタル
値の精度を補償することが可能である。

【０１４２】なお、本実施の形態３ではディジタル出力
信号の分解能が１〜３ビットもしくは５ビットに変化す
るパイプラインＡ／Ｄ変換器についての説明を示した
が、ディジタル出力のビット数はパイプラインステージ
の数を変更することで１〜ｎ−２，ｎビットと任意の設
定が可能であることは言うまでもない。

【０１４３】また、本実施の形態３では各パイプライン
ステージが出力する部分ディジタル値が１．５ビットお
よび２ビットの場合のＡ／Ｄ変換器についての説明を示
したが、各パイプラインステージが出力する部分ディジ
タル値のビット数は任意の設定が可能であることは言う
までもない。

【０１４４】

【発明の効果】以上のように、本発明の請求項１にかか
るＡ／Ｄ変換器によれば、それぞれ、入力されるアナロ
グ電圧に対してパイプライン動作を行ってディジタル値
を出力する複数のパイプラインステージを、直列に接続
してなるパイプラインステージ列と、分解能を指示する
ビット数制御信号に従い、上記各パイプラインステージ
に対して、動作をさせるか停止させるかを示すビット数
選択信号を出力するビット数制御回路と、前記ビット数
制御信号に従って、出力すべきディジタル値の補償をす
る補正回路と、を備えたものとしたので、システムが要
求するＡ／Ｄ変換器の分解能が変化した場合、要求され
た分解能を実現するために必要なパイプラインステージ
のみを動作させ、要求された分解能を実現するために不
要なパイプラインステージの動作を停止させることで、
Ａ／Ｄ変換器の低消費電力化の実現が可能であると同時
に、上記補正回路により、出力すべきディジタル値の分
解能を補償することができ、Ａ／Ｄ変換器の出力破綻を
招くことのないＡ／Ｄ変換器を得られる効果がある。

【０１４５】また、本発明（請求項２）にかかるＡ／Ｄ
変換器によれば、請求項１記載のＡ／Ｄ変換器におい
て、前記補正回路は、前記すべてのパイプラインステー
ジの入力を入力とし、該入力のうちから上記ビット数選
択信号に応じて選択した入力と、比較参照電圧値とを比
較してその電圧比較結果を１以上の２進コードからなる
補正用部分デジタル値として出力する補正用Ａ／Ｄ変換
器と、前記パイプラインステージ列のすべてのパイプラ
インステージが出力する前記部分ディジタル値と、前記
補正用Ａ／Ｄ変換器が出力する前記補正用部分ディジタ
ル値とを入力とし、上記ビット数選択信号に応じて、１
以上の２進コードを出力する補正用符号変換回路と、か
ら構成されているものとしたので、システムが要求する
ディジタル出力信号の分解能が１〜Ｎビットに変化する
場合に、動作が不要なパイプラインステージが行う一連
のパイプライン動作を、データ出力破綻を生じることな
く、停止させることができるという効果が得られる。

【０１４６】また、本発明（請求項３）にかかるＡ／Ｄ
変換器によれば、請求項１記載のＡ／Ｄ変換器におい
て、前記補正回路は、最終段パイプラインステージにお
いて処理されるアナログ電圧値を、前記複数のパイプラ
インステージのうちの最終段を除くパイプラインステー
ジが出力するアナログ電圧値のうちから、上記ビット数
選択信号に応じて選択する選択手段と、前記最終段パイ
プラインステージが出力する部分ディジタル値と、前記
パイプラインステージ列の前記最終段以外の各パイプラ
インステージが出力する前記部分ディジタル値とを入力
とし、上記ビット数選択信号に応じて、補正された２進
コードを出力する補正用符号変換回路と、から構成され
ているものとしたので、システムが要求するディジタル
出力信号の分解能が２〜Ｎビットに変化する場合に、動
作が不要なパイプラインステージが行う一連のパイプラ
イン動作を、データ出力破綻を生じることなく、停止さ
せることができるという効果が得られる。

【０１４７】また、本発明（請求項４）にかかるＡ／Ｄ
変換器によれば、請求項１記載のＡ／Ｄ変換器におい
て、前記補正回路は、前記複数のパイプラインステージ
の最終段ステージを除くパイプラインステージにおい
て、オフセット付加を行うか否かを、上記ビット数選択
信号に応じて制御し、前記複数のパイプラインステージ
から、補正された２進コードを出力せしめるオフセット
制御手段から構成されているものとしたので、システム
が要求するディジタル出力信号の分解能が１〜Ｎ−２、
Ｎビットに変化する場合に、動作が不要なパイプライン
ステージが行う一連のパイプライン動作を、データ出力
破綻を生じることなく、停止させることができるという
効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかるパイプラインＡ
／Ｄ変換器の構成を示す図。

【図２】上記パイプラインＡ／Ｄ変換器を構成するビッ
ト数制御回路の構成図。

【図３】上記第１〜第３のパイプラインＡ／Ｄ変換器を
構成するパイプラインステージの構成図。

【図４】上記パイプラインＡ／Ｄ変換器を構成する第４
のパイプラインステージの構成図。

【図５】上記パイプラインＡ／Ｄ変換器を構成する補正
用Ａ／Ｄ変換器の構成図。

【図６】上記パイプラインＡ／Ｄ変換器を構成する補正
用符号変換回路の構成図。

【図７】本発明の実施の形態２にかかるパイプラインＡ
／Ｄ変換器の構成を示す図。

【図８】上記実施の形態２にかかるパイプラインＡ／Ｄ
変換器を構成するビット数制御回路の構成図。

【図９】上記実施の形態２にかかるパイプラインＡ／Ｄ
変換器を構成する第１〜第３のパイプラインステージの
構成図。

【図１０】上記実施の形態２にかかるパイプラインＡ／
Ｄ変換器を構成する第４のパイプラインステージの構成
図。

【図１１】上記実施の形態２にかかるパイプラインＡ／
Ｄ変換器を構成する補正用符号変換回路の構成図。

【図１２】本発明の実施の形態３にかかるパイプライン
Ａ／Ｄ変換器の構成を示す図。

【図１３】上記実施の形態３にかかるパイプラインＡ／
Ｄ変換器を構成するビット数制御回路の構成図。

【図１４】上記実施の形態３にかかるパイプラインＡ／
Ｄ変換器を構成する第１〜第３のパイプラインステージ
の構成図。

【図１５】上記実施の形態３にかかるパイプラインＡ／
Ｄ変換器を構成する第４のパイプラインステージの構成
図

【図１６】上記実施の形態３にかかるパイプラインＡ／
Ｄ変換器を構成する第１〜第３のパイプラインステージ
の入出力関係図

【図１７】従来のパイプラインＡ／Ｄ変換器の構成を示
す図。

【図１８】従来のパイプラインＡ／Ｄ変換器を構成する
第１〜第３のパイプラインステージの構成図。

【図１９】従来のパイプラインＡ／Ｄ変換器を構成する
第４のパイプラインステージの構成図。

【図２０】従来のパイプラインＡ／Ｄ変換器による第１
〜第３のパイプラインステージの入出力関係を示す図。

【図２１】従来のパイプラインＡ／Ｄ変換器を構成する
第４のパイプラインステージの入出力関係を示す図。

【図２２】従来のパイプラインＡ／Ｄ変換器を構成する
符号化回路の構成図。

【図２３】本発明の実施の形態１にかかるＡ／Ｄ変換器
を構成する補正用Ａ／Ｄ変換器の動作を説明するため
の、パイプラインステージ出力と補正用ディジタル値と
の関係を示す図。

【図２４】本発明の実施の形態２にかかるＡ／Ｄ変換器
を構成する補正用Ａ／Ｄ変換器の動作を説明するため
の、パイプラインステージ出力と補正用ディジタル値と
の関係を示す図。

【図２５】本発明の実施の形態３にかかるＡ／Ｄ変換器
の第1ないし第３のパイプラインステージ入出力関係を
示す図。

【図２６】従来のＡ／Ｄ変換器のパイプラインステージ
出力による符号化を説明するための図。

【符号の説明】

１ アナログ入力信号 ２ ディジタル出力信号 ３ 第１のパイプラインステージ ４ 第２のパイプラインステージ ５ 第３のパイプラインステージ ６ 第４のパイプラインステージ ７ 符号化回路 ８ 第１の部分アナログ電圧値 ９ 部分ディジタル値 １０ 第２の部分アナログ電圧値 １１ 第１のオフセット付加器 １２ 部分Ａ／Ｄ変換器 １３ 部分Ｄ／Ａ変換器 １４ 第２のオフセット付加器 １５ 減算器 １６ 演算増幅器 １７ 第１のオフセット電圧 １８ 第２のオフセット電圧 １９、２２ 半加算器 ２０、２１ 全加算器 ２３ 補正用符号変換回路 ２４ ビット数制御信号 ２５ ビット数制御回路 ２６ ビット数選択信号 ２７ 補正用Ａ／Ｄ変換器 ２８ 補正用部分ディジタル値 ２９ 電圧比較器

フロントページの続き (72)発明者 稲垣 善嗣 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 村田 健治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岡 浩二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5J022 AA15 BA01 BA06 BA07 CA08 CB06 CD01

Claims (4)

【特許請求の範囲】
1. 【請求項１】 それぞれ、入力されるアナログ電圧に対
   してパイプライン動作を行ってディジタル値を出力する
   複数のパイプラインステージを、直列に接続してなるパ
   イプラインステージ列と、 分解能を指示するビット数制御信号に従い、上記各パイ
   プラインステージに対して、動作をさせるか停止させる
   かを示すビット数選択信号を出力するビット数制御回路
   と、 前記ビット数制御信号に従って、出力すべきディジタル
   値の補償をする補正回路と、を備えた、 ことを特徴とするＡ／Ｄ変換器。
2. 【請求項２】 請求項１記載のＡ／Ｄ変換器において、 前記補正回路は、 前記すべてのパイプラインステージの入力を入力とし、
   該入力のうちから上記ビット数選択信号に応じて選択し
   た入力と、比較参照電圧値とを比較してその電圧比較結
   果を１以上の２進コードからなる補正用部分デジタル値
   として出力する補正用Ａ／Ｄ変換器と、 前記パイプラインステージ列のすべてのパイプラインス
   テージが出力する前記部分ディジタル値と、前記補正用
   Ａ／Ｄ変換器が出力する前記補正用部分ディジタル値と
   を入力とし、上記ビット数選択信号に応じて、１以上の
   ２進コードを出力する補正用符号変換回路と、から構成
   されている、 ことを特徴とするＡ／Ｄ変換器。
3. 【請求項３】 請求項１記載のＡ／Ｄ変換器において、 前記補正回路は、 最終段パイプラインステージにおいて処理されるアナロ
   グ電圧値を、前記複数のパイプラインステージのうちの
   最終段を除くパイプラインステージが出力するアナログ
   電圧値のうちから、上記ビット数選択信号に応じて選択
   する選択手段と、 前記最終段パイプラインステージが出力する部分ディジ
   タル値と、前記パイプラインステージ列の前記最終段以
   外の各パイプラインステージが出力する前記部分ディジ
   タル値とを入力とし、上記ビット数選択信号に応じて、
   補正された２進コードを出力する補正用符号変換回路
   と、から構成されている、 ことを特徴とするＡ／Ｄ変換器。
4. 【請求項４】 請求項１記載のＡ／Ｄ変換器において、 前記補正回路は、 前記複数のパイプラインステージの最終段ステージを除
   くパイプラインステージにおいて、オフセット付加を行
   うか否かを、上記ビット数選択信号に応じて制御し、前
   記複数のパイプラインステージから、補正された２進コ
   ードを出力せしめるオフセット制御手段から構成されて
   いる、 ことを特徴とするＡ／Ｄ変換器。