JP2010166447A - Ad変換器および信号処理システム - Google Patents
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Abstract
【解決手段】パイプライン型AD変換器100は、カスケード接続された複数の残差演算ステージ110、および一つの最終段の残差演算ステージ120のうち、最終段を除く1つ以上の残差演算ステージ110が、分解能が可変な分解能可変残差演算ステージとして形成される。これにより、必要なSN比に応じて電力を最適な値に設定することができ、時間平均で見た時の電力を削減することができ、入力容量の低減を図ることが可能なパイプライン型AD変換器および信号処理システムを実現する。
【選択図】図7
Description
図1の信号処理システム1は、アナログ信号処理回路2、AD変換器3、およびデジタル信号処理回路4を有する。
図1の信号処理システム1では、信号処理をできるだけデジタル信号処理回路4で行い、アナログ信号処理回路の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路2で行っていた信号処理をデジタル信号処理回路で行うためには、できるだけ元の信号の情報を損なわずにAD変換することが必要になる。このため、高いSN比を持つAD変換器が必要となる。
このような条件に適合するAD変換器の方式として、パイプライン型AD変換器がある。
このパイプライン型AD変換器10は、複数段カスケード接続された残差演算ステージ11、最終ステージのサブAD変換器12、およびデジタル合成回路13を有する。
このうち、残差演算ステージ11は、低分解能(一般に1〜4bit程度)のサブAD変換器11aと、サブDA(デジタル・アナログ)変換器11b、減算器11c、および演算増幅器である残差アンプ11dにより構成される。図2において、各ステージの有効bit数はMi、冗長bit数はriである。
その後、変換結果をサブDA変換器11bにより再びアナログ信号に変換したものと、入力信号との差分を取り、これを残差アンプ11dで増幅する。この一連の演算動作を複数段繰り返し、最後にデジタル合成回路13で各ステージの出力を演算することで、全体としてΣMi bitの分解能の出力を得ることができる。
パイプライン型AD変換器10では、このように粗い分解能のAD変換器を複数段接続することで、全体として高い分解能を実現することができる。また、他の高い分解能をもつ方式、たとえば、逐次比較方式などのように、1変換に対して複数のクロックサイクルを必要としないため、原理的に変換速度を高くすることができる。すなわち、高い分解能と高い変換速度を双方実現しうる方式である。
図3は、有効bit数M、冗長bit数rの残差演算ステージの構成例(MDAC)を示す図である。
この回路の動作概要は次のようになる。
まず、スイッチS0とS2を閉じることにより、入力容量アレイに入力信号をサンプリングする。
これと並行して、スイッチS4を閉じることでフィードバック容量に蓄積された電荷のリセットを行う。さらにこのとき、サブAD変換器11aにより、入力信号がデジタル信号に変換される(サンプリング期間)。その後、スイッチS1とS3を閉じることにより、フィードバック容量に電荷の転送を行う。このとき、各容量にスイッチS1を通じて供給する参照電圧は、サブAD変換器11aの変換結果に合わせてマルチプレクサMUXで選択する。
入力信号電圧をVi、出力電圧をVo、サブAD変換結果のコードをK、参照電圧を±VRとすると、この一連の動作により出力に次式で与えられる電圧が出力される(ホールド期間)。
Vo = 2M*Vin + 1/2r*K*VR - 1/2r*(2M+r - K)*VR (1)
この回路の応答特性はおおよそ次の帯域幅ωpから見積もることができる。
条件<1>について、(3)式から、Mをより大きくした場合に、同じ帯域幅ωpを維持するにはより高いトランスコンダクタンスgmが必要となることがわかる。よってより高い分解能を実現するためには、より多くの電力を必要とする。
条件<2>について、スイッチドキャパシタ回路(図3)では一般に回路の雑音を抑えるためにはCを大きくする必要がある。これは回路の雑音がkT/Cの形の依存性をもっているからである。(3)式から、この場合も同じ帯域幅ωpを維持するにはより高いトランスコンダクタンスgmが必要となることがわかる。
一方で、一般的にほとんどのシステムではAD変換器に常に高いSN比が要求されるわけではない。
このような例として、デジタル変調の無線信号処理システムが挙げられる。このシステムでは最終的なエラー率をある一定以下にするのに必要なレベルよりも、SN比を高くする必要はない。
別のシステムの例として、デジタルカメラの信号処理システムが挙げられる。このシステムでは、実際に撮像する前に、構図を確認するための画像を表示し続けることが一般的である。
このとき、確認用の画像表示は撮像時ほど高精細である必要はないので、この表示中はSN比は低くとも構わない。
そこで、システムの動作状況に合わせて必要とされるSN比が変わる場合に、許容される範囲でAD変換器のSN比を下げて、代わりに電力を低減する技術が提案されている。特許文献1にAD変換器一般についてこの技術を適用した例が記載されている。
この構成の問題点として、必ず下位のステージからしか動作を止めることができないことが挙げられる。一般にパイプラインAD変換器において、入力換算雑音に支配的なのは上位のステージであり、このため消費電力において支配的なのも上位のステージである。したがってこの方法で得られる電力削減効果は上位のステージの電力を削減できる構成に比べて小さくなってしまう。
1つめはサンプルホールド回路および第1ステージの入力容量、フィードバック容量、およびアンプの並列度を変更する構成である。
この場合並列度を小さくすることにより、回路雑音および出力誤差を大きくする代わりに低電力化が実現できる。
この構成の問題点は、(a)分割されたユニット毎に出力ノードにスイッチが必要になること、(b)容量が分割するユニット数倍で細分化されること、の2点である。
(a)について、一般に出力ノードの電圧は大きく変動するため、特に大きなサイズのスイッチもしくはブートストラップスイッチが必要となる。これにより、回路の面積の増大を招く。
(b)については容量の細分化により寄生容量が増大することと、細分化された容量ひとつあたりの大きさが製造上許容される限界を下回る可能性があることが問題である。
特にMDACが多bitの構成のときにこの問題は顕著である。たとえばM=3, r=1で、参照電圧が2値のMDACの場合、入力のCは分割しない状態ですでに16個に分割されている。
これをたとえば4分割するとユニット容量数は64個となってしまう。製造上は許容される最小配線幅には限界があるため、この場合各ユニット容量につく寄生容量は分割前の1/16にはならない場合が多い。このため寄生容量が増大する。
この方法は回路雑音に支配的な第1ステージをバイパスするため、構成を切り替えた時のSN比の劣化がとても大きい。
この劣化がシステム上許容されないレベルである場合はこの技術を適用するのが難しい。この問題についても特に第1ステージが他bitである時に問題は顕著である。
この構成は、図4の回路においてCsおよびCfの値を変えることに相当する。したがって式(2)から、応答速度を見積もることができる。
これらの容量値を切り替える場合、入力容量CsとCfの比を保ったまま容量値を切り替える方法と、CsとCfの比も切り替える方法の2通りが考えられる。
容量の比を保ったまま容量値を小さくした場合、(2)式から分かるように、小さくなるのは分母の直列容量成分のみである。次段の負荷容量をCLがこの直列容量成分に対して大きい場合、トランスコンダクタンスgmはほとんど小さくすることができない。
一方、CsとCfの比率も変更する場合、(3)式のCs/(Cs+Cf)の部分も小さくなるため、CLによらずgmを小さくすることができる。
しかしながら、CsとCfの比が変わると、ステージの出力信号振幅範囲が変わってしまう。
この場合、次段に入力される信号振幅が1/2となる。このため、次ステージの入力可能信号レンジの半分が全く使用されないことになり無駄な電力が発生する。たとえば、次ステージで不要な動作上不要な比較器が発生する。
さらに、この両者の場合について、特許文献3に開示された第1の技術と同様に容量の細分化の問題が発生する。
たとえば、容量の大きさを、高分解能のモードに対して低分解能のモードを1/2とした場合、同じ容量のペアを2組用意して、高分解能モードでは2つ同時に使い低分解能モードでは1つのみを使うという構成が考えられる。
該当特許文献ではサブAD変換器の分解能が一定であるので、Csのユニット数はどちらの場合も同じ数が必要であるので、結果的に高分解能モードだけの構成に比べてユニット容量の大きさが小さくなってしまう。これにより先述の場合と同様の問題を招く。
なお、説明は以下の順序で行う。
1.第1の実施形態(パイプライン型AD変換器の第1の構成例)
2.第2の実施形態(パイプライン型AD変換器の第2の構成例)
3.第3の実施形態(パイプライン型AD変換器の第3の構成例)
4.第4の実施形態(パイプライン型AD変換器の第4の構成例)
5.第5の実施形態(信号処理システムの第1の構成例)
6.第6の実施形態(信号処理システムの第2の構成例)
7.第7の実施形態(信号処理システムの第3の構成例)
8.第8の実施形態(信号処理システムの第4の構成例)
図7は、本発明の第1の実施形態に係るパイプライン型AD変換器のブロック図である。
分解能可変残差演算ステージ110は、分解能を変更しても該当ステージの出力信号振幅範囲を一定となるように、サブAD変換器111とサブDA変換器112の分解能および可変ゲインアンプ114のゲインが適切に制御される。
分解能可変残差演算ステージ110は、高いSN比が要求されるときは各ステージの分解能を高くするように制御される。
一方、SN比を犠牲にして電力を下げる場合は、程度に応じて分解能可変残差演算ステージ110の分解能下げるように制御される。図7の例ではDi bit下げている。
その後、変換結果を分解能可変サブDA変換器112により再びアナログ信号に変換したものと、入力信号との差分を減算器113で取り、これを可変ゲインアンプ114で増幅する。
この一連の演算動作を複数段繰り返し、デジタル合成回路130で各ステージの出力を演算することで、全体として[ΣMi bit−Di]の分解能の出力を得ることができる。
図8は、本発明の実施形態に係る分解能可変残差演算ステージの基本的な構成例を示す図である。
さらに、分解能可変残差演算ステージ200は、第1参照電圧スイッチアレイ207、第2の参照電圧スイッチアレイ208、演算増幅器209、スイッチ210(S2a),211(S3a)、およびフィードバック容量212を有する。
また、分解能可変残差演算ステージ200は、信号の入力側ノードND201、演算増幅器209の入力側ND202および出力側ノードND203を有する。
第2入力容量アレイ204は、2M+r(1−2−D)個の入力容量CIが演算増幅器210の入力側ノードND202に対して並列に接続されている。各入力容量CIの第1電極がノードND202に接続されている。
このように、本実施形態の分解能可変残差演算ステージ200は、入力容量アレイを2つのグループに分けて、入力容量アレイのうち入力信号のサンプリングに使用する容量の個数を変更するように構成されている。
なお、この入力容量アレイのグループ分けは2に限定されず、さらに多くのグループに分けて入力容量アレイのうち入力信号のサンプリングに使用する容量の個数を変更するように構成することも可能である。
第1の入力信号スイッチアレイ205の各スイッチS0aは、固定端子がノードND201に接続され、作動端子が第1入力容量アレイ203の対応する入力容量CIの第2電極に接続されている。
第1の入力信号スイッチアレイ205の各スイッS0aは、制御信号CTL1によりオン、オフが制御される。
第2の入力信号スイッチアレイ206の各スイッチS0bは、固定端子がノードND201に接続され、作動端子が第2入力容量アレイ204の対応する入力容量CIの第2電極に接続されている。
第2の入力信号スイッチアレイ206の各スイッS0bは、制御信号CTL2によりオン、オフが制御される。
第1参照電圧スイッチアレイ207の各スイッチS1aは、固定端子が参照電圧供給端子に接続され、作動端子が第1入力容量アレイ203の対応する入力容量CIの第2電極に接続されている。
第1参照電圧スイッチアレイ207の各スイッチS1aは、制御信号CTL3によりオン、オフが制御される。
第2の参照電圧スイッチアレイ208の各スイッS1bは、固定端子が参照電圧供給端子に接続され、作動端子が第2入力容量アレイ204の対応する入力容量CIの第2電極に接続されている。
第2の参照電圧スイッチアレイ208の各スイッS1bは、制御信号CTL4によりオン、オフが制御される。
スイッチ210は、制御信号CTL5によりオン、オフが制御される。
フィードバック容量212の第1電極がノードND202に接続され、第2電極がスイッチ211の固定端子に接続され、スイッチ211の作動端子がノードND203に接続されている。
高いSN比が要求されるときは、第1および第2入力容量アレイ203,204の全ての容量CIを用いて入力信号をサンプリングする。
具体的には、制御信号CTL1により第1の入力信号スイッチアレイ205の各スイッチS0aをオンさせ(閉じ)、制御信号CTL2により第2の入力信号スイッチアレイ206の各スイッチS0bをオンさせる(閉じる)。
具体的には、制御信号CTL1により第1の入力信号スイッチアレイ205のスイッチS0aをオンさせ(閉じ)、制御信号CTL2により第2の入力信号スイッチアレイ206の各スイッチS0bをオフさせる(開放状態とする)。
この変換結果をもとにマルチプレクサ202において参照電圧をつなぎかえ、電荷をフィードバック容量212に転送することで、残差を2Mi-Di倍に増幅する。
これにより、先に信号をサンプリングした2M+r-D個のCIに蓄積された電荷のみがフィードバック容量212に転送され、結果として、次の出力結果が得られる。
Vo = 2M-D*Vin + 1/2r*K*VR - 1/2r*(2M+r-D - K)*VR (4)
したがって、第1入力容量アレイ203の入力容量CIの数は4、第2入力容量アレイ204の入力容量の数は4である。
同様にして、第1の入力信号スイッチアレイ205のスイッチS0aの数は4、第2の入力信号スイッチアレイ206のスイッチS0bの数は4である。
また、第1参照電圧スイッチアレイ207のスイッチS1aの数は4、第2の参照電圧スイッチアレイ208のスイッチS1bの数は4である。
スイッチ213(S4a)は、制御信号CTL6でオン、オフが制御される。
なお、以上の説明では、制御信号をCTL1〜CTL6とスイッチごとに個別に設けるように構成されているが、同タイミングでオン、オフされるスイッチは共通の制御信号でオン、オフするように構成することも可能である。
一方、SN比を犠牲にして低消費電力で動作する時は、入力容量アレイのうち4個を用いてサンプリングおよび電荷転送動作を行う。
このとき、サブAD変換器は4閾値のモードで動作する。
図10(A)および(B)は、図9の分解能残差演算ステージの8閾値および4閾値モード時の入出力特性を示す図である。
図10(A)は高分解能時(9セグメント、8閾値モード時)の特性を示し、図10(B)は低分解能時(5セグメント、4閾値モード時)の特性を示している。
このため、次のステージに無駄が発生することがない。容量についても既に分割していた容量をサンプリングに使用する、しないを切り替えているため、容量が細分化される問題やスイッチの増加によって寄生容量が増大する問題を回避できる。
さらに、この構成ではサブAD変換器201Aの電力も減らすことが可能である。
図12(A)および(B)は、分解能可変サブAD変換器において1bit分解能を可変した場合の(A)高分解能時(9セグメント、8閾値モード)と(B)低分解能時(5セグメント、4閾値モード)での動作状態を示す図である。
マルチプレクサ202は、スイッチSW21〜SW28、電圧VRの供給ラインLVR、および電圧−VRの供給ラインL−VRを有する。
そして、基準電圧生成部RVGは、抵抗R1と抵抗R2の接続点に基準電圧Vr1(−7/8V)を発生し、抵抗R2の中点に基準電圧Vr2(−3/4V)を発生し、抵抗R2と抵抗R3の接続点に基準電圧Vr3(−5/8V)を発生する。
基準電圧生成部RVGは、抵抗R3と抵抗R4の接続点に基準電圧Vr4(−3/8V)を発生し、抵抗R4の中点に基準電圧Vr5(−1/4V)を発生し、抵抗R4と抵抗R5の接続点に基準電圧Vr6(−1/8V)を発生する。
基準電圧生成部RVGは、抵抗R5と抵抗R6の接続点に基準電圧Vr7(1/8V)を発生し、抵抗R6の中点に基準電圧Vr8(1/4V)を発生し、抵抗R6と抵抗R7の接続点に基準電圧Vr9(3/8V)を発生する。
基準電圧生成部RVGは、抵抗R7と抵抗R8の接続点に基準電圧Vr10(5/8V)を発生し、抵抗R8の中点に基準電圧Vr11(3/4V)を発生し、抵抗R8と電圧VRの供給ラインとの接続点に基準電圧Vr12(7/8V)を発生する。
比較器CP2は、入力信号VinとスイッチSW3を介して供給される基準電圧Vr3(−3/8V)とを比較し、ハイまたはローレベル比較信号SCP2をスイッチSW22に出力する。
比較器CP3は、入力信号VinとスイッチSW4を介して供給される基準電圧Vr4(−5/8V)またはスイッチSW5を介して供給される基準電圧Vr5(−1/4V)とを比較し、ハイまたはローレベル比較信号SCP3をスイッチSW23に出力する。
比較器CP4は、入力信号VinとスイッチSW6を介して供給される基準電圧Vr6(−1/8V)とを比較し、ハイまたはローレベル比較信号SCP4をスイッチSW24に出力する。
比較器CP5は、入力信号VinとスイッチSW7を介して供給される基準電圧Vr7(1/8V)またはスイッチSW8を介して供給される基準電圧Vr8(1/4V)とを比較し、ハイまたはローレベル比較信号SCP5をスイッチSW25に出力する。
比較器CP6は、入力信号VinとスイッチSW9を介して供給される基準電圧Vr9(3/8V)とを比較し、ハイまたはローレベル比較信号SCP6をスイッチSW26に出力する。
比較器CP7は、入力信号VinとスイッチSW10を介して供給される基準電圧Vr10(5/8V)またはスイッチSW11を介して供給される基準電圧Vr11(3/4V)とを比較し、ハイまたはローレベル比較信号SCP7をスイッチSW27に出力する。
比較器CP8は、入力信号VinとスイッチSW12を介して供給される基準電圧Vr12(7/8V)とを比較し、ハイまたはローレベル比較信号SCP8をスイッチSW28に出力する。
各スイッチSW21〜SW28は、比較信号SCP1〜8のレベルに応じて入力容量CIへの参照電圧供給ラインと電圧VRの供給ラインLVRまたは電圧−VRの供給ラインL−VRとを選択的に接続する。
このとき、スイッチSW1〜SW12により抵抗のどのタップを選択するかにより、それぞれのモードに併せて閾値を変更することができる。
このとき、比較対象の閾値が半数であるので使用する比較器は半分でよい。この状態を図12(B)に示す。この例では、比較器CP1,CP3,CP5,CP7が使用され、比較器CP2,CP4,CP6,CP8は未使用となっている。
そこで、これらの使用しない比較器CP2,CP4,CP6,CP8が制御するSW22,SW24,SW26,SW28はオフ(開放)とし、判定動作は行わないようにする。
これにより、1bit分解能を落とす毎にサブAD変換器の電力を半分にすることができる。
この動作を実現するために、追加のスイッチが必要となるが、抵抗のタップの電圧は固定値であるので、このスイッチサイズは非常に小さくすることができる。
また、この部分の寄生容量が増大したとしても前のステージのアンプの負荷ではないので、電力を増大させることはない。
したがって、そのステージの前に接続される回路に着目すると分解能を下げることにより負荷容量の低減が見込める。
すなわち、分解能を落としたステージに加えて、この入力容量を駆動する前に接続された回路の電力削減も可能となる。
さらに、本第2の実施形態として、最終ステージのAD変換器を分解能可変とする構成とすることもできる。
図13は、本発明の第2の実施形態に係るパイプライン型AD変換器のブロック図である。
しかし、最終段の残差演算ステージ120Aを分解能可変とすることで、全体としての分解能をモードの切り替え前後で一定にすることができる。このため、<1>によるSN比の劣化を抑えることが可能となる。
一般的に、演算増幅器の電力は最終段の残差演算ステージのサブAD変換器に比べて大きい。
また前述のように分解能を落とすことで、可変残差演算ステージ内のサブAD変換器の電力も低減される。
以上のことから、最終段の残差演算ステージ120Aの分解能をΣDi bit上げても全体として電力を削減できる。
ここで、この分解能残差演算ステージの変形例について説明する。
図14は、本実施形態に係る分解能残差演算ステージの第1の変形例を示す図である。
このような構成においても、図8の分解能残差演算ステージ110と同様の機能を有する。
図15は、本実施形態に係る分解能残差演算ステージの第2の変形例を示す図である。
本分解能残差演算ステージ200Bでは、入力容量CIに信号をサンプリングする際に、容量CIの第1電極(図の右側の端子)を固定容量ではなく、全帰還構成とした演算増幅器209の入力に対して行う。
図16は、本実施形態に係る分解能残差演算ステージの第3の変形例を示す図である。
そのため、フィードバック容量としての入力容量CIFがノードND202に対してさらに一つ接続され、この入力容量CIFとノードND201との間に制御信号CTL1でオン、オフが制御されるスイッチS0aがさらに一つ接続されている。
そして、スイッチ211が可変ゲインアンプ114の出力側ノードND203と、入力容量CIFとスイッチS0aとの接続ノードND204との間に接続されている。
すなわち、本分解能残差演算ステージ200Cは、1bit冗長構成の例を示している。
図17は、本実施形態に係る分解能残差演算ステージの第4の変形例を示す図である。
本分解能残差演算ステージ200Dでは、入力容量CIに信号をサンプリングする際に、容量CIの第1電極(図の右側の端子)を固定容量ではなく、全帰還構成とした演算増幅器209の入力に対して行う。
それらの構成については後で説明する。
図18は、駆動力を可変する演算増幅器の第1の構成例を示す図である。
PMOSトランジスタPT1のゲートおよびPMOSトランジスタPT2のゲートがバイアス電圧VB3の供給ラインに接続されている。
PMOSトランジスタPT1のドレインがPMOSトランジスタPT3のソースに接続され、PMOSトランジスタPT3のドレインがNMOSトランジスタNT1のドレインに接続され、その接続点によりノードND301が形成されている。
PMOSトランジスタPT2のドレインがPMOSトランジスタPT4のソースに接続され、PMOSトランジスタPT2のドレインがNMOSトランジスタNT2のドレインに接続され、その接続点によりノードND302が形成されている。
PMOSトランジスタPT3のゲートおよびPMOSトランジスタPT4のゲートがバイアス電圧VB2の供給ラインに接続されている。
MMOSトランジスタNT1のゲートおよびNMOSトランジスタNT2のゲートがバイアス電圧V1の供給ラインに接続されている。
NMOSトランジスタNT1のソースがNMOSトランジスタNT3のドレインに接続され、NMOSトランジスタNT2のソースがNMOSトランジスタNT4のドレインに接続されている。
そして、NMOSトランジスタNT3のソースおよびNMOSトランジスタNT4のソースがNMOSトランジスタNT5のドレインに接続され、NMOSトランジスタNT5のソースが基準電位VSSに接続されている。
NMOSトランジスタNT5のゲートがNMOSトランジスタNT6のゲートおよびドレインに接続され、NMOSトランジスタNT6のソースが基準電位VSSに接続され、ドレインが可変電流源IV1に接続されている。
すなわち、NMOSトランジスタNT6およびNT5によりカレントミラー回路が形成されている。
図19は、駆動力を可変する演算増幅器の第2の構成例を示す図である。
この回路は、ミラー補償を用いた構成である。
また、図19において、IV2,IV3は可変電流源を示している。
このことにより、スルーレートや位相余裕を含めて、電力に合わせてアンプの特性を最適化することができる。
さらに、アンプの構成やバイアス電流などを変えずとも、並列度を切り替えることでも駆動力を可変することができる。
図20は、駆動力を可変する演算増幅器の第3の構成例を示す図である。
また、gm2のアンプAMP302はスイッチSW303を介して電力に供給を停止可能に構成されている。
これにより駆動力を可変することができる。
先述のように、本発明の実施形態は分解能可変残差演算ステージ自身だけでなく、その前段に接続される回路の電力も低減することができる。
この場合、前段は残差演算ステージでもよいが、それ以外の回路でもよい。
前段に接続される回路の残差演算ステージ以外の例として、サンプルホールド回路と相関2重サンプリング回路(CDS)を挙げる。
以下、分解能可変残差演算ステージの前段にサンプルホールド回路を接続するパイプライン型AD変換器を第3の実施形態として、相関2重サンプリング回路を接続するパイプライン型AD変換器を第4の実施形態として説明する。
図21は、本発明の第3の実施形態に係るパイプライン型AD変換器のブロック図である。
図22は、本実施形態に係る駆動力可変サンプルホールド回路の第1の構成例を示す図である。
なお、駆動力可変演算増幅器401は、図18〜図20の構成の回路が適用可能である。
図23は、本実施形態に係る駆動力可変サンプルホールド回路の第2の構成例を示す図である。
図24は、本実施形態に係る駆動力可変サンプルホールド回路の第3の構成例を示す図である。
図23の駆動力可変サンプルホールド回路400Bは、サンプリング容量402(Cs)の第1電極が基準電位VSS(接地電位)に接続され、第2電極を使ってサンプリングおよび電荷の転送を行う。
図25は、本実施形態に係る駆動力可変サンプルホールド回路の第4の構成例を示す図である。
図25の駆動力可変サンプルホールド回路400Dは、サンプリング容量402(Cs)に溜まった電荷を、演算増幅器401を用いて保持する構成である。
また、駆動力可変演算増幅器については、図18〜図20の構成の回路が適用可能である。
図26は、本発明の第4の実施形態に係るパイプライン型AD変換器のブロック図である。
図27は、本実施形態に係る駆動力可変相関2重サンプルホールド回路の第1の構成例を示す図である。
図28は、図27の駆動力可変相関2重サンプルホールド回路における撮像素子としてのCCDの出力波形およびサンプリングタイミングを示す図である。
このように、図27の駆動力可変相関2重サンプルホールド回路500Aは、1つの駆動力可変の差動演算増幅器510と3つのサンプルホールド回路502〜504により構成される。
これにより、差動演算増幅器501を使ってフィードスルーレベルとデータレベルの差分を検出することができる。
この構成では差動増幅器を駆動力可変とすることで、信号を入力しているAD変換器の分解能を下げた際に電力を削減することが可能となる。
図29は、本実施形態に係る駆動力可変相関2重サンプルホールド回路の第2の構成例を示す図である。
図30は、図29の駆動力可変相関2重サンプルホールド回路における撮像素子であるCCDの出力波形およびサンプリングタイミングを示す図である。
このように、図29の駆動力可変相関2重サンプルホールド回路500Bは、1つの駆動力可変の差動演算増幅器510と2つのサンプルホールド回路502,503により構成される。
したがって、信号SHDが立ち下がってから信号SHPが立ち上がるまでの間は所望のフィードスルーレベルおよびデータレベルがそれぞれのサンプルホールド回路502,503により保持されている。このため、差動増幅器501によって両者の差分を検出することが可能となる。
この場合も差動増幅器501を駆動力可変とすることで、図27と同様の電力削減効果を得ることができる。
図31は、本実施形態に係る駆動力可変相関2重サンプルホールド回路の第3の構成例を示す図である。
この場合、PGA505を駆動力可変とすることで、図29と同じ電力削減効果が得られる。
図32は、本実施形態に係る駆動力可変相関2重サンプルホールド回路の第4の構成例を示す図である。
この場合も演算増幅器501を駆動力可変とすることで、これまで述べてきたような電力削減効果を得ることができる。
図33は、本実施形態に係るパイプライン型AD変換器を採用したCCDカメラシステムである信号処理システムの第1の構成例を示す図である。
これにより、AD変換器100を制御するbit選択信号S605を変更する。
これにより、構図を決める際には電力の消費を低減することが可能となる。
図34は、本実施形態に係るパイプライン型AD変換器を採用した信号処理システムの第2の構成例を示す図である。
図34の信号処理システム600Aは、振幅検出回路621により分解能制御信号S621を生成し、分解能制御信号S621によりパイプライン型AD変換器(ADC)100(100A〜100C)を制御する。
図35は、本実施形態に係るパイプライン型AD変換器を採用した信号処理システムの第3の構成例を示す図である。
ここから振幅検出回路660で信号の強度を測定し、十分な信号強度が得られている場合にはAD変換器の分解能を落とすことで電力を削減することができる。
図36は、本実施形態に係るパイプライン型AD変換器を採用した信号処理システムの第4の構成例を示す図である。
図36の信号処理システム600Cは、SN比検出回路622により分解能制御信号S622を生成し、分解能制御信号S622によりパイプライン型AD変換器(ADC)100(100A〜100C)を制御する。
この場合も、図35と同様に、FFTを用いたシステムで実現することができる。
第1にシステムに必要なSN比に応じてAD変換器の電力を最適な値に設定することができ、時間平均で見た時の電力を削減することができる。
第2に、AD変換器の入力容量の低減である。これは特にAD変換器の第1ステージに本発明を適用した場合にあてはまる。これにより、前に接続される回路の応答特性を損なうことなくシステム全体としての消費電力を低減することが可能となる。
Claims (17)
- カスケード接続された複数の残差演算ステージを有し、
上記カスケード接続された複数の残差演算ステージのうち、少なくとも最終段を除く1つ以上の残差演算ステージが、分解能が可変な分解能残差演算ステージとして形成され、
上記分解能残差演算ステージは、
入力信号をアナログ信号からデジタル信号にAD変換する分解能が可変な分解能可変AD変換器と、
上記分解能可変AD変換器によるデジタル信号をアナログ信号に変換する分解能可変DA変換器と、
入力信号と上記分解能可変DA変換器によるアナログ信号の演算結果を所定のゲインをもって増幅するゲインが可変な演算増幅器と、を含む
パイプライン型AD変換器。 - 上記分解能可変残差演算ステージは、
分解能を変更しても該当ステージの出力信号振幅範囲を一定となるように、上記分解能可変サブAD変換器と上記分解能可変サブDA変換器の分解能および上記演算増幅器が制御される
請求項1記載のパイプライン型AD変換器 - 上記最終段の残差演算ステージが、
分解能が可変な分解能残差演算ステージとして形成されている
請求項1または2記載のパイプライン型AD変換器。 - 上記分解能可変残差演算ステージは、
上記演算増幅器と、
上記演算増幅器の入力側ノードに対して並列に接続された複数の入力容量が複数にグループ分けされた複数の入力容量アレイと、
上記分解能可変サブAD変換器と、
上記各入力容量に参照電圧スイッチを通じて供給する参照電圧を、上記分解能可変サブAD変換器の変換結果に合わせて選択するマルチプレクサと、
上記複数の入力容量アレイに対応して形成され、入力信号を対応する入力容量アレイの入力容量に選択的に入力させるスイッチを含む複数の入力信号スイッチアレイと、
上記複数の入力容量アレイに対応して形成され、上記参照電圧を対応する入力容量アレイの入力容量に選択的に入力させるスイッチを含む複数の参照電圧スイッチアレイと、
を含む
請求項1から3のいずれか一に記載のパイプライン型AD変換器。 - 上記分解能可変残差演算ステージは、
上記演算増幅器の駆動力が分解能に合わせて可変である
請求項1から4のいずれか一に記載のパイプライン型AD変換器。 - 分解能に合わせて分解能可変残差演算ステージの前段に接続されるステージの演算増幅器の駆動力が可変である
請求項1から4のいずれか一に記載のパイプライン型AD変換器。 - 上記演算増幅器は、
バイアス電流の切り替えにより駆動力が可変である
請求項5または6記載のパイプライン型AD変換器。 - 上記演算増幅器は、
バイアス電流の切り替えおよび回路定数の変更により駆動力が可変である
請求項5または6記載のパイプライン型AD変換器。 - 上記演算増幅器は、
バイアス電流の切り替えおよび回路構成の変更により駆動力が可変である
請求項5または6記載のパイプライン型AD変換器。 - 上記演算増幅器は、
並列度の切り替えにより駆動力が可変である
請求項5または6記載のパイプライン型AD変換器。 - カスケード接続された複数の残差演算ステージの入力段の第1ステージにサンプルホールド回路が接続され、
上記サンプルホールド回路は、
上記第1ステージの分解能にあわせて駆動力を切り替える
請求項1から10のいずれか一に記載のパイプライン型AD変換器。 - 上記サンプルホールド回路は、
演算増幅器を含み、当該演算増幅器のバイアス電流の切り替えにより駆動力が可変であり、または、当該演算増幅器のバイアス電流の切り替えおよび回路定数の切り替えにより駆動力が可変であり、または、当該演算増幅器のバイアス電流の切り替えおよび回路構成の切り替えにより駆動力が可変であり、または、演算増幅器の並列度の切り替えにより駆動力が可変である
請求項11記載のパイプライン型AD変換器。 - カスケード接続された複数の残差演算ステージの入力段の第1ステージに相関2重サンプリング回路が接続され、
上記相関2重サンプリング回路は、
上記分解能可変残差演算ステージの分解能にあわせて駆動力を切り替える
請求項1から10のいずれか一に記載のパイプライン型AD変換器。 - 上記相関2重サンプリング回路は、
演算増幅器を含み、当該演算増幅器のバイアス電流の切り替えにより駆動力が可変であり、または、当該演算増幅器のバイアス電流の切り替えおよび回路定数の切り替えにより駆動力が可変であり、または、当該演算増幅器のバイアス電流の切り替えおよび回路構成の切り替えにより駆動力が可変であり、または、演算増幅器の並列度の切り替えにより駆動力が可変である
請求項13記載のパイプライン型AD変換器。 - アナログ信号処理系からのアナログ信号をデジタル信号に変換するパイプライン型AD変換器を有し、
上記パイプライン型AD変換器は、
カスケード接続された複数の残差演算ステージを有し、
上記カスケード接続された複数の残差演算ステージのうち、少なくとも最終段を除く1つ以上の残差演算ステージが、分解能が可変な分解能残差演算ステージとして形成され、
上記分解能残差演算ステージは、
入力信号をアナログ信号からデジタル信号にAD変換する分解能が可変な分解能可変AD変換器と、
上記分解能可変AD変換器によるデジタル信号をアナログ信号に変換する分解能可変DA変換器と、
入力信号と上記分解能可変DA変換器によるアナログ信号の演算結果を所定のゲインをもって増幅するゲインが可変な演算増幅器と、を含む
信号処理システム。 - 上記パイプライン型AD変換器によるデジタル信号を処理するデジタル回路を有し、
上記デジタル回路は、
信号の振幅を検出し、当該検出結果に応じて分解能可変残差演算ステージの上記分解能を制御する
請求項15記載の信号処理システム。 - 上記パイプライン型AD変換器によるデジタル信号を処理するデジタル回路を有し、
上記デジタル回路は、
信号のSN比を検出し、当該検出結果に応じて分解能可変残差演算ステージの上記分解能を制御する
請求項15記載の信号処理システム。
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