CN114337674A - 一种内嵌低通滤波器的数模转换器 - Google Patents

一种内嵌低通滤波器的数模转换器 Download PDF

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Abstract

一种内嵌低通滤波器的数模转换器，包括：耦合至第一节点的第一开关，所述第一节点耦合至第四开关和第一电容器；耦合至第二节点的第二开关，所述第二节点耦合至所述第一电容器和第三开关；耦合至第三节点的第一运算放大器的负输入端口，所述第三节点耦合至所述第三开关和第二电容器；以及耦合至第四节点的第一运算放大器的输出端口，所述第四节点耦合至所述第二电容器和所述第四开关。

Description

一种内嵌低通滤波器的数模转换器
技术领域
本申请总体上涉及具有内嵌低通滤波器的数模转换器，以及通过内嵌低通滤波器的数模转换器生成带有低通滤波特性的模拟信号的方法。
背景技术
数模转换器是一种将数字信号转换为模拟信号的系统，其可驱动各种电子设备。传统的数模转换器不支持高速数据传输，例如WiFi环境中的数据传输。为了支持高速数据传输和多位数字输入，电流源数模转换器被广泛使用。然而，电流源数模转换器的缺点之一是，在集成电路或印制电路板上的占用空间相对较大，特别是当它被设计为支持多位数字输入时。因此，随着技术的发展，在支持高速和多位数据处理的同时，减少数模转换器的占用面积是技术障碍之一。
发明内容
一个实施例提供了一种电路，所述电路包括：耦合至第一节点的第一开关，所述第一节点耦合至第四开关和第一电容器；耦合至第二节点的第二开关，所述第二节点耦合至所述第一电容器和第三开关；耦合至第三节点的第一运算放大器的负输入端口，所述第三节点耦合至所述第三开关和第二电容器；以及耦合至第四节点的所述第一运算放大器的输出端口，所述第四节点耦合至所述第二电容器和所述第四开关。
在所述电路的一个实施例中，二进制加权线性电容器并联阵列被耦合在所述第一节点和所述第二节点之间。
在所述电路的一个实施例中，所述电路是12-bit数模转换器。
在所述电路的一个实施例中，所述电路是单端模拟信号输出的数模转换器。
一个实施例提供了一种电路，所述电路包括：耦合至第一节点的第一开关，所述第一节点耦合至第四开关和第一电容器；耦合至第一共模电压和第二节点的第二开关，所述第二节点耦合至所述第一电容器和第三开关；耦合至第三节点的第二运算放大器的正输入端口，所述第三节点耦合至所述第三开关和第二电容器；耦合至第四节点的所述第二运算放大器的负输出端口，所述第四节点耦合至所述第二电容器和所述第四开关；耦合至第五节点的第五开关，所述第五节点耦合至第三电容器和第八开关；耦合至所述第一共模电压和第六节点的第六开关，所述第六节点耦合至所述第三电容器和第七开关；耦合至第七节点的所述第二运算放大器的负输入端口，所述第七节点耦合至所述第七开关和第四电容器；以及耦合至第八节点的所述第二运算放大器的正输出端口，所述第八节点耦合至所述第四电容器和所述第八开关。
在所述电路的一个实施例中，第二共模电压被耦合在所述第二运算放大器的所述正输入端口和所述负输入端口之间。
在所述电路的一个实施例中，第一二进制加权线性电容器并联阵列被耦合在所述第一节点和所述第二节点之间，第二二进制加权线性电容器并联阵列被耦合在所述第五节点和所述第六节点之间。
在所述电路的一个实施例中，所述电路是12-bit数模转换器。
在所述电路的一个实施例中，所述电路是全差分模拟信号输出的数模转换器。
一个实施例提供了一种方法，该方法包括：通过数模转换器接收数字信号；通过所述数模转换器将接收到的所述数字信号转换为模拟信号；通过所述数模转换器中内嵌低通滤波器对所述模拟信号进行滤波以滤除频率高于预定阈值的信号；输出滤波后的模拟信号。
在所述方法的一个实施例中，所述数模转换器包括：耦合至第一节点的第一开关，所述第一节点耦合至第四开关和第一电容器；耦合至第二节点的第二开关，所述第二节点耦合至所述第一电容器和第三开关；耦合至第三节点的第一运算放大器的负输入端口，所述第三节点耦合至所述第三开关和第二电容器，耦合至第四节点的第一运算放大器的输出端口，所述第四节点耦合至所述第二电容器和所述第四开关。
在所述方法的一个实施例中，二进制加权线性电容器并联阵列被耦合在所述第一节点和所述第二节点之间。
在所述方法的一个实施例中，所述数模转换器是12-bit数模转换器。
在所述方法的一个实施例中，所述数模转换器输出单端模拟信号。
在所述方法的一个实施例中，所述数模转换器包括：耦合至第一节点的第一开关，所述第一节点耦合至第四开关和第一电容器；耦合至第一共模电压和第二节点的第二开关，所述第二节点耦合至所述第一电容器和第三开关；耦合至第三节点的第二运算放大器的正输入端口，所述第三节点耦合至所述第三开关和第二电容器；耦合至第四节点的所述第二运算放大器的负输出端口，所述第四节点耦合至所述第二电容器和所述第四开关；耦合至第五节点的第五开关，所述第五节点耦合至第三电容器和第八开关；耦合至所述第一共模电压和第六节点的第六开关，所述第六节点耦合至所述第三电容器和第七开关；耦合至第七节点的所述第二运算放大器的负输入端口，所述第七节点耦合至所述第七开关和第四电容器，耦合至第八节点的所述第二运算放大器正输出端口，所述第八节点耦合至所述第四电容器和所述第八开关。
在所述方法的一个实施例中，第二共模电压被耦合在所述第二运算放大器的所述正输入端口和所述负输入端口之间。
在所述方法的一个实施例中，第一二进制加权线性电容器并联阵列被耦合在所述第一节点和所述第二节点之间，第二二进制加权线性电容器并联阵列被耦合在所述第五节点和所述第六节点之间。
在所述方法的一个实施例中，所述数模转换器是12-bit数模转换器。
在所述方法的一个实施例中，所述数模转换器输出全差分模拟信号。
附图说明
参照以下附图描述非限制性和非穷举性的实施例，其中，除非另有说明，否则贯穿各个视图，相同的附图标记指代相同的部分。
图1是示出根据一个实施例的在采样阶段中输出单端模拟信号的数模转换器的电路图。
图2是示出根据一个实施例的在转换阶段中输出单端模拟信号的数模转换器的电路图。
图3A-3B是示出根据一个实施例的分别在采样阶段输出单端模拟信号或全差分模拟信号的数模转换器的等效电路的电路图。
图4是示出根据一个实施例的在转换阶段输出单端模拟信号或全差分模拟信号的数模转换器的等效电路的电路图。
图5是示出根据一个实施例的在采样阶段中输出全差分模拟信号的数模转换器的电路图。
图6是示出根据一个实施例的在转换阶段中输出全差分模拟信号的数模转换器的电路图。
图7A-7C是示出根据一个实施例的在采样阶段的1-bit数字输入的数模转换器的等效电路的电路图。
图8A-8B是示出根据一个实施例的在采样阶段的12-bit数模转换器的等效电路的电路图。
图9是示出根据一个实施例的通过内嵌低通滤波器的数模转换器生成模拟信号的方法的流程图。
具体实施方式
现在将描述各个方面和示例。以下描述提供了特定的细节，以对这些示例进行透彻的理解和描述。然而，本领域技术人员将理解，本申请可以在没有这些细节的情况下被实施。
另外，为了避免不必要地使相关描述不清楚，可能没有示出或详细描述一些公知的结构或功能。
图1是示出根据一个实施例的在采样阶段中输出单端模拟信号的数模转换器的电路图。在一些实施例中，数模转换器100包括第一电容器C1、第二电容器C2、第一开关sw1、第二开关sw2、第三开关sw3、第四开关sw4和运算放大器AMP1。
第一开关sw1耦合至第一节点103，第一节点103耦合至第四开关sw4和第一电容器C1。第二开关sw2耦合至第二节点105，第二节点105耦合至第一电容器C1和第三开关sw3。第一运算放大器AMP1的负输入端口耦合至第三节点107，第三节点107耦合至第三开关sw3和第二电容器C2。第一运算放大器AMP1的输出端口耦合至第四节点109，第四节点109耦合至第二电容器C2和第四开关sw4。由基准生成器REF GEN生成的基准电压Vcm1被耦合至连接第二节点105的第二开关sw2的另一端。数字输入Di被耦合至连接第一节点103的第一开关sw1的另一端。数字输入Di通过以下公式转换为数字电压输入Vi：
Vi＝Di*k(k是常数)
当第一开关sw1和第二开关sw2闭合，且第三开关sw3和第四开关sw4断开时，数模转换器100处于采样阶段。在采样阶段，与数字电压输入Vi相关的电荷蓄积在第一电容器C1上，而与电路100中现有电压相关的电荷仍保持在第二电容器C2上。参照图3A和图3B，本领域普通技术人员将理解，图3A和图3B是图1中电路100在采样阶段的等效电路。具体的，在采样阶段，当开关sw1和sw2闭合且开关sw3和sw4断开时，数字电压输入Vi经由闭合的sw1和sw2通过第一电容器C1流到共模电压，该共模电压为DC地。因为开关sw3和sw4保持断开，数字电压输入Vi不会流经C2或AMP1。
根据以下公式计算电路100在采样阶段的总电荷Q1：
Q1＝Vi(n)*C1+Vo(n)*C2
图2是示出根据一个实施例的在转换阶段输出单端模拟信号的数模转换器的电路图。数模转换器的电路100和200通过对应于输出电压Vo的输出端口111输出单端模拟信号。
在一些实施例中，数模转换器200在转换阶段用作数模转换器100。在转换阶段，第三开关sw3和第四开关sw4闭合，且第一开关sw1和第二开关sw2断开。参照图4，本领域普通技术人员应当理解，当第三开关sw3和第四开关sw4闭合，且第一开关sw1和第二开关sw2断开时，图4是图2中电路200的等效电路。在图4中，当数模转换器输出单端信号时，输入电容器Ci的值等于第一电容器的值，而Cf的值等于第二电容器C2的值。携带与数字电压输入Vi关联的先前蓄积的电荷的C1被耦合至第二电容器C2，第二电容器C2携带与电路100中的现有电压关联的先前保持的电荷。根据以下公式计算转换阶段的总电荷Q2：
Q2＝Vo(n+1)*(C1+C2)
根据电荷守恒定律，在数字离散域(即Z域)中的微分方程为Vi*C1+Vo*C2＝Vo*(C1+C2)*z。
相应的传递函数为H(z)＝C1/[(C1+C2)*z-C2](z是Z域中的自变量)。当C1的值等于C2的值时，传递函数可以简化为H(z)＝1/(2*z-1)。简化的传递函数表示存在一个低通滤波器嵌入在电路100和200中，并没有在电路中内置物理的低通滤波器。因此，本申请中的电路设计显著地节省了集成电路或印刷电路板上的多位数模转换器(例如12-bit数模转换器)的占用面积。通过将第一电容器C1和第二电容器C2的值定义为等式中的变量，可以调整该低通滤波器的带宽。
图1和图2示出了具有一位数字输入(例如，Di[1:0])的数模转换器。本领域普通技术人员将理解，C1可以由耦合在第一节点103和第二节点105之间的12对二进制加权线性电容器并联阵列(未示出)代替，以允许数模转换器提供更高的数字分辨率。例如，包括12对二进制加权线性电容器并联阵列的阵列可以允许数模转换器接收12-bit数字输入(例如Di[11:0])，以实现12-bit数字分辨率。
数字电压输入Vi是一个需要转换的信号。在时钟开启期间，通过第一电容器C1对数字电压输入Vi进行采样，并通过第二电容器C2对现有的电路电压进行保持。在时钟关闭期间，从数字信号到模拟信号的转换发生在第一电容器C1所保持的采样值被耦合至第二电容器C2所保持的值，并被施加到第一运算放大器输入AMP1的输入端口。
图3A-3B是示出根据一个实施例的分别在采样阶段输出单端模拟信号或全差分模拟信号的数模转换器的等效电路的电路图。如前所述，图1和图2，本领域普通技术人员将理解，图3A和图3B是图1中电路100在采样阶段的等效电路。
图4是示出根据一个实施例的在转换阶段输出单端模拟信号或全差分模拟信号的数模转换器的等效电路的电路图。本领域普通技术人员将理解，图4是图2中电路200在转换阶段的等效电路。
图5是根据一个实施例的在采样阶段中输出全差分模拟信号的数模转换器500的电路图。数模转换器500包括第一电容器C1、第二电容器C2、第三电容器C3、第四电容器C4、第一开关sw1、第二开关sw2、第三开关sw3、第四开关sw4、第五开关sw5、第六开关sw6、第七开关sw7、第八开关sw8和运算放大器AMP2。第一开关sw1耦合至第一节点503，第一节点503耦合至第四开关sw4和第一电容器C1。第二开关sw2耦合至第一共模电压Vcm1和第二节点505，第二节点505耦合至第一电容器C1和第三开关sw3。第二运算放大器AMP2的正输入端口耦合至第三节点507，第三节点507耦合至第三开关sw3和第二电容器C2。第二运算放大器AMP2的负输出端口耦合至第四节点509，第四节点509耦合至第二电容器C2和第四开关sw4。第五开关sw5耦合至第五节点511，第五节点511耦合至第三电容器C3和第八开关sw8。第六开关sw6耦合至第一共模电压Vcm1以及第六节点513，第六节点513耦合至第三电容器C3和第七开关sw7。第二运算放大器AMP2的负输入端口耦合至第七节点515，第七节点515耦合至第七开关sw7和第四电容器C4。第二运算放大器AMP2的正输出端口耦合至第八节点517，第八节点517耦合至第四电容器C4和第八开关sw8。
第二共模电压Vcm2是由参考发生器REFGEN产生，并耦合在第二运算放大器AMP2的正输入端口和负输入端口之间。在一些实施例中，共模电压Vcm1的电压值可以等于共模电压Vcm2的电压值，也可以不等于共模电压Vcm2的电压值。在一些实施例中，Vcm2＝1/2*(Vop+Von)。
图5和图6示出了具有一位输入(例如，Di[1:0])的数模转换器。本领域技术人员应当理解，C1和C3可以分别由二进制加权线性电容器并联阵列(未示出)代替，以允许数模转换器实现更高数字分辨率。例如，代替C1和C3中的每一个的12对二进制加权线性电容器并联阵列可以允许数模转换器接收12-bit数字输入(例如Di[11:0])，以实现12-bit分辨率。在一些实施例中，代替第一电容器C1的第一阵列可以耦合在第一节点503和第二节点505之间，并且代替第三电容器C3的第二阵列可以耦合在第五节点511和第六节点513之间。
数字负输入Din耦合至连接第五节点511的第五开关sw5的另一端。数字正输入Dip耦合至连接第一节点503的第一开关sw1的另一端。通过以下公式，数字输入Din和Dip分别对应于数字电压正输入Vip和数字电压负输入Vin：
Vip＝Dip*k；Vin＝Din*k(k为常数)
当第一开关sw1、第二开关sw2、第五开关sw5和第六开关sw6闭合，且第三开关sw3、第四开关sw4、第七开关sw7和第八开关sw8断开时，数模转换器500处于采样阶段。在采样阶段，与数字电压正输入Vip相关的电荷蓄积在第一电容器C1上，而与电路500中现有电压相关的电荷仍保持在第二电容器C2上。与数字电压负输入Vin相关的电荷蓄积在第三电容器C3上，而与电路500中现有电压相关的电荷仍保持在第四电容器C4上。
参照图7A-7C，本领域普通技术人员将理解，图7A-7C是图5中电路500在采样阶段的等效电路。在图7A-7C中，Cu称为单位电容器。当数字输入为1-bit时，C1＝C3＝2*Cu。当数字输入为N-bit时，C1＝C3＝2^N*Cu。
与单端信号输出电路100相比，基于以下公式同理地计算出采样阶段全差分信号输出电路500中的总电荷Q1：
Q1＝Vi(n)*Ci+Vo(n)*Cf；Ci＝C1＝2^N*Cu；Cf＝Ci(C3＝C1，C2＝C4)
图6是示出根据一个实施例的在转换阶段中输出全差分模拟信号的数模转换器600的电路图。数模转换器的电路500和600输出对应于输出电压Vop和Von的全差分模拟信号。在一些实施例中，数模转换器600是处于转换阶段的数模转换器500。在转换阶段，第一开关sw1、第二开关sw2、第五开关sw5和第六开关sw6断开，而第三开关sw3、第四开关sw4、第七开关sw7和第八开关sw8闭合。再次参考图4，本领域普通技术人员将理解，图4是图6中电路600在转换阶段的等效电路。同理，基于以下等式计算电路600在转换阶段的总电荷Q2：
Q2＝Vo(n+1)*(Ci+Cf)
根据电荷守恒定律，在数字离散域(即Z域)中的微分方程为Vi*Ci+Vo*Cf＝Vo*(Ci+Cf)*z。
相应的传递函数为H(z)＝Ci/[(Ci+Cf)*z-Cf](z是Z域中的自变量)。当Ci＝Cf时，传递函数可以简化为H(z)＝1/(2*z-1)。简化的传递函数表示一个低通滤波器嵌入在电路500和600中，并没有在电路中内置物理低通滤波器。可以通过调整第一电容器C1、第二电容器C2、第三电容器C3和第四电容器C4各自的值来定义Ci和Cf的值，从而调整内嵌低通滤波器的带宽。
图7A-7C是示出根据一个实施例的在采样阶段中的1-bit数字输入的数模转换器的等效电路的电路图。如上所述，图7A-7C是电路100、200、500和600在采样阶段的1位数字输入等效电路。
图8A-8B是示出根据一个实施例的在采样阶段中的12-bit数模转换器的等效电路的电路图。图8A是12-bit数字输入等效电路，其表示电路100、200、500和600中的每个电路在如上所述的采样阶段与一个或多个12对二进制加权线性电容器并联阵列耦合。图8B是表示电路100、200、500和600中的每个电路在采样阶段与一个或多个并联阵列耦合的另一等效电路。在一些实施方案中，Ci＝2^N*Cu。输入位数为1位时，N＝1。当输入位数为12位时，N＝12。
图9是示出根据一个实施例的通过内嵌低通滤波器的数模转换器生成模拟信号的方法的流程图。在一些实施例中，在操作902中，数模转换器(例如全差分信号输出数模转换器或者单端信号输出数模转换器)接收数字信号。该数字信号可以是1-bit数字信号或N-bit数字信号(例如12-bit数字信号)。在操作904中，该数模转换器通过如上所述的采样阶段和转换阶段将接收到的数字信号转换为模拟信号。在操作906中，该数模转换器中的内嵌低通滤波器对转换后的模拟信号进行滤波，以滤除频率高于预定阈值(例如截止频率)的信号。在操作908中，该数模转换器输出滤波后的模拟信号。本领域普通技术人员将理解，低通滤波器的功能是允许给定频带的信号不变地通过，同时衰减或削弱其他不需要的频率。在本申请中，与截止频率相对应的预定阈值可以通过调整电路500和600中的Cf的值来定义，并且可以通过调整电路100和200中的第二电容器C2的值来定义。
各种实施例的特征和方面可以被集成到其他实施例中，并且可以在没有示出或描述的所有特征或方面的情况下实现本说明书中示出的实施例。本领域的技术人员将理解，尽管已经出于说明的目的描述了系统和方法的特定示例和实施例，但是可以在不脱离本申请的精神和范围的情况下进行各种修改。并且，即使在本申请的单个实施例中没有一起描述那些特征的情况下，也可以将这些特征并入其他实施例中。因此，本申请由所附权利要求书描述。

Claims (10)

1.一种电路，包括：
耦合至第一节点的第一开关，所述第一节点耦合至第四开关和第一电容器；
耦合至第二节点的第二开关，所述第二节点耦合至所述第一电容器和第三开关；
耦合至第三节点的第一运算放大器的负输入端口，所述第三节点耦合至所述第三开关和第二电容器；和
耦合至第四节点的第一运算放大器的输出端口，所述第四节点耦合至所述第二电容器和所述第四开关。
2.如权利要求1所述的电路，其特征在于，二进制加权线性电容器并联阵列被耦合在所述第一节点和所述第二节点之间。
3.如权利要求1所述的电路，其特征在于，所述电路是12-bit数模转换器，或者所述电路是单端模拟信号输出的数模转换器。
4.一种电路，包括：
耦合至第一节点的第一开关，所述第一节点耦合至第四开关和第一电容器；
耦合至第一共模电压和第二节点的第二开关，所述第二节点耦合至所述第一电容器和第三开关；
耦合至第三节点的第二运算放大器的正输入端口，所述第三节点耦合至所述第三开关和第二电容器；
耦合至第四节点的所述第二运算放大器的负输出端口，所述第四节点耦合至所述第二电容器和所述第四开关；
耦合至第五节点的第五开关，所述第五节点耦合至第三电容器和第八开关；
耦合至所述第一共模电压和第六节点的第六开关，所述第六节点耦合至所述第三电容器和第七开关；
耦合至第七节点的所述第二运算放大器的负输入端口，所述第七节点耦合至所述第七开关和第四电容器；和
耦合至第八节点的所述第二运算放大器的正输出端口，所述第八节点耦合至所述第四电容器和所述第八开关。
5.如权利要求4所述的电路，其特征在于，第二共模电压被耦合在所述第二运算放大器的所述正输入端口和所述负输入端口之间。
6.如权利要求4所述的电路，其特征在于，第一二进制加权线性电容器并联阵列被耦合在所述第一节点和所述第二节点之间，第二二进制加权线性电容器并联阵列被耦合在所述第五节点和所述第六节点之间。
7.如权利要求4所述的电路，其特征在于，所述电路是12-bit数模转换器，或者所述电路是全差分模拟信号输出的数模转换器。
8.一种方法，其特征在于，包括：
通过数模转换器接收数字信号；
通过所述数模转换器将接收到的数字信号转换为模拟信号；
通过所述数模转换器中的内嵌低通滤波器对所述模拟信号进行滤波，以滤除频率高于预定阈值的信号；
输出滤波后的模拟信号。
9.如权利要求8所述的方法，其特征在于，所述数模转换器为权利要求1-3中任意一项所述的电路。
10.如权利要求8所述的方法，其特征在于，所述数模转换器为权利要求4-7中任意一项所述的电路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116566388A (zh) * 2023-05-15 2023-08-08 微传智能科技（常州）有限公司 一种基于开关电容时序实现的适用于adc的全差分缓冲器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147522A (en) * 1998-12-31 2000-11-14 Cirrus Logic, Inc. Reference voltage circuitry for use in switched-capacitor applications
US6154162A (en) * 1999-01-06 2000-11-28 Centillium Communications, Inc. Dual-stage switched-capacitor DAC with scrambled MSB's
US8331897B2 (en) * 2008-04-07 2012-12-11 Qualcomm Incorporated Highly linear embedded filtering passive mixer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116566388A (zh) * 2023-05-15 2023-08-08 微传智能科技（常州）有限公司 一种基于开关电容时序实现的适用于adc的全差分缓冲器

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