JP2005354627A

JP2005354627A - パイプラインａ／ｄ変換器

Info

Publication number: JP2005354627A
Application number: JP2004176011A
Authority: JP
Inventors: Shinichi Ogita; 進一荻田; Michihiko Otani; 充彦大谷; Koji Yamaguchi; 浩二山口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-06-14
Filing date: 2004-06-14
Publication date: 2005-12-22
Also published as: US20070296623A1; US7436344B2; US7259709B2; US20050275579A1; CN1734945A

Abstract

【課題】システムの要求に応じた分解能、許容変換周波数、消費電力を有するパイプラインＡ／Ｄ変換器を提供する。
【解決手段】本発明のパイプライン変換器は、パイプラインＡ／Ｄ変換器が組み込まれた装置の動作状態に応じて制御信号を出力する制御部と、前記制御信号に従って内蔵する演算増幅器内の容量を切り換えることで分解能及び／又は許容変換処理速度を切り換えるパイプラインＡ／Ｄ変換部と、を有する。
【選択図】図１

Description

本発明はパイプラインＡ／Ｄ変換器に関する。

ＡＶ分野、情報通信分野のディジタル化に伴い、キーデバイスであるＡ／Ｄ変換器において、高速化、高分解能化、低消費電力化が要求されている。

図１２を用いて従来例のパイプラインＡ／Ｄ変換器を説明する。図１２は、従来例のパイプラインＡ／Ｄ変換器の構成を示す。図1２において、２は演算増幅器、１２０１ａは第1番目のステージ、１２０１ｂは第２番目のステージ、１２０１ｃは第３番目のステージ、１２０１ｄは第（Ｍ−１）番目のステージ、１２０１ｅは第Ｍ番目のステージ、８はディジタル復調回路である。

演算増幅器２は、アナログ入力信号端子６及び７から入力されたアナログ入力信号をサンプリング・ホールドする手段を備えた演算増幅器である。ディジタル復調回路８は、Ｍ個のパイプステージ１２０１ａ〜１２０１ｅから出力されたディジタル出力信号を入力し、演算処理後Ｎビットのディジタル信号を出力する。

Ｍ個のステージ１２０１ａ〜１２０１ｅは、同一の構成を有する。Ａ／Ｄ変換器によってステージの数は変わる。従来例ではステージの数をＭ個とした。ステージ１２０１ａの構成を説明する。ステージ１２０１ａは、演算増幅器１２０３、Ａ／Ｄ変換器４、Ｄ／Ａ変換器５を有する。
Ａ／Ｄ変換器４は、前ステージ（演算増幅器２）の出力信号を入力し比較処理後ディジタル出力信号を出力する。Ｄ／Ａ変換器５は、Ａ／Ｄ変換器４から出力されたディジタル出力信号を入力し、ディジタル処理後、入力されたディジタル信号に対応した電圧値を出力する。演算増幅器１２０３は、前ステージ（演算増幅器２）の出力信号とＤ／Ａ変換器５の出力信号とを入力し加算し（実際には減算し）、増幅し出力する。このパイプラインＡ／Ｄ変換器の各ステージを構成する演算増幅器１２０３には一般的に容量素子（コンデンサ）が用いられており、この容量素子（コンデンサ）がＡ／Ｄ変換器の許容変換処理速度、消費電力、分解能を決定する上で非常に重要な要素になっている。

図１３は従来例のパイプラインＡ／Ｄ変換器の演算増幅器１２０３の構成を示す図である。図１３において、１１は差動増幅回路、２１ａ、２１ｂは周辺回路、１４ａ、１４ｂはアナログ信号入力端子、１５ａ、１５ｂ、１７ａ、１７ｂ、１８ａ、１８ｂは直流バイアス入力端子、１９ａ、１９ｂはアナログ信号出力端子である。周辺回路２１ａは、容量素子（コンデンサ）１２ａ、１２ｂ、図４のクロックタイミングによりＯＮ／ＯＦＦするスイッチ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆを有する。周辺回路２１ｂは、周辺回路２１ａと同一の構成を有する。

次に図１３における演算増幅器１２０３の動作を説明する。周辺回路２１ａの動作と周辺回路２１ｂとの動作とは同一である。以下の説明では、周辺回路２１ａの動作を説明する。図１３において、スイッチ１３ａ、１３ｂ、１３ｅ、１３ｆはＣＬＫ１（図４）を制御信号として入力し、Ａの期間に導通状態となり、それ以外の期間に遮断状態となる。スイッチ１３ｃ、１３ｄはＣＬＫ２（図４）を制御信号として入力し、Ｂの期間に導通状態となり、それ以外の期間に遮断状態となる。

まず図４のＡの期間、図１３におけるスイッチ１３ａ、１３ｂ、１３ｅ、１３ｆがＯＮし、それ以外のスイッチはＯＦＦとなる。容量値Ｃ１の容量素子（コンデンサ）１２ａにはアナログ信号入力端子１４ａからの信号と直流バイアス入力端子１５ａからの直流バイアス電圧との差電圧分の電荷が充電される。この時アナログ信号出力端子１９ａは直流バイアス入力端子１７ａに短絡され、直流バイアス入力端子１７ａから入力される直流バイアス電圧になる。

次に図４のＢの期間、図１３におけるスイッチ１３ｃ、１３ｄがＯＮし、それ以外のスイッチはＯＦＦとなる。容量値Ｃ２の容量素子（コンデンサ）１２ｂには図４のＡの期間に充電された容量素子（コンデンサ）１２ａの電荷が分配される。電荷保存則により、差動増幅回路１１は、アナログ信号入力端子１４ａ、１４ｂからの入力信号を容量素子（コンデンサ）１２ａと１２ｂの容量比倍、即ちＣ１／Ｃ２倍に増幅し、増幅したアナログ信号をアナログ信号出力端子１９ａ、１９ｂから出力する。

図１４は、従来例のパイプラインＡ／Ｄ変換器の演算増幅器１２０３の他の構成を示す図である。図１４において、１１は差動増幅回路、２１ａは周辺回路、２１ｂは周辺回路、１４ａ、１４ｂはアナログ信号入力端子、１５ａ、１５ｂ、１７ａ、１７ｂ、１８ａ、１８ｂは直流バイアス入力端子、１９ａ、１９ｂはアナログ信号出力端子である。周辺回路２１ａは、容量素子（コンデンサ）１２ａ、１２ｂ、図４のクロックタイミングによりＯＮ／ＯＦＦするスイッチ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆを有する。周辺回路２１ｂは、周辺回路２１ａと同一の構成を有する。

次に図１４における演算増幅器１２０３の動作を説明する。周辺回路２１ａの動作と周辺回路２１ｂとの動作とは同一である。以下の説明では、周辺回路２１ａの動作を説明する。図１３において、スイッチ１３ａ、１３ｂ、１３ｅ、１３ｆはＣＬＫ１（図４）を制御信号として入力し、Ａの期間に導通状態となり、それ以外の期間に遮断状態となる。スイッチ１３ｃ、１３ｄはＣＬＫ２（図４）を制御信号として入力し、Ｂの期間に導通状態となり、それ以外の期間に遮断状態となる。

図４のＡの期間、図１４におけるスイッチ１３ａ、１３ｂ、１３ｅ、１３ｆがＯＮし、それ以外のスイッチはＯＦＦとなる。容量値Ｃ１の容量素子（コンデンサ）１２ａ、容量値Ｃ２の容量素子（コンデンサ）１２ｂにはアナログ信号入力端子１４ａからの信号と直流バイアス入力端子１５ａからの直流バイアス電圧との差電圧分の電荷が充電される。この時アナログ信号出力端子１９ａは直流バイアス入力端子１７ａに短絡され、直流バイアス入力端子１７ａから入力される直流バイアス電圧になる。

図４のＢの期間、図１４におけるスイッチ１３ｃ、１３ｄがＯＮし、それ以外のスイッチはＯＦＦとなる。容量素子（コンデンサ）１２ａ、１２ｂの電荷は図４のＡの期間に充電された電荷が再配分される。電荷保存則により、差動増幅回路１１は、アナログ信号入力端子１４ａ、１４ｂからの入力信号を容量素子（コンデンサ）１２ａと１２ｂの容量比倍、即ち（Ｃ１＋Ｃ２）／Ｃ２倍に増幅し、増幅したアナログ信号をアナログ信号出力端子１９ａ、１９ｂから出力する。

これら演算増幅器１２０３の許容動作帯域は、直列に接続された複数段のステージにおいて、前段のステージの差動増幅回路１１などのトランスコンダクタンスｇｍと、次段のステージの演算増幅器の容量値Ｃ（前段の差動増幅回路１１によって駆動される。）とから、近似的にｇｍ／Ｃで決定される（図１３、図１４）。これは演算増幅器１２０３の許容動作帯域での信号セトリング能力に影響する故に、結果的にＡ／Ｄ変換器としての許容変換処理速度に影響を与える。演算増幅器１２０３の消費電力においても、直列に接続された次のステージの演算増幅器１２０３の容量値Ｃに、ある一定時間ｄｔで差動増幅回路１１のある出力信号振幅ｄＶ分の電荷を差動増幅器１１により充放電する為に要する電流は、Ｃ・ｄＶ／ｄｔで決定される。各ステージの演算増幅器１２０３のこれら電流の総和がＡ／Ｄ変換器としてのほとんどの消費電力を決定する。

特開２００３−１９８３６８号公報の特許文献１に、Ａ／Ｄ変換器全体としての消費電力を低減する従来技術が記載されている。特許文献１に記載された従来技術によれば、演算増幅器を構成する差動増幅回路に流す電流を制御し差動増幅回路のトランスコンダクタンスｇｍを変化させ、Ａ／Ｄ変換器としての必要な分解能を変化させる。これにより、Ａ／Ｄ変換器の性能が必要な性能を上回る場合に差動増幅回路に流す電流を下げることができ、Ａ／Ｄ変換器全体としての消費電力を低減できる

“IEEE J.SOLID-STATE CIRCUITS,Vol.36,pp.1931-1936,Dec.2001『A 3-V 340-mW 14-b 75-Msample/s CMOS ADC With 85-dB SFDR』”に記載されているように、パイプラインＡ／Ｄ変換器として必要な分解能を満たす為には、演算増幅器を構成する容量素子（図１３、図１４）の容量の相対精度がＡ／Ｄ変換器としての分解能を決定付ける。容量の相対精度は一般的に、容量値が大きいほど相対精度が良く、この容量の相対精度から分解能にあった容量値を決定する必要があることが知られている。

前述のようにパイプラインＡ／Ｄ変換器の許容変換処理速度、消費電力、分解能を決定するのに、演算増幅器を構成する容量素子（コンデンサ）が非常に重要である。従来、この容量素子（コンデンサ）の容量値はＡ／Ｄ変換器で必要とする性能に合わせた固定値であった。
特開２００３−１９８３６８号公報

前述したように、従来のパイプラインＡ／Ｄ変換器ではシステムとしてＡ／Ｄ変換器に必要な性能が変化した場合でも、パイプラインＡ／Ｄ変換器を構成する演算増幅器の容量素子（コンデンサ）の容量値は固定で、結果としてＡ／Ｄ変換器としての性能は変えられることは出来なかった。システムがＡ／Ｄ変換器に要求する性能に対し、使用するＡ／Ｄ変換器の性能が上回った場合、Ａ／Ｄ変換器は、その上回った性能だけ無駄な許容変換処理速度、無駄な分解能を有し、無駄な電力を消費していた。

また、演算増幅器を構成する差動増幅回路に流す電流を制御し、Ａ／Ｄ変換器としての許容変換処理速度や分解能を下げ、低消費電力化を行った場合でも、演算増幅器の容量値が固定である限り、低消費電力化はその固定の容量値で決まってしまい、それ以上の低消費電力化が出来なかった。

本発明は、必要な許容変換処理速度、分解能を満たすように内部設定可能なパイプラインＡ／Ｄ変換器を提供することを目的とする。
本発明は、必要な許容変換処理速度、分解能を満たすように自動的に内部を設定するパイプラインＡ／Ｄ変換器を提供することを目的とする。
本発明は、必要な許容変換処理速度、分解能を満たすように内部設定可能であって、低消費電力のパイプラインＡ／Ｄ変換器を提供することを目的とする。
本発明は、必要な許容変換処理速度、分解能を満たすように自動的に内部を設定する低消費電力のパイプラインＡ／Ｄ変換器を提供することを目的とする。

この目的を達成する為に、本発明は以下の構成を有する。請求項１に記載の発明は、パイプラインＡ／Ｄ変換器が組み込まれた装置の動作状態に応じて制御信号を出力する制御部と、前記制御信号に従って内蔵する演算増幅器内の容量を切り換えることで分解能及び／又は許容変換処理速度を切り換えるパイプラインＡ／Ｄ変換部と、を有することを特徴とするパイプラインＡ／Ｄ変換器である。

この構成により、装置が要求する性能が変化した場合、その状態の変化に応じてパイプラインＡ／Ｄ変換器の性能が適応的に設定される。装置がパイプラインＡ／Ｄ変換器に要求する性能に対し、パイプラインＡ／Ｄ変換器は過不足のない性能を発揮するように、その内部が適切に設定される。パイプラインＡ／Ｄ変換部の各ステージが内蔵する演算増幅器内の容量を大きな値に切り換えることでパイプラインＡ／Ｄ変換器の分解能を高く出来る。演算増幅器内の容量を小さな値に切り換えることで演算増幅器を構成する差動増幅回路の出力につながる容量値が小さくなり、演算増幅器の動作最高周波数が高くなる故に、Ａ／Ｄ変換器の許容変換処理速度を高く出来る。

パイプラインＡ／Ｄ変換器が組み込まれた装置及びその動作状態は任意である。例えば、パイプラインＡ／Ｄ変換器は電子カメラに組み込まれた映像信号用Ａ／Ｄ変換器であって、電子カメラが記録モードである場合は（ＣＣＤが出力する映像信号を高い分解能でＡ／Ｄ変換して記録媒体に記録する。）、パイプラインＡ／Ｄ変換部の分解能を１４ビット精度に設定し、再生モードである場合は（再生映像信号を低い分解能でＡ／Ｄ変換して、液晶モニタディスプレイに表示する。）、パイプラインＡ／Ｄ変換部の分解能を１２ビット精度に自動的に設定する。

請求項２に記載の発明は、テスト信号を出力し、前記テスト信号を入力したパイプラインＡ／Ｄ変換部が出力するディジタル信号を入力し、ディジタル信号の正誤を検査し、検査結果に応じて、制御信号を出力する制御部と、前記制御信号に従って内蔵する演算増幅器内の容量を切り換えることで分解能を切り換える前記パイプラインＡ／Ｄ変換部と、を有することを特徴とするパイプラインＡ／Ｄ変換器である。

制御部は、パイプラインＡ／Ｄ変換部の性能低下を検知すると、パイプラインＡ／Ｄ変換部に分解能を上げるための制御信号を出力し、過性能が検知されるとパイプラインＡ／Ｄ変換部に分解能を下げるための制御信号を出力する。
本発明のパイプラインＡ／Ｄ変換器は、必要な分解能を満たすように自動的に内部を設定する高い性能安定性を有するパイプラインＡ／Ｄ変換器を実現できる。

請求項３に記載の発明は、テスト信号を出力し、前記テスト信号を入力したパイプラインＡ／Ｄ変換部が出力するディジタル信号を入力し、ディジタル信号の正誤を検査し、検査結果に応じて、制御信号を出力する制御部と、前記制御信号に従って内蔵する演算増幅器内の容量を切り換えることで許容変換処理速度を切り換える前記パイプラインＡ／Ｄ変換部と、を有することを特徴とするパイプラインＡ／Ｄ変換器である。

制御部は、パイプラインＡ／Ｄ変換部の性能低下を検知すると、パイプラインＡ／Ｄ変換部に許容変換処理速度を上げるための制御信号を出力し、過性能が検知されるとパイプラインＡ／Ｄ変換部に許容変換処理速度を下げるための制御信号を出力する。
本発明のパイプラインＡ／Ｄ変換器は、必要な分解能を満たすように自動的に内部を設定する高い性能安定性を有するパイプラインＡ／Ｄ変換器を実現できる。

請求項４に記載の発明は、前記制御部は、パイプラインＡ／Ｄ変換器が組み込まれた装置が所定の状態である時に、前記テスト信号を出力することを特徴とする請求項２又は請求項３に記載のパイプラインＡ／Ｄ変換器である。

パイプラインＡ／Ｄ変換器が組み込まれた装置が、装置全体の振る舞いとして、影響のない任意のタイミングでパイプラインＡ／Ｄ変換器が内部を自動設定することにより、装置の機能動作を妨害することなく、パイプラインＡ／Ｄ変換器は、必要な分解能及び／又は許容変換処理速度を満たすように自動的に内部を設定できる。

請求項５に記載の発明は、前記制御部は、前記制御信号に従って切り換えられた前記演算増幅器内の容量に応じて、更に前記演算増幅器が内蔵する差動増幅回路の出力段のコンダクタンスを切り換えることを特徴とする請求項１から請求項３のいずれかの請求項に記載のパイプラインＡ／Ｄ変換器である。

演算増幅器内の容量が切り換わった場合に、それに応じて差動増幅回路の出力段のコンダクタンスを切り換えることにより、パイプラインＡ／Ｄ変換器としての性能を満たす電流量に電流を変化させることができる。例えば制御部が現在の設定が過性能であると判断して演算増幅器内の容量を下げた（分解能を低減させた）場合に、小さくなった容量値に応じて差動増幅回路の出力段のコンダクタンスを小さくする、即ち、差動増幅回路に流れる電流を下げることが出来る。これによりパイプラインＡ／Ｄ変換器の消費電力を低減し、更にはパイプラインＡ／Ｄ変換器が組み込まれた装置全体の消費電力を低減できる。装置が要求する分解能に応じて消費電力と分解能を変化させることが可能となり、演算増幅器内の差動増幅回路に流れる電流と容量とを切り換えできるので、演算増幅器内の差動増幅回路に流れる電流だけを切り換えた場合より、更に電力削減が出来る。

又、例えば差動増幅回路の出力段のコンダクタンスを大きくすることにより許容変換処理速度を高くすることが出来る。差動増幅回路の出力段のコンダクタンスを小さくすることにより分解能を高くすることが出来る。

請求項６に記載の発明は、第１のモードと第２のモードとを有し、複数段のステージをパイプライン接続したパイプラインＡ／Ｄ変換器であって、少なくとも１つの前記ステージは、増幅器と、第１のコンデンサ及び第２のコンデンサからなる第１のペアと、第３のコンデンサ及び第４のコンデンサからなる第２のペアと、を有し、前記第１のモードにおいては、前記増幅器は前記第１のペアのコンデンサの容量に応じた増幅率で前記アナログ入力信号を増幅して出力し、前記第２のモードにおいては、前記増幅器は前記第２のペアのみ又は前記第１のペア及び前記第２のペアのコンデンサの容量に応じた増幅率で前記アナログ入力信号を増幅して出力することを特徴とするパイプラインＡ／Ｄ変換器である。

請求項７に記載の発明は、少なくとも１つの前記ステージは、増幅器と、直列に接続された第１のコンデンサ及び第２のコンデンサからなる第１のペアであって、第１の期間において少なくとも前記第１のコンデンサにアナログ入力信号に応じた電荷を蓄積させ、第２の期間において前記第１のコンデンサと前記第２のコンデンサとの接続点に電流が流れないようにして、前記第１のコンデンサと前記第２のコンデンサとの間で蓄積した電荷を再配分し、前記第１のコンデンサと前記第２のコンデンサとの接続点が前記増幅器の入力端子に接続され、前記第２のコンデンサの前記第１のコンデンサに接続されていない側の端子は前記増幅器の出力端子に接続される第１のペアと、直列に接続された第３のコンデンサ及び第４のコンデンサからなる第２のペアであって、第１の期間において少なくとも前記第３のコンデンサにアナログ入力信号に応じた電荷を蓄積させ、第２の期間において前記第３のコンデンサと前記第４のコンデンサとの接続点に電流が流れないようにして、前記第３のコンデンサと前記第４のコンデンサとの間で蓄積した電荷を再配分し、前記第３のコンデンサと前記第４のコンデンサとの接続点が前記増幅器の入力端子に接続され、前記第４のコンデンサの前記第３のコンデンサに接続されていない側の端子は前記増幅器の出力端子に接続される第２のペアと、を有することを特徴とする請求項６に記載のパイプラインＡ／Ｄ変換器である。

請求項８に記載の発明は、前記ステージは、更に、一端から前記アナログ入力信号を入力し、他端が前記第１のコンデンサの、前記第２のコンデンサと接続されていない側の端子に接続され、第１の期間に導通し第２の期間に遮断する第１のスイッチと、一端が前記第１のスイッチと前記第１のコンデンサとの接続点に接続され、第１の期間に遮断し、第２の期間に導通して少なくとも前記第１のコンデンサの他端の電位を前記増幅器に入力させる第２のスイッチと、一端から直流バイアス電圧を入力し、他端が前記第１のコンデンサと前記第２のコンデンサとの接続点に接続され、第１の期間に導通し第２の期間に遮断する第３のスイッチと、一端から前記アナログ入力信号又は直流バイアス電圧を入力し、他端が前記第２のコンデンサの前記第１のコンデンサと接続されていない側の端子に接続され、第１の期間に導通し第２の期間に遮断する第４のスイッチと、一端が前記第２のコンデンサと前記第４のスイッチとの接続点に接続され、他端が前記増幅器の出力端子に接続され、第１の期間に遮断し第２の期間に導通する第５のスイッチと、一端から前記アナログ入力信号を入力し、他端が前記第３のコンデンサの、前記第４のコンデンサと接続されていない側の端子に接続され、第１の期間に導通し第２の期間に遮断する第６のスイッチと、一端が前記第６のスイッチと前記第３のコンデンサとの接続点に接続され、第１の期間に遮断し、第２の期間に導通して少なくとも前記第３のコンデンサの他端の電位を前記増幅器に入力させる第７のスイッチと、一端から直流バイアス電圧を入力し、他端が前記第３のコンデンサと前記第４のコンデンサとの接続点に接続され、第１の期間に導通し第２の期間に遮断する第８のスイッチと、一端から前記アナログ入力信号又は直流バイアス電圧を入力し、他端が前記第４のコンデンサの前記第３のコンデンサと接続されていない側の端子に接続され、第１の期間に導通し第２の期間に遮断する第９のスイッチと、一端が前記第４のコンデンサと前記第９のスイッチとの接続点に接続され、他端が前記増幅器の出力端子に接続され、第１の期間に遮断し第２の期間に導通する第１０のスイッチと、を有することを特徴とする請求項７に記載のパイプラインＡ／Ｄ変換器である。

上記の構成により、第１のモードと第２のモードとを切り換えることにより、分解能及び／又は許容変換処理速度を適切に切り換え可能なパイプラインＡ／Ｄ変換器を実現できる。モード数は２より多くても良い。

請求項９に記載の発明は、モードに応じて、前記増幅器の出力段のコンダクタンスが切り換えられることを特徴とする請求項６から請求項８のいずれかの請求項に記載のパイプラインＡ／Ｄ変換器である。
演算増幅器内の容量が切り換わった場合に、それに応じて差動増幅回路の出力段のコンダクタンスを切り換えることにより、パイプラインＡ／Ｄ変換器としての性能を満たす電流量に電流を変化させることができる。

請求項１０に記載の発明は、電気配線によりモードを固定したことを特徴とする請求項６から請求項９のいずれかの請求項に記載のに記載のパイプラインＡ／Ｄ変換器である。

各ステージを構成する演算増幅器に用いる容量の設定を電気的配線、例えば半導体組立時のワイヤリングや、フューズ等により行って、Ａ／Ｄ変換器としての分解能、許容変換処理速度を決定することができる。

本発明によれば、必要な許容変換処理速度、分解能を満たすように内部設定可能なパイプラインＡ／Ｄ変換器を実現できるという有利な効果が得られる。
本発明によれば、必要な許容変換処理速度、分解能を満たすように自動的に内部を設定するパイプラインＡ／Ｄ変換器を実現できるという有利な効果が得られる。
本発明によれば、必要な許容変換処理速度、分解能を満たすように内部設定可能であって、低消費電力のパイプラインＡ／Ｄ変換器を実現できるという有利な効果が得られる。
本発明によれば、必要な許容変換処理速度、分解能を満たすように自動的に内部を設定する低消費電力のパイプラインＡ／Ｄ変換器を実現できるという有利な効果が得られる。

以下、本発明の実施形態について説明する。

《実施の形態１》
図１〜４を用いて本発明の実施の形態１のパイプラインＡ／Ｄ変換器を説明する。図１は、本発明の実施形態１に係るパイプラインＡ／Ｄ変換器の構成を示す図である。図1において、２は演算増幅器、１ａは第1番目のステージ、１ｂは第２番目のステージ、１ｃは第３番目のステージ、１ｄは第（Ｍ−１）番目のステージ、１ｅは第Ｍ番目のステージ、８はディジタル復調回路である。

演算増幅器２は、アナログ入力信号端子６及び７から入力されたアナログ入力信号をサンプリング・ホールドする手段を備えた演算増幅器である。ディジタル復調回路８は、Ｍ個のパイプステージ１ａ〜１ｅから出力されたディジタル出力信号を入力し、演算処理後Ｎビットのディジタル信号を出力する。

Ｍ個のステージ１ａ〜１ｅは、同一の構成を有する。Ａ／Ｄ変換器によってステージの数は変わる。実施の形態１ではステージの数をＭ個とした。ステージ１ａの構成を説明する。ステージ１ａは、演算増幅器３、Ａ／Ｄ変換器４、Ｄ／Ａ変換器５を有する。
Ａ／Ｄ変換器４は、前ステージ（演算増幅器２）の出力信号を入力し比較処理後ディジタル出力信号を出力する。Ｄ／Ａ変換器５は、Ａ／Ｄ変換器４から出力されたディジタル出力信号を入力し、ディジタル処理後、入力されたディジタル信号に対応した電圧値を出力する。演算増幅器３は、前ステージ（演算増幅器２）の出力信号とＤ／Ａ変換器５の出力信号とを入力し加算し（実際には減算し）、増幅し出力する。

外部から制御信号入力端子９に制御信号が入力され、演算増幅器２及び各パイプステージ１ａ〜１ｅの演算増幅器３に与えられる。

図２は本発明の実施の形態１の演算増幅器２及び３の構成を示す図である。図４は、演算増幅器２及び３に入力される２つのクロックＣＬＫ１及びＣＬＫ２のタイミングチャートを示す。図２において、１１は差動増幅回路、２１ａ、２１ｂは周辺回路、１４ａ、１４ｂはアナログ信号入力端子、１５ａ、１５ｂ、１７ａ、１７ｂ、１８ａ、１８ｂは直流バイアス入力端子、１９ａ、１９ｂはアナログ信号出力端子、１６ａ、１６ｂは制御信号入力端子である。

周辺回路２１ａは、容量素子（コンデンサ）１２ａ、１２ｂ、１２ｃ、１２ｄ、図４のクロックタイミングによりＯＮ／ＯＦＦするスイッチ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈ、１３ｉ、１３ｊを有する。周辺回路２１ｂは、周辺回路２１ａと同一の構成を有する。

周辺回路２１ａは、容量素子（コンデンサ）１２ａ、１２ｂとスイッチ１３ａ、１３ｂ、１３ｃ、１３ｄとで構成されるスイッチ容量素子（コンデンサ）群２０ａと、容量素子（コンデンサ）１２ｃ、１２ｄとスイッチ１３ｇ、１３ｈ、１３ｉ、１３ｊとで構成されるスイッチ容量素子（コンデンサ）群２０ｂと、を有する。

スイッチ容量素子（コンデンサ）群２０ａの容量素子（コンデンサ）１２ａ、１２ｂと、スイッチ容量素子（コンデンサ）群２０ｂの容量素子（コンデンサ）１２ｃ、１２ｄとは、異なる分解能に適した異なる容量値を有する。実施の形態１において、スイッチ容量素子（コンデンサ）群２０ａは高分解能の容量値に設定されており、スイッチ容量素子（コンデンサ）群２０ｂは低分解能の容量値に設定されている。

一般にパイプラインＡ／Ｄ変換器の容量値は、容量の相対精度に基づいて決定される。コンデンサの容量値を大きくするほど、容量の相対精度が良くなる。そこで、高分解能を実現する場合の容量値を、低分解能を実現する場合の容量値より大きく設定する必要がある。スイッチ容量素子（コンデンサ）群２０ａの容量素子（コンデンサ）１２ａ、１２ｂの容量値Ｃ１、Ｃ２は、スイッチ容量素子（コンデンサ）群２０ｂの容量素子（コンデンサ）１２ｃ、１２ｄの容量値Ｃ３、Ｃ４よりも大きい。

外部から制御信号入力端子９に入力された制御信号が、制御信号入力端子１６ａ（１６ｂ）を介してスイッチ容量素子（コンデンサ）群２０ａ、２０ｂに入力される。実施の形態１において、制御信号入力端子１６ａに入力された制御信号がＨｉｇｈレベルの時、スイッチ容量素子（コンデンサ）群２０ａのスイッチ１３ａ、１３ｂ、１３ｃ、１３ｄが動作する。スイッチ容量素子（コンデンサ）群２０ｂのスイッチ１３ｇ、１３ｈ、１３ｉ、１３ｊが動作しない。図４のＡの期間、ＣＬＫ１を制御信号として入力するスイッチ１３ａ、１３ｂ、１３ｅ、１３ｆがＯＮし、それ以外のスイッチはＯＦＦとなる。図４のＢの期間、ＣＬＫ２を制御信号として入力するスイッチ１３ｃ、１３ｄがＯＮし、それ以外のスイッチはＯＦＦとなる。

制御信号入力端子１６ａに入力された制御信号がＬｏｗレベルの時、スイッチ容量素子（コンデンサ）群２０ａのスイッチ１３ａ、１３ｂ、１３ｃ、１３ｄが動作しない。スイッチ容量素子（コンデンサ）群２０ｂのスイッチ１３ｇ、１３ｈ、１３ｉ、１３ｊが動作する。図４のＡの期間、ＣＬＫ１を制御信号として入力するスイッチ１３ｇ、１３ｈ、１３ｅ、１３ｆがＯＮし、それ以外のスイッチはＯＦＦとなる。図４のＢの期間、ＣＬＫ２を制御信号として入力するスイッチ１３ｉ、１３ｊがＯＮし、それ以外のスイッチはＯＦＦとなる。

図２の演算増幅器３の動作を、周辺回路２１ａについて説明する。図２の周辺回路２１ｂの内部動作は周辺回路２１ａでの動作と同一である。実施の形態１のＡ／Ｄ変換器は、電子カメラに内蔵されており、ＣＣＤが出力する映像信号をＡ／Ｄ変換するとする。電子カメラが記録モードである場合は（ＣＣＤが出力する映像信号を高い分解能でＡ／Ｄ変換して記録媒体に記録する。）、パイプラインＡ／Ｄ変換部の分解能を１４ビット精度に設定し、再生モードである場合は（再生映像信号を低い分解能でＡ／Ｄ変換して、液晶モニタディスプレイに表示する。）、パイプラインＡ／Ｄ変換部の分解能を１２ビット精度に自動的に設定する。

電子カメラが記録モードである場合、電子カメラの制御部は、Ａ／Ｄ変換器を高分解能に設定する。電子カメラの制御部は制御信号入力端子１６ａに制御信号を入力し、スイッチ容量素子（コンデンサ）群２０ａを選択する。スイッチ容量素子（コンデンサ）群２０ａのスイッチ１３ａ、１３ｂ、１３ｃ、１３ｄは、ＣＬＫ１、２に応じてＯＮ／ＯＦＦする。スイッチ容量素子（コンデンサ）群２０ｂ内部のスイッチ１３ｇ、１３ｈ、１３ｉ、１３ｊは常にＯＦＦ状態になる。

図４のクロックタイミングのＡの期間、図２におけるスイッチ１３ａ、１３ｂ、１３ｅ、１３ｆがＯＮし、それ以外のスイッチはＯＦＦとなる。容量素子（コンデンサ）１２ａにはアナログ信号入力端子１４ａからの信号と直流バイアス入力端子１５ａからの直流バイアス電圧との差電圧分の電荷が充電される。この時アナログ信号出力端子１９ａは直流バイアス入力端子１７ａに短絡され、直流バイアス入力端子１７ａから入力される直流バイアス電圧になる。

次に図４のＢの期間、図２におけるスイッチ１３ｃ、１３ｄがＯＮしそれ以外のスイッチはＯＦＦとなる。容量素子（コンデンサ）１２ｂには図４のＡの期間に充電された容量素子（コンデンサ）１２ａの電荷が分配される。電荷保存則より、差動増幅回路１１は、アナログ信号入力端子１４ａ、１４ｂからの入力信号を容量素子（コンデンサ）１２ａと１２ｂの容量比倍、即ちＣ１／Ｃ２倍に増幅し、増幅したアナログ信号をアナログ信号出力端子１９ａ、１９ｂから出力する。

次に、電子カメラが再生モードである場合、電子カメラの制御部は、Ａ／Ｄ変換器を低分解能に設定する。電子カメラの制御部は制御信号入力端子１６ａに制御信号を入力し、スイッチ容量素子（コンデンサ）群２０ｂを選択する。スイッチ容量素子（コンデンサ）群２０ｂのスイッチ１３ｇ、１３ｈ、１３ｉ、１３ｊは、ＣＬＫ１、２に応じてＯＮ／ＯＦＦする。スイッチ容量素子（コンデンサ）群２０ａのスイッチ１３ａ、１３ｂ、１３ｃ、１３ｄは常にＯＦＦ状態になる。

図４のクロックタイミングのＡの期間、図２におけるスイッチ１３ｇ、１３ｈ、１３ｅ、１３ｆがＯＮし、それ以外のスイッチはＯＦＦとなる。容量素子（コンデンサ）１２ｃにはアナログ信号入力端子１４ａからの信号と直流バイアス入力端子１５ａからの直流バイアス電圧との差電圧分の電荷が充電される。この時アナログ信号出力端子１９ａ、１９ｂは直流バイアス入力端子１７ａ、１７ｂ短絡され、直流バイアス入力端子１７ａ、１７ｂから入力される直流バイアス電圧になる。

次に図４のＢの期間、図２におけるスイッチ１３ｉ、１３ｊがＯＮしそれ以外のスイッチはＯＦＦとなる。容量素子（コンデンサ）１２ｄには図４のＡの期間に充電された容量素子（コンデンサ）１２ｃの電荷が分配され、電荷保存則より、差動増幅回路１１は、アナログ信号入力端子１４ａ、１４ｂからの入力信号を容量素子（コンデンサ）１２ｃと１２ｄの容量比倍、即ちＣ３／Ｃ４倍に増幅し、増幅したアナログ信号をアナログ信号出力端子１９ａ、１９ｂから出力する。

図３に示した演算増幅器２及び３の一構成例について説明する。図３は本発明の他の実施の形態の演算増幅器２及び３の構成を示す図である。図３において、１１は差動増幅回路、２１ａ、２１ｂは周辺回路、１４ａ、１４ｂはアナログ信号入力端子、１５ａ、１５ｂ、１７ａ、１７ｂ、１８ａ、１８ｂは直流バイアス入力端子、１９ａ、１９ｂはアナログ信号出力端子、１６ａ、１６ｂは制御信号入力端子である。

スイッチ容量素子（コンデンサ）群２０ａの容量素子（コンデンサ）１２ａ、１２ｂの容量値Ｃ１、Ｃ２は、スイッチ容量素子（コンデンサ）群２０ｂの容量素子（コンデンサ）１２ｃ、１２ｄの容量値Ｃ３、Ｃ４よりも大きい。

図３の演算増幅器３の動作を、周辺回路２１ａについて説明する。図３の周辺回路２１ｂの内部動作は周辺回路２１ａでの動作と同一である。実施の形態１のＡ／Ｄ変換器は、電子カメラに内蔵されているとする。電子カメラが記録モードである場合は（ＣＣＤが出力する映像信号を高い分解能でＡ／Ｄ変換して記録媒体に記録する。）、パイプラインＡ／Ｄ変換部の分解能を１４ビット精度に設定し、再生モードである場合は（再生映像信号を低い分解能でＡ／Ｄ変換して、液晶モニタディスプレイに表示する。）、パイプラインＡ／Ｄ変換部の分解能を１２ビット精度に自動的に設定する。

電子カメラが記録モードである場合、電子カメラの制御部は、Ａ／Ｄ変換器を高分解能に設定する。電子カメラの制御部は制御信号入力端子１６ａに制御信号を入力し、スイッチ容量素子（コンデンサ）群２０ａを選択する。スイッチ容量素子（コンデンサ）群２０ａのスイッチ１３ａ、１３ｂ、１３ｃ、１３ｄは、ＣＬＫ１、２に応じてＯＮ／ＯＦＦする。スイッチ容量素子（コンデンサ）群２０ｂのスイッチ１３ｇ、１３ｈ、１３ｉ、１３ｊは常にＯＦＦ状態になる。

図４のクロックタイミングのＡの期間、図３におけるスイッチ１３ａ、１３ｂ、１３ｅ、１３ｆがＯＮし、それ以外のスイッチはＯＦＦとなる。容量素子（コンデンサ）１２ａにはアナログ信号入力端子１４ａからの信号と直流バイアス入力端子１５ａからの直流バイアス電圧との差電圧分の電荷が充電される。この時アナログ信号出力端子１９ａは直流バイアス入力端子１７ａに短絡され、直流バイアス入力端子１７ａから入力される直流バイアス電圧になる。

次に図４のＢの期間、図３におけるスイッチ１３ｃ、１３ｄがＯＮしそれ以外のスイッチはＯＦＦとなり、容量素子（コンデンサ）１２ａの片端は直流バイアス入力端子１８ａに短絡され、直流バイアス入力端子１８ａから入力される直流バイアス電圧になる。容量素子（コンデンサ）１２ｂの片端はアナログ信号出力端子１９ａに短絡される。図４のＡの期間に充電された容量素子（コンデンサ）１２ａ、１２ｂの電荷は再配分される。電荷保存則より、差動増幅回路１１は、アナログ信号入力端子１４ａ、１４ｂからの入力信号を容量素子（コンデンサ）１２ａと１２ｂの容量比倍、即ち（Ｃ１＋Ｃ２）／Ｃ２倍に増幅し、増幅したアナログ信号をアナログ信号出力端子１９ａ、１９ｂから出力する。

図４のクロックタイミングのＡの期間、図３におけるスイッチ１３ｇ、１３ｈ、１３ｅ、１３ｆがＯＮし、それ以外のスイッチはＯＦＦとなる。容量素子（コンデンサ）１２ｃにはアナログ信号入力端子１４ａからの信号と直流バイアス入力端子１５ａからの直流バイアス電圧との差電圧分の電荷が充電される。この時アナログ信号出力端子１９ａ、１９ｂは直流バイアス入力端子１７ａ、１７ｂ短絡され、直流バイアス入力端子１７ａ、１７ｂから入力される直流バイアス電圧になる。

次に図４のＢの期間、図３におけるスイッチ１３ｉ、１３ｊがＯＮしそれ以外のスイッチはＯＦＦとなる。容量素子（コンデンサ）１２ｃの片端は直流バイアス入力端子１８ａからの直流バイアス電圧に短絡される。容量素子（コンデンサ）１２ｄの片端はアナログ信号出力端子１９ａに短絡される。図４のＡの期間に充電された容量素子（コンデンサ）１２ｃ、１２ｄの電荷は再配分される。電荷保存則より、差動増幅回路１１は、アナログ信号入力端子１４ａ、１４ｂからの入力信号を容量素子（コンデンサ）１２ｃと１２ｄの容量比倍、即ち（Ｃ３＋Ｃ４）／Ｃ４倍に増幅し、増幅したアナログ信号をアナログ信号出力端子１９ａ、１９ｂから出力する。

上記の構成により、本発明の実施の形態１のパイプラインＡ／Ｄ変換器は、図１の制御信号入力端子９からの制御信号で容量値を切り換えることが出来、パイプラインＡ／Ｄ変換器としての分解能を可変にする。また、各ステージの容量素子（コンデンサ）が変化することにより、各ステージ内の演算増幅器の出力段の負荷が変化し、分解能の変化と同様に演算増幅器の許容動作帯域が変化し、結果としてＡ／Ｄ変換器としての許容変換処理速度を可変にする。

前述の通り、一般的に高分解能が要求される場合に容量値を大きく設定する。各ステージの容量を小さくすることにより、パイプラインＡ／Ｄ変換器の消費電力を変えることなく、分解能を下げて許容変換処理速度を上げることができる。または、各ステージの容量を大きくすることにより、パイプラインＡ／Ｄ変換器の消費電力を変えることなく、分解能を上げて許容変換処理速度を下げることできる。

なお、図１の制御信号入力端子９の制御信号による容量素子（コンデンサ）の切り換えは、本実施形態では２種類であったが、何種類の切り換えを持っていても良い。
又は、制御信号がＬｏｗである場合は図２、３のスイッチ容量素子（コンデンサ）群２０ｂのみを選択して動作させ、制御信号がＨｉｇｈである場合は図２、３のスイッチ容量素子（コンデンサ）群２０ａ及び２０ｂを共に選択して連動させても良い。

《実施の形態２》
図５を用いて本発明の実施の形態２のパイプラインＡ／Ｄ変換器を説明する。図５に本発明の実施の形態２に係るパイプラインＡ／Ｄ変換器の構成を示す図である。図５の構成は、前述の実施の形態１の構成（図１）に、制御信号入力端子１０を追加したものである。Ａ／Ｄ変換器の動作およびそれを構成する各演算増幅器の動作は基本的に実施の形態１と同様である。制御信号入力端子９から入力した制御信号により、演算増幅器２および３の容量を切り換えることができる。実施の形態２に係るパイプラインＡ／Ｄ変換器は更に、外部から制御信号入力端子１０に入力された制御信号に応じて、演算増幅器２および３の差動増幅回路１１（図２、図３）に流れる電流を変化させ、その出力段のコンダクタンスを変化させることができる。

実施の形態１では、Ａ／Ｄ変換器が組み込まれた装置（例えば電子カメラ）がＡ／Ｄ変換器の分解能を低減させる場合、制御信号入力端子９の制御信号により演算増幅器２および３の容量値を小さいものに切り換えた。Ａ／Ｄ変換器の分解能を上げる場合、演算増幅器２および３の容量値を大きいものに切り換えた。

実施の形態２では、これに制御信号入力端子１０からの制御信号を組み合わせる。Ａ／Ｄ変換器が組み込まれた装置（例えば電子カメラ）がＡ／Ｄ変換器の分解能を低減させる場合、制御信号入力端子９の制御信号により演算増幅器２および３の各容量値を小さいものに切り換え、かつ制御信号入力端子１０の制御信号により差動増幅器に流れる電流を容量値に応じた適切な値に減らす。これにより、Ａ／Ｄ変換器の分解能を低減し、かつ消費電力も低減させることが出来る。

分解能を上げる場合、演算増幅器２および３の容量値を大きいものに切り換え、かつ制御信号入力端子１０の制御信号により差動増幅器に流れる電流を容量値に応じた適切な値に増やす。これにより、Ａ／Ｄ変換器の分解能を上げ、かつ分解能を満たすのに必要な分だけ消費電力を増大させることが出来る。

《実施の形態３》
図６を用いて本発明の実施の形態３のパイプラインＡ／Ｄ変換器を説明する。実施の形態３のパイプラインＡ／Ｄ変換器６０１は、電子カメラに組み込まれている。図６は、本発明の実施の形態３に係るパイプラインＡ／Ｄ変換器６０１の構成を示す。図６において、パイプラインＡ／Ｄ変換器６０１は、パイプラインＡ／Ｄ変換部６０２、制御部６０３、スイッチ６０４、６０５、アナログ信号入力端子６０６、ディジタル信号出力端子６０７、状態信号入力端子６０８を有する。本発明の実施の形態３のパイプラインＡ／Ｄ変換器６０１は、任意の電子装置に組み込むことができる。

制御部６０３はパイプラインＡ／Ｄ変換部６０２の動作に対し独立に動作する内部システムである。制御部６０３は、制御信号６１６をパイプライン変換部６０２の制御信号入力端子９（図１）に出力し、パイプライン変換部６０２の各ステージの容量値を設定する。制御部６０３は、制御信号６１５をスイッチ６０４、６０５に出力し、スイッチ６０４、６０５の接続状態を実線又は破線の状態に設定する。パイプラインＡ／Ｄ変換部６０２の構成は、実施の形態１のパイプラインＡ／Ｄ変換器と同一である。

通常動作時（通常モードと呼ぶ。）、スイッチ６０４、６０５は実線の状態に設定されている。パイプラインＡ／Ｄ変換部６０２は、アナログ信号入力端子６０６、スイッチ６０４を通じてアナログ映像信号６１１を入力し、Ａ／Ｄ変換し、ディジタル映像信号６１２をスイッチ６０５、ディジタル信号出力端子６０７を通じて出力する。
電子カメラの全体を制御するシステム制御部（図示しない。）は、携帯電話の状態信号６１３をパイプラインＡ／Ｄ変換器６０１に出力する。制御部６０３は、状態信号入力端子６０８を通じて状態信号６１３を入力し、電子カメラがＡ／Ｄ変換器６０１の動作を必要としないタイミングを検出する。制御部６０３は、電子カメラがＡ／Ｄ変換器６０１の動作を必要としないタイミングで、以下のようなテスト及び設定処理を行う。下記の処理をする状態をテストモードと呼ぶ。

制御部６０３は、制御信号６１５をスイッチ６０４、６０５に出力し、スイッチ６０４、６０５の接続状態を破線の状態に設定する。制御部６０３は、制御信号６１６をパイプライン変換部６０２の制御信号入力端子９（図１）に出力し、パイプライン変換部６０２の各ステージの容量値を小さい値（低分解能の状態）に設定する。制御部６０３は、テスト信号発生器と、高い分解能を有するＤ／Ａ変換器（例えば１６ビット精度）と、を内蔵している。制御部６０３は、１６ビット精度のアナログテスト信号（実施の形態３ではランプ信号）６１４を出力する。

パイプラインＡ／Ｄ変換器６０２は、スイッチ６０４を通じてアナログテスト信号６１４を入力し、ディジタル出力信号６１２を出力する。制御部６０３はスイッチ６０５を通じてディジタル出力信号６１２を入力する。ディジタル出力信号６１２の正誤を判定する。ディジタル出力信号６１２の値が正しければ、制御部６０３は、パイプライン変換部６０２の各ステージの容量値を小さい値（低分解能の状態）のまま維持する。ディジタル出力信号６１２の値が誤っていれば、制御部６０３は、パイプライン変換部６０２の各ステージの容量値を大きい値（高分解能の状態）に設定する。

制御部６０３はテストモードを終了し、スイッチ６０４、６０５を実線の状態に戻す。
制御部６０３は、テストモードにおける判定結果と無関係に、状態信号６１３に応じてパイプライン変換部６０２の各ステージの容量値を適切な値に設定しても良い。Ａ／Ｄ変換器としての分解能が切り換えられ、変換処理速度も変化する。これにより電子カメラ全体として映像信号を高分解能且つ低速変換処理速度で処理すること、又は低分解能且つ高速変換処理速度で処理することを切り換えることが可能となる。

実施の形態３のＡ／Ｄ変換器６０１において、制御部６０３は状態信号入力端子６０８を通じて状態信号６１３を入力した。これに代えて、状態信号入力端子６０８を削除し、電源投入時に（電子カメラは映像を撮っていない。）、制御部６０３が上記のテスト及び設定処理を行っても良い。

《実施の形態４》
図７を用いて本発明の実施の形態４のパイプラインＡ／Ｄ変換器を説明する。実施の形態４のパイプラインＡ／Ｄ変換器７０１は、電子カメラに組み込まれている。図７は、本発明の実施の形態４に係るパイプラインＡ／Ｄ変換器７０１の構成を示す。図７において、パイプラインＡ／Ｄ変換器７０１は、パイプラインＡ／Ｄ変換部７０２、制御部７０３、スイッチ６０４、６０５、アナログ信号入力端子６０６、ディジタル信号出力端子６０７、状態信号入力端子６０８を有する。本発明の実施の形態４のパイプラインＡ／Ｄ変換器７０１は、任意の電子装置に組み込むことができる。

制御部７０３はパイプラインＡ／Ｄ変換部７０２の動作に対し独立に動作する内部システムである。制御部７０３は、制御信号６１６をパイプライン変換部７０２の制御信号入力端子９（図５）に出力し、パイプライン変換部７０２の各ステージの容量値を設定する。制御部７０３は、制御信号７１７をパイプライン変換部７０２の制御信号入力端子１０（図５）に出力し、パイプライン変換部７０２の各演算増幅器２および３の差動増幅器の出力段のコンダクタンスを設定する。制御部７０３は、制御信号６１５をスイッチ６０４、６０５に出力し、スイッチ６０４、６０５の接続状態を実線又は破線の状態に設定する。パイプラインＡ／Ｄ変換部７０２の構成は、実施の形態２のパイプラインＡ／Ｄ変換器と同一である。図７において、図６と同一のブロック及び信号には同一の符号を付す。

通常動作時（通常モードと呼ぶ。）、スイッチ６０４、６０５は実線の状態に設定されている。パイプラインＡ／Ｄ変換部７０２は、アナログ信号入力端子６０６、スイッチ６０４を通じてアナログ映像信号６１１を入力し、Ａ／Ｄ変換し、ディジタル映像信号６１２をスイッチ６０５、ディジタル信号出力端子６０７を通じて出力する。
電子カメラの全体を制御するシステム制御部（図示しない。）は、携帯電話の状態信号６１３をパイプラインＡ／Ｄ変換器７０１に出力する。制御部７０３は、状態信号入力端子６０８を通じて状態信号６１３を入力し、電子カメラがＡ／Ｄ変換器７０１の動作を必要としないタイミングを検出する。制御部７０３は、電子カメラがＡ／Ｄ変換器７０１の動作を必要としないタイミングで、以下のようなテスト及び設定処理を行う。下記の処理をする状態をテストモードと呼ぶ。

制御部７０３は、制御信号６１５をスイッチ６０４、６０５に出力し、スイッチ６０４、６０５の接続状態を破線の状態に設定する。制御部７０３は、制御信号６１６をパイプライン変換部７０２の制御信号入力端子９（図５）に出力し、パイプライン変換部７０２の各ステージの容量値を小さい値（低分解能の状態）に設定する。制御部７０３は、制御信号７１７をパイプライン変換部７０２の制御信号入力端子１０（図５）に出力し、パイプライン変換部７０２の各差動増幅器の出力段のコンダクタンスを小さな値に設定する。差動増幅器に流れる電流は小さい。制御部７０３は、テスト信号発生器と、高い分解能を有するＤ／Ａ変換器（例えば１６ビット精度）と、を内蔵している。制御部７０３は、１６ビット精度のアナログテスト信号（実施の形態４ではランプ信号）６１４を出力する。

パイプラインＡ／Ｄ変換器７０２は、スイッチ６０４を通じてアナログテスト信号６１４を入力し、ディジタル出力信号６１２を出力する。制御部７０３はスイッチ６０５を通じてディジタル出力信号６１２を入力する。ディジタル出力信号６１２の正誤を判定する。ディジタル出力信号６１２の値が正しければ、制御部７０３は、パイプライン変換部７０２の各ステージの容量値を小さい値（低分解能の状態）のまま維持する。これにより、Ａ／Ｄ変換器の分解能を低減し、かつ消費電力も低減させることが出来る。ディジタル出力信号６１２の値が誤っていれば、制御部７０３は、パイプライン変換部７０２の各ステージの容量値を大きい値（高分解能の状態）に設定するとともに、パイプライン変換部７０２の各差動増幅器の出力段のコンダクタンスを大きな値に設定する。差動増幅器に流れる電流が大きくなる。Ａ／Ｄ変換器の消費電力の上昇を必要な場合のみに限定できる。

制御部７０３はテストモードを終了し、スイッチ６０４、６０５を実線の状態に戻す。
制御部７０３は、テストモードにおける判定結果と無関係に、状態信号６１３に応じてパイプライン変換部７０２の各ステージの容量値及び／又は各差動増幅器の出力段のコンダクタンスを適切な値に設定しても良い。パイプライン変換部７０２の各ステージの容量値及び各差動増幅器の出力段のコンダクタンスを相互に関連させて設定しても良く又は別個独立に設定しても良い。これにより電子カメラ全体として必要な分解能にあった消費電力を実現する事が出来、低分解能時には低消費電力化を実現することが出来る。Ａ／Ｄ変換器としての分解能が切り換えられ、変換処理速度も変化する。電子カメラ全体として映像信号を高分解能且つ低速変換処理速度で処理すること、又は低分解能且つ高速変換処理速度で処理することを切り換えることが可能となる。

実施の形態４のＡ／Ｄ変換器７０１において、制御部７０３は状態信号入力端子６０８を通じて状態信号６１３を入力した。これに代えて、状態信号入力端子６０８を削除し、電源投入時に（電子カメラは映像を撮っていない。）、制御部７０３が上記のテスト及び設定処理を行っても良い。

《実施の形態５》
図８を用いて本発明の実施の形態５のパイプラインＡ／Ｄ変換器を説明する。実施の形態５のパイプラインＡ／Ｄ変換器８０１は、電子カメラに組み込まれている。図８は、本発明の実施の形態５に係るパイプラインＡ／Ｄ変換器８０１の構成を示す。図８において、パイプラインＡ／Ｄ変換器８０１は、パイプラインＡ／Ｄ変換部６０２、制御部８０３、アナログ信号入力端子６０６、ディジタル信号出力端子６０７、状態信号入力端子６０８を有する。本発明の実施の形態５のパイプラインＡ／Ｄ変換器８０１は、任意の電子装置に組み込むことができる。

制御部８０３はパイプラインＡ／Ｄ変換部６０２の動作に対し独立に動作する内部システムである。制御部８０３は、制御信号６１６をパイプライン変換部６０２の制御信号入力端子９（図１）に出力し、状態信号６１３に応じてパイプライン変換部６０２の各ステージの容量値を設定する。パイプラインＡ／Ｄ変換部６０２の構成は、実施の形態１のパイプラインＡ／Ｄ変換器と同一である。図８において、図６（実施の形態３）と同一のブロック及び信号には同一の符号を付す。

電子カメラの全体を制御するシステム制御部（図示しない。）は、携帯電話の状態信号６１３をパイプラインＡ／Ｄ変換器８０１に出力する。制御部８０３は、状態信号入力端子６０８を通じて状態信号６１３を入力する。制御部８０３は、状態信号６１３に応じた制御信号６１６を出力し、パイプライン変換部６０２の各ステージの容量値を適切な値に設定する。

具体的には、電子カメラが記録状態であることを示す状態信号６１３を入力した場合、制御部８０３は制御信号６１６を出力して、パイプライン変換部６０２の各ステージの容量値を大きな値に設定する。パイプライン変換部６０２は、高い分解能（１４ビット）に設定される。電子カメラが再生状態であることを示す状態信号６１３を入力した場合、制御部８０３は制御信号６１６を出力して、パイプライン変換部６０２の各ステージの容量値を小さな値に設定する。パイプライン変換部６０２は、低い分解能（１２ビット）に設定され、消費電力が小さくなる。

上記の様に、状態信号に応じてＡ／Ｄ変換器８０１としての分解能が切り換えられ、変換処理速度も変化する。これにより電子カメラ全体として映像信号を高分解能且つ低速変換処理速度で処理すること、又は低分解能且つ高速変換処理速度で処理することを切り換えることが可能となる。

《実施の形態６》
図９を用いて本発明の実施の形態６のパイプラインＡ／Ｄ変換器を説明する。実施の形態６のパイプラインＡ／Ｄ変換器９０１は、電子カメラに組み込まれている。図９は、本発明の実施の形態６に係るパイプラインＡ／Ｄ変換器９０１の構成を示す。図９において、パイプラインＡ／Ｄ変換器９０１は、パイプラインＡ／Ｄ変換部７０２、制御部９０３、アナログ信号入力端子６０６、ディジタル信号出力端子６０７、状態信号入力端子６０８を有する。本発明の実施の形態６のパイプラインＡ／Ｄ変換器９０１は、任意の電子装置に組み込むことができる。

制御部９０３はパイプラインＡ／Ｄ変換部７０２の動作に対し独立に動作する内部システムである。制御部９０３は、制御信号６１６をパイプライン変換部７０２の制御信号入力端子９（図５）に出力し、状態信号６１３に応じてパイプライン変換部７０２の各ステージの容量値を設定する。制御部９０３は、制御信号７１７をパイプライン変換部７０２の制御信号入力端子１０（図５）に出力し、パイプライン変換部７０２の各演算増幅器２および３の差動増幅器の出力段のコンダクタンスを設定する。パイプラインＡ／Ｄ変換部７０２の構成は、実施の形態２のパイプラインＡ／Ｄ変換器と同一である。図９において、図７（実施の形態４）と同一のブロック及び信号には同一の符号を付す。

電子カメラの全体を制御するシステム制御部（図示しない。）は、携帯電話の状態信号６１３をパイプラインＡ／Ｄ変換器９０１に出力する。制御部９０３は、状態信号入力端子６０８を通じて状態信号６１３を入力する。制御部９０３は、状態信号６１３に応じた制御信号６１６、７１７を出力し、パイプライン変換部７０２の各ステージの容量値及び各差動増幅器の出力段のコンダクタンスを適切な値に設定する。

具体的には、電子カメラが記録状態であることを示す状態信号６１３を入力した場合、制御部９０３は、制御信号６１６を出力してパイプライン変換部７０２の各ステージの容量値を大きな値に設定し、制御信号７１７を出力して、パイプライン変換部７０２の各差動増幅器の出力段のコンダクタンスを大きな値に設定する。パイプライン変換部７０２は、高い分解能（１４ビット）に設定される。電子カメラが再生状態であることを示す状態信号６１３を入力した場合、制御部９０３は、制御信号６１６を出力してパイプライン変換部７０２の各ステージの容量値を小さな値に設定し、制御信号７１７を出力してパイプライン変換部７０２の各差動増幅器の出力段のコンダクタンスを小さな値に設定する。パイプライン変換部７０２は、低い分解能（１２ビット）に設定され、消費電力が小さくなる。

上記の様に、状態信号に応じてＡ／Ｄ変換器９０１としての分解能が切り換えられ、変換処理速度も変化する。パイプライン変換部７０２の各ステージの容量値及び各差動増幅器の出力段のコンダクタンスを相互に関連させて設定しても良く又は別個独立に設定しても良い。これにより電子カメラ全体として必要な分解能にあった消費電力を実現する事が出来、低分解能時には低消費電力化を実現することが出来る。Ａ／Ｄ変換器としての分解能が切り換えられ、変換処理速度も変化する。電子カメラ全体として映像信号を高分解能且つ低速変換処理速度で処理すること、又は低分解能且つ高速変換処理速度で処理することを切り換えることが可能となる。

《実施の形態７》
図１０を用いて本発明の実施の形態７のパイプラインＡ／Ｄ変換器を説明する。実施の形態７のパイプラインＡ／Ｄ変換器は、ＩＣである。図１０に本発明の実施の形態７に係るパイプラインＡ／Ｄ変換器の構成を示す。図１０において、２２ｅは実施の形態１のパイプラインＡ／Ｄ変換器の回路を構成する半導体チップ、２９ｅは半導体チップ２２ｅの各端子と外部接続端子とをワイヤで接続する為の内部ワイヤリングパッド、３０ｅはワイヤ、３１ｅは外部ワイヤリングパッド、３２ｅは外部から入力されるアナログ入力信号、３３ｅはバイアス電圧源である。外部ワイヤリングパッド３１ｅと内部ワイヤリングパッド２９ｅとは、ワイヤ３０ｅで接続されている。

製造工程において、外部のテスタ（図示しない。）はテスト信号である所定のアナログ入力信号３２ｅを出力する。アナログ入力信号３２ｅは、外部ワイヤリングパッド３１ｅ、ワイヤ３０ｅ、内部ワイヤリングパッド２９ｅを介して、半導体チップ２２ｅ（パイプラインＡ／Ｄ変換器）に入力される。外部のテスタは半導体チップ２２ｅが出力するディジタル出力信号を入力する（図示しない。）。

外部のテスタは制御電圧であるバイアス電圧３３ｅを、外部から外部ワイヤリングパッド３１ｅ、ワイヤ３０ｅ、内部ワイヤリングパッド２９ｅを介して、半導体チップ２２ｅの制御信号入力端子９（図１）に入力し、半導体チップ２２ｅの各演算増幅器内にある容量を設定する。実施の形態７において、バイアス電圧３３ｅが接地電位であれば、半導体チップ２２ｅの各演算増幅器内にある容量は小さな値に設定される。バイアス電圧３３ｅが電源電位であれば、半導体チップ２２ｅの各演算増幅器内にある容量は大きな値に設定される。外部のテスタは、実施の形態３のテストモードにおいて説明したのと同様のテストを実行する。外部のテスタはディジタル出力信号の正誤を判定する。

半導体チップ２２ｅの各演算増幅器内にある容量を小さな値に設定した状態でディジタル出力信号の値が正しければ、製造工程においてワイヤボンダ（図示しない。）は、パイプラインＡ／Ｄ変換器の半導体チップ２２ｅの制御信号入力端子９（図１）の内部ワイヤリングパッド２９ｅを接地電位の外部ワイヤリングパッド（図示しない。）に接続する。半導体チップ２２ｅの各演算増幅器内にある容量を小さな値に設定した状態でディジタル出力信号の値が誤っており、各演算増幅器内にある容量を大きな値に設定した状態でディジタル出力信号の値が正しければ、製造工程においてワイヤボンダ（図示しない。）は、半導体チップ２２ｅの制御信号入力端子９（図１）の内部ワイヤリングパッド２９ｅを電源電位の外部ワイヤリングパッド（図示しない。）に接続する。

製造工程においてパイプラインＡ／Ｄ変換器に必要な分解能、許容変換周波数が決まっている場合、本実施の形態の様に内部でワイヤ３０ｅにより制御信号入力端子９（図１）をあるバイアス電圧に接続することで、パイプラインＡ／Ｄ変換器の特性を固定出来る。１つのＩＣチップにより、異なる分解能、許容変換周波数を持った複数のパイプラインＡ／Ｄ変換器を実現出来る。

《実施の形態８》
図１１を用いて本発明の実施の形態８のパイプラインＡ／Ｄ変換器を説明する。実施の形態８のパイプラインＡ／Ｄ変換器は、ＩＣである。図１１に本発明の実施の形態８に係るパイプラインＡ／Ｄ変換器の構成を示す。図１１において、２２ｆは実施の形態２のパイプラインＡ／Ｄ変換器の回路を構成する半導体チップ、２９ｆは半導体チップ２２ｆの各端子と外部接続端子とをワイヤで接続する為の内部ワイヤリングパッド、３０ｆはワイヤ、３１ｆは外部ワイヤリングパッド、３２ｆは外部から入力されるアナログ入力信号、３３ｆ、３４ｆはバイアス電圧源である。外部ワイヤリングパッド３１ｆと内部ワイヤリングパッド２９ｆとは、ワイヤ３０ｆで接続されている。

製造工程において、外部のテスタ（図示しない。）はテスト信号である所定のアナログ入力信号３２ｆを出力する。アナログ入力信号３２ｆは、外部ワイヤリングパッド３１ｆ、ワイヤ３０ｆ、内部ワイヤリングパッド２９ｆを介して、半導体チップ２２ｆ（パイプラインＡ／Ｄ変換器）に入力される。外部のテスタは半導体チップ２２ｆが出力するディジタル出力信号を入力する（図示しない。）。

外部のテスタは制御電圧であるバイアス電圧３３ｆ、３４ｆを、外部から外部ワイヤリングパッド３１ｆ、ワイヤ３０ｆ、内部ワイヤリングパッド２９ｆを介して、半導体チップ２２ｆの制御信号入力端子９及び１０（図５）に入力し、半導体チップ２２ｆの各演算増幅器内にある容量及び各差動増幅器の出力段のコンダクタンスを設定する。実施の形態８において、バイアス電圧３３ｆが接地電位であれば、半導体チップ２２ｆの各演算増幅器内にある容量は小さな値に設定される。バイアス電圧３３ｆが電源電位であれば、半導体チップ２２ｆの各演算増幅器内にある容量は大きな値に設定される。

実施の形態８において、バイアス電圧３４ｆが接地電位であれば、半導体チップ２２ｆの各差動増幅器の出力段のコンダクタンスは小さな値に設定される。バイアス電圧３４ｆが電源電位であれば、半導体チップ２２ｆの各差動増幅器の出力段のコンダクタンスは大きな値に設定される。外部のテスタは、実施の形態４のテストモードにおいて説明したのと同様のテストを実行する。外部のテスタはディジタル出力信号の正誤を判定する。

半導体チップ２２ｆの各演算増幅器内にある容量を小さな値に設定した状態でディジタル出力信号の値が正しければ、製造工程においてワイヤボンダ（図示しない。）は、パイプラインＡ／Ｄ変換器の半導体チップ２２ｆの制御信号入力端子９及び１０（図５）の内部ワイヤリングパッド２９ｆを接地電位の外部ワイヤリングパッド（図示しない。）に接続する。各演算増幅器内の差動増幅回路に流れる電流は小さい。半導体チップ２２ｆの各演算増幅器内にある容量を小さな値に設定した状態でディジタル出力信号の値が誤っており、各演算増幅器内にある容量を大きな値に設定した状態でディジタル出力信号の値が正しければ、製造工程においてワイヤボンダ（図示しない。）は、半導体チップ２２ｆの制御信号入力端子９及び１０（図５）の内部ワイヤリングパッド２９ｆを電源電位の外部ワイヤリングパッド（図示しない。）に接続する。各演算増幅器内の差動増幅回路に流れる電流は大きくなる。

製造工程においてパイプラインＡ／Ｄ変換器に必要な分解能、許容変換周波数、消費電力が決まっている場合、本実施の形態の様に内部でワイヤ３０ｆにより制御信号入力端子９及び１０（図５）をあるバイアス電圧に接続することで、パイプラインＡ／Ｄ変換器の特性を固定出来る。パイプライン変換器の各ステージの容量値及び各差動増幅器の出力段のコンダクタンスを相互に関連させて設定しても良く又は別個独立に設定しても良い。１つのＩＣチップにより、異なる分解能、許容変換周波数を持った複数のパイプラインＡ／Ｄ変換器を実現出来る。

本発明は、パイプラインＡ／Ｄ変換器として有用である。

実施の形態１に係るパイプラインＡ／Ｄ変換器の構成図実施の形態１に係るパイプラインＡ／Ｄ変換器を構成する演算増幅器の構成を示す第１の図本発明のパイプラインＡ／Ｄ変換器を構成する演算増幅器の他の構成を示す図パイプラインＡ／Ｄ変換器のタイミングチャートを示す図実施の形態２に係るパイプラインＡ／Ｄ変換器の構成図実施の形態３に係るパイプラインＡ／Ｄ変換器の構成図実施の形態４に係るパイプラインＡ／Ｄ変換器の構成図実施の形態５に係るパイプラインＡ／Ｄ変換器の構成図実施の形態６に係るパイプラインＡ／Ｄ変換器の構成図実施の形態７に係るパイプラインＡ／Ｄ変換器の構成図実施の形態８に係るパイプラインＡ／Ｄ変換器の構成図従来例のパイプラインＡ／Ｄ変換器の構成図従来例のパイプラインＡ／Ｄ変換器の演算増幅器の構成図他の従来例のパイプラインＡ／Ｄ変換器の演算増幅器の構成を示す図

符号の説明

１ａ、１ｂ、１ｃ、１ｄ、１ｅステージ
２、３演算増幅器
４Ａ／Ｄ変換器
５Ｄ／Ａ変換器
６、７、１４ａ、１４ｂアナログ入力信号端子
８ディジタル復調回路
９、１０、１６ａ、１６ｂ制御信号入力端子
１１差動増幅回路
１２ａ、１２ｂ、１２ｃ、１２ｄ容量素子（コンデンサ）
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈ、１３ｉ、１３ｊ、６０４、６０５スイッチ
１５ａ、１５ｂ、１７ａ、１７ｂ、１８ａ、１８ｂ直流バイアス入力端子
１９ａ、１９ｂアナログ信号出力信号端子
２０ａ、２０ｂスイッチ容量素子（コンデンサ）群
２２ｅ、２２ｆ半導体チップ
２９ｅ、２９ｆ内部ワイヤリングパッド
３０ｅ、３０ｆワイヤ
３１ｅ、３１ｆ外部ワイヤリングパッド
３３ｅ、３３ｆ、３４ｆバイアス電圧
６０１、７０１、８０１、９０１パイプラインＡ／Ｄ変換器
６０２、７０２パイプラインＡ／Ｄ変換部
６０３、７０３、８０３、９０３制御部

Claims

パイプラインＡ／Ｄ変換器が組み込まれた装置の動作状態に応じて制御信号を出力する制御部と、
前記制御信号に従って内蔵する演算増幅器内の容量を切り換えることで分解能及び／又は許容変換処理速度を切り換えるパイプラインＡ／Ｄ変換部と、
を有することを特徴とするパイプラインＡ／Ｄ変換器。
テスト信号を出力し、前記テスト信号を入力したパイプラインＡ／Ｄ変換部が出力するディジタル信号を入力し、ディジタル信号の正誤を検査し、検査結果に応じて、制御信号を出力する制御部と、
前記制御信号に従って内蔵する演算増幅器内の容量を切り換えることで分解能を切り換える前記パイプラインＡ／Ｄ変換部と、
を有することを特徴とするパイプラインＡ／Ｄ変換器。
テスト信号を出力し、前記テスト信号を入力したパイプラインＡ／Ｄ変換部が出力するディジタル信号を入力し、ディジタル信号の正誤を検査し、検査結果に応じて、制御信号を出力する制御部と、
前記制御信号に従って内蔵する演算増幅器内の容量を切り換えることで許容変換処理速度を切り換える前記パイプラインＡ／Ｄ変換部と、
を有することを特徴とするパイプラインＡ／Ｄ変換器。
前記制御部は、パイプラインＡ／Ｄ変換器が組み込まれた装置が所定の状態である時に、前記テスト信号を出力することを特徴とする請求項２又は請求項３に記載のパイプラインＡ／Ｄ変換器。
前記制御部は、前記制御信号に従って切り換えられた前記演算増幅器内の容量に応じて、更に前記演算増幅器が内蔵する差動増幅回路の出力段のコンダクタンスを切り換えることを特徴とする請求項１から請求項３のいずれかの請求項に記載のパイプラインＡ／Ｄ変換器。
第１のモードと第２のモードとを有し、複数段のステージをパイプライン接続したパイプラインＡ／Ｄ変換器であって、
少なくとも１つの前記ステージは、
増幅器と、
第１のコンデンサ及び第２のコンデンサからなる第１のペアと、
第３のコンデンサ及び第４のコンデンサからなる第２のペアと、
を有し、
前記第１のモードにおいては、前記増幅器は前記第１のペアのコンデンサの容量に応じた増幅率で前記アナログ入力信号を増幅して出力し、前記第２のモードにおいては、前記増幅器は前記第２のペアのみ又は前記第１のペア及び前記第２のペアのコンデンサの容量に応じた増幅率で前記アナログ入力信号を増幅して出力することを特徴とするパイプラインＡ／Ｄ変換器。
少なくとも１つの前記ステージは、
増幅器と、
直列に接続された第１のコンデンサ及び第２のコンデンサからなる第１のペアであって、第１の期間において少なくとも前記第１のコンデンサにアナログ入力信号に応じた電荷を蓄積させ、第２の期間において前記第１のコンデンサと前記第２のコンデンサとの接続点に電流が流れないようにして、前記第１のコンデンサと前記第２のコンデンサとの間で蓄積した電荷を再配分し、前記第１のコンデンサと前記第２のコンデンサとの接続点が前記増幅器の入力端子に接続され、前記第２のコンデンサの前記第１のコンデンサに接続されていない側の端子は前記増幅器の出力端子に接続される第１のペアと、
直列に接続された第３のコンデンサ及び第４のコンデンサからなる第２のペアであって、第１の期間において少なくとも前記第３のコンデンサにアナログ入力信号に応じた電荷を蓄積させ、第２の期間において前記第３のコンデンサと前記第４のコンデンサとの接続点に電流が流れないようにして、前記第３のコンデンサと前記第４のコンデンサとの間で蓄積した電荷を再配分し、前記第３のコンデンサと前記第４のコンデンサとの接続点が前記増幅器の入力端子に接続され、前記第４のコンデンサの前記第３のコンデンサに接続されていない側の端子は前記増幅器の出力端子に接続される第２のペアと、
を有することを特徴とする請求項６に記載のパイプラインＡ／Ｄ変換器。
前記ステージは、更に、
一端から前記アナログ入力信号を入力し、他端が前記第１のコンデンサの、前記第２のコンデンサと接続されていない側の端子に接続され、第１の期間に導通し第２の期間に遮断する第１のスイッチと、
一端が前記第１のスイッチと前記第１のコンデンサとの接続点に接続され、第１の期間に遮断し、第２の期間に導通して少なくとも前記第１のコンデンサの他端の電位を前記増幅器に入力させる第２のスイッチと、
一端から直流バイアス電圧を入力し、他端が前記第１のコンデンサと前記第２のコンデンサとの接続点に接続され、第１の期間に導通し第２の期間に遮断する第３のスイッチと、
一端から前記アナログ入力信号又は直流バイアス電圧を入力し、他端が前記第２のコンデンサの前記第１のコンデンサと接続されていない側の端子に接続され、第１の期間に導通し第２の期間に遮断する第４のスイッチと、
一端が前記第２のコンデンサと前記第４のスイッチとの接続点に接続され、他端が前記増幅器の出力端子に接続され、第１の期間に遮断し第２の期間に導通する第５のスイッチと、
一端から前記アナログ入力信号を入力し、他端が前記第３のコンデンサの、前記第４のコンデンサと接続されていない側の端子に接続され、第１の期間に導通し第２の期間に遮断する第６のスイッチと、
一端が前記第６のスイッチと前記第３のコンデンサとの接続点に接続され、第１の期間に遮断し、第２の期間に導通して少なくとも前記第３のコンデンサの他端の電位を前記増幅器に入力させる第７のスイッチと、
一端から直流バイアス電圧を入力し、他端が前記第３のコンデンサと前記第４のコンデンサとの接続点に接続され、第１の期間に導通し第２の期間に遮断する第８のスイッチと、
一端から前記アナログ入力信号又は直流バイアス電圧を入力し、他端が前記第４のコンデンサの前記第３のコンデンサと接続されていない側の端子に接続され、第１の期間に導通し第２の期間に遮断する第９のスイッチと、
一端が前記第４のコンデンサと前記第９のスイッチとの接続点に接続され、他端が前記増幅器の出力端子に接続され、第１の期間に遮断し第２の期間に導通する第１０のスイッチと、
を有することを特徴とする請求項７に記載のパイプラインＡ／Ｄ変換器。
モードに応じて、前記増幅器の出力段のコンダクタンスが切り換えられることを特徴とする請求項６から請求項８のいずれかの請求項に記載のパイプラインＡ／Ｄ変換器。
電気配線によりモードを固定したことを特徴とする請求項６から請求項９のいずれかの請求項に記載のパイプラインＡ／Ｄ変換器。