JP4529007B2

JP4529007B2 - 半導体集積回路装置

Info

Publication number: JP4529007B2
Application number: JP2004255299A
Authority: JP
Inventors: 史康佐々木; 栄亀今泉; 隆誠安保
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-09-02
Filing date: 2004-09-02
Publication date: 2010-08-25
Anticipated expiration: 2024-09-02
Also published as: US20080174465A1; US7265703B2; JP2006074433A; US20060044172A1; US7561095B2

Description

本発明は、半導体集積回路装置に関し、例えばパイプライン型Ａ／Ｄ変換回路を備えたカメラ用前処理ＬＳＩ（ＡＦＥ；Analog Front End) に利用して有効な技術に関するものである。

パイプライン型Ａ／Ｄ変換回路の例として、例えば特開平０８−３３７９８９号公報、特開２０００−０１３２３２公報がある。
特開平０８−３３７９８９号公報特開２０００−０１３２３２公報

前記特許文献１に基づいて、図２０に示すようなパイプライン型Ａ／Ｄ変換回路を本願発明に先立って検討した。図２０のＡ／Ｄ変換器では９段構成のパイプライン型Ａ／Ｄ変換器（以下、ＡＤＣ）であり、１段目ＳＴＧ１と最終段ＳＴＧ９のステージは３ビットの分解能を有し、その他のステージＳＴＧ２〜ＳＴＧ８は１．５ビットの分解能とされる。各段はサブＡＤＣとサンプル／ホールドアンプ（以下Ｓ／Ｈアンプという）で構成される。上記Ｓ／ＨアンプはＤ／Ａ変換器（以下ＤＡＣ）、減算、２倍アンプの機能を担う。入力は１段目ステージＳＴＧ１のサブＡＤＣ１でデジタル信号に変換され、この出力は１段目ステージのデジタル出力になると共に、上位１．５ビットは１段目ステージＳＴＧ１のサブＤＡＣ１の入力にも使われる。ＡＤＣ１の入力からこのＤＡＣ１の出力を引いた残差信号が２倍に増幅され、２段目ステージＳＴＧ２へ渡される。また、１段目ステージＳＴＧ１のサブＡＤＣ１の下位１．５ビット出力は２段目ステージＳＴＧ２に渡され、２段目ステージＳＴＧ２のサブＤＡＣの入力として使われる。

２段目ステージＳＴＧ２は１段目ステージＳＴＧ１で増幅された信号をサブＡＤＣ２でデジタル信号に変換した結果を出力回路に渡す。これは３段目ステージＳＴＧ３のＤＡＣ３の入力にもなる。２段目ステージＳＴＧ２のサブＤＡＣ２は１段目ステージＳＴＧ１のサブＡＤＣ１の出力の下位１．５ビットを入力とし、１段目ステージＳＴＧ１のアンプ出力からこのサブＤＡＣ２出力を引いた残差信号が２倍に増幅され３段目ステージＳＴＧ３に渡される。２段目ステージＳＴＧ２と同様に３段目以降も行うことで上位ビットより順次ＡＤＣの出力を求めていく。最終段ステージＳＴＧ９は次の段へ信号を渡す必要が無い為３ビットのサブＡＤＣのみで構成されている。通常のパイプライン型ＡＤＣは各々のサブＡＤＣの出力を同じ段のサブＤＡＣに入力するのに対して、この方式では各段のサブＤＡＣの入力を前の段のサブＡＤＣで決定している。これによりＤＡＣ・減算・アンプ部とサブＡＤＣのタイミングを分離することが出来るので、クリティカルパスが短縮され高速化が可能である。

前記特許文献２に基づいて、図２１に示すようなパイプライン型Ａ／Ｄ変換回路を本願発明に先立って検討した。前記図２０のＡＤＣでは初段ＳＴＧ１と最終段ＳＴＧ９が３ビットで、間の段が１．５ビットであるのに対し、図１９のＡＤＣでは全段がｎビットで各段はサブＤＡＣとＳ／Ｈアンプをそれぞれ二組持つ構成となっており、Ｓ／Ｈアンプの一方がサンプル動作を行っている時には他方はホールド動作を行うインタリーブ動作を行うことでアンプの速度を緩和し、低電力化を実現している。

前記特許文献１にＡＤＣ技術で高精度化を図る手段の一つは、パイプライン段数を増やすことである。１段増やす毎に１ビットの高精度化を図ることが可能である。しかし、パイプライン段数を増やすことは、消費電力が増加する。もう一つの方法は一段あたりの分解能を上げることであるが、この場合にはアンプの負荷容量が増える為、速度を確保する為にアンプの消費電流を増やす必要がある。低消費電力化の為にはＡＤＣの消費電力において大きな部分を占めるアンプ電流を低減する必要があり、これには速度低下を伴う。他方、特許文献２に記載のＡＤＣ技術は、全てのステージにおいて、Ｓ／Ｈ回路とＤＡＣを二組設け、一方がサンプル動作を行っている時には他方はホールド動作を行うインタリーブ動作を行うことでアンプの速度を緩和し、低電力化を実現している。しかし、インタリーブ動作は信号パスが二通り出来るため素子ばらつき等によりその出力に差が生じ精度を劣化させるという問題が生じる。

この発明の目的は、高精度化と低消費電力化を実現したパイプライン型Ａ／Ｄ変換回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。被変換アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有するパイプライン型Ａ／Ｄ変換回路を備え、入力端子からの入力信号を受ける初段のステージを含む少なくとも一つのステージを介して上記入力端子に接続される他のステージとして、それぞれが２以上のサンプルホールド回路と上記２以上のサンプルホールド回路に共通に結合された増幅器で構成し、上記２以上のサンプルホールド回路をインタリーブ動作させる。

精度が要求されない後段ステージに限定したインタリーブ動作によって、高精度の維持と低消費電力化を図ることができる。

図１には、この発明に係るパイプライン型Ａ／Ｄ変換器の一実施例のブロック図が示されている。この実施例のＡ／Ｄ変換器では１０段構成のＡＤＣであり、１段目のステージＳＴＧ１は４ビット分解能を有し、最終段のステージＳＴＧ１０は３ビットの分解能を有し、その他のステージＳＴＧ２〜ＳＴＧ９は１．５ビットの分解能とされる。各段はサブＡＤＣとＳ／Ｈアンプで構成される。上記Ｓ／Ｈアンプは、同図に例示的に示されているステージＳＴＧ１のようにＤＡＣ、減算、４倍アンプの機能を担う。また、同図に例示的に示されているステージＳＴＧ２やＳＴＧ４のようにＤＡＣ、減算、２倍アンプの機能を担う。入力は１段目ステージＳＴＧ１のサブＡＤＣ１でデジタル信号に変換され、この出力は１段目ステージＳＴＧ１のデジタル出力になると共に、４ビット出力の内上位２．５ビットを初段のサブＤＡＣ１に入力し、下位１．５ビットを２段目のサブＤＡＣ２に入力する。且つ２段目のサブＡＤＣ２に入力して、このデジタル値に対応するリファレンスを選択する。上記サブＡＤＣ１の入力からこのＤＡＣ１の出力を引いた残差信号が４倍に増幅され、２段目ステージＳＴＧ２へ渡される。

２段目ステージＳＴＧ２は１段目ステージＳＴＧ１で増幅された信号をサブＡＤＣ２でデジタル信号に変換した結果を出力回路に渡す。これは３段目ステージＳＴＧ３のＤＡＣ３の入力にもなる。２段目ステージＳＴＧ２のサブＤＡＣ２は１段目ステージＳＴＧ１のサブＡＤＣ１の出力の下位１．５ビットを入力とし、１段目ステージＳＴＧ１のアンプ出力からこのサブＤＡＣ２出力を引いた残差信号が２倍に増幅され３段目ステージＳＴＧ３に渡される。２段目ステージＳＴＧ２と同様に３段目以降も行うことで上位ビットより順次ＡＤＣの出力を求めていく。最終段ステージＳＴＧ９は次の段へ信号を渡す必要が無い為３ビットのサブＡＤＣのみで構成されている。上記各ステージＳＴＧ１〜ＳＴＧ１０の出力信号は、エンコーダ／補正回路に入力され、ここで１４ビットからなるデジタル信号が出力される。

通常のパイプライン型ＡＤＣは各々のサブＡＤＣの出力を同じ段のサブＤＡＣに入力するのに対して、この実施例のパイプライン型Ａ／Ｄ変換器では各段のサブＤＡＣの入力を前の段のサブＡＤＣで決定し、図９の説明で後述するように各段のサブＡＤＣの所望の参照電圧の選択を前の段のサブＡＤＣで決定している。これによりＤＡＣ・減算・アンプ部とサブＡＤＣのタイミングを分離することが出来るので、クリティカルパスが短縮され高速化が可能である。この実施例では、上記のように１段目のステージＳＴＧ１が４ビット、２〜９段目のステージＳＴＧ２〜ＳＴＧ９が１．５ビット、最終段のステージＳＴＧ１０が３ビットの１０段構成パイプライン型ＡＤＣであり、４段目のステージＳＴＧ４以降をインタリーブ化している。一般に、インタリーブ化では信号パスがＡＤＣ４１，ＡＤＣ４２及びＤＡＣ４１，ＤＡＣ４２のように複数出来る為、素子ばらつき等により各々のパスの出力に違いが生じ精度を劣化させる。しかしながら、上記のように４段目のステージＳＴＧ４以降をインタリーブ化するものであるので、上記素子ばらつき等による精度の劣化が問題にならなくできる。

図２には、図１の１４ビットＡＤＣを例に各段での必要精度の説明図が示されている。同図に示すように、ステージが後段になるほど必要精度が低くなる。つまり、初段のステージＳＴＧ１では、１４ビット精度が必要であるが、第２ステージＳＴＧ１では、上位４ビット分が除かれるので、１１ビット精度のように低くなる。以下、各ステージ毎に１．５ビットずつ精度が低くなり、上記のように４段目のステージＳＴＧ４では９ビット精度のように低くできる。このように要求精度が緩和される後段の第４段目ＳＴＧ４以降のみをインタリーブ化することで精度劣化を回避して低消費電力化を図るものである。ビット精度が要求される初段ステージＳＴＧ１から３段目ステージＳＴＧ３までは、上記のように上記素子ばらつき等による精度の劣化の影響を受けるので、インタリーブ化を避けて精度を優先させるものである。このようにして、高精度と低消費電力を両立させることができる。

図３には、本発明に係るパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化されたＳ／Ｈアンプの一実施例の回路図が示されている。この実施例では、アンプ本体ＡＭＰとＤＡＣの入力ｄ０〜ｄ２のスイッチ部は共有し、容量を二組設けてスイッチで切替えてインタリーブ化するものである。アンプ本体ＡＭＰは、完全差動型アンプであり、入力信号をサンプルしてホールドするコンデンサ４個を一組としてそれを二組Ｃ１〜Ｃ４，Ｃ５〜Ｃ８持つ。一端が完全差動型アンプＡＭＰの正入力端（＋）にスイッチを介して接続されたＣ１とＣ３、及びＣ５とＣ７のコンデンサと、一端が完全差動型アンプＡＭＰの負入力端（−）にスイッチを介して接続されたＣ２とＣ４、及びＣ６とＣ８のコンデンサを有する。

図４には、図３のＳ／Ｈアンプの動作タイミング図が示されている。クロック信号φsodとφhev、及びφsevとφhodはそれぞれ同相の信号で、φsodとφhod、及びφsevとφhevは逆相の信号である。ここで、φsodとφsevの文字ｓはサンプリングパルスであることを示し、φhodとφhevの文字ｈはホールドパルスであることを示す。そして、φsod とφhod の文字ｏｄはインタリーブの奇数を示し、φsevとφhevの文字ｅｖはインタリーブの偶数を示している。

奇数側のサンプル時（クロック信号φsod＝１（ハイレベル）、φhod＝０（ロウレベル））に、Ｃ１、Ｃ３のコンデンサの他端は正の入力信号Ｖi+が供給され、Ｃ２、Ｃ４のコンデンサの他端は負の入力信号Ｖi-が供給され、完全差動型アンプＡＭＰの入力端（＋，−）には、所期の電圧ＶＲＴにバイアスされる。

偶数側のサンプル時（クロック信号φsev＝１（ハイレベル）、φhev＝０（ロウレベル））に、Ｃ５、Ｃ７のコンデンサの他端は正の入力信号Ｖi+が供給され、Ｃ６、Ｃ８のコンデンサの他端は負の入力信号Ｖi-が供給され、完全差動型アンプＡＭＰの入力端（＋，−）は、所期の電圧ＶＲＴにバイアスされる。

奇数側のホールド時（クロック信号φsod＝０（ロウレベル）、φhod＝１（ハイレベル））には、Ｃ１、Ｃ２のコンデンサの他端は、異なる参照電圧ＶＲＴ若しくはＶＲＢに接続されるか、他端同士が短絡されるかが選択される。他方、Ｃ３、Ｃ４のコンデンサの他端は、それぞれ、完全差動型アンプの負出力端（−）、正出力端（＋）に接続される。

偶数側のホールド時（クロック信号φsev＝０（ロウレベル）、φhev＝１（ハイレベル））には、Ｃ５、Ｃ６のコンデンサの他端は、異なる参照電圧ＶＲＴ若しくはＶＲＢに接続されるか、他端同士が短絡されるかが選択される。他方、Ｃ７、Ｃ８のコンデンサの他端は、それぞれ、完全差動型アンプの負出力端（−）、正出力端（−）に接続される。

上記奇数側のホールド時（クロック信号φsod＝０、φhod＝１）に、Ｃ１、Ｃ２のコンデンサの他端のそれぞれの接続状態を、ａ）ＶＲＴ、ＶＲＢｂ）短絡、ｃ）ＶＲＢ、ＶＲＴの３つ状態を選択することでＤＡＣ機能を果たす。

上記偶数側のホールド時（クロック信号φsev＝０、φhev＝１）に、Ｃ５、Ｃ６のコンデンサの他端のそれぞれの接続状態を、ａ）ＶＲＴ、ＶＲＢｂ）短絡、ｃ）ＶＲＢ、ＶＲＴの３つ状態を選択することでＤＡＣ機能を果たす。

上記奇数側のサンプル時にＣ１、Ｃ２のコンデンサに蓄積された電荷をホールド時に選択された接続状態に合わせて、電荷をＣ３、Ｃ４のコンデンサにそれぞれ電荷転送することで減算と増幅を同時に実現される。同様に、偶数側のサンプル時にＣ５、Ｃ６のコンデンサに蓄積された電荷をホールド時に選択された接続状態に合わせて、電荷をＣ７、Ｃ８のコンデンサにそれぞれ電荷転送することで減算と増幅を同時に実現される。

この実施例のＳ／Ｈアンプでは、一方（奇数側又は偶数側）がサンプル動作を行っている時には他方（偶数側又は奇数側）はホールド動作を行うというようなインタリーブ動作を行うことでアンプの速度を緩和し、低電力化を実現している。つまり、上方の容量Ｃ１〜Ｃ４がアンプ本体ＡＭＰに接続され増幅を行うとき、下方の容量Ｃ５〜Ｃ８がアンプ本体ＡＭＰから切り離されサンプリングを開始する。この動作を交互に繰り返すことで、アンプＡＭＰは常に増幅を行うことになり、その増幅時間はインタリーブ化していないＳ／Ｈアンプの二倍となる。これによりアンプの速度を半分にすることが出来るので消費電流を低減させることができる。

図５には、この発明に係るパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化されたステージの他の一実施例のブロック図が示されている。この実施例は、前記図１と異なり、サブＡＤＣが共通に用いられる。これにより、回路の簡素化を図ることができる。しかしながら、図６のタイミング図に示すように、Ｓ／Ｈアンプがホールド中にサブＡＤＣの比較器がサンプリングを開始する。このため、Ｓ／Ｈアンプにおいては、ホールド中にサブＡＤＣの比較器がサンプリングを開始することによりＳ／Ｈアンプの出力が大きく揺らされ、これを整定させる為にＳ／Ｈアンプの電流を増やす必要がある。

図７には、この発明に係るパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化されたステージの更に他の一実施例のブロック図が示されている。この実施例は、前記図１の実施例に対応しており、サブＡＤＣの比較器もインタリーブ化される。こうすることで、図８のタイミング図に示すように、Ｓ／Ｈアンプのホールド期間と比較器のサンプリング期間が同じとなり、Ｓ／Ｈアンプの電流増加を回避できる。このインタリーブ化は比較器を半分の速度で動作させる為、比較器の電流は半分以下に低減でき、比較器が増えたことによる電流増加は抑えられる。つまり、サブＡＤＣ４１（５１）とサブＡＤＣ４２（５２）は逆相のクロックで動作し、それぞれ信号のサンプルと比較を交互に行い、その結果を次段に伝達する。サブＡＤＣ４１とサブＡＤＣ４２はクロックの半分の速度で動作する。このため、図５の実施例のようにサブＡＤＣが一つの場合と比べて動作速度が半分になる為に低消費電力化できる。そして、Ｓ／Ｈアンプがホールド期間中に、サブＡＤＣの比較とサンプル動作の切替が無い為、Ｓ／Ｈアンプの出力に与える影響がない。

図９には、この発明に係るパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化された１．５ビットサブＡＤＣの一実施例のブロック図が示されている。図１０には、その動作タイミング図が示されている。この実施例のサブＡＤＣは、抵抗を直列接続したラダー抵抗により、基準電圧ＶＲＴ、ＶＲＢ間の電圧を分圧して所望の参照電圧を発生する回路と、発生した参照電圧から所望の参照電圧を選択して取り出すスイッチと、取り出された参照電圧と差動の入力信号（Ｖi+、Ｖi-）との大小を比較する４個の電圧比較器と、比較器１と比較器２、及び比較器３と比較器４それぞれの出力をセレクタ１とセレクタ２で選択し、次段へデコードするデコーダから構成される。

比較器１と比較器２、及び比較器３と比較器４はそれぞれ逆相のクロックで動作し、比較器１と比較器３、及び比較器２と比較器４はそれぞれ信号の入力サンプルと比較を交互に繰り返し、インタリーブ動作を行う。比較器１〜４はそれぞれクロックの半分の速度で動作する為、低消費電力化できる。

図１７には、この発明に用いられるＳ／Ｈアンプに使用する差動アンプの一実施例の回路図が示されている。この実施例の差動アンプは、入力信号としてVIN1、VIN2、出力としてVO1 、VO2 がある完全差動型増幅器であり、フォールデッドカスコードアンプの初段と、出力段、及びコモンモードフィードバックアンプ、コモンモードセンス回路からなる構成である。端子VCMIは差動アンプの出力中心を決めるバイアス電圧で、VSHBN1、VSHBN2及びVSHBP1、VSHBP2は差動アンプの電流源に印加されるバイアス電圧である。

差動アンプの初段は、入力信号VIN1、VIN2がゲートに入力されるＮチャネルＭＯＳＦＥＴＭＮ７１、ＭＮ７２と、その共通ソースと回路の接地電位ＶＳＳとの間に設けられた電流源としてのＮチャネルＭＯＳＦＥＴＭＮ７と、ドレインと電源電圧ＶＤＤとの間に設けられた電流源負荷としてのＰチャネルＭＯＳＦＥＴＭＰ７１、ＭＰ７２と、ＰチャネルＭＯＳＦＥＴＭＰ６、ＭＰ８とＰチャネルＭＯＳＦＥＴＭＰ６０、ＭＰ８０とＮチャネルＭＯＳＦＥＴＭＮ６０、ＭＮ８０とＮチャネルＭＯＳＦＥＴＭＮ６、ＭＮ８で構成されるフォールデッドカスコード形式とされる。

差動アンプの出力段は初段の出力ｏ３、ｏ４がゲートに入力されるＮチャネルＭＯＳＦＥＴＭＮ６１、ＭＮ８１と、電流源負荷となるＰチャネルＭＯＳＦＥＴＭＰ６１、ＭＰ８１とＭＰ６２、ＭＰ８２からなり、出力信号VO1、VO2を出力する。ＮチャネルＭＯＳＦＥＴＭＮ４１、ＭＮ４２、ＭＮ４、ＰチャネルＭＯＳＦＥＴＭＰ４１、ＭＰ４２は差動アンプの出力中心を決めるコモンモードフィードバックアンプを構成する。ＮチャネルＭＯＳＦＥＴＭＮ４３、ＭＮ４４と容量Ｃ３、Ｃ４は差動アンプ出力のコモンモード電圧を検出するコモンモードセンス回路を構成する。

上記コモンモードセンス回路はクロック信号VSMPL がハイレベルの時に出力VO1 、VO2 をＮチャネルＭＯＳＦＥＴＭＮ４３、ＭＮ４４で短絡し、センスしたコモンモード電圧を容量Ｃ３、Ｃ４に保存する。ＮチャネルＭＯＳＦＥＴＭＮ９１、ＭＮ９２と容量Ｃ１、Ｃ２は位相補償をする為の回路である。位相補償回路のＮチャネルＭＯＳＦＥＴＭＮ９１、ＭＮ９２は、ＮチャネルＭＯＳＦＥＴＭＮ９、ＭＮ９０、ＭＰ９、ＭＰ９０で発生する電圧でバイアスされる。

図１８には、この発明に用いられるサブＡＤＣに使用する電圧比較器の一実施例の回路図が示されている。この実施例の電圧比較器は、差動アンプ、ラッチアンプ、ラッチ回路及び出力回路からなる構成である。入力VIN1、VIN2と出力VOUTP 、VOUTN 、クロックVAZCLK、VSLT、VSLTB 、バイアスVADCOMP の各端子を持つ。入力VIN1、VIN2は容量Ｃ１、Ｃ２で容量結合されて差動アンプの入力端子ｉｎ１，ｉｎ２に入力される。差動アンプはＮチャネルＭＯＳＦＥＴｍｎ１１、ｍｎ１２、電流源としてのＮチャネルＭＯＳＦＥＴｍｎ１、負荷としてのＰチャネルＭＯＳＦＥＴｍｐ１１、ｍｐ１２及びＮチャネルＭＯＳＦＥＴｍｎ１３、ｍｎ１４で構成され、出力信号ｏ１、ｏ２をラッチアンプに出力する。

ラッチアンプは上記出力信号ｏ１とｏ２を入力とし、ＮチャネルＭＯＳＦＥＴｍｎ２１、ｍｎ２２、ｍｎ２、ｍｎ２３、ｍｎ２４、ＰチャネルＭＯＳＦＥＴｍｐ２１、ｍｐ２２、ｍｐ２から構成され、出力信号ｏ３、ｏ４をラッチ回路に出力する。

ラッチ回路は上記出力信号ｏ３、ｏ４を入力とし、ＮチャネルＭＯＳＦＥＴｍｎ３１、ｍｎ３２、ｍｎ３、ＰチャネルＭＯＳＦＥＴｍｐ３１、ｍｐ３２、ｍｐ３とから構成される。出力回路は、ＮチャネルＭＯＳＦＥＴｍｎ４１、ｍｎ４２、ＰチャネルＭＯＳＦＥＴｍｐ４１、ｍｐ４２から構成されて出力信号、VOUTP 、VOUTN を出力する。

差動アンプは、信号VAZCLKがハイレベルの時、ｉｎ１とｏ１及びｉｎ２、ｏ２とがそれぞれのＭＯＳＦＥＴｍｎ１３、ｍｎ１４で短絡され、オートゼロ動作を行う。ラッチアンプは信号VSLTがロウレベル時にＰチャネルＭＯＳＦＥＴｍｐ２がオン状態となり、信号VSLTB がハイレベルの時にＮチャネルＭＯＳＦＥＴｍｎ２３，ｍｎ２４がオン状態となって差動アンプの出力信号ｏ１、ｏ２を増幅して出力信号ｏ３、ｏ４を出力する。ラッチ回路は信号VSLTB がロウレベルの時にＰチャネルＭＯＳＦＥＴｍｐ３がオン状態となり、信号VSLTがハイレベルの時にＮチャネルＭＯＳＦＥＴｍｎ３がオン状態となり、その時の入力ｏ３、ｏ４をラッチして、ＣＭＯＳインバータ回路からなる出力回路を通してVOUTP 、VOUTN を出力する。

図１１には、この発明に係るパイプライン型Ａ／Ｄ変換器の他の一実施例のブロック図が示されている。この実施例では、パイプライン段数がｎ段のｍビット分解能のパイプライン型ＡＤＣである。各段はｏ０〜ｏｎの任意の分解能を持つ。各段のサブＡＤＣはａ０〜ａｎの任意のビット数であり、各段のサブｄａｃはｄ０〜ｄｎの任意のビット数であり、２段以降の任意の段のサブＡＤＣのＳ／Ｈアンプをインタリーブ動作させる。

前記図１の実施例では、中間段ステージのサブＡＤＣのデジタル化ビット数を１．５ビットとしたが、これに限らず図１１の実施例のように任意のビットとすることが可能であり、また、Ｓ／Ｈアンプの増幅器の増幅率も２倍に限らずデジタル変換のビット数やサブＤＡＣの構成に応じてＧ０〜Ｇｋのように変えることが可能である。

サブＡＤＣ内部の基準電圧発生回路は、前記実施例のように２種の電圧源の間に複数の抵抗を直列に接続し、２個の抵抗の接続点毎にデジタル信号に応じて開閉するスイッチを設ける構成によって実現することができる。同接続点から取り出す基準電圧の種類は、デジタル信号のレベル数（例えば、１．５ビットであれば３、２ビットであれば４）にＡ／Ｄ変換に要する比較器の数（例えば、１．５ビットであれば２、２ビットであれば３）を乗じた数になる。

図１２には、本発明に係るパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化されないＳ／Ｈアンプの一実施例の回路図が示されている。図１３には、その動作タイミング図が示されている。つまり、２段目や３段目のＳ／Ｈアンプとして用いられる。同図において、Ｖi+，Ｖi-は、それぞれ正負の入力アナログ信号であり、Ｖo+，Ｖo-は、それぞれ正負の出力アナログ信号であり、Ｃ１１〜Ｃ１４は、減算とホールドを行なうためのコンデンサであり、ＡＭＰは完全差動演算増幅器であり、d0，d1，d2は、入力の１．５ビットのデジタル信号の３レベルに対応した入力パルス（いずれか一つのみがハイレベル（ "１" ）になり、その他はロウレベル（ "０"）になる）、φsはサンプリングパルス、φhはホールドパルスを示す。

入力パルスd0，d1，d2が供給されるスイッチと、サンプリングパルスφsが供給されるスイッチと各コンデンサとでＤ／Ａ変換及び入力アナログ信号Ｖi+，Ｖi-のサンプリングの動作が行なわれる。入力パルスd0，d1，d2とサンプリングパルスφsは互いに同相となっている。ホールドパルスφhは、これらに対して逆相になっており、同パルスがハイレベル（ "１" ）のときに減算とホールドが行なわれる。また、出力アナログ信号Ｖo+，Ｖo-が入力アナログ信号Ｖi+，Ｖi-の２倍になるようにコンデンサＣ１１，Ｃ１３，Ｃ１２，Ｃ１４をＣ１１＝Ｃ１３，Ｃ１２＝Ｃ１４とした。このように本回路は、各コンデンサに対するスイッチングによって動作が行なわれるので、スイッチドキャパシタ型と称するこができる。

図１４には、本発明に用いられるインタリーブ化されない１．５ビットサブＡＤＣの一実施例のブロック図が示されている。この実施例のサブＡＤＣは、抵抗を直列接続したラダー抵抗により、基準電圧ＶＲＴ、ＶＲＢ間の電圧を分圧して所望の参照電圧を発生する回路と、発生した参照電圧から所望の参照電圧を選択して取り出すスイッチと、取り出された参照電圧と差動の入力信号（Ｖi+、Ｖi-）との大小を比較する２個の電圧比較器１と２、及び出力信号を受けて次段へデコードするデコーダから構成される。

図１５には、この発明に用いられる電圧比較器の一実施例の回路図が示されている。前記図１４に示したようなラダー抵抗で形成された電圧ｖｒｔ０、１、２は、前段サブＡＤＣ出力ｄ０〜ｄ２に対応したものを取り出したものと、入力電圧（Ｖi+、Ｖi-）との大小を比較する。つまり、前段のサブＡＤＣの出力ｄ０〜ｄ２に応じて比較するリファレンス電圧ｖｒｔ０、１、２を選択し、選択された電圧と入力電圧（Ｖi+、Ｖi-）を比較した結果を比較器がハイレベル、ロウレベルで出力する。比較器出力はラッチアンプ及びラッチ回路を通してエンコーダ／補正回路に渡されると共に、次段のサブＡＤＣ及びＤＡＣの入力として使用する為デコードして次段に渡される。

本実施例の比較器は、チョッパ形と呼ばれる方式のもので、入力のアナログ信号Ｖi+，Ｖi-をサンプリングするための制御パルスφinが供給されるスイッチと、上記リファレンス電圧ｖｒｔ０、１、２を選択するスイッチ群と、初期条件を設定するためのオートゼロパルスφazが供給されるスイッチの３種のスイッチによってコンデンサＣ１５，Ｃ１６にアナログ信号Ｖi+，Ｖi-と基準電圧との差電圧が蓄えられる。続いて、その電圧の正負を完全差動増幅器が判定することによって比較動作が行なわれる。この比較出力はラッチアンプにより増幅されて比較の感度を高めるようにされている。

図１６のタイミング図に示すように、前記図１４の比較器１、２の動作は、先ず、パルスφinでオンとなったスイッチを介して入力信号Ｖi+，Ｖi-をそれぞれコンデンサＣ１５、Ｃ１６にサンプルする。このときパルスφazでオンとなっているスイッチにより差動アンプの入出力が短絡され、入出力端は自己バイアス電圧となる。次にパルスφin，φazが信号変化してスイッチがオフになり、代わってデジタル信号ｄ０〜ｄ２のレベルに応じて決まる入力パルスφs0，φs1，φs2によって所定の基準電圧をコンデンサＣ１５，Ｃ１６に選択入力して入力電圧を基準電圧と比較する。

図１９には、この発明が適用されるカメラ前処理用ＬＳＩの一実施例のブロック図が示されている。ＣＣＤのようなイメージセンサで形成された画素信号は、図１９のセンサ信号波形の図面に示されているような画素信号の基準となる黒レベルを表すフィードスルー部がＳＨアンプにサンプルされ、図１９のセンサ信号波形の図面に示されているようなイメージセンサにより形成された信号でありフィードスルー部との差を表す信号部がＣＤＳ(Correlated Double Sampling)アンプにサンプル（ダブルサンプル）される。この実施例では、低消費電力化のためにアナログ回路からなるＰＧＡ(Programmable Gain Amplifier)の前段で、この発明に係るＡＤＣ（１４ビット）でデジタル化する。更にＡＤＣ（１４ビット）の出力をＰＧＡ（プログラマブルゲインアンプ）で適切なゲイン倍で増幅させ、更にそのデジタル信号の出力をＤＳＰで信号処理させる。

このデジタル信号を処理するＤＳＰなどのデジタル信号処理回路にてＰＧＡなどの信号処理を行わせるようにして、このカメラ前処理用ＬＳＩのチップからＰＧＡを省略してもよい。また、信号部が黒レベルのとき、理想的にはフィールドスルー部と等しい電圧になるが、ＣＣＤのオフセットにより一致しないために、黒レベルクランプがＳＨアンプ部に帰還されて補正される。この実施例では、パイプライン型Ａ／Ｄ変換器の後段側でのインタリーブ化により低消費電力化が図られることと、アナログのＰＧＡをデジタルのＰＧＡに置き換えることにより、又は上記アナログ回路でのＰＧＡの省略によって大幅な低消費電力化を図ることができる。

この発明に係るパイプライン型Ａ／Ｄ変換器では、精度が緩和される後段側でインタリーブを行う為、精度劣化を抑えられ、高精度化が出来る。且つＳ／Ｈアンプ及びサブＡＤＣをインタリーブ化する事で速度を半分に出来るために消費電流を低減できる。上記のようなカメラ前処理用ＬＳＩ（ＡＦＥ）の消費電力の大半を占めるＡＤＣを、精度を犠牲にすることなく低電力化が出来ることで、ＡＦＥの精度を上げつつ消費電力を大幅に低減することが出来る。Ｓ／Ｈアンプのアンプ本体とＤＡＣの入力ｄ０〜ｄ２のスイッチ部を共有とし、容量を二組設けてＳ／Ｈアンプをインタリーブ化することで、アンプは常に増幅を行うことになり、その増幅時間はサンプルとホールド時間が等しい場合、インタリーブ化していないＳ／Ｈアンプの２倍となる。これによりアンプの速度は半分に出来る。アンプの速度はアンプの入力トランジスタの自己コンダクタンスｇｍ比例し、ｇｍは電流の平方根に比例する為に速度が半分になると電流は１／４となる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図２１において、ＡＤＣを２組設けて、インタリーブ化のときに交互に動作させるようにすれば、ＡＤＣを構成するアンプの速度を半分にして電流は１／４のように低減させることができる。この発明は、高精度で高速なパイプライン型Ａ／Ｄ変換器を内蔵したカメラ付携帯機器、デジタルスチルカメラ及びデジタルビデオカメラシステムのアナログフロントエンドＩＣ等に広く利用することができる。

この発明に係るパイプライン型Ａ／Ｄ変換器の一実施例を示すブロック図である。図１に示したＡＤＣの各段での必要精度の説明図である。この発明に係るパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化されたＳ／Ｈアンプの一実施例を示す回路図である。図３のＳ／Ｈアンプの動作タイミング図である。この発明に係るパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化されたステージの他の一実施例を示すブロック図である。図５のステージの動作タイミング図である。この発明に係るパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化されたステージの更に他の一実施例を示すブロック図である。図７のステージの動作タイミング図である。この発明に用いるインタリーブ化された１．５ビットサブＡＤＣの一実施例を示すブロック図である。図９のサブＡＤＣの動作タイミング図である。この発明に係るパイプライン型Ａ／Ｄ変換器の他の一実施例を示すブロック図である。この発明に係るパイプライン型Ａ／Ｄ変換器に用いられるインタリーブ化されないＳ／Ｈアンプの一実施例を示す回路図である。図１２のＳ／Ｈアンプの動作タイミング図である。この本発明に用いるインタリーブ化されない１．５ビットサブＡＤＣの一実施例を示すブロック図である。この発明に用いられる電圧比較器の一実施例を示す回路図である。図１５の電圧比較器の動作タイミング図である。この発明に用いられるＳ／Ｈアンプに使用する差動アンプの一実施例を示す回路図である。この発明に用いられるサブＡＤＣに使用する電圧比較器の一実施例を示す回路図である。この発明が適用されるカメラ前処理用ＬＳＩの一実施例を示すブロック図である。特許文献１に基づきこの発明に先立って検討されたパイプライン型Ａ／Ｄ変換回路のブロック図である。特許文献２に基づきこの発明に先立って検討されたパイプライン型Ａ／Ｄ変換回路のブロック図である。

符号の説明

ＳＴＧ１〜ＳＴＧ１０…ステージ、ＡＤＣ１〜ＡＤＣ５２…サブＡＤＣ、ＤＡＣ１〜ＤＡＣ５２…サブＤＡＣ、ＡＭＰ１〜ＡＭＰ５…アンプ本体、ＭＮ１〜ＭＮ９２…ＮチャネルＭＯＳＦＥＴ、ＭＰ１〜ＭＰ９１…ＮチャネルＭＯＳＦＥＴ、Ｃ１〜Ｃ１６…コンデンサ（キャパシタ）、ｍｎ１〜ｍｎ４２…ＮチャネルＭＯＳＦＥＴ、ｍｐ１〜ｍｐ４２…ＰチャネルＭＯＳＦＥＴ、ｃ１，ｃ２…コンデンサ（キャパシタ）。

Claims

被変換アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有するパイプライン型Ａ／Ｄ変換回路を備え、
少なくとも一つのステージを介して上記入力端子に接続される他のステージは、それぞれが２以上のサンプルホールド回路と上記２以上のサンプルホールド回路に共通に結合された増幅器とを有し、上記２以上のサンプルホールド回路はインタリーブ動作を行い、
上記ステージは、
被変換アナログ信号を小ビットのデジタル信号に変換するＡ／Ｄ変換を行なうサブＡ／Ｄ変換器と、
上記サブＡ／Ｄ変換器のデジタル出力信号をＤ／Ａ変換を行なうサブＤ／Ａ変換器と、
上記サブＤ／Ａ変換器のアナログ出力信号と前記被変換アナログ信号との差信号を生成する減算器と、
上記減算器の出力信号の増幅、サンプリング及びホールドを行なう増幅器とを備え、
上記サンプルホールド回路は、上記サブＤ／Ａ変換器と上記減算器とからなることを特徴とする半導体集積回路装置。
請求項１において、
上記インタリーブ動作を行うステージは、２以上のサンプルホールド回路と、２以上のサブＡ／Ｄ変換器とを備え、上記サンプルホールド回路と上記サブＡ／Ｄ変換器とは同期動作することを特徴とする半導体集積回路装置。
請求項２において、
上記増幅器は、入力端子１と入力端子２とを備え、
上記入力端子１に入力されている信号のサンプル動作が行われる時に、上記入力端子２に入力されている信号のホールド動作が行われ、
上記入力端子１に入力されている信号のホールド動作が行われる時に、上記入力端子２に入力されている信号のサンプル動作が行われることを特徴とする半導体集積回路装置。
請求項３において、
上記サンプル動作とホールド動作とは、上記インタリーブ動作と同期されてなることを特徴とする半導体集積回路装置。
請求項４において、
上記サブＤ／Ａ変換器と前記サンプリング及びホールドを行なう増幅器とは、スイッチドキャパシタを用いて合成された一体型の回路をなしていることを特徴とする半導体集積回路装置。
請求項５において、
固体撮像素子で形成された画素信号のフィードスルー部を受けるサンプルホールドを有し、上記フィードスルー部との差を表す信号部を受ける相関二重サンプリング回路と、
上記パイプライン型Ａ／Ｄ変換回路の出力信号を受けて、上記相関二重サンプリング回路に黒レベルクランプ信号を帰還させる論理回路と、
上記パイプライン型Ａ／Ｄ変換回路の出力信号を受けて、適切なゲイン倍に増幅するプログラマブルゲインアンプとを更に備え、
上記相関二重サンプリング回路の出力を上記パイプライン型Ａ／Ｄ変換器に入力してなることを特徴とする半導体集積回路装置。