JP5458075B2 - パイプライン型ａ／ｄコンバータ - Google Patents
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Description
本発明は、パイプライン型Ａ／Ｄコンバータに関し、特に複数のＡ／Ｄコンバータが互いに縦列に多段で接続されて、１クロックの間に複数のＡ／Ｄ変換処理を行うパイプライン型Ａ／Ｄコンバータに関する。
アナログ信号をディジタル信号に変換することが必要な各種画像センサや画像処理装置等の電子機器は、多くのデータを高速に処理することが求められる。このような処理を行うことができるように、複数のＡ／Ｄコンバータを互いに縦列に多段で接続して構成することで、１クロックの間に複数のＡ／Ｄ変換処理を行うことのできるパイプライン型Ａ／Ｄコンバータが知られている。
従来のパイプライン型Ａ／Ｄコンバータとしては、例えば、非特許文献１のパイプライン型Ａ／Ｄコンバータがある。
まず、図５を参照して、従来の一般的なパイプライン型Ａ／Ｄコンバータ１００の構成を説明する。図５は、従来の一般的なパイプライン型Ａ／Ｄコンバータ１００の構成を示すブロック図である。
まず、図５を参照して、従来の一般的なパイプライン型Ａ／Ｄコンバータ１００の構成を説明する。図５は、従来の一般的なパイプライン型Ａ／Ｄコンバータ１００の構成を示すブロック図である。
図５に示すパイプライン型Ａ／Ｄコンバータ１００は、サンプルホールド回路１０１と、縦列接続されたｋ個のＡ／Ｄコンバータ１０２−１〜１０２−ｋと、メモリ１０３と、演算回路１０４と、制御部１０５とを備えて構成される。
サンプルホールド回路１０１は、アナログ入力信号Ａｉｎをサンプルホールドし、ホールドしたアナログ入力信号Ａｉｎを最初のＡ／Ｄコンバータ１０２−１に送出するための回路である。
サンプルホールド回路１０１は、アナログ入力信号Ａｉｎをサンプルホールドし、ホールドしたアナログ入力信号Ａｉｎを最初のＡ／Ｄコンバータ１０２−１に送出するための回路である。
Ａ／Ｄコンバータ１０２−１〜１０２−ｋは縦列接続され、各段に入力されるアナログ入力信号Ｖｉｎに基づいて、各Ａ／Ｄコンバータ１０２−１〜１０２−ｋが担当する分解能分のＡ／Ｄ変換処理を実施し、それぞれｓ桁のディジタル出力信号ｄｊ（ｊ＝１，２，……，ｋ）をメモリ１０３に送出する。また、Ａ／Ｄコンバータ１０２−１〜１０２−ｋは、各段においてアナログ入力信号Ｖｉｎと、ディジタル出力信号ｄｊのＤ／Ａ変換結果とから得られるアナログ出力信号Ｖｏｕｔを次段のＡ／Ｄコンバータに送出する。
メモリ１０３は、ｋ個のＡ／Ｄコンバータ１０２−１〜１０２−ｋで決定された、それぞれｓ桁のディジタル出力信号ｄｊを受け取り格納する。すなわち、メモリ１０３には、少なくとも、ｋ個のアドレスを有し、１つのアドレス当たりｓビットのデータを記憶することができる半導体メモリ等を用いれば良い。
演算回路１０４は、メモリ１０３に格納されたディジタル出力信号ｄｊを合成して、Ｓビットのディジタル出力信号Ｄｏｕｔを演算する。この演算回路１０４における演算方法は、以下の通りである。まず、ｄｋの最上位桁とｄｋ−１の最下位桁とを２進法で加算する。次に、この結果に基づいて、ｄｋ−１の最上位桁とｄｋ−２の最下位桁とを、同じく２進法で加算する。以下、これを繰り返して、最後にｄ１の最下位ビットと、ｄ２の最上位ビットとを足し合わせる。このように、すべてのｄｊについて足し合わされた結果がディジタル出力信号Ｄｏｕｔになる。
演算回路１０４は、メモリ１０３に格納されたディジタル出力信号ｄｊを合成して、Ｓビットのディジタル出力信号Ｄｏｕｔを演算する。この演算回路１０４における演算方法は、以下の通りである。まず、ｄｋの最上位桁とｄｋ−１の最下位桁とを２進法で加算する。次に、この結果に基づいて、ｄｋ−１の最上位桁とｄｋ−２の最下位桁とを、同じく２進法で加算する。以下、これを繰り返して、最後にｄ１の最下位ビットと、ｄ２の最上位ビットとを足し合わせる。このように、すべてのｄｊについて足し合わされた結果がディジタル出力信号Ｄｏｕｔになる。
制御部１０５は、内部で生成されるマスタクロック信号φに合わせて、アナログ入力信号Ｖｉｎをサンプルホールドする動作を行うために、Ａ／Ｄコンバータ１０２−１〜１０２−ｋの内部の各スイッチング素子を電気的に接続状態または切断状態のいずれか一方に切り替えるためのスイッチング素子制御信号φ１，φ２を生成するためのものである。
なお、Ａ／Ｄコンバータ１０２−１〜１０２−ｋは同一の素子を有して構成される同じ回路であるため、図６を参照して、Ａ／Ｄコンバータ１０２−１の回路構成を説明する。
なお、Ａ／Ｄコンバータ１０２−１〜１０２−ｋは同一の素子を有して構成される同じ回路であるため、図６を参照して、Ａ／Ｄコンバータ１０２−１の回路構成を説明する。
図６は、担当する分解能が１．５ビットの場合のＡ／Ｄコンバータ１０２−１の回路構成を示す回路図である。分解能が１．５ビットとは、Ａ／Ｄコンバータ１０２−１から出力されるディジタル出力信号が３値であることを示す。
図６に示すＡ／Ｄコンバータ１０２−１は、サンプルホールド用スイッチング素子１２１〜１２５と、サンプルホールド用コンデンサ１２６，１２７と、演算増幅器１２８と、Ａ／Ｄサブコンバータ１２９と、多値出力回路１３０とを備えて構成される。
図６に示すＡ／Ｄコンバータ１０２−１は、サンプルホールド用スイッチング素子１２１〜１２５と、サンプルホールド用コンデンサ１２６，１２７と、演算増幅器１２８と、Ａ／Ｄサブコンバータ１２９と、多値出力回路１３０とを備えて構成される。
サンプルホールド用スイッチング素子１２１〜１２５は、制御部１０５から出力されるスイッチング素子制御信号φ１，φ２に基づいて、サンプルホールド動作を行うために電気的接続状態を接続状態または切断状態のいずれか一方に切り替えるためのものである。サンプルホールド用スイッチング素子１２１，１２２は、アナログ入力信号Ｖｉｎを入力する入力端子と、サンプルホールド用コンデンサ１２６，１２７の入力端子との間に接続される。サンプルホールド用スイッチング素子１２３は、サンプルホールド用コンデンサ１２６，１２７の出力端子と、アナロググランドとの間に接続される。サンプルホールド用スイッチング素子１２４は、演算増幅器１２８の出力端子と、サンプルホールド用コンデンサ１２６の入力端子との間に接続される。サンプルホールド用スイッチング素子１２５は、多値出力回路１３０の出力端子と、サンプルホールド用コンデンサ１２７の入力端子との間に接続される。上記の各スイッチング素子は、スイッチング素子制御信号φ１，φ２がＨレベルである時に接続状態になり、スイッチング素子制御信号φ１，φ２がＬレベルである時に切断状態になる。
サンプルホールド用コンデンサ１２６，１２７は、多値出力回路１３０から出力される基準電圧を基準にして、サンプルされたアナログ入力信号Ｖｉｎに対応する電荷を充放電するためのものである。
演算増幅器１２８は、非反転（＋）入力端子にアナロググランドが接続され、反転（−）入力端子にサンプルホールド用コンデンサ１２６，１２７が接続され、２個の入力端子に入力される信号の電位差を増幅するものである。
演算増幅器１２８は、非反転（＋）入力端子にアナロググランドが接続され、反転（−）入力端子にサンプルホールド用コンデンサ１２６，１２７が接続され、２個の入力端子に入力される信号の電位差を増幅するものである。
Ａ／Ｄサブコンバータ１２９は、図示しない２個のコンパレータから構成され、アナログ入力信号Ｖｉｎをディジタル出力信号ｄｊに変換するためのものである。
多値出力回路１３０は、多値出力用スイッチング素子１３１〜１３３を備えて構成される。スイッチング素子１３１〜１３３は、所定の電圧である−Ｖｒｅｆ（Ｖ），０（Ｖ），＋Ｖｒｅｆ（Ｖ）を出力する電圧源と、多値出力回路１３０の出力端子との間に接続され、Ａ／Ｄサブコンバータ１２９の出力結果に基づいて、電気的接続状態を接続状態または切断状態のいずれか一方に切り替えるものである。そして、多値出力回路１３０は、ディジタル出力信号ｄｊに基づいて、スイッチング素子１３１〜１３３の電気的接続状態が切り替わることによって、−Ｖｒｅｆ（Ｖ），０（Ｖ），＋Ｖｒｅｆ（Ｖ）のいずれか１つの基準電圧を出力する。Ｖｒｅｆ（Ｖ）はＡ／Ｄ変換処理の入力レンジによって決定される所定の電圧であり、０（Ｖ）はアナロググランドの電圧である。
多値出力回路１３０は、多値出力用スイッチング素子１３１〜１３３を備えて構成される。スイッチング素子１３１〜１３３は、所定の電圧である−Ｖｒｅｆ（Ｖ），０（Ｖ），＋Ｖｒｅｆ（Ｖ）を出力する電圧源と、多値出力回路１３０の出力端子との間に接続され、Ａ／Ｄサブコンバータ１２９の出力結果に基づいて、電気的接続状態を接続状態または切断状態のいずれか一方に切り替えるものである。そして、多値出力回路１３０は、ディジタル出力信号ｄｊに基づいて、スイッチング素子１３１〜１３３の電気的接続状態が切り替わることによって、−Ｖｒｅｆ（Ｖ），０（Ｖ），＋Ｖｒｅｆ（Ｖ）のいずれか１つの基準電圧を出力する。Ｖｒｅｆ（Ｖ）はＡ／Ｄ変換処理の入力レンジによって決定される所定の電圧であり、０（Ｖ）はアナロググランドの電圧である。
このＡ／Ｄコンバータ１０２−２の動作は、サンプル動作フェーズとホールド動作フェーズとに分かれており、サンプル動作とホールド動作とを交互に繰り返す。
まず、サンプル動作時に、サンプルホールド用スイッチング素子１２１〜１２３が接続状態となり、サンプルホールド用スイッチング素子１２４，１２５が切断状態となる。そして、前段のＡ／Ｄコンバータ１０２−１から入力されたアナログ入力信号Ｖｉｎが、サンプルホールド用コンデンサ１２６，１２７にサンプルされる。また、Ａ／Ｄサブコンバータ１２９は、前段のＡ／Ｄコンバータ１０２−１から入力されたアナログ入力信号ＶｉｎをＡ／Ｄ変換処理することで、−１，０，１のいずれか１つの値を出力する。正確には、Ｖｉｎが−０．２５Ｖｒｅｆ（Ｖ）よりも小さい時に−１、Ｖｉｎが−０．２５Ｖｒｅｆ（Ｖ）よりも大きく、＋０．２５Ｖｒｅｆ（Ｖ）よりも小さい時に０、Ｖｉｎが＋０．２５Ｖｒｅｆ（Ｖ）よりも大きい時に１を出力する。
多値出力回路１３０は、Ａ／Ｄサブコンバータ１２９の出力結果が−１である時に−Ｖｒｅｆ（Ｖ），０である時に０（Ｖ），１である時に＋Ｖｒｅｆ（Ｖ）の基準電圧を出力する。
まず、サンプル動作時に、サンプルホールド用スイッチング素子１２１〜１２３が接続状態となり、サンプルホールド用スイッチング素子１２４，１２５が切断状態となる。そして、前段のＡ／Ｄコンバータ１０２−１から入力されたアナログ入力信号Ｖｉｎが、サンプルホールド用コンデンサ１２６，１２７にサンプルされる。また、Ａ／Ｄサブコンバータ１２９は、前段のＡ／Ｄコンバータ１０２−１から入力されたアナログ入力信号ＶｉｎをＡ／Ｄ変換処理することで、−１，０，１のいずれか１つの値を出力する。正確には、Ｖｉｎが−０．２５Ｖｒｅｆ（Ｖ）よりも小さい時に−１、Ｖｉｎが−０．２５Ｖｒｅｆ（Ｖ）よりも大きく、＋０．２５Ｖｒｅｆ（Ｖ）よりも小さい時に０、Ｖｉｎが＋０．２５Ｖｒｅｆ（Ｖ）よりも大きい時に１を出力する。
多値出力回路１３０は、Ａ／Ｄサブコンバータ１２９の出力結果が−１である時に−Ｖｒｅｆ（Ｖ），０である時に０（Ｖ），１である時に＋Ｖｒｅｆ（Ｖ）の基準電圧を出力する。
また、ホールド動作時には、サンプルホールド用スイッチング素子１２１〜１２３が切断状態となり、サンプルホールド用スイッチング素子１２４，１２５が接続状態となる。そして、コンデンサ１２６を演算増幅器１２８の出力端子と反転入力端子との間に接続し、帰還素子として用いる。これにより、アナログ入力信号Ｖｉｎの電圧を２倍に増幅する。さらに、Ａ／Ｄサブコンバータ１２９の出力結果に応じてスイッチング素子１３１〜１３３のいずれか１つの電気的接続状態が接続状態になり、コンデンサ１２７に、−Ｖｒｅｆ（Ｖ），０Ｖ，＋Ｖｒｅｆ（Ｖ）のいずれか１つの電圧が出力される。これにより、２倍に増幅されたアナログ入力信号Ｖｉｎの範囲内で取りうるアナログ出力信号Ｖｏｕｔが、自段のＡ／Ｄコンバータの出力レンジ、つまり次段のＡ／Ｄコンバータの入力レンジの範囲内に収まるようにする。このアナログ出力信号Ｖｏｕｔが、Ａ／Ｄコンバータ１０２−１の後段に接続されるＡ／Ｄコンバータ１０２−２のアナログ入力信号Ｖｉｎとなる。
続いて、図７を参照して、Ａ／Ｄコンバータ１０２−１のアナログ入力信号Ｖｉｎの入力レンジと、アナログ出力信号Ｖｏｕｔの出力レンジとの関係を説明する。図７は、Ａ／Ｄコンバータ１０２−１のアナログ入力信号Ｖｉｎの入力レンジと、アナログ出力信号Ｖｏｕｔの出力レンジとの関係を示すグラフである。
図７に示すグラフの横軸は、Ａ／Ｄコンバータ１０２−１に入力されるアナログ入力信号Ｖｉｎの電圧を示している。また、縦軸は、Ａ／Ｄコンバータ１０２−１から出力されるアナログ出力信号Ｖｏｕｔの電圧を示している。入力されたアナログ入力信号Ｖｉｎは、２倍に増幅されるとともに、−０．２５Ｖｒｅｆ（Ｖ）よりも小さい範囲ではＶｒｅｆ（Ｖ）が加算され、＋０．２５Ｖｒｅｆ（Ｖ）よりも大きい範囲ではＶｒｅｆ（Ｖ）が減算される。これにより、自段のＡ／Ｄコンバータのアナログ出力信号Ｖｏｕｔが、自段のＡ／Ｄコンバータの出力レンジ、つまり次段のＡ／Ｄコンバータの入力レンジを超えないようにしている。
図７に示すグラフの横軸は、Ａ／Ｄコンバータ１０２−１に入力されるアナログ入力信号Ｖｉｎの電圧を示している。また、縦軸は、Ａ／Ｄコンバータ１０２−１から出力されるアナログ出力信号Ｖｏｕｔの電圧を示している。入力されたアナログ入力信号Ｖｉｎは、２倍に増幅されるとともに、−０．２５Ｖｒｅｆ（Ｖ）よりも小さい範囲ではＶｒｅｆ（Ｖ）が加算され、＋０．２５Ｖｒｅｆ（Ｖ）よりも大きい範囲ではＶｒｅｆ（Ｖ）が減算される。これにより、自段のＡ／Ｄコンバータのアナログ出力信号Ｖｏｕｔが、自段のＡ／Ｄコンバータの出力レンジ、つまり次段のＡ／Ｄコンバータの入力レンジを超えないようにしている。
また、上記で説明したようなパイプライン型Ａ／Ｄコンバータ１００の後段に、パイプライン型Ａ／Ｄコンバータ１００により処理された信号の利得を制御するためのディジタルプログラマブルゲインアンプ（以下、「ディジタルＰＧＡ」と記す。）を設けることがある。近年、製造コストを抑える観点から、パイプライン型Ａ／Ｄコンバータの先頭側にアナログプログラマブルゲインアンプを設けるのではなく、パイプライン型Ａ／Ｄコンバータの後段側にディジタルＰＧＡを設けて、Ａ／Ｄ変換処理後のディジタルデータをディジタルＰＧＡによって増幅することが多くなってきている。
図８は、パイプライン型Ａ／Ｄコンバータ本体部２０１の後段側に、ディジタルＰＧＡ２０２が接続されたパイプライン型Ａ／Ｄコンバータ２００の回路構成を示すブロック図である。図８に示すパイプライン型Ａ／Ｄコンバータ２００は、パイプライン型Ａ／Ｄコンバータ本体部２０１と、ディジタルＰＧＡ２０２と、リミッタ２０３とを備えて構成される。
パイプライン型Ａ／Ｄコンバータ本体部２０１は、図５において説明したパイプライン型Ａ／Ｄコンバータ１００と全く同じ回路構成である。ここで、パイプライン型Ａ／Ｄコンバータ１００は、出力値として０〜（２ｋ−１）を出力するものとする。そして、パイプライン型Ａ／Ｄコンバータ１００から出力されたディジタル出力信号Ｄｏｕｔは、ディジタルＰＧＡ２０２に入力されるようになっている。
ディジタルＰＧＡ２０２は、予め設定された利得（設定利得）に応じてディジタル出力信号Ｄｏｕｔを増幅して、その信号をディジタル出力信号Ｄｏｕｔ２として出力する。さらに、ディジタルＰＧＡ２０２から出力されたディジタル出力信号Ｄｏｕｔ２は、リミッタ２０３に入力される。
リミッタ２０３は、ディジタル出力信号Ｄｏｕｔ２が、パイプライン型Ａ／Ｄコンバータ１００の最大出力値を超えていない場合には、ディジタル出力信号Ｄｏｕｔ２をディジタル出力信号Ｄｏｕｔ３として出力する。また、リミッタ２０３は、ディジタル出力信号Ｄｏｕｔ２が、パイプライン型Ａ／Ｄコンバータの最大出力値を超える場合には、ディジタル出力信号Ｄｏｕｔ２を最大出力値に丸め込んだ信号を、ディジタル出力信号Ｄｏｕｔ３として出力する。
リミッタ２０３は、ディジタル出力信号Ｄｏｕｔ２が、パイプライン型Ａ／Ｄコンバータ１００の最大出力値を超えていない場合には、ディジタル出力信号Ｄｏｕｔ２をディジタル出力信号Ｄｏｕｔ３として出力する。また、リミッタ２０３は、ディジタル出力信号Ｄｏｕｔ２が、パイプライン型Ａ／Ｄコンバータの最大出力値を超える場合には、ディジタル出力信号Ｄｏｕｔ２を最大出力値に丸め込んだ信号を、ディジタル出力信号Ｄｏｕｔ３として出力する。
具体的に説明すると、パイプライン型Ａ／Ｄコンバータ本体部２０１が１０ビット型のパイプライン型Ａ／Ｄコンバータであるとすると、パイプライン型Ａ／Ｄコンバータ本体部２０１の最大出力値は１０２３である。しかしながら、上記で説明したように、ディジタルＰＧＡ２０２によりディジタル出力信号Ｄｏｕｔを増幅すると、出力値が１０２３を越える場合がある。このため、出力値が１０２４以上の値になった場合には、リミッタ２０３が出力値を最大出力値である１０２３に丸め込むための処理を行う。上記で説明したパイプライン型Ａ／Ｄコンバータ２００においては、このようにして、ディジタルＰＧＡ２０２から出力された出力値が、パイプライン型Ａ／Ｄコンバータ１００の最大出力値を超えるような場合には、リミッタ２０３が、パイプライン型Ａ／Ｄコンバータ１００の出力値を最大出力値内に収まるようにしている。
一方で、このことは、ディジタルＰＧＡ２０２の利得、つまり増幅率が大きくなるにつれて、パイプライン型Ａ／Ｄコンバータ１００の入力レンジが狭まることを意味する。
図９は、ディジタルＰＧＡ２０２が接続されたパイプライン型Ａ／Ｄコンバータ本体部２０１のＡ／Ｄコンバータ１０２−１の入出力特性を示すグラフである。図１０は、ディジタルＰＧＡ２０２が接続されたパイプライン型Ａ／Ｄコンバータ本体部２０１のＡ／Ｄコンバータ１０２−２の入出力特性を示すグラフである。
図９は、ディジタルＰＧＡ２０２が接続されたパイプライン型Ａ／Ｄコンバータ本体部２０１のＡ／Ｄコンバータ１０２−１の入出力特性を示すグラフである。図１０は、ディジタルＰＧＡ２０２が接続されたパイプライン型Ａ／Ｄコンバータ本体部２０１のＡ／Ｄコンバータ１０２−２の入出力特性を示すグラフである。
図９に示すグラフ中には、ディジタルＰＧＡ２０２の利得が１倍である時の各Ａ／Ｄコンバータ１０２−１の入力レンジＲ１１、ディジタルＰＧＡ２０２の利得が２倍である時の各Ａ／Ｄコンバータ１０２−１の入力レンジＲ１２、ディジタルＰＧＡ２０２の利得が４倍である時の各Ａ／Ｄコンバータ１０２−１の入力レンジＲ１４をそれぞれ示している。図９に示すように、Ａ／Ｄコンバータ１０２−１においては、ディジタルＰＧＡ２０２の利得が１倍から２倍になると、Ａ／Ｄコンバータ１０２−１の入力レンジは１／２に狭くなる。さらに、ディジタルＰＧＡ２０２の利得が２倍から４倍になると、Ａ／Ｄコンバータ１０２−１の入力レンジは１／２に狭くなる。
また、図１０に示すグラフ中には、ディジタルＰＧＡ２０２の利得が１倍である時の各Ａ／Ｄコンバータ１０２−１の入力レンジＲ２１、ディジタルＰＧＡ２０２の利得が４倍である時の各Ａ／Ｄコンバータ１０２−１の入力レンジＲ３４を示している。図１０に示すように、Ａ／Ｄコンバータ１０２−１の後段側に接続されているＡ／Ｄコンバータ１０２−２においても、ディジタルＰＧＡ２０２の利得が１倍から４倍になると、Ａ／Ｄコンバータ１０２−１の入力レンジは１／２に狭くなる。
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ．Ｖｏｌ．３２．Ｎｏ３．Ｍａｒｃｈ １９９７．Ｐ３１２〜Ｐ３２０
上記で説明したようなパイプライン型Ａ／Ｄコンバータにおいては、その各ステージにおいて処理途中の信号に加減算される基準電圧を切り替えることによって、例えば、演算増幅器の有限利得に影響を与えたり、スイッチトキャパシタ回路のキャパシタのミスマッチが生じたりする。これらの原因により、パイプライン型Ａ／Ｄコンバータの信号処理において、エラー（誤差）を生じるようになり、このエラーが最終的に不連続な線形性エラー、特に微分非直線性（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｎｏｎｌｉｎｅａｒｉｔｙ；ＤＮＬ）エラーとなる。このような線形性エラーが、パイプライン型Ａ／Ｄコンバータの特性に影響を与えることがあった。
従って、パイプライン型Ａ／Ｄコンバータの後段側にディジタルＰＧＡが接続されている場合においては、ディジタルＰＧＡが、パイプライン型Ａ／Ｄコンバータで生成された信号だけではなく、この不連続な線形性エラーも合わせてそのまま増幅してしまう。このため、ディジタルＰＧＡの利得が高くなるほど、パイプライン型Ａ／Ｄコンバータ自身に高い線形性を要求することになる。そして、高い線形性をそのまま要求しようとすると、集積エリアや消費電力が増大することにつながることがあった。
また、上記のような線形性エラーは、ディジタル出力信号の最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＭＳＢ）側を処理するステージ、つまり先頭側のステージほど顕著に生じることが多い。さらには、このような不連続な線形性エラーは、特に画像センサ向けのＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）においてＡ／Ｄ変換処理を行う場合に、画像センサの特性に影響を与えることが多い。
そこで、本発明は、上記の課題に鑑み、ディジタルＰＧＡを含むパイプライン型Ａ／Ｄコンバータであっても、ディジタルＰＧＡの利得に関係なく、線形性エラーが発生することを抑えて、パイプライン型Ａ／Ｄコンバータで生成された信号だけを増幅することができるパイプライン型Ａ／Ｄコンバータを提供することを目的とする。
本発明によるパイプライン型Ａ／Ｄコンバータは、上記の目的を達成するために、次のように構成される。
本発明のある態様による第１のパイプライン型Ａ／Ｄコンバータは、互いに縦列に多段で接続された複数のＡ／Ｄコンバータから出力されたディジタル出力信号を合成する演算回路と、前記演算回路により合成されたディジタル出力信号を所定の設定利得で増幅するディジタルプログラマブルゲインアンプと、前記複数のＡ／Ｄコンバータの回路動作を制御する制御部と、を備え、さらに、前記複数のＡ／Ｄコンバータのうちの、少なくとも１つのＡ／Ｄコンバータは、その内部のＡ／Ｄサブコンバータから出力されるコンバータ出力値を固定させるように動作する出力値固定部を備え、前記制御部は、前記ディジタルプログラマブルゲインアンプの設定利得に応じて、前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とする。
本発明のある態様による第１のパイプライン型Ａ／Ｄコンバータは、互いに縦列に多段で接続された複数のＡ／Ｄコンバータから出力されたディジタル出力信号を合成する演算回路と、前記演算回路により合成されたディジタル出力信号を所定の設定利得で増幅するディジタルプログラマブルゲインアンプと、前記複数のＡ／Ｄコンバータの回路動作を制御する制御部と、を備え、さらに、前記複数のＡ／Ｄコンバータのうちの、少なくとも１つのＡ／Ｄコンバータは、その内部のＡ／Ｄサブコンバータから出力されるコンバータ出力値を固定させるように動作する出力値固定部を備え、前記制御部は、前記ディジタルプログラマブルゲインアンプの設定利得に応じて、前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とする。
上記の第１のパイプライン型Ａ／Ｄコンバータによれば、複数のＡ／Ｄコンバータのうちの少なくとも１つのＡ／Ｄコンバータが、その内部のＡ／Ｄサブコンバータから出力されるコンバータ出力値を固定させるように動作する出力値固定部を備える。そして、制御部が、ディジタルプログラマブルゲインアンプの利得に応じて、出力値固定部を備えるＡ／Ｄコンバータから出力されるコンバータ出力値が固定されるように、出力値固定部の動作状態を制御する。
つまり、ディジタルプログラマブルゲインアンプによって信号を、例えば、２倍、さらに４倍のように増幅した時に、パイプライン型Ａ／ＤコンバータのＡ／Ｄコンバータのうちの少なくとも１つのＡ／Ｄコンバータ内部のＡ／Ｄサブコンバータのコンバータ出力値を固定しておく。これにより、通常動作状態のように処理途中の信号に加減算される基準電圧が切り替わらないようにする。これにより、各Ａ／Ｄコンバータで、基準電圧を切り替えることにより生じる不連続な線形性エラーが発生することを抑えることが可能となる。
つまり、パイプライン型Ａ／Ｄコンバータの後段側にディジタルプログラマブルゲインアンプが接続されている場合においても、ディジタルＰＧＡが、パイプライン型Ａ／Ｄコンバータで生成された信号だけではなく、この不連続な線形性エラーも合わせてそのまま増幅することがない。
本発明のある態様による第２のパイプライン型Ａ／Ｄコンバータは、前記パイプライン型Ａ／Ｄコンバータのうちの先頭からｉ段目（ｉは、任意の１以上の整数とする。）のＡ／Ｄコンバータの変換ビット数が、ｎ（ｉ）＋０．５ビット（ｎは、任意の１以上の整数とする。）である時、前記制御部は、先頭からｍ段目（ｍは、任意の１以上の整数とする。）のＡ／Ｄコンバータの前記コンバータ出力値を固定する際、前記ディジタルディジタルプログラマブルゲインアンプの設定利得が２ｎ（１）＋ｎ（２）＋……＋ｎ（ｍ）倍以上である場合に、ｍ段目のＡ／Ｄコンバータから出力されたアナログ出力信号が出力レンジを超えない範囲で、前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とする。
本発明のある態様による第２のパイプライン型Ａ／Ｄコンバータは、前記パイプライン型Ａ／Ｄコンバータのうちの先頭からｉ段目（ｉは、任意の１以上の整数とする。）のＡ／Ｄコンバータの変換ビット数が、ｎ（ｉ）＋０．５ビット（ｎは、任意の１以上の整数とする。）である時、前記制御部は、先頭からｍ段目（ｍは、任意の１以上の整数とする。）のＡ／Ｄコンバータの前記コンバータ出力値を固定する際、前記ディジタルディジタルプログラマブルゲインアンプの設定利得が２ｎ（１）＋ｎ（２）＋……＋ｎ（ｍ）倍以上である場合に、ｍ段目のＡ／Ｄコンバータから出力されたアナログ出力信号が出力レンジを超えない範囲で、前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とする。
上記の第２のパイプライン型Ａ／Ｄコンバータによれば、ディジタルプログラマブルゲインアンプの利得が所定倍されると、Ａ／Ｄコンバータの入力レンジは狭くなる。
そこで、ｉ段目のＡ／Ｄコンバータの変換ビットをｎ（ｉ）＋０．５ビットとする時に、ディジタルディジタルプログラマブルゲインアンプの設定利得が２ｎ（１）＋ｎ（２）＋……＋ｎ（ｍ）倍以上である場合に、制御部が、自段のＡ／Ｄコンバータのアナログ出力信号が出力レンジ、つまり、次段のＡ／Ｄコンバータの入力レンジを超えない範囲で、Ａ／Ｄコンバータのコンバータ出力値を適切な値に固定するように出力値固定用スイッチング素子の動作状態を制御する。
そこで、ｉ段目のＡ／Ｄコンバータの変換ビットをｎ（ｉ）＋０．５ビットとする時に、ディジタルディジタルプログラマブルゲインアンプの設定利得が２ｎ（１）＋ｎ（２）＋……＋ｎ（ｍ）倍以上である場合に、制御部が、自段のＡ／Ｄコンバータのアナログ出力信号が出力レンジ、つまり、次段のＡ／Ｄコンバータの入力レンジを超えない範囲で、Ａ／Ｄコンバータのコンバータ出力値を適切な値に固定するように出力値固定用スイッチング素子の動作状態を制御する。
つまり、多数ビット型のＡ／Ｄコンバータから構成されたパイプライン型Ａ／Ｄコンバータや、異なるビット数のＡ／Ｄコンバータを組み合わせて構成されたパイプライン型Ａ／Ｄコンバータ等のどのようなパイプライン型Ａ／Ｄコンバータであっても、コンバータ出力値を固定する際には、自段のＡ／Ｄコンバータのアナログ出力信号が出力レンジ、つまり、次段のＡ／Ｄコンバータの入力レンジを超えない範囲で、コンバータ出力値を適切な値に固定すれば良い。これにより、通常動作状態のように各ステージにおいて処理途中の信号に加減算される基準電圧を切り替えることにより生じる各Ａ／Ｄコンバータでの不連続な線形性エラーを抑えることが可能となる。
本発明のある態様による第３のパイプライン型Ａ／Ｄコンバータは、前記パイプライン型Ａ／Ｄコンバータのうちの先頭から１段目および２段目のＡ／Ｄコンバータの変換ビット数が、１．５ビットである時、前記制御部は、前記ディジタルプログラマブルゲインアンプの設定利得が２倍以上４倍未満である時、先頭から１段目のＡ／Ｄコンバータの前記コンバータ出力値が固定され、前記ディジタルプログラマブルゲインアンプの設定利得が４倍以上８倍未満である時、さらに、先頭から２段目のＡ／Ｄコンバータの前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とする。
上記の第３のパイプライン型Ａ／Ｄコンバータによれば、具体的に、先頭から１段目および２段目のＡ／Ｄコンバータの変換ビット数が、１．５ビットであれば、制御部は、ディジタルプログラマブルゲインアンプの設定利得が２倍以上４倍未満である時、先頭から１段目のＡ／Ｄコンバータのコンバータ出力値が固定されるように、出力値固定部の動作状態を制御すれば良い。また、制御部は、設定利得が４倍以上８倍未満である時、さらに、先頭から２段目のＡ／Ｄコンバータのコンバータ出力値も固定されるように、出力値固定部の動作状態を制御すれば良い。
本発明のある態様による第４のパイプライン型Ａ／Ｄコンバータは、前記出力値固定部は、アナログ入力信号および定電圧のうちのいずれかの電圧が入力されるように切り替える出力値固定用スイッチング素子であって、前記制御部は、前記ディジタルプログラマブルゲインアンプの設定利得に応じて前記コンバータ出力値が固定されるように、前記出力値固定用スイッチング素子の導通状態を制御することを特徴とする。
上記の第４のパイプライン型Ａ／Ｄコンバータによれば、複数のＡ／Ｄコンバータのうちの少なくとも１つのＡ／Ｄコンバータが、自回路に入力される信号をアナログ入力信号および定電圧のうちのいずれかの電圧に切り替えるための出力値固定用スイッチング素子を備える。そして、制御部が、ディジタルプログラマブルゲインアンプの設定利得に応じて、出力値固定用スイッチング素子の導通状態を制御することで、出力値固定用スイッチング素子を備えるＡ／Ｄコンバータの内部のＡ／Ｄサブコンバータから出力されるコンバータ出力値を固定させることが可能となる。
本発明のある態様による第５のパイプライン型Ａ／Ｄコンバータは、前記出力値固定用スイッチング素子は、前記定電圧が入力される端子と、Ａ／Ｄサブコンバータの入力端子との間に接続された第１のスイッチング素子と、前記アナログ入力信号が入力される端子と、Ａ／Ｄサブコンバータの入力端子との間に接続された第２のスイッチング素子とであって、前記制御部は、前記コンバータ出力値を固定しない時、前記第１のスイッチング素子の導通状態がオフ状態になり、前記第２のスイッチング素子の導通状態がオン状態になるように、前記第１のスイッチング素子および前記第２のスイッチング素子の導通状態を制御し、前記コンバータ出力値を固定する時、前記第１のスイッチング素子の導通状態がオン状態になり、前記第２のスイッチング素子の導通状態がオフ状態になるように、前記第１のスイッチング素子および前記第２のスイッチング素子の導通状態を制御することを特徴とする。
上記の第５のパイプライン型Ａ／Ｄコンバータによれば、出力値固定用スイッチング素子は、上記のような第１のスイッチング素子と第２のスイッチング素子との２つのスイッチング素子である。
よって、制御部が、第１のスイッチング素子の導通状態がオン状態になり、第２のスイッチング素子の導通状態がオフ状態になるように制御する。すると、自段のＡ／Ｄコンバータのアナログ出力信号が出力レンジ、つまり、次段のＡ／Ｄコンバータの入力レンジを超えない範囲で、コンバータ出力値を固定することが可能となる。また、コンバータ出力値を固定しない時には、制御部が、第１のスイッチング素子の導通状態がオフ状態になり、第２のスイッチング素子の導通状態がオン状態になるように制御すれば良い。
よって、制御部が、第１のスイッチング素子の導通状態がオン状態になり、第２のスイッチング素子の導通状態がオフ状態になるように制御する。すると、自段のＡ／Ｄコンバータのアナログ出力信号が出力レンジ、つまり、次段のＡ／Ｄコンバータの入力レンジを超えない範囲で、コンバータ出力値を固定することが可能となる。また、コンバータ出力値を固定しない時には、制御部が、第１のスイッチング素子の導通状態がオフ状態になり、第２のスイッチング素子の導通状態がオン状態になるように制御すれば良い。
本発明によれば、ディジタルＰＧＡの利得に応じてＡ／Ｄコンバータのコンバータ出力値を適切な値に固定することにより、パイプライン型Ａ／Ｄコンバータから出力された信号を増幅した際に生じる不連続な線形性エラーが発生することを抑える。そして、ディジタルＰＧＡは、不連続な線形性エラーの少ないＡ／Ｄ変換された信号を増幅することができる。
ここからは、添付した図面を参照しながら、本発明のパイプライン型Ａ／Ｄコンバータの好適な実施形態を詳細に説明する。
（パイプライン型Ａ／Ｄコンバータ１０の回路構成）
最初に、図１を参照して、本発明の一実施形態であるパイプライン型Ａ／Ｄコンバータ１０の回路構成を説明する。
（パイプライン型Ａ／Ｄコンバータ１０の回路構成）
最初に、図１を参照して、本発明の一実施形態であるパイプライン型Ａ／Ｄコンバータ１０の回路構成を説明する。
図１は、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の回路構成を示すブロック図である。図１に示すパイプライン型Ａ／Ｄコンバータ１０は、パイプライン型Ａ／Ｄコンバータ本体部２０１´と、ディジタルＰＧＡ２０２と、リミッタ２０３とを備えて構成される。
図１に示すパイプライン型Ａ／Ｄコンバータ１０と、図８に示したパイプライン型Ａ／Ｄコンバータ２００とでは、ディジタルＰＧＡ２０２と、リミッタ２０３とを備えている点で同じである。但し、パイプライン型Ａ／Ｄコンバータ１０が有するパイプライン型Ａ／Ｄコンバータ本体部２０１´は、パイプライン型Ａ／Ｄコンバータ２００が有するパイプライン型Ａ／Ｄコンバータ本体部２０１と回路構成が異なっている。
図１に示すパイプライン型Ａ／Ｄコンバータ１０と、図８に示したパイプライン型Ａ／Ｄコンバータ２００とでは、ディジタルＰＧＡ２０２と、リミッタ２０３とを備えている点で同じである。但し、パイプライン型Ａ／Ｄコンバータ１０が有するパイプライン型Ａ／Ｄコンバータ本体部２０１´は、パイプライン型Ａ／Ｄコンバータ２００が有するパイプライン型Ａ／Ｄコンバータ本体部２０１と回路構成が異なっている。
パイプライン型Ａ／Ｄコンバータ本体部２０１´は、図５に示したパイプライン型Ａ／Ｄコンバータ１００と同様に、サンプルホールド回路１０１と、縦列接続されたｋ個のＡ／Ｄコンバータ１０２−１´，１０２−２´，１０２−３〜１０２−ｋと、メモリ１０３と、演算回路１０４と、制御部１０５´とを備えて構成される。
制御部１０５´は、図５に示したパイプライン型Ａ／Ｄコンバータ１００の制御部１０５に対応する回路部であり、制御部１０５がもつ機能を有する。但し、制御部１０５´は、それらの機能に加えて、コンパレータ出力制御信号ＣＰ１，ＣＰ１´，ＣＰ２，ＣＰ２´を生成して、Ａ／Ｄコンバータ１０２−１´，１０２−２´に出力する機能を有する。
制御部１０５´は、図５に示したパイプライン型Ａ／Ｄコンバータ１００の制御部１０５に対応する回路部であり、制御部１０５がもつ機能を有する。但し、制御部１０５´は、それらの機能に加えて、コンパレータ出力制御信号ＣＰ１，ＣＰ１´，ＣＰ２，ＣＰ２´を生成して、Ａ／Ｄコンバータ１０２−１´，１０２−２´に出力する機能を有する。
具体的に、制御部１０５´は、コンパレータ出力制御信号ＣＰ１を所定の電圧レベルであるＨレベル、またはＨレベルよりも低い電圧レベルであるＬレベルでＡ／Ｄコンバータ１０２−１´に出力する。同様に、制御部１０５´は、コンパレータ出力制御信号ＣＰ１´をＨレベルまたはＬレベルでＡ／Ｄコンバータ１０２−１´に出力する。但し、コンパレータ出力制御信号ＣＰ１´は、コンパレータ出力制御信号ＣＰ１の反転信号となるようにＡ／Ｄコンバータ１０２−１´に出力する。つまり、コンパレータ出力制御信号ＣＰ１の電圧レベルがＨレベルである時には、コンパレータ出力制御信号ＣＰ１´の電圧レベルはＬレベルである。一方、コンパレータ出力制御信号ＣＰ１の電圧レベルがＬレベルである時には、コンパレータ出力制御信号ＣＰ１´の電圧レベルはＨレベルである。
また、制御部１０５´は、コンパレータ出力制御信号ＣＰ２，ＣＰ２´をＡ／Ｄコンバータ１０２−２´に出力するが、コンパレータ出力制御信号ＣＰ２，ＣＰ２´の電圧レベルについても、上記のコンパレータ出力制御信号ＣＰ１，ＣＰ１´と同じである。
また、Ａ／Ｄコンバータ１０２−１´，１０２−２´は、図５に示したパイプライン型Ａ／Ｄコンバータ１００のＡ／Ｄコンバータ１０２−１，１０２−２に対応する回路部であり、Ａ／Ｄコンバータ１０２−１，１０２−２がもつ機能を有する。但し、Ａ／Ｄコンバータ１０２−１´，１０２−２´は、それらの機能に加えて、その内部のＡ／Ｄサブコンバータから出力されるコンパレータ出力値が、制御部１０５´から出力されたコンパレータ出力制御信号ＣＰ１，ＣＰ１´，ＣＰ２，ＣＰ２´に基づいて固定されるように制御する機能をもつ。
また、Ａ／Ｄコンバータ１０２−１´，１０２−２´は、図５に示したパイプライン型Ａ／Ｄコンバータ１００のＡ／Ｄコンバータ１０２−１，１０２−２に対応する回路部であり、Ａ／Ｄコンバータ１０２−１，１０２−２がもつ機能を有する。但し、Ａ／Ｄコンバータ１０２−１´，１０２−２´は、それらの機能に加えて、その内部のＡ／Ｄサブコンバータから出力されるコンパレータ出力値が、制御部１０５´から出力されたコンパレータ出力制御信号ＣＰ１，ＣＰ１´，ＣＰ２，ＣＰ２´に基づいて固定されるように制御する機能をもつ。
つまり、パイプライン型Ａ／Ｄコンバータ１０は、制御部１０５´がコンパレータ出力制御信号ＣＰ１，ＣＰ１´，ＣＰ２，ＣＰ２´を生成するとともに、コンパレータ出力制御信号ＣＰ１，ＣＰ１´，ＣＰ２，ＣＰ２´に基づいて、Ａ／Ｄコンバータ１０２−１´，１０２−２´のＡ／Ｄサブコンバータのコンパレータ出力値を固定させるように制御するコンパレータ出力値制御機能をもっている。
（Ａ／Ｄコンバータ１０２−１´の回路構成）
続いて、図２を参照して、Ａ／Ｄコンバータ１０２−１´の回路構成を説明する。
（Ａ／Ｄコンバータ１０２−１´の回路構成）
続いて、図２を参照して、Ａ／Ｄコンバータ１０２−１´の回路構成を説明する。
図２は、パイプライン型Ａ／Ｄコンバータ１０を構成するＡ／Ｄコンバータ１０２−１´の回路構成を示す回路図である。図２に示すＡ／Ｄコンバータ１０２−１´は、図６に示したＡ／Ｄコンバータ１０２−１と同様の回路部や素子を有して構成される。但し、Ａ／Ｄコンバータ１０２−１´は、さらに、出力値固定用スイッチング素子１５１，１５２を有している点で、Ａ／Ｄコンバータ１０２−１と異なる。
なお、Ａ／Ｄコンバータ１０２−２´においても、Ａ／Ｄコンバータ１０２−２と同様の回路部や素子に加えて、出力値固定用スイッチング素子１５１，１５２と同じ機能を有するスイッチング素子を備えて構成される。また、Ａ／Ｄコンバータ１０２−２´においても、制御部１０５´から出力されたコンパレータ出力制御信号ＣＰ２，ＣＰ２´が入力される。但し、Ａ／Ｄコンバータ１０２−２´の回路構成および回路動作については、Ａ／Ｄコンバータ１０２−１´と実質同じであるため、回路構成については、Ａ／Ｄコンバータ１０２−１´の回路構成のみを説明する。
出力値固定用スイッチング素子１５１，１５２は、コンパレータ出力制御信号ＣＰ１，ＣＰ１´の電圧レベルによって、その導通状態がオン状態またはオフ状態に切り替わる。
具体的に、出力値固定用スイッチング素子１５１は、コンパレータ出力制御信号ＣＰ１の電圧レベルがＨレベルである時に、その導通状態がオン状態になる。一方で、コンパレータ出力制御信号ＣＰ１の電圧レベルがＬレベルである時に、その導通状態がオフ状態になる。
具体的に、出力値固定用スイッチング素子１５１は、コンパレータ出力制御信号ＣＰ１の電圧レベルがＨレベルである時に、その導通状態がオン状態になる。一方で、コンパレータ出力制御信号ＣＰ１の電圧レベルがＬレベルである時に、その導通状態がオフ状態になる。
また、出力値固定用スイッチング素子１５２は、コンパレータ出力制御信号ＣＰ１´の電圧レベルがＨレベルである時に、その導通状態がオン状態になる。一方で、コンパレータ出力制御信号ＣＰ１´の電圧レベルがＬレベルである時に、その導通状態がオフ状態になる。
上記で既に説明したように、コンパレータ出力制御信号ＣＰ１´は、コンパレータ出力制御信号ＣＰ１の反転信号である。よって、出力値固定用スイッチング素子１５１の導通状態がオン状態である時には、出力値固定用スイッチング素子１５２の導通状態はオフ状態になる。また、出力値固定用スイッチング素子１５１の導通状態がオフ状態である時には、出力値固定用スイッチング素子１５２の導通状態はオン状態になる。
（Ａ／Ｄコンバータ１０２−１´，１０２−２´の回路動作）
上記で既に説明したように、コンパレータ出力制御信号ＣＰ１´は、コンパレータ出力制御信号ＣＰ１の反転信号である。よって、出力値固定用スイッチング素子１５１の導通状態がオン状態である時には、出力値固定用スイッチング素子１５２の導通状態はオフ状態になる。また、出力値固定用スイッチング素子１５１の導通状態がオフ状態である時には、出力値固定用スイッチング素子１５２の導通状態はオン状態になる。
（Ａ／Ｄコンバータ１０２−１´，１０２−２´の回路動作）
続いて、図３および図４を参照して、Ａ／Ｄコンバータ１０２−１´，１０２−２´の回路動作を説明する。
図３は、コンパレータ出力値を制御することが可能であるＡ／Ｄコンバータ１０２−１´の入出力特性を示すグラフである。また、図４は、コンパレータ出力値を制御することが可能であるＡ／Ｄコンバータ１０２−２´の入出力特性を示すグラフである。
図３に示すグラフ中には、ディジタルＰＧＡ２０２の利得が２倍である時の各Ａ／Ｄコンバータ１０２−１´の入力レンジＲ１２´、ディジタルＰＧＡ２０２の利得が４倍である時の各Ａ／Ｄコンバータ１０２−１´の入力レンジＲ１４´をそれぞれ示している。また、図４に示すグラフ中には、ディジタルＰＧＡ２０２の利得が４倍である時の各Ａ／Ｄコンバータ１０２−１´の入力レンジＲ２４´を示している。
図３は、コンパレータ出力値を制御することが可能であるＡ／Ｄコンバータ１０２−１´の入出力特性を示すグラフである。また、図４は、コンパレータ出力値を制御することが可能であるＡ／Ｄコンバータ１０２−２´の入出力特性を示すグラフである。
図３に示すグラフ中には、ディジタルＰＧＡ２０２の利得が２倍である時の各Ａ／Ｄコンバータ１０２−１´の入力レンジＲ１２´、ディジタルＰＧＡ２０２の利得が４倍である時の各Ａ／Ｄコンバータ１０２−１´の入力レンジＲ１４´をそれぞれ示している。また、図４に示すグラフ中には、ディジタルＰＧＡ２０２の利得が４倍である時の各Ａ／Ｄコンバータ１０２−１´の入力レンジＲ２４´を示している。
パイプライン型Ａ／Ｄコンバータ１０において、基本的な回路構成や回路動作については、背景技術で説明した図８に示したパイプライン型Ａ／Ｄコンバータ２００と同じである。但し、パイプライン型Ａ／Ｄコンバータ１０においては、制御部１０５´から出力されたコンパレータ出力制御信号ＣＰ１，ＣＰ１´，ＣＰ２，ＣＰ２´によって導通状態が制御される出力値固定用スイッチング素子を有している。そして、パイプライン型Ａ／Ｄコンバータ１０は、ディジタルＰＧＡ２０２の利得に応じて、それらのスイッチング素子の導通状態を制御することによって、ディジタルＰＧＡ２０２によって所定の利得に応じて信号を増幅した時に、Ａ／Ｄコンバータ１０２−１´，１０２−２´のＡ／Ｄサブコンバータのコンパレータ出力値を固定させることができるようになっている。
なお、コンパレータ出力値を固定させるためには、制御信号ＣＰ１，ＣＰ１´，ＣＰ２，ＣＰ２´の電圧レベルを変化させて、Ａ／Ｄコンバータ１０２−１´，１０２−２´の入力、つまりＡ／Ｄコンバータ１０２−１´，１０２−２´の入力信号を、アナログ入力信号Ｖｉｎから、グランド電圧や電源電圧等の定電圧に切り替えれば良い。また、この回路動作の説明においては、パイプライン型Ａ／Ｄコンバータ１０は、０〜（２ｋ−１）の出力値を出力するものとして説明する。
まず、ディジタルＰＧＡ２０２の利得が２倍未満である時には、Ａ／Ｄコンバータ１０２−１´の回路動作は、背景技術で説明したＡ／Ｄコンバータ１０２−１の回路動作と同じである。よって、制御部１０５´は、電圧レベルがＬレベルであるコンパレータ出力制御信号ＣＰ１を出力する。すると、出力値固定用スイッチング素子１５１の導通状態は、オフ状態になる。一方で、制御部１０５´は、電圧レベルがＨレベルであるコンパレータ出力制御信号ＣＰ１´を出力する。すると、出力値固定用スイッチング素子１５２の導通状態は、オン状態になる。よって、Ａ／Ｄコンバータ１０２−１´には、アナログ入力信号Ｖｉｎが入力される。なお、Ａ／Ｄコンバータ１０２−２´の回路動作についても、Ａ／Ｄコンバータ１０２−１と同じである。
また、ディジタルＰＧＡ２０２の利得が２倍以上４倍未満になると、制御部１０５´は、Ａ／Ｄコンバータ１０２−１´に対して、電圧レベルがＨレベルであるコンパレータ出力制御信号ＣＰ１を出力する。すると、出力値固定用スイッチング素子１５１の導通状態は、オン状態になる。一方で、制御部１０５´は、Ａ／Ｄコンバータ１０２−１´に対して、電圧レベルがＬレベルであるコンパレータ出力制御信号ＣＰ１´を出力する。すると、出力値固定用スイッチング素子１５２の導通状態は、オフ状態になる。よって、Ａ／Ｄコンバータ１０２−１´には、グランド電圧が入力される。
これにより、自段のＡ／Ｄコンバータから出力されたアナログ出力信号Ｖｏｕｔが、自段のＡ／Ｄコンバータの出力レンジ、つまり、次段のＡ／Ｄコンバータの入力レンジの範囲内で、Ａ／Ｄコンバータ１０２−１´のＡ／Ｄサブコンバータ１２９のコンパレータ出力値を変えないで、最小値の−１に固定したままにしておく。この時のＡ／Ｄコンバータ１０２−１´の入出力特性であるが、図３に示すようになる。まず、コンパレータ出力値が固定されているため、Ａ／Ｄコンバータ１０２−１´の入力レンジ内において、通常動作状態のように、アナログ入力信号Ｖｉｎの電圧に応じて基準電圧が切り替えられて、処理途中の信号に加減算される基準電圧が切り替えられることがない。このため、アナログ出力Ｖｏｕｔが、図３中に示す矢印Ａの箇所で、図９に示したように折り返されていない。従って、背景技術で説明したように、各ステージにおいて処理途中の信号に加減算される基準電圧を切り替えることによって生じる不連続な線形性エラーが発生することがない。
パイプライン型Ａ／Ｄコンバータ本体部２０１´の後段にはディジタルＰＧＡ２０２が接続されているため、Ａ／Ｄコンバータ１０２−１´の入力レンジはディジタルＰＧＡ２０２の利得に応じて図３に示したように狭くなる。そして、その入力レンジを超えた分の信号値は、当然無視されてしまう。そこで、入力レンジの有効な信号値を処理する際には、あえて処理途中の信号に加減算される基準電圧を切り替えないようにすることで、できる限り不連続な線形性エラーが生じないようにしている。
また、基準電圧を切り替えることがないが、当然、Ａ／Ｄコンバータ１０２−１´の出力がそのまま次段の入力レンジとなっていることに変わりはないため、各Ａ／Ｄコンバータにおいて変換ミスが生じることもない。
さらに、ディジタルＰＧＡ２０２の利得が４倍以上８倍未満になると、Ａ／Ｄコンバータ１０２−１´だけではなく、さらにＡ／Ｄコンバータ１０２−２´のＡ／Ｄサブコンバータのコンパレータ出力値も最小値の−１に固定する。制御部１０５´は、Ａ／Ｄコンバータ１０２−２´に対して、電圧レベルがＨレベルであるコンパレータ出力制御信号ＣＰ２を出力する。また、制御部１０５´は、Ａ／Ｄコンバータ１０２−２´に対して、電圧レベルがＬレベルであるコンパレータ出力制御信号ＣＰ２´を出力する。すると、Ａ／Ｄコンバータ１０２−２´には、Ａ／Ｄコンバータ１０２−１´と同様に、グランド電圧が入力される。
さらに、ディジタルＰＧＡ２０２の利得が４倍以上８倍未満になると、Ａ／Ｄコンバータ１０２−１´だけではなく、さらにＡ／Ｄコンバータ１０２−２´のＡ／Ｄサブコンバータのコンパレータ出力値も最小値の−１に固定する。制御部１０５´は、Ａ／Ｄコンバータ１０２−２´に対して、電圧レベルがＨレベルであるコンパレータ出力制御信号ＣＰ２を出力する。また、制御部１０５´は、Ａ／Ｄコンバータ１０２−２´に対して、電圧レベルがＬレベルであるコンパレータ出力制御信号ＣＰ２´を出力する。すると、Ａ／Ｄコンバータ１０２−２´には、Ａ／Ｄコンバータ１０２−１´と同様に、グランド電圧が入力される。
これにより、さらにＡ／Ｄコンバータ１０２−２´のＡ／Ｄサブコンバータのコンパレータ出力値も、最小値の−１に固定される。この時のＡ／Ｄコンバータ１０２−２´の入出力特性であるが、図４に示すように、Ａ／Ｄコンバータ１０２−２´の入力レンジ内において、通常動作状態のように処理途中の信号に加減算される基準電圧が切り替えられていない。このため、アナログ出力Ｖｏｕｔが、図４中に示す矢印Ｂの箇所で、図１０に示したように折り返されていない。従って、Ａ／Ｄコンバータ１０２−２´においても、背景技術で説明したように、各ステージにおいて処理途中の信号に加減算される基準電圧が切り替えられて、処理途中の信号が折り返されることによって生じる不連続な線形性エラーが発生することがない。同様に、基準電圧を切り替えなくても、Ａ／Ｄコンバータ１０２−２´の出力がそのまま次段の入力レンジとなっいることに変わりはないため、各Ａ／Ｄコンバータにおいて変換ミスが生じることもない。
このように、ディジタルＰＧＡ２０２の利得を２倍、さらに４倍のように高くしていった時にも、各Ａ／Ｄコンバータにおいて、自段のＡ／Ｄコンバータのアナログ出力信号Ｖｏｕｔが自段のＡ／Ｄコンバータの出力レンジ、つまり、次段のＡ／Ｄコンバータの入力レンジを超えない範囲で、コンパレータ出力値を最小値に固定しておく。これにより、通常動作状態のように処理途中の信号に加減算される基準電圧が切り替わらないようにして、処理途中の信号が折り返されないようになっている。このため、処理途中の信号を折り返すことによって生じる各Ａ／Ｄコンバータでの不連続な線形性エラーをなくすことができる。上記で説明した一連の効果については、パイプライン型Ａ／Ｄコンバータ１０を構成するＡ／Ｄコンバータのうち、特に、不連続な線形性エラーの影響を大きく受けやすいディジタル出力信号ＤｏｕｔのＭＳＢ側を処理するＡ／Ｄコンバータほど高くなる。本実施形態の説明では、Ａ／Ｄコンバータ１０２−１´，１０２−２´のみのコンパレータ出力値を固定することができるようにしたが、ディジタルＰＧＡ２０２の利得がさらに高い場合には、勿論、それ以降のＡ／Ｄコンバータ１０２−３〜１０２−ｎの各コンパレータ出力値を固定することができるようにしても良い。
また、本実施形態の説明では、パイプライン型Ａ／Ｄコンバータ１０の出力値が０〜（２ｋ−１）であるものとして説明したが、パイプライン型Ａ／Ｄコンバータの出力値はこれに限定されない。例えば、パイプライン型Ａ／Ｄコンバータの出力値の範囲に負の値も含めて、パイプライン型Ａ／Ｄコンバータの出力値を（−２ｋ−１）〜（２ｋ−１−１）としても良い。この場合には、ディジタルＰＧＡ２０２は、パイプライン型Ａ／Ｄコンバータの出力値の０を中心に信号を増幅する。このため、コンパレータ出力値を固定する時には、最小出力値の−１に固定するのではなく、最大出力値と最小出力値との中間値の０に固定すれば良い。つまり、コンパレータ出力値を固定する場合には、パイプライン型Ａ／Ｄコンバータの出力レンジがどのようなレンジであっても、ディジタルＰＧＡ２０２の利得を増幅して入力レンジが狭くなった時に、自段のＡ／Ｄコンバータのアナログ出力信号Ｖｏｕｔが自段のＡ／Ｄコンバータの出力レンジ、つまり、次段のＡ／Ｄコンバータの入力レンジを超えない範囲で、コンパレータ出力値を適切な値に固定すれば良い。
また、本実施形態の説明では、１．５ビット型のＡ／Ｄコンバータに限定して説明を行ったが、勿論これに限定されるものではない。１．５ビット型以外の多数ビット型のＡ／Ｄコンバータから構成されたパイプライン型Ａ／Ｄコンバータや、異なるビット数のＡ／Ｄコンバータを組み合わせて構成されたパイプライン型Ａ／Ｄコンバータにおいても、同様に実施することが可能である。具体的に、先頭側からｉ段目（ｉは、任意の１以上の整数とする。）のＡ／Ｄコンバータのビット数がｎ（ｉ）＋０．５ビット（ｎは、任意の１以上の整数とする。）である時、先頭側から数えてｍ段目（ｍは、任意の１以上の整数とする。）のＡ／Ｄコンバータにおいては、ディジタルＰＧＡ２０２の利得が２ｎ（１）＋ｎ（２）＋……＋ｎ（ｍ）倍以上である時に、自段のＡ／Ｄコンバータのアナログ出力信号Ｖｏｕｔが自段のＡ／Ｄコンバータの出力レンジ、つまり、次段のＡ／Ｄコンバータの入力レンジを超えない範囲で、コンパレータ出力値を固定させれば良い。
さらに、本実施形態の説明では、制御部１０５´が、Ａ／Ｄコンバータ１０２−１´，１０２−２´に入力される電圧が切り替わるように、Ａ／Ｄコンバータ１０２−１´，１０２−２´が有する出力値固定用スイッチング素子の導通状態を制御することで、Ａ／Ｄサブコンバータのコンパレータ出力値（コンバータ出力値）を固定させていた。但し、Ａ／Ｄサブコンバータのコンバータ出力値を固定させる方法は、これに限定されない。例えば、Ａ／Ｄサブコンバータの内部に出力値固定部として、出力値固定用スイッチング素子の代わりになる回路を設けておき、制御部１０５´がその回路の動作状態を制御することで、ディジタルＰＧＡ２０２の設定利得に応じて、Ａ／Ｄコンバータ１０２−１´，１０２−２´のコンバータ出力値を固定させることもできる。
（各実施形態の説明のまとめ）
上記で説明したように、パイプライン型Ａ／Ｄコンバータ１０は、基本的な回路構成や回路動作については、背景技術で説明した図８に示したパイプライン型Ａ／Ｄコンバータ２００と同じである。但し、パイプライン型Ａ／Ｄコンバータ１０においては、ディジタルＰＧＡ２０２の利得に応じて、Ａ／Ｄコンバータ１０２−１´，１０２−２´のＡ／Ｄサブコンバータのコンパレータ出力値を固定させたままにしておくことができるようにした。
上記で説明したように、パイプライン型Ａ／Ｄコンバータ１０は、基本的な回路構成や回路動作については、背景技術で説明した図８に示したパイプライン型Ａ／Ｄコンバータ２００と同じである。但し、パイプライン型Ａ／Ｄコンバータ１０においては、ディジタルＰＧＡ２０２の利得に応じて、Ａ／Ｄコンバータ１０２−１´，１０２−２´のＡ／Ｄサブコンバータのコンパレータ出力値を固定させたままにしておくことができるようにした。
このため、ディジタルＰＧＡによって所定の利得に応じて信号を増幅した時に、パイプライン型Ａ／ＤコンバータのＡ／Ｄコンバータのうち、ディジタル出力信号ＤｏｕｔのＭＳＢ側を処理するＡ／ＤコンバータのＡ／Ｄサブコンバータのコンパレータ出力値を固定したままにしておく。これにより、Ａ／Ｄコンバータで、通常動作状態のように処理途中の信号に加減される基準電圧が切り替わらないようにしている。
これにより、パイプライン型Ａ／Ｄコンバータ１０においては、その各ステージにおいて、処理途中の信号に加減算される基準電圧が切り替えられて、処理途中の信号が折り返されることによって生じるパイプライン型Ａ／Ｄコンバータにおけるエラーを生じにくくし、不連続な線形性エラーが発生することを抑えている。よって、線形性エラーが、パイプライン型Ａ／Ｄコンバータの特性に影響を与えることを抑えることができる。そして、ディジタルＰＧＡは、不連続な線形性エラーの少ないＡ／Ｄ変換された信号を増幅することができる。
本発明のパイプライン型Ａ／Ｄコンバータは、ディジタルＰＧＡを含むパイプライン型Ａ／Ｄコンバータであっても、線形性エラーを抑えて、パイプライン型Ａ／Ｄコンバータで生成された信号だけを増幅することができるパイプライン型Ａ／Ｄコンバータとして、画像センサ等のＬＳＩに集積されて利用される。
１０……パイプライン型Ａ／Ｄコンバータ
２０１´……パイプライン型Ａ／Ｄコンバータ本体部
２０２……ディジタルＰＧＡ
２０３……リミッタ
１０１……サンプルホールド回路
１０２−１´，１０２−２´，１０２−３〜１０２−ｋ……Ａ／Ｄコンバータ
１０３……メモリ
１０４……演算回路
１０５´……制御部
１５１，１５２……出力値固定用スイッチング素子
２０１´……パイプライン型Ａ／Ｄコンバータ本体部
２０２……ディジタルＰＧＡ
２０３……リミッタ
１０１……サンプルホールド回路
１０２−１´，１０２−２´，１０２−３〜１０２−ｋ……Ａ／Ｄコンバータ
１０３……メモリ
１０４……演算回路
１０５´……制御部
１５１，１５２……出力値固定用スイッチング素子
Claims (5)
- 互いに縦列に多段で接続された複数のＡ／Ｄコンバータから出力されたディジタル出力信号を合成する演算回路と、
前記演算回路により合成されたディジタル出力信号を所定の設定利得で増幅するディジタルプログラマブルゲインアンプと、
前記複数のＡ／Ｄコンバータの回路動作を制御する制御部と、
を備え、
さらに、前記複数のＡ／Ｄコンバータのうちの、少なくとも１つのＡ／Ｄコンバータは、その内部のＡ／Ｄサブコンバータから出力されるコンバータ出力値を固定させるように動作する出力値固定部を備え、
前記制御部は、前記ディジタルプログラマブルゲインアンプの設定利得に応じて前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とするパイプライン型Ａ／Ｄコンバータ。 - 前記パイプライン型Ａ／Ｄコンバータのうちの先頭からｉ段目（ｉは、任意の１以上の整数とする。）のＡ／Ｄコンバータの変換ビット数が、ｎ（ｉ）＋０．５ビット（ｎは、任意の１以上の整数とする。）である時、
前記制御部は、
先頭からｍ段目（ｍは、任意の１以上の整数とする。）のＡ／Ｄコンバータの前記コンバータ出力値を固定する際、前記ディジタルディジタルプログラマブルゲインアンプの設定利得が２ｎ（１）＋ｎ（２）＋……＋ｎ（ｍ）倍以上である場合に、ｍ段目のＡ／Ｄコンバータから出力されたアナログ出力信号が出力レンジを超えない範囲で、前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とする請求項１に記載のパイプライン型Ａ／Ｄコンバータ。 - 前記パイプライン型Ａ／Ｄコンバータのうちの先頭から１段目および２段目のＡ／Ｄコンバータの変換ビット数が、１．５ビットである時、
前記制御部は、
前記ディジタルプログラマブルゲインアンプの設定利得が２倍以上４倍未満である時、先頭から１段目のＡ／Ｄコンバータの前記コンバータ出力値が固定され、
前記ディジタルプログラマブルゲインアンプの設定利得が４倍以上８倍未満である時、さらに、先頭から２段目のＡ／Ｄコンバータの前記コンバータ出力値が固定されるように、前記出力値固定部の動作状態を制御することを特徴とする請求項２に記載のパイプライン型Ａ／Ｄコンバータ。 - 前記出力値固定部は、
アナログ入力信号および定電圧のうちのいずれかの電圧が入力されるように切り替える出力値固定用スイッチング素子であって、
前記制御部は、前記ディジタルプログラマブルゲインアンプの設定利得に応じて前記コンバータ出力値が固定されるように、前記出力値固定用スイッチング素子の導通状態を制御することを特徴とする請求項１〜３のいずれか１項に記載のパイプライン型Ａ／Ｄコンバータ。 - 前記出力値固定用スイッチング素子は、
前記定電圧が入力される端子と、Ａ／Ｄサブコンバータの入力端子との間に接続された第１のスイッチング素子と、
前記アナログ入力信号が入力される端子と、Ａ／Ｄサブコンバータの入力端子との間に接続された第２のスイッチング素子とであって、
前記制御部は、
前記コンバータ出力値を固定しない時、前記第１のスイッチング素子の導通状態がオフ状態になり、前記第２のスイッチング素子の導通状態がオン状態になるように、前記第１のスイッチング素子および前記第２のスイッチング素子の導通状態を制御し、
前記コンバータ出力値を固定する時、前記第１のスイッチング素子の導通状態がオン状態になり、前記第２のスイッチング素子の導通状態がオフ状態になるように、前記第１のスイッチング素子および前記第２のスイッチング素子の導通状態を制御することを特徴とする請求項４に記載のパイプライン型Ａ／Ｄコンバータ。
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