JP2010021918A - パイプライン型a/dコンバータ - Google Patents
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Abstract
【解決手段】本発明の1つの実施形態は、縦列接続された複数のステージと、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成するエラー補正回路とを備える、アナログ信号をデジタル信号に変換するパイプライン型A/Dコンバータである。そして、本発明の1つの実施形態に係るパイプライン型A/Dコンバータは、複数のステージのうち少なくとも1つのステージは、Nビットの副デジタル信号を出力する場合に、伝導関数のステージゲインが2N-K-1で、且つ折返し数が2N−2となり、整数Kが1≦K≦Nの関係を有している。
【選択図】図8
Description
本実施の形態に係るマルチビット型パイプライン型A/Dコンバータ(以下、単にパイプライン型A/Dコンバータという)のブロック図を図1に示す。図1に示すパイプライン型A/Dコンバータは、縦列接続された7つのステージST1〜ST7と、エラー補正回路1とを備える。
本実施の形態に係るフリップアラウンド型のパイプライン型A/DコンバータにおけるMDA回路3の回路図を図12に示す。図12に示す回路図は、図6に示すステージの破線で囲った部分38に対応し、他の部分の構成は図1や図6に示した構成と同じであるため詳細な説明は省略する。
本実施の形態に係るパイプライン型A/Dコンバータは、図13に示したMDA回路3を図14に示すMDA回路3に変更した以外は、実施の形態2に示したフリップアラウンド型のパイプライン型A/Dコンバータである。そのため、本実施の形態に係るパイプライン型A/Dコンバータについて、図14に示すMDA回路3以外の説明は省略する。
本実施の形態に係るパイプライン型A/Dコンバータは、図12に示したMDA回路3を図17に示すMDA回路3に変更した以外は、実施の形態2に示したフリップアラウンド型のパイプライン型A/Dコンバータである。そのため、本実施の形態に係るパイプライン型A/Dコンバータについて、図14に示すMDA回路3以外の説明は省略する。また、実施の形態3で説明した容量の構成を、図12に示したMDA回路3に展開した構成である。
本実施の形態に係るパイプライン型A/Dコンバータは、図14に示したMDA回路3を図19に示すMDA回路3に変更した以外は、実施の形態3に示したフリップアラウンド型のパイプライン型A/Dコンバータである。そのため、本実施の形態に係るパイプライン型A/Dコンバータについて、図19に示すMDA回路3以外の説明は省略する。また、本実施の形態の容量の構成は、図14に示したMDA回路3と図17に示したMDA回路3とを組み合わせた構成である。
図14に示したMDA回路3では、4つの容量Cx1a〜c,Cx3の一方の端は必ずアンプ32の入力端子に接続していた。しかし、本実施の形態に係るパイプライン型A/Dコンバータに採用するMDA回路3は、図20に示すように容量Cx1a〜c,Cx3の一方の端とアンプ32の入力端子との間にスイッチ34を設ける。これにより、アンプ32の入力ノードにある寄生容量を減らすことができ、帰還率を上げることができると共に、図14に示したMDA回路3にあった大面積のフローティングノードがなくなるため、ノイズ耐性が向上する。
本実施の形態に係るパイプライン型A/Dコンバータでは、図20に示したMDA回路3を採用する代わりに、当該図20に示したMDA回路3を差動構成した図23に示すMDA回路3を採用する。
本実施の形態に係るパイプライン型A/Dコンバータでは、図23のMDA回路3で採用した差動構成を図21のMDA回路3に適用した図25に示すMDA回路3を採用している。
上記の実施の形態に係るパイプライン型A/Dコンバータでは、所定の値より大きい入力信号が入力されると適切にAD変換できない。そこで、本実施の形態に係るパイプライン型A/Dコンバータでは、上記の実施の形態に係るパイプライン型A/Dコンバータにオーバーフロー対策回路を付加する。
Claims (12)
- アナログ信号をデジタル信号に変換するパイプライン型A/Dコンバータであって、
縦列接続された複数のステージと、前記複数のステージのそれぞれから出力される副デジタル信号に基づいて前記デジタル信号を生成するエラー補正回路とを備え、
前記複数のステージのうち少なくとも1つのステージは、Nビットの前記副デジタル信号を出力する場合に、伝導関数のステージゲインが2N-K-1で、且つ折返し数が2N−2となり、整数Kが1≦K≦Nの関係を有していることを特徴とするパイプライン型A/Dコンバータ。 - アナログ信号をデジタル信号に変換するパイプライン型A/Dコンバータであって、
縦列接続された複数のステージと、前記複数のステージのそれぞれから出力される副デジタル信号に基づいて前記デジタル信号を生成するエラー補正回路とを備え、
前記複数のステージのうち少なくとも1つのステージは、同じ伝導関数の折返し回数で、ステージゲインのみ緩和させることを特徴とするパイプライン型A/Dコンバータ。 - 請求項1に記載のパイプライン型A/Dコンバータであって、
前記ステージは、前記アナログ信号を前記副デジタル信号に変換して前記エラー補正回路に出力するサブAD回路と、
前記アナログ信号及び前記サブAD回路で生成された前記副デジタル信号に応じたレベルの副アナログ信号を生成し、次段の前記ステージに出力するDA回路とを備え、
前記DA回路は、
前記サブAD回路で生成された前記副デジタル信号により前記アナログ信号に応じた基準電圧に接続する複数の容量と、
前記複数の容量の出力を増幅する増幅器と、
前記増幅器の入出力に接続するフィードバック容量とを備え、
前記複数の容量は2N個設けられ、前記フィードバック容量は2K+1個設けられることを特徴とするパイプライン型A/Dコンバータ。 - 請求項1に記載のパイプライン型A/Dコンバータであって、
前記整数Kは1であることを特徴とするパイプライン型A/Dコンバータ。 - 請求項4に記載のパイプライン型A/Dコンバータであって、
前記ステージは、前記アナログ信号を前記副デジタル信号に変換して前記エラー補正回路に出力するサブAD回路と、
前記アナログ信号及び前記サブAD回路で生成された前記副デジタル信号に応じたレベルの副アナログ信号を生成し、次段の前記ステージに出力するDA回路とを備え、
前記DA回路は、
前記サブAD回路で生成された前記副デジタル信号により前記アナログ信号に応じた基準電圧に接続する複数の第1容量と、
前記第1容量の出力を増幅する増幅器と、
前記増幅器の入出力に接続するフィードバック容量とを備え、
前記複数の第1容量は2N-1個設けられ、前記複数の第1容量のうち2個を前記フィードバック容量として利用することを特徴とするパイプライン型A/Dコンバータ。 - 請求項5に記載のパイプライン型A/Dコンバータであって、
0Vで充電され、前記複数の第1容量と共に前記基準電圧に接続する第2容量をさらに1個備えることを特徴とするパイプライン型A/Dコンバータ。 - 請求項5に記載のパイプライン型A/Dコンバータであって、
前記第1容量の半分の容量を有し、予め所定の電圧で充電される第2容量をさらに3個備え、3個の前記第2容量は、いずれか1つが前記複数の第1容量と共に前記基準電圧に接続することを特徴とするパイプライン型A/Dコンバータ。 - 請求項5に記載のパイプライン型A/Dコンバータであって、
前記複数のステージのうち1段目の前記ステージは、前記アナログ信号のレベルが所定の入力電圧範囲を越えたことに応じてオーバーフロー検出信号を出力するオーバーフロー検出信号回路をさらに備えることを特徴とするパイプライン型A/Dコンバータ。 - 請求項1に記載のパイプライン型A/Dコンバータであって、
前記整数Kは2であることを特徴とするパイプライン型A/Dコンバータ。 - 請求項9に記載のパイプライン型A/Dコンバータであって、
前記ステージは、前記アナログ信号を前記副デジタル信号に変換して前記エラー補正回路に出力するサブAD回路と、
前記アナログ信号及び前記サブAD回路で生成された前記副デジタル信号に応じたレベルの副アナログ信号を生成し、次段の前記ステージに出力するDA回路とを備え、
前記DA回路は、
前記サブAD回路で生成された前記副デジタル信号により前記アナログ信号に応じた基準電圧に接続する複数の第1容量と、
前記第1容量の出力を増幅する増幅器と、
前記増幅器の入出力に接続するフィードバック容量とを備え、
前記複数の第1容量は2N-1個設けられ、前記複数の第1容量のうち4個を前記フィードバック容量として利用することを特徴とするパイプライン型A/Dコンバータ。 - 請求項10に記載のパイプライン型A/Dコンバータであって、
0Vで充電され、前記複数の第1容量と共に前記基準電圧に接続する第2容量をさらに3個備えることを特徴とするパイプライン型A/Dコンバータ。 - 請求項10に記載のパイプライン型A/Dコンバータであって、
予め所定の電圧で充電される複数の第2容量をさらに備え、前記複数の第2容量のうちいずれか1つ又は組合せて前記複数の第1容量と共に前記基準電圧に接続することを特徴とするパイプライン型A/Dコンバータ。
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