JP2006086981A

JP2006086981A - スイッチトキャパシタ回路およびパイプラインａ／ｄ変換回路

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Publication number: JP2006086981A
Application number: JP2004271766A
Authority: JP
Inventors: Masato Yoshioka; 正人吉岡; Masahiro Kudo; 真大工藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-09-17
Filing date: 2004-09-17
Publication date: 2006-03-30
Also published as: DE602005004343D1; KR20060044441A; EP1638208B1; KR100799955B1; EP1638208A1; US20060061502A1; DE602005004343T2; US7030804B2

Abstract

【課題】スイッチトキャパシタ回路およびこのスイッチトキャパシタ回路を用いたパイプラインＡ／Ｄ変換回路の消費電力を低くし、動作速度を速くする。
【解決手段】入力キャパシタＣＩＮおよび複数の参照キャパシタＣ１、Ｃ２は、第１期間に、入力電圧ＶＩＮおよび参照電圧＋ＶＲ、−ＶＲをそれぞれサンプルする。スイッチ回路Ｓ１−Ｓ１０は、第２期間に、入力キャパシタＣＩＮおよび参照キャパシタＣ１、Ｃ２のいずれかをアンプＤＡＭＰの出力と入力との間に接続する。この機構により、第２期間中の帰還係数は”１”になる。したがって、消費電力を低くでき、ノイズを減らすことができる。
【選択図】図１

Description

本発明は、スイッチトキャパシタ回路およびスイッチトキャパシタ回路を用いて構成されるパイプラインＡ／Ｄ変換回路に関する。

アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路として、例えば、パイプラインＡ／Ｄ変換回路がある。パイプラインＡ／Ｄ変換回路は、縦続接続された複数のステージにより、デジタル値の上位桁から順にパイプライン動作を実施することでＡ／Ｄ変換を実行する。これにより、高速かつ高分解能のＡ／Ｄ変換を実現できる。

また、パイプラインＡ／Ｄ変換回路による一連の信号処理を、簡易な回路かつ高い精度で行うために、スイッチトキャパシタ回路（ＳＣＮ：Switched Capacitor Network）が広く使用されている。この種のスイッチトキャパシタ回路の一例は、特許文献１に開示されている。
特開平５−５５０４８号公報

特許文献１等に示される従来のスイッチトキャパシタ回路では、アンプの出力から入力への帰還係数は１／２と小さい。このため、アンプの消費電力が相対的に大きくなるという問題があった。消費電力を抑えると、アンプの動作速度が相対的に低くなるという問題があった。さらに、アンプの入力換算ノイズは、２倍に増幅されるためＳ／Ｎ比が悪いという問題があった。

本発明の目的は、スイッチトキャパシタ回路およびこのスイッチトキャパシタ回路を用いたパイプラインＡ／Ｄ変換回路の消費電力を低くし、動作速度を速くすることにある。

本発明の第１の形態では、スイッチトキャパシタ回路は、入力キャパシタ、第１〜第ｎ参照キャパシタ、アンプおよびスイッチ回路を有している。入力キャパシタおよび第１〜第ｎ参照キャパシタは、サンプル期間に、入力電圧および第１〜第ｎ参照電圧をそれぞれサンプルする。すなわち、電圧に応じた電荷がキャパシタにそれぞれ蓄積される。スイッチ回路は、サンプル期間に続くホールド期間に、入力キャパシタをアンプの出力と入力との間に接続するとともに、制御信号に応じて第１〜第ｎ参照キャパシタの少なくともいずれかをアンプの出力と入力との間に接続する。

アンプは、アンプに接続されたキャパシタの電荷に応じて、入力電圧に対応する出力電圧を生成する。入力キャパシタおよび参照キャパシタは、ホールド時にアンプの入力と出力との間にそれぞれ接続されるため、帰還係数は”１”になる。この結果、動作速度を従来と同等にする場合、スイッチトキャパシタ回路（アンプ）の消費電力を削減できる。消費電力を従来と同等にする場合、スイッチトキャパシタ回路の動作速度を向上できる。さらに、アンプの帰還係数を小さくできるため、アンプの入力換算ノイズを減らすことができ、Ｓ／Ｎ比を改善できる。

本発明の第２の形態では、パイプラインＡ／Ｄ変換回路は、縦続接続された複数のステ
ージを有している。ステージの少なくともいずれかは、上記第１の形態と同じスイッチトキャパシタ回路を有している。このため、消費電力の小さいパイプラインＡ／Ｄ変換回路を構成できる。あるいは、動作速度の速いパイプラインＡ／Ｄ変換回路を構成できる。また、高いＳ／Ｎ比を有する高精度のパイプラインＡ／Ｄ変換回路を構成できる。

本発明の上記形態における好ましい例では、スイッチ回路の入力スイッチは、入力キャパシタの両端を、サンプル期間に入力電圧のノードおよび固定電圧のノードに接続し、ホールド期間にアンプの入力および出力に接続する。スイッチ回路の参照スイッチは、各参照キャパシタの両端を、サンプル期間に各参照電圧のノードおよび固定電圧のノードに接続し、ホールド期間に制御信号に応じてアンプの入力および出力に接続する。このように、簡易なスイッチにより回路規模を増大することなく、上記特徴を有するスイッチトキャパシタ回路を構成できる。

本発明の上記形態における好ましい例では、スイッチ回路の入力スイッチは、入力キャパシタの一端を、サンプル期間に入力電圧のノードに接続し、ホールド期間にアンプの出力に接続する。スイッチ回路の参照スイッチは、各参照キャパシタの両端を、サンプル期間に各参照電圧のノードおよびアンプの入力に接続し、ホールド期間に制御信号に応じてアンプの入力および出力に接続する。短絡スイッチは、アンプの出力と入力を、サンプル期間に互いに短絡する。短絡スイッチにより、アンプのオフセット値をキャンセルできる。

本発明の上記形態における好ましい例では、アンプは、相補の入力と相補の出力を有する差動増幅型である。入力キャパシタおよび参照キャパシタは、アンプの各入出力対毎に形成されている。全差動構成のスイッチトキャパシタ回路においても、上記特徴を容易に実現できる。

本発明の上記形態における好ましい例では、各第１〜第ｎ参照キャパシタは、並列に配置される複数のサブキャパシタで構成されている。スイッチ回路は、ホールド期間に制御信号に応じてサブキャパシタの少なくとも２つをアンプの出力と入力との間に接続する。本発明では、ホールド期間にアンプに接続するサブキャパシタの種類および数に応じて、多くの種類の電圧を生成できる。したがって、スイッチトキャパシタ回路に供給する参照電圧の種類を少なくできる。換言すれば、参照電圧をそれぞれ生成する回路の幾つかを不要にできる。この結果、スイッチトキャパシタ回路を搭載するシステムの回路規模を削減できる。

本発明の上記形態における好ましい例では、比較回路は、サンプル期間とホールド期間の間に設定される比較期間に、入力電圧と比較電圧との大きさを比較し、比較結果を制御信号として出力する。すなわち、比較回路は、入力電圧を受け、その大きさを示す制御信号を出力するＡ／Ｄ変換器として機能する。このため、例えば、スイッチトキャパシタ回路をパイプラインＡ／Ｄ変換回路に適用する場合に、サブＡ／Ｄ変換器の機能を兼ね備えることができる。この結果、パイプラインＡ／Ｄ変換回路を簡易に構成できる。

本発明の上記形態における好ましい例では、各比較回路は、比較キャパシタ、比較器および比較スイッチを有している。比較器は、入力が比較キャパシタの一端に接続され、出力から制御信号を出力する。比較スイッチは、比較キャパシタの両端を、サンプル期間に入力電圧のノードおよび固定電圧のノードに接続し、比較期間に比較電圧のノードおよび比較器の入力に接続する。すなわち、比較キャパシタおよび比較スイッチは、入力電圧を保持するサンプルホールド回路として機能する。このため、例えば、スイッチトキャパシタ回路をパイプラインＡ／Ｄ変換回路の初段に適用する場合に、サンプルホールド回路を含む従来の入力フロントエンド回路を、本発明のスイッチトキャパシタ回路に置き換える
ことができる。一般に、パイプラインＡ／Ｄ変換回路において、入力フロントエンド回路は、Ａ／Ｄ変換回路の性能（変換精度）に最も影響する回路である。入力フロントエンド回路内のサンプルホールド回路は、サンプルした入力電圧を高い精度で次段に受け渡すために、アンプ等の消費電力の大きい回路を用いて形成されている。本発明の適用により、簡易な回路構成で高い精度を有するサンプルホールド回路を構成できる。換言すれば、消費電力が少なく、回路面積が小さいフロントエンド回路を構成できる。

本発明の第２の形態における好ましい例では、各サブＡ／Ｄ変換器は、前段から出力される電圧をＡ／Ｄ変換し、ビット値を出力する。エンコード部は、ステージからそれぞれ出力されるビット値をエンコードし、複数ビットで構成されるデジタル値を出力する。サブＡ／Ｄ変換器によりアナログ電圧を順次ビット値に変換することで、パイプライン動作が実施される。

本発明の第２の形態における好ましい例では、パイプラインＡ／Ｄ変換回路のスイッチ制御回路は、スイッチトキャパシタ回路の入力に接続されるサブＡ／Ｄ変換器が出力するビット値に応じて、スイッチ回路をオン／オフするための制御信号を生成する。このため、サブＡ／Ｄ変換器の出力を用いて制御信号を容易に生成できる。

本発明では、消費電力が低く、動作速度が速く、高いＳ／Ｎ比を有する高精度のスイッチトキャパシタ回路およびこのスイッチトキャパシタ回路を有するパイプラインＡ／Ｄ変換回路を構成できる。

以下、本発明の実施形態を図面を用いて説明する。以下の説明では、信号が伝達される信号線およびノードは、信号名と同じ符号を使用する。以下に示すパイプラインＡ／Ｄ変換回路１００は、例えば、デジタルテレビ、液晶プロジェクタ等のデジタル家電製品のアナログフロントエンドチップに適用される。アナログフロントエンドチップは、例えば、シリコン基板に主にＣＭＯＳプロセスを使用して形成されている。

図１〜図８は、本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第１の実施形態を示している。

図１は、スイッチトキャパシタ回路２００の詳細を示している。ここで、入力電圧ＶＩＮおよび出力電圧ＶＯＵＴは、各スイッチトキャパシタ回路２００の入力電圧および出力電圧を示している。スイッチトキャパシタ回路２００は、入力キャパシタＣＩＮ、第１および第２参照キャパシタＣ１、Ｃ２、スイッチＳ１−１０で構成されるスイッチ回路および差動アンプＤＡＭＰを有している。キャパシタＣＩＮ、Ｃ１、Ｃ２のキャパシタンスは、互いに同一に設定されている。各スイッチＳ１−１０は、ゲート電圧によりオン／オフするｎＭＯＳトランジスタ、ｐＭＯＳトランジスタあるいは、ＣＭＯＳ伝達ゲートにより構成される。スイッチＳ１−６の”Ｓ”および”Ｈ”は、高レベルのサンプル信号Ｓおよび高レベルのホールド信号Ｈを受けたときに切り替わる側を示している。スイッチＳ７−８の”Ｈ１”は、高レベルの制御信号Ｈ１を受けたときにオンすることを示している。スイッチＳ９−１０の”Ｈ２”は、高レベルの制御信号Ｈ２を受けたときにオンすることを示している。

キャパシタＣＩＮの一端および他端は、入力スイッチＳ１、Ｓ２のノードＨを介して差動アンプＤＡＭＰの出力ＶＯＵＴおよび”−入力”にそれぞれ接続され、スイッチＳ１、Ｓ２のノードＳを介して入力電圧線ＶＩＮおよび接地電圧線（固定電圧）にそれぞれ接続されている。キャパシタＣ１は、参照スイッチＳ３、Ｓ４のノードＨおよび参照スイッチ
Ｓ７、Ｓ８を介して差動アンプＤＡＭＰの出力ＶＯＵＴおよび”−入力”にそれぞれ接続され、スイッチＳ３、Ｓ４のノードＳを介して第１参照電圧線＋ＶＲおよび接地電圧線にそれぞれ接続されている。同様に、キャパシタＣ２は、参照スイッチＳ５、Ｓ６のノードＨおよび参照スイッチＳ９、Ｓ１０を介して差動アンプＤＡＭＰの出力ＶＯＵＴおよび”−入力”にそれぞれ接続され、スイッチＳ５、Ｓ６のノードＳを介して第２参照電圧線−ＶＲおよび接地電圧線にそれぞれ接続されている。差動アンプＤＡＭＰの”＋入力”は、接地電圧線に接続されている。

上述したスイッチトキャパシタ回路２００では、サンプル期間（第１期間）に、キャパシタＣＩＮ、Ｃ１、Ｃ２は、一端が入力電圧線ＶＩＮ、参照電圧線＋ＶＲ、−ＶＲにそれぞれ接続され、他端が接地電圧線に接続される。入力電圧ＶＩＮ、参照電圧＋ＶＲ、−ＶＲは、キャパシタＣＩＮ、Ｃ１、Ｃ２にそれぞれサンプルされる。入力電圧ＶＩＮをサンプルしたキャパシタＣＩＮは、サンプル期間に続くホールド期間（第２期間）に、差動アンプＤＡＭＰの入出力間に接続される。同時に、制御信号Ｈ１、Ｈ２のいずれかは、高レベルに変化し、参照電圧＋ＶＲをサンプルしたキャパシタＣ１または参照電圧−ＶＲをサンプルしたキャパシタＣ２のいずれかは、差動アンプＤＡＭＰの入出力間に接続される。図では、制御信号Ｈ１が高レベルに変化する例を示している。そして、ホールド期間に、図１に示した減算器ＳＵＢとアンプＡＭＰとが同時並行的に動作し、ホールド動作が実行され、出力電圧ＶＯＵＴが生成される。

図２は、図１に示したスイッチトキャパシタ回路２００を入力フロントエンド回路（ＳＴＧ１）に適用したパイプラインＡ／Ｄ変換回路１００を示している。パイプラインＡ／Ｄ変換回路１００は、Ａ／Ｄ変換部１０、動作制御部１２およびエンコード部１４を有している。パイプラインＡ／Ｄ変換回路１００は、クロックに同期して動作するが、クロックの記載を省略している。

Ａ／Ｄ変換部１０は、縦続接続された複数のステージＳＴＧ１−４と、ステージＳＴＧ４の出力電圧をデジタル値Ｄ５に変換するサブＡ／Ｄ変換器ＡＤＣと、ステージＳＴＧ１に対応するスイッチ制御回路１６とを有している。初段のステージＳＴＧ１は、入力電圧ＡＩＮ（デジタル信号に変換されるアナログ電圧）を受けるスイッチトキャパシタ回路２００およびアナログ電圧ＡＩＮをデジタル値に変換するサブＡ／Ｄ変換器ＡＤＣを有している。ステージＳＴＧ１のサブＡ／Ｄ変換器ＡＤＣは、アナログ電圧を例えば１ビットのデジタル値Ｄ１に変換する（ａ＝１ビット）。デジタル値Ｄ１は、ステージＳＴＧ２のスイッチトキャパシタ利得段２０２およびエンコード部１４に供給される。ステージＳＴＧ２−４は、公知のスイッチトキャパシタ利得段２０２と、スイッチトキャパシタ利得段２０２の出力電圧をデジタル値に変換するサブＡ／Ｄ変換器ＡＤＣとを有している。スイッチトキャパシタ利得段２０２は、サブＤ／Ａ変換器ＤＡＣ、減算器ＳＵＢおよび増幅器ＡＭＰを有している。

スイッチトキャパシタ回路２００は、入力フロントエンド回路のサンプルホールド回路としても機能する。一般に、入力フロントエンド回路のサンプルホールド回路は、アナログ入力の全範囲に対して線形にサンプルし、かつサンプルした信号を高い精度で次段に伝えるために、高精度のアンプを内蔵している。このため、サンプルホールド回路の消費電力は、比較的大きい。本発明では、初段のサンプルホールド回路にスイッチトキャパシタ回路２００を使用することで、後述するように、消費電力を低くでき、ノイズを減らすことができる。

ステージＳＴＧ２のスイッチトキャパシタ利得段２０２のサブＤ／Ａ変換器ＤＡＣは、前のステージＳＴＧのサブＡ／Ｄ変換器ＡＤＣから出力されるデジタル値をアナログ電圧に変換する。減算器ＳＵＢは、前のステージＳＴＧから出力されるアナログ電圧からサブ
Ｄ／Ａ変換器ＤＡＣが出力するアナログ電圧を減算し、得られたアナログ電圧を増幅器ＡＭＰに出力する。増幅器ＡＭＰは、減算器ＳＵＢから出力されるアナログ電圧を２のｂ乗倍し、自身のサブＡ／Ｄ変換器ＡＤＣおよび次段の減算器ＳＵＢに出力する。ここで、定数ｂは、ステージＳＴＧ２が出力するデジタル値Ｄ２ビット数ｂに等しい。ステージＳＴＧ３−４のスイッチトキャパシタ利得段２０２の増幅器ＡＭＰ（図示せず）は、減算器ＳＵＢから出力されるアナログ電圧を２のｂ乗倍およびｃ乗倍する。この例では、定数ｂ、ｃ、ｄは、何れも１ビットである。すなわち、各増幅器ＡＭＰは、受けた電圧値を２倍の出力電圧を生成する。なお、常数ａ、ｅも１ビットである。

スイッチ制御回路１６は、ステージＳＴＧ１のサブＡ／Ｄ変換器ＡＤＣから出力されるデジタル値に応じて、図１で説明したスイッチトキャパシタ回路２００に含まれるスイッチＳ１−１０を制御するための制御信号Ｈ１、Ｈ２を生成する。制御信号Ｈ１、Ｈ２は、ホールド信号Ｈの高レベル期間に同期して生成される。動作制御部１２は、各スイッチトキャパシタ回路２００のサンプル期間およびホールド期間を定める高レベルのサンプル信号Ｓおよび高レベルのホールド信号Ｈを所定の周期で交互に生成する。エンコード部１４は、Ａ／Ｄ変換部１０のステージＳＴＧ１−４および最終段のサブＡ／Ｄ変換器ＡＤＣにより順次に生成されるデジタル値Ｄ１−５をエンコードし、例えば、５ビットのデジタル信号ＤＯＵＴを出力する。すなわち、パイプラインＡ／Ｄ変換回路１００により、アナログ信号ＡＩＮが５ビットのデジタル信号ＤＯＵＴに変換される。ここで、デジタル値Ｄ１は最上位のビットであり、デジタル値Ｄ５は最下位のビットである。

図３は、図１に示したスイッチトキャパシタ回路２００の動作を示している。スイッチトキャパシタ回路２００は、クロックＣＬＫの遷移エッジ同期して交互に切り替わるサンプル期間およびホールド期間に、それぞれサンプル動作およびホールド動作を実行する。サンプル期間は、サンプル信号Ｓの高レベル期間であり、ホールド期間は、ホールド信号Ｈの高レベル期間である。サンプル信号Ｓおよびホールド信号Ｈは、高レベル期間が重ならない相補の信号である。ホールド期間中、制御信号Ｈ１、Ｈ２のいずれかが高レベルに保持され、上述したホールド動作が実行される。図では、最初のホールド期間に制御信号Ｈ１が高レベルに変化し、次のホールド期間に制御信号Ｈ２が高レベルに変化する例を示している。

図４は、図１に示したスイッチトキャパシタ回路２００のホールド動作で生成される出力電圧ＶＯＵＴを示している。出力電圧ＶＯＵＴは、式（１）、（２）にしたがって生成される。

１／２・（ＶＩＮ−ＶＲ）（ａｔＶＩＮ≧０） ‥‥‥ （１）
１／２・（ＶＩＮ＋ＶＲ）（ａｔＶＩＮ＜０） ‥‥‥ （２）
図５は、本発明者等が本発明前に検討したスイッチトキャパシタ回路を示している。このスイッチトキャパシタ回路は、サンプル期間に入力電圧ＶＩＮをサンプルする２つのキャパシタＣＡ、ＣＢと、キャパシタＣＡを入力電圧ＶＩＮ、接地電圧線および差動アンプＤＡＭＰに接続し、キャパシタＣＢを入力電圧ＶＩＮ、参照電圧＋ＶＲ、−ＶＲおよび接地電圧線に接続するスイッチ群とを有している。各スイッチの”Ｓ”および”Ｈ”は、サンプル期間およびホールド期間に切り替わる側を示している。

図６は、図５に示したスイッチトキャパシタ回路のホールド動作で生成される出力電圧ＶＯＵＴを示している。出力電圧ＶＯＵＴは、式（３）、（４）にしたがって生成される。

２ＶＩＮ−ＶＲ（ａｔＶＩＮ≧０） ‥‥‥ （３）
２ＶＩＮ＋ＶＲ（ａｔＶＩＮ＜０） ‥‥‥ （４）
本発明のスイッチトキャパシタ回路２００の特性を示す上述した式（１）、（２）において、入力電圧ＶＩＮを４・ＶＩＮとし、参照電圧ＶＲを２・ＶＲ、参照電圧−ＶＲを２・（−ＶＲ）とすると、式（１）、（２）は、式（３）、（４）に等しくなる。このため、図２に示したパイプラインＡ／Ｄ変換回路１００において、２倍の参照電圧ＶＲ、−ＶＲを供給し、ステージＳＴＧ１の入力において入力電圧を４倍することで、図５に示したスイッチトキャパシタ回路を用いて構成されるパイプラインＡ／Ｄ変換回路と同じ特性を有するパイプラインＡ／Ｄ変換回路を構成できる。

図７は、本発明のスイッチトキャパシタ回路の特徴を示している。ｇｍは相互コンダクタンスを示す。差動アンプＤＡＭＰの出力電圧Ｖｎ２（ＯＵＴ）は、キャパシタＣＩＮ、Ｃ１で分割されることなく、キャパシタＣＩＮ、Ｃ１を介してそのまま差動アンプＤＡＭＰの入力電圧Ｖｎ２（ｉｎ）になる。一方、図５に示したスイッチトキャパシタ回路では、差動アンプＤＡＭＰの出力電圧Ｖｎ１（ＯＵＴ）は、キャパシタＣＡ、ＣＢで分割されるため、入力電圧Ｖｎ１（ｉｎ）は出力電圧Ｖｎ１（ＯＵＴ）より低くなる（増幅率が２倍）。このため、スイッチトキャパシタ回路２００の帰還係数βは、図４のスイッチトキャパシタ回路の帰還係数βの２倍になる。

また、キャパシタＣ１、Ｃ２は、差動アンプＤＡＭＰの負荷として見えない。このため、スイッチトキャパシタ回路２００のホールド動作中のＧＢＷ積（ＧａｉｎＢａｎｄＷｉｄｔｈｐｒｏｄｕｃｔ）は、図４のスイッチトキャパシタ回路のＧＢＷ積に比べて、２倍以上になる。したがって、スイッチキャパシタ回路２００およびパイプラインＡ／Ｄ変換回路１００の動作速度を従来と同等に設計するときに、消費電力を半分以下にできる。消費電力を従来と同程度に設計するとき、動作速度（変換速度）を大幅に向上できる。さらに、スイッチトキャパシタ回路２００の差動アンプＤＡＭＰの入力換算ノイズは、帰還係数βと同様の理由により、図５のスイッチトキャパシタ回路に比べ半減される。Ｓ／Ｎ比を改善できるため、高精度のパイプラインＡ／Ｄ変換回路を構成できる。

図８は、スイッチトキャパシタ回路２００が動作するときの出力電圧ＶＯＵＴの変化を示している。ホールド期間の出力電圧ＶＯＵＴは、最終値Ｖｆｉｎａｌに到達するようにセトリングされる。この時、出力電圧の精度を上げるために、最終値Ｖｆｉｎａｌに対して所望の精度の電圧までセトリングすることが重要である。特に、パイプラインＡ／Ｄ変換回路では、初段のアナログ入力に近いスイッチトキャパシタ回路ほど、高精度のセトリングが要求される。

ホールド期間におけるスイッチトキャパシタ回路２００の伝達特性を１次とする場合、出力電圧ＶＯＵＴ（ｔ）は、式（５）で表される。ここで、ＧＢＷは、スイッチトキャパシタ回路２００のホールド期間におけるＧＢＷ積（図６のＧＢＷｓｃ）を示している。

ＶＯＵＴ（ｔ）＝Ｖｆｉｎａｌ・（１−ｅ^{−ＧＢＷ・ｔ}） ‥‥‥ （５）
ホールド期間に出力電圧ＶＯＵＴがｎビットのセトリングに要する時間ｔｓは、式（６）で表される。時間ｔｓがスイッチトキャパシタ回路２００全体の変換周期（＝変換速度の逆数）に占める割合をαとすると、ｎビットのセトリングが必要なスイッチトキャパシタ回路２００の変換速度ｆｓは、式（７）が最大になる。ここで、多くの場合、α＝０．５である。式（７）より、スイッチトキャパシタ回路２００の変換速度は、ＧＢＷ積に比例し、ＧＢＷ積が大きいほど変換速度を上げることができる。

ｔｓ＝（ｎ／ＧＢＷ）・ｌｎ２ ‥‥‥ （６）
ｆｓ＝α／ｔｓ＝（α・ＧＢＷ）／（ｎ・ｌｎ２） ‥‥‥ （７）
以上、第１の実施形態では、図７に示したように、差動アンプＤＡＭＰの帰還係数を小さくできるため、ＧＢＷ積を大きくできる。差動アンプＤＡＭＰの入力換算ノイズを小さ
くできる。したがって、差動アンプＤＡＭＰの消費電力を小さくできる。消費電力を従来と同等にする場合、差動アンプＤＡＭＰの動作速度を向上できる。この結果、動作速度を従来と同等にする場合、スイッチトキャパシタ回路２００の消費電力を半分以下にできる。消費電力を従来と同等にする場合、スイッチトキャパシタ回路２００の動作速度を大幅に向上できる。さらに、アンプの帰還係数を小さくできるため、アンプの入力換算ノイズを減らすことができ、Ｓ／Ｎ比を改善できる。スイッチトキャパシタ回路２００を用いることで、消費電力の小さいパイプラインＡ／Ｄ変換回路１００を構成できる。あるいは、動作速度の速いパイプラインＡ／Ｄ変換回路１００を構成できる。また、高いＳ／Ｎ比を有する高精度のパイプラインＡ／Ｄ変換回路１００を構成できる。スイッチトキャパシタ回路２００は、図１に示したように、キャパシタＣＩＮ、Ｃ１、Ｃ２および簡易なスイッチＳ１−１０により構成できるため、回路規模を増大することなく、スイッチトキャパシタ回路２００およびパイプラインＡ／Ｄ変換回路１００を構成できる。

図９および図１０は、本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

図９は、スイッチトキャパシタ回路２００Ａの詳細を示している。スイッチトキャパシタ回路２００Ａは、スイッチトキャパシタ回路２００からスイッチＳ７−１０を削除して構成されている。入力キャパシタＣＩＮおよびスイッチＳ１、Ｓ２の接続関係は、第１の実施形態と同じである。参照キャパシタＣ１は、スイッチＳ３、Ｓ４（参照スイッチ）の”Ｈ１ノード”を介して差動アンプＤＡＭＰの出力ＶＯＵＴおよび”−入力”にそれぞれ接続され、スイッチＳ３、Ｓ４のノードＳを介して参照電圧線＋ＶＲ（第１参照電圧線）および接地電圧線にそれぞれ接続されている。同様に、参照キャパシタＣ２は、スイッチＳ５、Ｓ６（参照スイッチ）の”Ｈ２ノード”を介して差動アンプＤＡＭＰの出力ＶＯＵＴおよび”−入力”にそれぞれ接続され、スイッチＳ５、Ｓ６のノードＳを介して参照電圧線−ＶＲ（第２参照電圧線）および接地電圧線にそれぞれ接続されている。スイッチトキャパシタ回路２００Ａの動作タイミングは、第１の実施形態（図３）と同じである。

スイッチＳ３−４の”Ｈ１”は、高レベルの制御信号Ｈ１を受けたときにオンすることを示している。スイッチＳ５−６の”Ｈ２”は、高レベルの制御信号Ｈ２を受けたときにオンすることを示している。本実施形態では、各キャパシタＣ１、Ｃ２と差動アンプＤＡＭＰとを、一組のスイッチＣ３−４（または、Ｃ５−６）で接続できる。スイッチの数を削減できるため、スイッチトキャパシタ回路２００Ａを簡易に構成できる。

図１０は、図９に示したスイッチトキャパシタ回路２００Ａを入力フロントエンド回路（ＳＴＧ１）に適用したパイプラインＡ／Ｄ変換回路１００Ａを示している。パイプラインＡ／Ｄ変換回路１００Ａは、スイッチトキャパシタ回路２００Ａおよびスイッチ制御回路１６Ａが、第１の実施形態のパイプラインＡ／Ｄ変換回路１００のスイッチトキャパシタ回路２００およびスイッチ制御回路１６と相違している。その他の構成は、パイプラインＡ／Ｄ変換回路１００と同じである。スイッチ制御回路１６Ａは、ステージＳＴＧ１のサブＡ／Ｄ変換器ＡＤＣから出力されるデジタル値の論理にホールド信号Ｈの論理を加えて制御信号Ｈ１、Ｈ２を生成する。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スイッチトキャパシタ回路２００ＡおよびパイプラインＡ／Ｄ変換回路１００Ａを回路規模を小さく構成できる。

図１１は、本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同
一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインＡ／Ｄ変換回路１００Ｂは、スイッチトキャパシタ回路２００Ｂが、第１の実施形態のパイプラインＡ／Ｄ変換回路１００のスイッチトキャパシタ回路２００と相違している。その他の構成は、パイプラインＡ／Ｄ変換回路１００と同じである。

スイッチトキャパシタ回路２００Ｂは、第１の実施形態のスイッチトキャパシタ回路２００に対して、入力スイッチＳ２を削除し、短絡スイッチＳ１１を追加して構成されている。参照スイッチＳ４、Ｓ６のノードＳは、接地電圧線ではなく、差動アンプＤＡＭＰの”−入力”に接続されている。短絡スイッチＳ１１は、サンプル期間中に、差動アンプＤＡＭＰの出力ＶＯＵＴと”−入力”との間を接続し、仮想接地電圧点を生成する。このため、サンプル期間に、差動アンプＤＡＭＰのオフセット値をキャンセルできる。スイッチトキャパシタ回路２００Ｂの動作タイミングは、第１の実施形態（図３）と同じである。

以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、短絡スイッチＳ１１を形成することで差動アンプＤＡＭＰのオフセット値をキャンセルできるため、スイッチトキャパシタ回路２００Ｂの出力電圧の精度を向上できる。

図１２は、本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインＡ／Ｄ変換回路１００Ｃは、スイッチトキャパシタ回路２００Ｃが、第１の実施形態のパイプラインＡ／Ｄ変換回路１００のスイッチトキャパシタ回路２００と相違している。その他の構成は、パイプラインＡ／Ｄ変換回路１００と同じである。

スイッチトキャパシタ回路２００Ｃは、差動入力および差動出力を有する全差動型で構成されている。このため、スイッチトキャパシタ回路２００Ｃは、入力電圧ＶＩＮ＋および参照電圧ＶＲ＋、ＶＲ−を受けるサンプルホールド部（図中の差動アンプＤＡＭＰを除いた上半分）と、入力電圧ＶＩＮ−および参照電圧ＶＲ＋、ＶＲ−を受けるサンプルホールド部（図中の差動アンプＤＡＭＰを除いた下半分；符号の末尾に”ａ”を付したスイッチおよびキャパシタ）とを有している。上側のサンプルホールド部の回路構成は、スイッチトキャパシタ回路２００のサンプルホールド部（差動アンプＤＡＭＰを除いた部分；符号の末尾に”ｂ”を付したスイッチおよびキャパシタ）と同じである。下側のサンプルホールド部の回路構成は、参照電圧ＶＲ＋、ＶＲ−に対応するキャパシタＣ１ｂ、Ｃ２ｂおよびスイッチＳ３ｂ−Ｓ１０ｂを入れ替えたことを除き、スイッチトキャパシタ回路２００のサンプルホールド部（差動アンプＤＡＭＰを除いた部分）と同じである。ここで、”入力電圧ＶＩＮ＋”から”入力電圧ＶＩＮ−”を差し引いた値が、第１の実施形態の入力電圧ＶＩＮを示す。”参照電圧ＶＲ＋”から”参照電圧ＶＲ−”を差し引いた値が、第１の実施形態の参照電圧＋ＶＲを示す。”参照電圧ＶＲ−”から”参照電圧ＶＲ＋”を差し引いた値が、第１の実施形態の参照電圧−ＶＲを示す。

ホールド期間において、出力電圧”ＶＯＵＴ^＋−ＶＯＵＴ⁻”は、制御信号Ｈ１が高レベルの場合と、制御信号Ｈ２が高レベルの場合とで、次の値になる。

１／２（（ＶＩＮ^＋−ＶＩＮ⁻）＋（ＶＲ^＋−ＶＲ⁻）） ‥‥（Ｈ１＝”Ｈ”）
１／２（（ＶＩＮ^＋−ＶＩＮ⁻）−（ＶＲ^＋−ＶＲ⁻）） ‥‥（Ｈ２＝”Ｈ”）
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。すなわち、全差動構成のスイッチトキャパシタ回路２００Ｃおよびこのスイッチトキャパシタ回路２００Ｃを用いるパイプラインＡ／Ｄ変換回路１００Ｃにおいても、消費電力を削減でき、あるいは動作速度を向上できる。

図１３は、本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第５の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインＡ／Ｄ変換回路１００Ｄは、スイッチトキャパシタ回路２００Ｄが、第１の実施形態のパイプラインＡ／Ｄ変換回路１００のスイッチトキャパシタ回路２００と相違している。その他の構成は、その他の構成は、スイッチ制御回路（図示せず）が制御信号Ｈ１、Ｈ２だけでなく制御信号Ｈ０を出力する点、およびスイッチトキャパシタ回路２００Ｇが参照電圧＋ＶＲ、−ＶＲだけでなくＶＲ０を受ける点を除き、パイプラインＡ／Ｄ変換回路１００（図２）と同じである。

スイッチトキャパシタ回路２００Ｄは、第１の実施形態のスイッチトキャパシタ回路２００に参照キャパシタＣ０およびスイッチＳ１２−１５を加えて構成されている。参照キャパシタＣ０は、参照キャパシタＣ１、Ｃ２と同様に、参照スイッチＳ１３、Ｓ１４のノードＨおよび参照スイッチＳ１２、Ｓ１５を介して差動アンプＤＡＭＰの出力ＶＯＵＴおよび”−入力”にそれぞれ接続され、スイッチＳ１３、Ｓ１４のノードＳを介して第３参照電圧線ＶＲ０および接地電圧線にそれぞれ接続されている。参照電圧ＶＲ０は、参照電圧＋ＶＲ、−ＶＲの中間値に設定されている。

この実施形態では、パイプラインＡ／Ｄ変換回路１００Ｄの各ステージＳＴＧ１−４（図２参照）は、それぞれ１．５ビットを判定する。各スイッチトキャパシタ回路２００は、ホールド期間にスイッチ制御回路の制御を受け、前段のサブＡ／Ｄ変換器ＡＤＣがデジタル値”１１”（論理値”１”を示す）を出力するときに、参照電圧＋ＶＲが蓄積されたキャパシタＣ１を差動アンプＤＡＭＰに接続する。このときの出力電圧ＶＯＵＴは、式（８）になる。同様に、前段のサブＡ／Ｄ変換器ＡＤＣがデジタル値”００”（論理値”０”を示す）を出力するときに、参照電圧−ＶＲが蓄積されたキャパシタＣ２が差動アンプＤＡＭＰに接続される。このときの出力電圧ＶＯＵＴは、式（９）になる。前段のサブＡ／Ｄ変換器ＡＤＣがデジタル値”０１”（論理値”不定”を示す）を出力するときに、参照電圧ＶＲ０（例えば、接地電圧）が蓄積されたキャパシタＣ０が差動アンプＤＡＭＰに接続される。このときの出力電圧ＶＯＵＴは、式（１０）になる。

ＶＯＵＴ＝１／２（ＶＩＮ＋ＶＲ） ‥‥‥ （８）
ＶＯＵＴ＝１／２ＶＩＮ ‥‥‥ （９）
ＶＯＵＴ＝１／２（ＶＩＮ−ＶＲ） ‥‥‥ （１０）
以上、第５の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、１．５ビットを判定するスイッチトキャパシタ回路２００Ｄおよびこのスイッチトキャパシタ回路２００Ｄを有するパイプラインＡ／Ｄ変換回路１００Ｄに本発明を適用することで、高精度のパイプラインＡ／Ｄ変換回路１００Ｄの消費電力を削減でき、あるいは動作速度を向上できる。

図１４は、本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第６の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインＡ／Ｄ変換回路１００Ｅは、スイッチトキャパシタ回路２００Ｅが、第１の実施形態のパイプラインＡ／Ｄ変換回路１００のスイッチトキャパシタ回路２００と相違している。その他の構成は、パイプラインＡ／Ｄ変換回路１００と同じである。

スイッチトキャパシタ回路２００Ｅでは、各キャパシタＣＩＮ、Ｃ１、Ｃ２は、一対にサブキャパシタにより構成されている。キャパシタＣＩＮ、Ｃ１、Ｃ２を電圧線ＶＩＮ、＋ＶＲ、−ＶＲ、接地電圧線、差動アンプＤＡＭＰに接続するスイッチは、サブキャパシ
タにそれぞれ対応して形成されている。この実施形態では、第５の実施形態と同様に、パイプラインＡ／Ｄ変換回路１００Ｅの各ステージＳＴＧ１−４（図２参照）は、それぞれ１．５ビットを判定する。

各スイッチトキャパシタ回路２００Ｅは、スイッチ制御回路１６（図２参照）の制御を受け、前段のサブＡ／Ｄ変換器ＡＤＣがデジタル値”１１”（論理値”１”を示す）を出力するときに、スイッチＡ、Ｂ、Ｃ、Ｄを図中の”＋ＶＲ”の欄に示す状態に切り替える。このときの出力電圧ＶＯＵＴは、式（１１）になる（式（８）と同じ値）。同様に、前段のサブＡ／Ｄ変換器ＡＤＣがデジタル値”０１”（論理値”不定”を示す）を出力するときに、スイッチＡ、Ｂ、Ｃ、Ｄを図中の”ＶＲ０”の欄に示す状態に切り替える。このときの出力電圧ＶＯＵＴは、式（１２）になる（式（９）と同じ値）。前段のサブＡ／Ｄ変換器ＡＤＣがデジタル値”００”（論理値”０”を示す）を出力するときに、スイッチＡ、Ｂ、Ｃ、Ｄを図中の”−ＶＲ”の欄に示す状態に切り替える。このときの出力電圧ＶＯＵＴは、式（１３）になる（式（１０）と同じ値）。

ＶＯＵＴ＝１／４（２・ＶＩＮ＋ＶＲ＋ＶＲ）
＝１／２（ＶＩＮ＋ＶＲ） ‥‥‥ （１１）
ＶＯＵＴ＝１／４（２・ＶＩＮ＋ＶＲ−ＶＲ）
＝１／２ＶＩＮ ‥‥‥ （１２）
ＶＯＵＴ＝１／４（２・ＶＩＮ−ＶＲ−ＶＲ）
＝１／２（ＶＩＮ−ＶＲ） ‥‥‥ （１３）
以上、第６の実施形態においても、上述した第１および第５の実施形態と同様の効果を得ることができる。さらに、参照電圧ＶＲ０が不要になるため、参照電圧ＶＲ０を生成する電圧生成回路を不要にできる。この結果、パイプラインＡ／Ｄ変換回路１００Ｅを搭載するシステムの回路規模および消費電力を削減できる。

図１５および図１６は、本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第７の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

図１５において、スイッチトキャパシタ回路２００Ｆは、第１の実施形態のスイッチトキャパシタ回路２００に比較回路１８Ｆを加えて構成されている。比較回路１８Ｆは、比較キャパシタＣＱ、比較スイッチＳ１６、Ｓ１７および比較器ＣＭＰを有している。比較キャパシタＣＱの一端および他端は、比較スイッチＳ１６、Ｓ１７のノードＱを介して比較電圧線ＶＲＣおよび比較器ＣＭＰの入力にそれぞれ接続され、スイッチＳ１６、Ｓ１７のノードＳを介して入力電圧線ＶＩＮおよび接地電圧線にそれぞれ接続されている。比較キャパシタＣＱおよび比較スイッチＳ１６、Ｓ１７は、入力電圧ＶＩＮをサンプル／ホールドするサンプルホールド回路として動作する。比較器ＣＭＰは、サンプルされた入力電圧ＶＩＮをデジタル値に変換するサブＡ／Ｄ変換器ＡＤＣとして動作する。

比較回路１８Ｆでは、サンプル期間（第１期間）に、キャパシタＣＱは、一端が入力電圧線ＶＩＮに接続され、他端が接地電圧線に接続され、入力電圧ＶＩＮが、キャパシタＣＱにサンプルされる。サンプル期間に続く比較期間（第３期間）に、キャパシタＣＱは、一端が比較電圧線ＶＲＣに接続され、他端が比較器ＣＭＰの入力に接続される。そして、比較期間に、入力電圧ＶＩＮに対応するデジタル値ＱＯが生成される。各スイッチトキャパシタ回路２００Ｆのデジタル値ＱＯは、図１５に示したデジタル値Ｄ１−４である。図１５に示した各スイッチ制御回路１６Ｆは、比較期間に続くホールド期間に、デジタル値ＱＯに応じて、制御信号Ｈ１、Ｈ２のいずれかを出力する。

図１６は、図１５に示したスイッチトキャパシタ回路２００Ｆを入力フロントエンド回
路（ＳＴＧ１）に適用したパイプラインＡ／Ｄ変換回路１００Ｆを示している。パイプラインＡ／Ｄ変換回路１００Ｆのスイッチトキャパシタ回路２００Ｆは、図２に示したステージＳＴＧ１のサブＡ／Ｄ変換器ＡＤＣを含んでいる。第１の実施形態で説明したように、一般に、入力フロントエンド回路のサンプルホールド回路は、精度を向上するために、消費電力が大きく回路規模の大きいアンプを内蔵している。本実施形態においても、入力フロントエンド回路のサンプルホールド回路を図１５に示したように簡易に構成できる。したがって、従来のサンプルホールド回路と比較して消費電力および回路規模を大幅に削減できる。

動作制御部１２Ｆは、第１の実施形態の動作制御部１２の機能に加えて、サンプル期間とホールド期間の間に設定される比較期間を定める比較期間信号Ｑを出力する機能を有している。スイッチ制御回路１６Ｆは、スイッチトキャパシタ回路２００Ｆに含まれるサブＡ／Ｄ変換器ＡＤＣから出力されるデジタル値Ｄ１（上述した図１５のＱＯに等しい）に応じて、制御信号Ｈ１、Ｈ２のいずれかをホールド期間に高レベルに保持する機能を有している。その他の構成は、パイプラインＡ／Ｄ変換回路１００と同じである。

図１７は、図１５に示したスイッチトキャパシタ回路２００Ｆを動作を示している。第１の実施形態（図３）と同じ動作については、詳細な説明を省略する。スイッチトキャパシタ回路２００Ｆは、クロックＣＬＫの遷移エッジ同期して順次切り替わるサンプル期間、比較期間およびホールド期間に、それぞれサンプル動作、比較動作およびホールド動作を実行する。サンプル期間およびホールド期間は、第１の実施形態と同じである。比較期間は、比較期間信号Ｑの高レベル期間である。ホールド期間では、比較期間に判定されたデジタル値ＱＯに応じて、制御信号Ｈ１、Ｈ２のいずれかが高レベルに保持され、ホールド動作が実行される。

以上、第７の実施形態においても、上述した第１および第６の実施形態と同様の効果を得ることができる。さらに、スイッチトキャパシタ回路２００Ｆに比較回路１８Ｆを形成することにより、スイッチトキャパシタ回路２００Ｆにサンプルホールド回路およびサブＡ／Ｄ変換器ＡＤＣの機能を持たせることができる。したがって、パイプラインＡ／Ｄ変換回路１００Ｆの初段ＳＴＧ１にスイッチトキャパシタ回路２００Ｆを適用することで、入力フロントエンド回路のサンプルホールド回路を簡易に構成でき、消費電力および回路規模を従来に比べ大幅に削減できる。

図１８は、本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第８の実施形態を示している。第１、第５および第７の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のパイプラインＡ／Ｄ変換回路１００Ｇのスイッチトキャパシタ回路２００Ｇは、第５の実施形態のスイッチトキャパシタ回路２００Ｄに比較回路１８Ｇを加えて構成されている。その他の構成は、スイッチ制御回路（図示せず）が制御信号Ｈ１、Ｈ２だけでなく制御信号Ｈ０を出力する点、およびスイッチトキャパシタ回路２００Ｇが参照電圧＋ＶＲ、−ＶＲだけでなく参照電圧ＶＲ０を受ける点を除き、パイプラインＡ／Ｄ変換回路１００Ｆ（図１５）と同じである。

比較回路１８Ｇは、比較キャパシタＣＱ＋、ＣＱ−、比較スイッチＳ１６−１９および比較キャパシタＣＱ＋、ＣＱ−にそれぞれ対応する比較器ＣＭＰ１−２を有している。比較キャパシタＣＱ＋の一端および他端は、比較スイッチＳ１６、Ｓ１７のノードＱを介して比較電圧線＋ＶＲＣおよび比較器ＣＭＰ１の入力にそれぞれ接続され、スイッチＳ１６、Ｓ１７のノードＳを介して入力電圧線ＶＩＮおよび接地電圧線にそれぞれ接続されている。比較キャパシタＣＱ−の一端および他端は、比較スイッチＳ１８、Ｓ１９のノードＱを介して比較電圧線−ＶＲＣおよび比較器ＣＭＰ２の入力にそれぞれ接続され、スイッチ
Ｓ１８、Ｓ１９のノードＳを介して入力電圧線ＶＩＮおよび接地電圧線にそれぞれ接続されている。比較キャパシタＣＱ＋、比較スイッチＳ１６、Ｓ１７と比較キャパシタＣＱ−、比較スイッチＳ１８、Ｓ１９とは、それぞれ入力電圧ＶＩＮをサンプル／ホールドするサンプルホールド回路として動作する。比較器ＣＭＰ１−２は、サンプルされた入力電圧ＶＩＮをデジタル値ＱＯＨ、ＱＯＬに変換するサブＡ／Ｄ変換器ＡＤＣとして動作する。

図１９は、比較回路１８Ｇの比較期間の動作を示している。比較電圧＋ＶＲＣ、−ＶＲＣは、参照電圧＋ＶＲ、−ＶＲの１／４にそれぞれ設定されている。比較回路１８Ｇは、入力電圧ＶＩＮが比較電圧＋ＶＲＣより大きいときに、デジタル値ＱＯＨ、ＱＯＬ＝”００”を出力し、入力電圧ＶＩＮが比較電圧−ＶＲＣより小さいときに、デジタル値ＱＯＨ、ＱＯＬ＝”１１”を出力し、入力電圧ＶＩＮが比較電圧−ＶＲＣと＋ＶＲＣの間にあるときに、デジタル値ＱＯＨ、ＱＯＬ＝”１０”を出力する。すなわち、比較回路１８Ｇは、サンプルホールド回路および１．５ビットを判定するサブＡ／Ｄ変換器ＡＤＣとして機能する。スイッチトキャパシタ回路２００Ｇは、スイッチは、比較回路１８Ｇから出力されるデジタル値ＱＯＨ、ＱＯＬに応じて、スイッチトキャパシタ回路２００Ｇの動作タイミングは、第７の実施形態（図１７）と同じである。

以上、第８の実施形態においても、上述した第１、第５および第７の実施形態と同様の効果を得ることができる。すなわち、本発明を１．５ビットを判定するスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路にすることで、入力フロントエンド回路のサンプルホールド回路を簡易に構成でき、消費電力および回路規模を従来に比べ大幅に削減できる。

なお、上述した実施形態では、本発明のスイッチトキャパシタ回路を、パイプラインＡ／Ｄ変換回路の入力フロントエンド回路（ＳＴＧ１）に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明のスイッチトキャパシタ回路を、パイプラインＡ／Ｄ変換回路内の複数のステージＳＴＧ１に適用することでも、消費電力を大幅に削減でき、回路規模を大幅に削減できる。

上述した実施形態では、本発明のスイッチトキャパシタ回路を、各ステージＳＴＧにおいて１ビットまたは１．５ビットを判定するパイプラインＡ／Ｄ変換回路に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、各ステージＳＴＧにおいて２ビット以上を判定するパイプラインＡ／Ｄ変換回路に適用してもよい。

本発明のスイッチトキャパシタ回路は、上述した例に限らず、図２０−図３３に示すスイッチトキャパシタ回路２００Ｈ−２００Ｕでもよい。図２０のスイッチトキャパシタ回路２００Ｈは、第２の実施形態のスイッチトキャパシタ回路２００Ａ（図１０）を全差動型に変更する例を示している。図２１のスイッチトキャパシタ回路２００Ｉは、第３の実施形態のスイッチトキャパシタ回路２００Ｂ（図１１）を全差動型に変更する例を示している。図２２のスイッチトキャパシタ回路２００Ｊは、第２の実施形態のスイッチトキャパシタ回路２００Ａ（図１０）を仮想接地型に変更し、さらに全差動型に変更する例を示している。

図２３のスイッチトキャパシタ回路２００Ｋは、第５の実施形態のスイッチトキャパシタ回路２００Ｄ（図１３）を全差動型に変更する例を示している。図２４は、図２３に示したスイッチトキャパシタ回路２００Ｋを入力フロントエンド回路（ＳＴＧ１）に適用したパイプラインＡ／Ｄ変換回路１００Ｋを示している。図２５のスイッチトキャパシタ回路２００Ｌは、第２の実施形態のスイッチトキャパシタ回路２００Ａ（図１０）を１．５ビットを判定する型に変更し、さらに全差動型に変更する例を示している。図２３および
図２５において、ホールド期間の出力電圧”ＶＯＵＴ^＋−ＶＯＵＴ−”は、制御信号Ｈ１が高レベルの場合と、制御信号Ｈ０が高レベルの場合と、制御信号Ｈ２が高レベルの場合とで、次の値になる。

１／２（（ＶＩＮ^＋−ＶＩＮ⁻）＋（ＶＲ^＋−ＶＲ⁻）） ‥‥（Ｈ１＝”Ｈ”）
１／２（ＶＩＮ^＋−ＶＩＮ⁻） ‥‥（Ｈ０＝”Ｈ”）
１／２（（ＶＩＮ^＋−ＶＩＮ⁻）−（ＶＲ^＋−ＶＲ⁻）） ‥‥（Ｈ２＝”Ｈ”）
図２６のスイッチトキャパシタ回路２００Ｍは、第６の実施形態のスイッチトキャパシタ回路２００Ｅ（図１４）を全差動型に変更する例を示している。図２７のスイッチトキャパシタ回路２００Ｎは、第６の実施形態のスイッチトキャパシタ回路２００Ｅ（図１４）のスイッチの一部を第２の実施形態と同様の手法で削除し、さらに全差動型に変更する例を示している。

図２８のスイッチトキャパシタ回路２００Ｏは、第７の実施形態のスイッチトキャパシタ回路２００Ｆ（図１５）を全差動型に変更する例を示している。図２９のスイッチトキャパシタ回路２００Ｐは、図２８のスイッチトキャパシタ回路２００Ｏのスイッチの一部を第２の実施形態と同様の手法で削除する例を示している。

図３０−図３３のスイッチトキャパシタ回路２００Ｑ、２００Ｒ、２００Ｓ、２００Ｔは、スイッチトキャパシタ回路２００Ｋ、２００Ｌ、２００Ｍ、２００Ｎに、比較回路１８Ｐを付加する例を示している。図３４のスイッチトキャパシタ回路２００Ｕは、第６の実施形態のスイッチトキャパシタ回路１００Ｅ（図１４）に、第８の実施形態の比較回路１８Ｇ（図１８）を付加する例を示している。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
前記第１期間に、入力電圧および第１〜第ｎ参照電圧（ｎは、２以上の整数）をそれぞれサンプルする入力キャパシタおよび第１〜第ｎ参照キャパシタと、
前記第１期間に続く第２期間に、前記入力電圧に対応する出力電圧を生成するアンプと、
前記第２期間に、前記入力キャパシタを前記アンプの出力と入力との間に接続するとともに、制御信号に応じて前記第１〜第ｎ参照キャパシタの少なくともいずれかを前記アンプの出力と入力との間に接続するスイッチ回路とを備えていることを特徴とするスイッチトキャパシタ回路。
（付記２）
付記１記載のスイッチトキャパシタ回路において、
前記スイッチ回路は、
前記入力キャパシタの両端を、前記第１期間に前記入力電圧のノードおよび固定電圧のノードに接続し、前記第２期間に前記アンプの入力および出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第１期間に前記各参照電圧のノードおよび前記固定電圧のノードに接続し、前記第２期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
（付記３）
付記１記載のスイッチトキャパシタ回路において、
前記スイッチ回路は、
前記入力キャパシタの一端を、前記第１期間に前記入力電圧のノードに接続し、前記第２期間に前記アンプの出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第１期間に前記各参照電圧のノードおよび前記ア
ンプの入力に接続し、前記第２期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチと、
前記アンプの出力と入力を、前記第１期間に互いに短絡する短絡スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
（付記４）
付記１記載のスイッチトキャパシタ回路において、
前記アンプは、相補の入力と相補の出力を有する差動増幅型であり、
前記入力キャパシタおよび前記参照キャパシタは、前記アンプの各入出力対毎に形成されていることを特徴とするスイッチトキャパシタ回路。
（付記５）
付記１記載のスイッチトキャパシタ回路において、
前記各第１〜第ｎ参照キャパシタは、並列に配置される複数のサブキャパシタで構成され、
前記スイッチ回路は、前記第２期間に前記制御信号に応じて前記サブキャパシタの少なくとも２つを前記アンプの出力と入力との間に接続することを特徴とするスイッチトキャパシタ回路。
（付記６）
付記１記載のスイッチトキャパシタ回路において、
前記第１期間と前記第２期間の間に設定される第３期間に、前記入力電圧と比較電圧との大きさを比較し、比較結果を前記制御信号として出力する比較回路を備えていることを特徴とするスイッチトキャパシタ回路。
（付記７）
付記６記載のスイッチトキャパシタ回路において、
前記各比較回路は、
前記入力電圧をサンプリングする比較キャパシタと、
入力が前記比較キャパシタの一端に接続され、出力から前記制御信号を出力する比較器と、
前記比較キャパシタの両端を、前記第１期間に前記入力電圧のノードおよび前記固定電圧のノードに接続し、前記第３期間に前記比較電圧のノードおよび前記比較器の入力に接続する比較スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
（付記８）
アナログ電圧を上位桁から順にデジタル値に変換するための縦続接続された複数のステージを備え、
前記ステージの少なくともいずれかは、スイッチトキャパシタ回路を備え、
前記スイッチトキャパシタ回路は、
第１期間に、前記入力電圧および第１〜第ｎ参照電圧（ｎは、２以上の整数）をそれぞれサンプルする入力キャパシタおよび第１〜第ｎ参照キャパシタと、
前記第１期間に続く第２期間に、前記入力電圧に対応する前記出力電圧を生成するアンプと、
前記第２期間に、前記入力キャパシタを前記アンプの出力と入力との間に接続するとともに、制御信号に応じて前記第１〜第ｎキャパシタの少なくともいずれかを前記アンプの出力と入力との間に接続するスイッチ回路とを備えていることを特徴とするパイプラインＡ／Ｄ変換回路。
（付記９）
付記８記載のパイプラインＡ／Ｄ変換回路において、
前記ステージに形成されるサブＡ／Ｄ変換器からそれぞれ出力されるビット値をエンコードし、複数ビットで構成されるデジタル値を出力するエンコード部を備えていることを特徴とするパイプラインＡ／Ｄ変換回路。
（付記１０）
付記８記載のパイプラインＡ／Ｄ変換回路において、
前記スイッチ回路をオン／オフするための前記制御信号を生成するスイッチ制御回路を備え、
前記各ステージは、前記デジタル値のビット値を生成するサブＡ／Ｄ変換器を備え、
前記スイッチ制御回路は、前記スイッチトキャパシタ回路の入力に接続される前記サブＡ／Ｄ変換器が出力する前記ビット値に応じて前記制御信号を生成することを特徴とするスイッチトキャパシタ回路。
（付記１１）
付記８記載のパイプラインＡ／Ｄ変換回路において、
前記スイッチ回路は、
前記入力キャパシタの両端を、前記第１期間に前記入力電圧のノードおよび固定電圧のノードに接続し、前記第２期間に前記アンプの入力および出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第１期間に前記各参照電圧のノードおよび前記固定電圧のノードに接続し、前記第２期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチとを備えていることを特徴とするパイプラインＡ／Ｄ変換回路。
（付記１２）
付記８記載のパイプラインＡ／Ｄ変換回路において、
前記スイッチ回路は、
前記入力キャパシタの一端を、前記第１期間に前記入力電圧のノードに接続し、前記第２期間に前記アンプの出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第１期間に前記各参照電圧のノードおよび前記アンプの入力に接続し、前記第２期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチと、
前記アンプの出力と入力を、前記第１期間に互いに短絡する短絡スイッチとを備えていることを特徴とするパイプラインＡ／Ｄ変換回路。
（付記１３）
付記８記載のパイプラインＡ／Ｄ変換回路において、
前記アンプは、相補の入力と相補の出力を有する差動増幅型であり、
前記入力キャパシタおよび前記参照キャパシタは、前記アンプの各入出力対毎に形成されていることを特徴とするパイプラインＡ／Ｄ変換回路。
（付記１４）
付記８記載のパイプラインＡ／Ｄ変換回路において、
前記各第１〜第ｎ参照キャパシタは、並列に配置される複数のサブキャパシタで構成され、
前記スイッチ回路は、前記第２期間に前記制御信号に応じて前記サブキャパシタの少なくとも２つを前記アンプの出力と入力との間に接続することを特徴とするパイプラインＡ／Ｄ変換回路。
（付記１５）
付記８記載のパイプラインＡ／Ｄ変換回路において、
前記第１期間と前記第２期間の間に設定される第３期間に、前記入力電圧と比較電圧との大きさを比較し、比較結果を前記制御信号として出力する比較回路を備えていることを特徴とするパイプラインＡ／Ｄ変換回路。
（付記１６）
付記１５記載のパイプラインＡ／Ｄ変換回路において、
前記各比較回路は、
前記入力電圧をサンプリングする比較キャパシタと、
入力が前記比較キャパシタの一端に接続され、出力から前記制御信号を出力する比較器と、
前記比較キャパシタの両端を、前記第１期間に前記入力電圧のノードおよび前記固定電
圧のノードに接続し、第３期間に前記比較電圧のノードおよび前記比較器の入力に接続する入力スイッチとを備えていることを特徴とするパイプラインＡ／Ｄ変換回路。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の第１の実施形態のスイッチトキャパシタ回路の詳細を示す回路図である。本発明の第１の実施形態のパイプラインＡ／Ｄ変換回路を示すブロック図である。図１に示したスイッチトキャパシタ回路の動作を示すタイミング図である。図１に示したスイッチトキャパシタ回路のホールド動作で生成される出力電圧を示す特性図である。本発明者等が本発明前に検討したスイッチトキャパシタ回路を示す回路図である。図５に示したスイッチトキャパシタ回路のホールド動作で生成される出力電圧を示す特性図である。本発明のスイッチトキャパシタ回路の特徴を示す説明図である。本発明の第１の実施形態におけるスイッチトキャパシタ回路の動作を示す説明図である。本発明の第２の実施形態のスイッチトキャパシタ回路の詳細を示す回路図である。本発明の第２の実施形態のパイプラインＡ／Ｄ変換回路を示すブロック図である。本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第３の実施形態を示す回路図である。本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第４の実施形態を示す回路図である。本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第５の実施形態を示す回路図である。本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第６の実施形態を示す回路図である。本発明の第３の実施形態のスイッチトキャパシタ回路の詳細を示す回路図である。本発明の第３の実施形態のパイプラインＡ／Ｄ変換回路を示すブロック図である。図１５に示したスイッチトキャパシタ回路の動作を示すタイミング図である。本発明のスイッチトキャパシタ回路およびパイプラインＡ／Ｄ変換回路の第８の実施形態を示す回路図である。図１８に示した比較回路の動作を示すタイミング図である。スイッチトキャパシタ回路の別の例を示す回路図である。スイッチトキャパシタ回路の別の例を示す回路図である。スイッチトキャパシタ回路の別の例を示す回路図である。スイッチトキャパシタ回路の別の例を示す回路図である。図２３に示したスイッチトキャパシタ回路を適用したパイプラインＡ／Ｄ変換回路の例を示すブロック図である。スイッチトキャパシタ回路の別の例を示す回路図である。スイッチトキャパシタ回路の別の例を示す回路図である。スイッチトキャパシタ回路の別の例を示す回路図である。スイッチトキャパシタ回路の別の例を示す回路図である。スイッチトキャパシタ回路の別の例を示す回路図である。スイッチトキャパシタ回路の別の例を示す回路図である。スイッチトキャパシタ回路の別の例を示す回路図である。スイッチトキャパシタ回路の別の例を示す回路図である。スイッチトキャパシタ回路の別の例を示す回路図である。スイッチトキャパシタ回路の別の例を示す回路図である。

符号の説明

１０Ａ／Ｄ変換部
１２、１２Ｆ動作制御部
１４エンコード部
１６、１６Ａ、１６Ｆスイッチ制御回路
１８Ｇ、１８Ｏ、１８Ｐ比較回路
１００、１００Ａ、１００Ｂ、１００ＣパイプラインＡ／Ｄ変換回路
１００Ｄ、１００Ｅ、１００Ｆ、１００ＧパイプラインＡ／Ｄ変換回路
２００、２００Ａ、２００Ｂ、２００Ｃスイッチトキャパシタ回路
２００Ｄ、２００Ｅ、２００Ｆ、２００Ｇスイッチトキャパシタ回路
ＤＡＭＰ差動アンプ
ＳＴＧ１−ＳＴＧ４ステージ
ＡＤＣサブＡ／Ｄ変換器
ＤＡＣサブＤ／Ａ変換器
ＳＵＢ減算器
ＡＭＰ増幅器

Claims

第１期間に、入力電圧および第１〜第ｎ参照電圧（ｎは、２以上の整数）をそれぞれサンプルする入力キャパシタおよび第１〜第ｎ参照キャパシタと、
前記第１期間に続く第２期間に、前記入力電圧に対応する出力電圧を生成するアンプと、
前記第２期間に、前記入力キャパシタを前記アンプの出力と入力との間に接続するとともに、制御信号に応じて前記第１〜第ｎ参照キャパシタの少なくともいずれかを前記アンプの出力と入力との間に接続するスイッチ回路とを備えていることを特徴とするスイッチトキャパシタ回路。
請求項１記載のスイッチトキャパシタ回路において、
前記スイッチ回路は、
前記入力キャパシタの両端を、前記第１期間に前記入力電圧のノードおよび固定電圧のノードに接続し、前記第２期間に前記アンプの入力および出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第１期間に前記各参照電圧のノードおよび前記固定電圧のノードに接続し、前記第２期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
請求項１記載のスイッチトキャパシタ回路において、
前記スイッチ回路は、
前記入力キャパシタの一端を、前記第１期間に前記入力電圧のノードに接続し、前記第２期間に前記アンプの出力に接続する入力スイッチと、
前記各参照キャパシタの両端を、前記第１期間に前記各参照電圧のノードおよび前記アンプの入力に接続し、前記第２期間に前記制御信号に応じて前記アンプの入力および出力に接続する参照スイッチと、
前記アンプの出力と入力を、前記第１期間に互いに短絡する短絡スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
請求項１記載のスイッチトキャパシタ回路において、
前記アンプは、相補の入力と相補の出力を有する差動増幅型であり、
前記入力キャパシタおよび前記参照キャパシタは、前記アンプの各入出力対毎に形成されていることを特徴とするスイッチトキャパシタ回路。
請求項１記載のスイッチトキャパシタ回路において、
前記各第１〜第ｎ参照キャパシタは、並列に配置される複数のサブキャパシタで構成され、
前記スイッチ回路は、前記第２期間に前記制御信号に応じて前記サブキャパシタの少なくとも２つを前記アンプの出力と入力との間に接続することを特徴とするスイッチトキャパシタ回路。
請求項１記載のスイッチトキャパシタ回路において、
前記第１期間と前記第２期間の間に設定される第３期間に、前記入力電圧と比較電圧との大きさを比較し、比較結果を前記制御信号として出力する比較回路を備えていることを特徴とするスイッチトキャパシタ回路。
請求項６記載のスイッチトキャパシタ回路において、
前記各比較回路は、
前記入力電圧をサンプリングする比較キャパシタと、
入力が前記比較キャパシタの一端に接続され、出力から前記制御信号を出力する比較器と、
前記比較キャパシタの両端を、前記第１期間に前記入力電圧のノードおよび前記固定電圧のノードに接続し、前記第３期間に前記比較電圧のノードおよび前記比較器の入力に接続する比較スイッチとを備えていることを特徴とするスイッチトキャパシタ回路。
アナログ電圧を上位桁から順にデジタル値に変換するための縦続接続された複数のステージを備え、
前記ステージの少なくともいずれかは、スイッチトキャパシタ回路を備え、
前記スイッチトキャパシタ回路は、
第１期間に、前記入力電圧および第１〜第ｎ参照電圧（ｎは、２以上の整数）をそれぞれサンプルする入力キャパシタおよび第１〜第ｎ参照キャパシタと、
前記第１期間に続く第２期間に、前記入力電圧に対応する前記出力電圧を生成するアンプと、
前記第２期間に、前記入力キャパシタを前記アンプの出力と入力との間に接続するとともに、制御信号に応じて前記第１〜第ｎキャパシタの少なくともいずれかを前記アンプの出力と入力との間に接続するスイッチ回路とを備えていることを特徴とするパイプラインＡ／Ｄ変換回路。
請求項８記載のパイプラインＡ／Ｄ変換回路において、
前記ステージに形成されるサブＡ／Ｄ変換器からそれぞれ出力されるビット値をエンコードし、複数ビットで構成されるデジタル値を出力するエンコード部を備えていることを特徴とするパイプラインＡ／Ｄ変換回路。
請求項８記載のパイプラインＡ／Ｄ変換回路において、
前記スイッチ回路をオン／オフするための前記制御信号を生成するスイッチ制御回路を備え、
前記各ステージは、前記デジタル値のビット値を生成するサブＡ／Ｄ変換器を備え、
前記スイッチ制御回路は、前記スイッチトキャパシタ回路の入力に接続される前記サブＡ／Ｄ変換器が出力する前記ビット値に応じて前記制御信号を生成することを特徴とするスイッチトキャパシタ回路。