JP3211793B2 - Ａｄ変換器 - Google Patents
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＤ変換器に係わ
り、特に、消費電力を低減せしめたＡＤ変換器とその制
御方法に関する。
り、特に、消費電力を低減せしめたＡＤ変換器とその制
御方法に関する。
【０００２】
【従来の技術】図５は従来のサンプリングコンデンサを
有するＡＤ変換器の構成の一例を示すものである。ＡＤ
変換器５０１は、アナログ入力側コンデンサアレイ５０
２と、基準側コンデンサアレイ５０３と、コンパレータ
５０４と、逐次比較制御回路５０５とからなる。アナロ
グ入力側コンデンサアレイ５０２は、４ビットに重み付
けされたコンデンサ５０８、５０９、５１０、５１１、
５１２をアレイ状にしたものである。即ち、コンデンサ
５０８、５０９は基準の容量値Ｃを有するコンデンサ、
コンデンサ５１０は容量値２Ｃを有するコンデンサ、コ
ンデンサ５１１は容量値４Ｃを有するコンデンサ、コン
デンサ５１２は容量値８Ｃを有するコンデンサである。
前記各コンデンサの一端はセレクタ５１８、５１９、５
２０、５２１、５２２にそれぞれ接続され、逐次比較制
御回路５０５からの制御信号５３４により、アナログ入
力端子５３６又は基準電源端子５３７、グランド端子５
３８のいずれかに接続される。
有するＡＤ変換器の構成の一例を示すものである。ＡＤ
変換器５０１は、アナログ入力側コンデンサアレイ５０
２と、基準側コンデンサアレイ５０３と、コンパレータ
５０４と、逐次比較制御回路５０５とからなる。アナロ
グ入力側コンデンサアレイ５０２は、４ビットに重み付
けされたコンデンサ５０８、５０９、５１０、５１１、
５１２をアレイ状にしたものである。即ち、コンデンサ
５０８、５０９は基準の容量値Ｃを有するコンデンサ、
コンデンサ５１０は容量値２Ｃを有するコンデンサ、コ
ンデンサ５１１は容量値４Ｃを有するコンデンサ、コン
デンサ５１２は容量値８Ｃを有するコンデンサである。
前記各コンデンサの一端はセレクタ５１８、５１９、５
２０、５２１、５２２にそれぞれ接続され、逐次比較制
御回路５０５からの制御信号５３４により、アナログ入
力端子５３６又は基準電源端子５３７、グランド端子５
３８のいずれかに接続される。
【０００３】基準側コンデンサアレイ５０３も同様に４
ビットに重み付けされたコンデンサ５１３、５１４、５
１５、５１６、５１７をアレイ状にしたものである。即
ち、コンデンサ５１３、５１４は容量値Ｃを有するコン
デンサ、コンデンサ５１５は容量値２Ｃを有するコンデ
ンサ、コンデンサ５１６は容量値４Ｃを有するコンデン
サ、コンデンサ５１７は容量値８Ｃを有するコンデンサ
である。前記各コンデンサの一端はセレクタ５２３、５
２４、５２５、５２６、５２７にそれぞれ接続され、逐
次比較制御回路５０５からの制御信号５３４により、グ
ランド端子５３９に接続される。
ビットに重み付けされたコンデンサ５１３、５１４、５
１５、５１６、５１７をアレイ状にしたものである。即
ち、コンデンサ５１３、５１４は容量値Ｃを有するコン
デンサ、コンデンサ５１５は容量値２Ｃを有するコンデ
ンサ、コンデンサ５１６は容量値４Ｃを有するコンデン
サ、コンデンサ５１７は容量値８Ｃを有するコンデンサ
である。前記各コンデンサの一端はセレクタ５２３、５
２４、５２５、５２６、５２７にそれぞれ接続され、逐
次比較制御回路５０５からの制御信号５３４により、グ
ランド端子５３９に接続される。
【０００４】コンパレータ５０４は、出力段のアンプ５
４３と出力段のアンプ５４３のオフセットを小さく抑え
るためのプリアンプ５４２とからなり、出力段のアンプ
５４３とプリアンプ５４２とはオフセットキャンセル用
のコンデンサ５４５、５４６で接続されている。アナロ
グスイッチ５４７、５４８は、出力段のアンプ５４３の
動作点を決めるため、及び、プリアンプ５４２のオフセ
ットをキャンセルするためのスイッチで、オフセットキ
ャンセル期間中オン状態になる。
４３と出力段のアンプ５４３のオフセットを小さく抑え
るためのプリアンプ５４２とからなり、出力段のアンプ
５４３とプリアンプ５４２とはオフセットキャンセル用
のコンデンサ５４５、５４６で接続されている。アナロ
グスイッチ５４７、５４８は、出力段のアンプ５４３の
動作点を決めるため、及び、プリアンプ５４２のオフセ
ットをキャンセルするためのスイッチで、オフセットキ
ャンセル期間中オン状態になる。
【０００５】スイッチ５３０、５３１はアナログ入力電
圧をサンプリングする際に、それぞれアナログ入力側コ
ンデンサアレイ５０２と基準側コンデンサアレイ５０３
の共通電極５３２、５３３をバイアス源５４０から出力
される中間電位５４１に固定するためのスイッチであ
る。次に、図５の従来のＡＤ変換器のＡＤ変換動作につ
いて、以下に説明する。
圧をサンプリングする際に、それぞれアナログ入力側コ
ンデンサアレイ５０２と基準側コンデンサアレイ５０３
の共通電極５３２、５３３をバイアス源５４０から出力
される中間電位５４１に固定するためのスイッチであ
る。次に、図５の従来のＡＤ変換器のＡＤ変換動作につ
いて、以下に説明する。
【０００６】まず、サンプリングモードでは、スイッチ
５３０、５３１はオン状態で、アナログ入力側コンデン
サアレイ５０２の共通電極５３２と基準側コンデンサア
レイ５０３の共通電極５３３は、バイアス源５４０から
出力される中間電位５４１に、コンデンサ５０８〜５１
２はセレクタ５１８〜５２２によりアナログ入力電圧Ｖ
ＡＩＮに、コンデンサ５１３〜５１７はセレクタ５２３
〜５２７によりグランド電位ＧＮＤにそれぞれ接続され
る。また、スイッチ５４７、５４８をオン状態にして、
出力段のアンプ５４３の入力５４９、５５０をバイアス
源５４０から出力される中間電位５４１に設定するとと
もに、プリアンプ５４２の出力オフセットをオフセット
キャンセル用コンデンサ５４５、５４６に蓄える。この
ときアナログ入力側コンデンサアレイ５０２に蓄えられ
る合計の電荷量Ｑ１３は、バイアス源５４０から出力さ
れる中間電位５４１の電位をＶＳとすると、 Ｑ１３＝１６Ｃ×（ＶＡＩＮ−ＶＳ）・・・（２５） となる。
５３０、５３１はオン状態で、アナログ入力側コンデン
サアレイ５０２の共通電極５３２と基準側コンデンサア
レイ５０３の共通電極５３３は、バイアス源５４０から
出力される中間電位５４１に、コンデンサ５０８〜５１
２はセレクタ５１８〜５２２によりアナログ入力電圧Ｖ
ＡＩＮに、コンデンサ５１３〜５１７はセレクタ５２３
〜５２７によりグランド電位ＧＮＤにそれぞれ接続され
る。また、スイッチ５４７、５４８をオン状態にして、
出力段のアンプ５４３の入力５４９、５５０をバイアス
源５４０から出力される中間電位５４１に設定するとと
もに、プリアンプ５４２の出力オフセットをオフセット
キャンセル用コンデンサ５４５、５４６に蓄える。この
ときアナログ入力側コンデンサアレイ５０２に蓄えられ
る合計の電荷量Ｑ１３は、バイアス源５４０から出力さ
れる中間電位５４１の電位をＶＳとすると、 Ｑ１３＝１６Ｃ×（ＶＡＩＮ−ＶＳ）・・・（２５） となる。
【０００７】また、基準側コンデンサアレイ５０３に蓄
えられる合計の電荷量Ｑ１４は、 Ｑ１４＝１６Ｃ×（−ＶＳ）・・・（２６） となる。次に、比較モードに移ると、スイッチ５３０、
５３１はオフ状態、コンデンサ５０８〜５１１はセレク
タ５１８〜５２１によりグランド電位ＧＮＤに、コンデ
ンサ５１２はセレクタ５２２により基準電位ＶＲに、コ
ンデンサ５１３〜５１７はセレクタ５２３〜５２７によ
りグランド電位ＧＮＤにそれぞれ接続される。このとき
アナログ入力側コンデンサアレイ５０２に蓄えられる合
計の電荷量Ｑ１５は、共通電極５３２の電位をＶＣＭ１
とすると、 Ｑ１５＝８Ｃ×（ＶＲ−ＶＣＭ１）−８Ｃ×ＶＣＭ１・・・（２７） となる。
えられる合計の電荷量Ｑ１４は、 Ｑ１４＝１６Ｃ×（−ＶＳ）・・・（２６） となる。次に、比較モードに移ると、スイッチ５３０、
５３１はオフ状態、コンデンサ５０８〜５１１はセレク
タ５１８〜５２１によりグランド電位ＧＮＤに、コンデ
ンサ５１２はセレクタ５２２により基準電位ＶＲに、コ
ンデンサ５１３〜５１７はセレクタ５２３〜５２７によ
りグランド電位ＧＮＤにそれぞれ接続される。このとき
アナログ入力側コンデンサアレイ５０２に蓄えられる合
計の電荷量Ｑ１５は、共通電極５３２の電位をＶＣＭ１
とすると、 Ｑ１５＝８Ｃ×（ＶＲ−ＶＣＭ１）−８Ｃ×ＶＣＭ１・・・（２７） となる。
【０００８】また、基準側コンデンサアレイ５０３に蓄
えられる合計の電荷量Ｑ１６は、共通電極５３３の電位
をＶＣＭ２とすると、 Ｑ１６＝１６Ｃ×（−ＶＣＭ２）・・・（２８） ここで、電荷保存則が成り立つので、 Ｑ１３＝Ｑ１５・・・（２９） Ｑ１４＝Ｑ１６・・・（３０） となる。（２９）、（３０）式に（２５）〜（２８）式
を代入して、 ＶＣＭ１＝１／２×ＶＲ−ＶＡＩＮ＋ＶＳ・・・（３１） ＶＣＭ２＝ＶＳ・・・（３２） が得られる。
えられる合計の電荷量Ｑ１６は、共通電極５３３の電位
をＶＣＭ２とすると、 Ｑ１６＝１６Ｃ×（−ＶＣＭ２）・・・（２８） ここで、電荷保存則が成り立つので、 Ｑ１３＝Ｑ１５・・・（２９） Ｑ１４＝Ｑ１６・・・（３０） となる。（２９）、（３０）式に（２５）〜（２８）式
を代入して、 ＶＣＭ１＝１／２×ＶＲ−ＶＡＩＮ＋ＶＳ・・・（３１） ＶＣＭ２＝ＶＳ・・・（３２） が得られる。
【０００９】コンパレータ５０４は上式（３１）、（３
２）で表される共通電極５３２の電位ＶＣＭ１と共通電
極５３３の電位ＶＣＭ２とを比較して、比較結果“１”
または“０”を出力する。式（３１）、（３２）から分
かるように、アナログ入力ＶＡＩＮとアナログ入力側コ
ンデンサアレイの出力電圧（この場合は１／２×ＶＲ）
とが等しい場合は、コンパレータ側電極の電位ＶＣＭ
１、ＶＣＭ２ともＶＳとなり、アンプ５４２のオフセッ
トがキャンセルされた状態とほぼ同じ状態になる。プリ
アンプ５４２の入力であるコンパレータ側電極５３２、
５３３の電位がＶＳの場合のプリアンプ５４２の出力オ
フセットはオフセットキャンセル用コンデンサ５４５、
５４６に蓄えられたままなので、出力段アンプ５４３の
入力５４９、５５０の電位もＶＳとなり、プリアンプ５
４２の出力オフセットは無視できることになる。出力段
アンプ５４３の入力オフセットはプリアンプ５４２の増
幅率で割った値まで小さく抑えられることになる。
２）で表される共通電極５３２の電位ＶＣＭ１と共通電
極５３３の電位ＶＣＭ２とを比較して、比較結果“１”
または“０”を出力する。式（３１）、（３２）から分
かるように、アナログ入力ＶＡＩＮとアナログ入力側コ
ンデンサアレイの出力電圧（この場合は１／２×ＶＲ）
とが等しい場合は、コンパレータ側電極の電位ＶＣＭ
１、ＶＣＭ２ともＶＳとなり、アンプ５４２のオフセッ
トがキャンセルされた状態とほぼ同じ状態になる。プリ
アンプ５４２の入力であるコンパレータ側電極５３２、
５３３の電位がＶＳの場合のプリアンプ５４２の出力オ
フセットはオフセットキャンセル用コンデンサ５４５、
５４６に蓄えられたままなので、出力段アンプ５４３の
入力５４９、５５０の電位もＶＳとなり、プリアンプ５
４２の出力オフセットは無視できることになる。出力段
アンプ５４３の入力オフセットはプリアンプ５４２の増
幅率で割った値まで小さく抑えられることになる。
【００１０】逐次比較制御回路５０５は、上記コンパレ
ータ５０４の出力によって変換結果の最上位ビットの値
を決めて、次の位のビットに対応する比較動作を行うた
めの制御信号５３４をセレクタ５１８〜５２２に供給す
る。仮に、アナログ入力電圧ＶＡＩＮが１／２×ＶＲよ
りも高い場合は、コンパレータ５０４が“１”を出力し
て最上位ビットに相当するコンデンサ５１２は基準電位
ＶＲに接続したまま、次の位のビットに相当するコンデ
ンサ５１１は基準電位ＶＲに接続するように制御信号５
３４を出力する。つまり、２回目の比較ではアナログ入
力電圧ＶＡＩＮと３／４×ＶＲとの比較を行うことにな
る。逆に、アナログ入力電圧ＶＡＩＮが１／２×ＶＲよ
りも低い場合は、コンパレータ５０４は“０”を出力
し、最上位ビットに相当するコンデンサ５１２をグラン
ド電位ＧＮＤに、次の位のビットに相当するコンデンサ
５１１を基準電位ＶＲに接続するように制御信号５３４
を出力する。この場合の２回目の比較では、アナログ入
力電圧ＶＡＩＮと１／４×ＶＲとの比較を行うことにな
る。このように、逐次比較制御回路５０５がある逐次比
較制御信号５３４を出力したのちコンパレータ５０４の
出力によってそのビットの値を決定するという動作を所
定回数（本例では４回）繰り返すことによって、アナロ
グ入力電圧ＶＡＩＮがデジタル出力信号５３５として得
られる。
ータ５０４の出力によって変換結果の最上位ビットの値
を決めて、次の位のビットに対応する比較動作を行うた
めの制御信号５３４をセレクタ５１８〜５２２に供給す
る。仮に、アナログ入力電圧ＶＡＩＮが１／２×ＶＲよ
りも高い場合は、コンパレータ５０４が“１”を出力し
て最上位ビットに相当するコンデンサ５１２は基準電位
ＶＲに接続したまま、次の位のビットに相当するコンデ
ンサ５１１は基準電位ＶＲに接続するように制御信号５
３４を出力する。つまり、２回目の比較ではアナログ入
力電圧ＶＡＩＮと３／４×ＶＲとの比較を行うことにな
る。逆に、アナログ入力電圧ＶＡＩＮが１／２×ＶＲよ
りも低い場合は、コンパレータ５０４は“０”を出力
し、最上位ビットに相当するコンデンサ５１２をグラン
ド電位ＧＮＤに、次の位のビットに相当するコンデンサ
５１１を基準電位ＶＲに接続するように制御信号５３４
を出力する。この場合の２回目の比較では、アナログ入
力電圧ＶＡＩＮと１／４×ＶＲとの比較を行うことにな
る。このように、逐次比較制御回路５０５がある逐次比
較制御信号５３４を出力したのちコンパレータ５０４の
出力によってそのビットの値を決定するという動作を所
定回数（本例では４回）繰り返すことによって、アナロ
グ入力電圧ＶＡＩＮがデジタル出力信号５３５として得
られる。
【００１１】しかし、この従来技術には、次のような問
題点があった。第１の問題点は、バイアス源の出力電圧
に制限がつくということである。その理由を以下に示
す。上記したようなＡＤ変換器において、正常なＡＤ変
換動作を行うためには、比較モードの際に共通電極５３
２の電荷を保存する必要がある。この場合、ＭＯＳトラ
ンジスタを入力段に使用したコンパレータのように入力
インピーダンスが非常に高ければ問題ないが、共通電極
５３２に接続されているスイッチ５３０による電荷のリ
ークが問題となる。ここで、スイッチ５３０として、図
６に示すように、Ｎチャネルトランジスタ６０１とＰチ
ャネルトランジスタ６０２とが並列に接続され、それぞ
れのゲートに相補的なスイッチ制御信号６０３、６０４
が与えられるＣＭＯＳアナログスイッチを用いた場合を
考える。
題点があった。第１の問題点は、バイアス源の出力電圧
に制限がつくということである。その理由を以下に示
す。上記したようなＡＤ変換器において、正常なＡＤ変
換動作を行うためには、比較モードの際に共通電極５３
２の電荷を保存する必要がある。この場合、ＭＯＳトラ
ンジスタを入力段に使用したコンパレータのように入力
インピーダンスが非常に高ければ問題ないが、共通電極
５３２に接続されているスイッチ５３０による電荷のリ
ークが問題となる。ここで、スイッチ５３０として、図
６に示すように、Ｎチャネルトランジスタ６０１とＰチ
ャネルトランジスタ６０２とが並列に接続され、それぞ
れのゲートに相補的なスイッチ制御信号６０３、６０４
が与えられるＣＭＯＳアナログスイッチを用いた場合を
考える。
【００１２】図７に図６のＣＭＯＳアナログスイッチの
等価回路を示す。図７に示すように、ＣＭＯＳアナログ
スイッチには寄生的にダイオードが存在している。ダイ
オード７０３、７０４はそれぞれＮチャネルトランジス
タ６０１のドレイン、ソース拡散層とＰウェルもしくは
Ｐ型基板との間に存在する寄生ダイオードで、一般にＰ
ウェルもしくはＰ型基板にはグランド電位ＧＮＤが与え
られているので、ダイオード７０３、７０４の一端には
グランド電位ＧＮＤが接続されている。ダイオード７０
１、７０２はそれぞれＰチャネルトランジスタ６０２の
ドレイン、ソース拡散層とＮウェルもしくはＮ型基板と
の間に存在する寄生ダイオードで、一般にＮウェルもし
くはＮ型基板には電源電位ＶＤＤが与えられているの
で、ダイオード７０１、７０２の一端には電源電位ＶＤ
Ｄが接続されている。また、抵抗７０９はスイッチがオ
ンした状態での等価抵抗、コンデンサ７０５、７０６は
Ｐチャネルトランジスタ６０２のゲート−ソース間、ゲ
ート−ドレイン間の寄生容量、コンデンサ７０７、７０
８はＮチャネルトランジスタ６０１のゲート−ソース
間、ゲート−ドレイン間の寄生容量を示している。
等価回路を示す。図７に示すように、ＣＭＯＳアナログ
スイッチには寄生的にダイオードが存在している。ダイ
オード７０３、７０４はそれぞれＮチャネルトランジス
タ６０１のドレイン、ソース拡散層とＰウェルもしくは
Ｐ型基板との間に存在する寄生ダイオードで、一般にＰ
ウェルもしくはＰ型基板にはグランド電位ＧＮＤが与え
られているので、ダイオード７０３、７０４の一端には
グランド電位ＧＮＤが接続されている。ダイオード７０
１、７０２はそれぞれＰチャネルトランジスタ６０２の
ドレイン、ソース拡散層とＮウェルもしくはＮ型基板と
の間に存在する寄生ダイオードで、一般にＮウェルもし
くはＮ型基板には電源電位ＶＤＤが与えられているの
で、ダイオード７０１、７０２の一端には電源電位ＶＤ
Ｄが接続されている。また、抵抗７０９はスイッチがオ
ンした状態での等価抵抗、コンデンサ７０５、７０６は
Ｐチャネルトランジスタ６０２のゲート−ソース間、ゲ
ート−ドレイン間の寄生容量、コンデンサ７０７、７０
８はＮチャネルトランジスタ６０１のゲート−ソース
間、ゲート−ドレイン間の寄生容量を示している。
【００１３】前記ＡＤ変換器５０１が最上位ビットの比
較モードの際、共通電極５３２の電位ＶＣＭ１は（３
１）式で表されるので、アナログ入力電圧ＶＡＩＮが電
源電位付近またはグランド電位付近の場合は、共通電極
５３２の電位ＶＣＭ１が電源電位より高くなったり、グ
ランド電位より低くなる場合がでてくる。共通電極５３
２の電位ＶＣＭ１が電源電圧範囲を越えてしまうと、ス
イッチ５３０に存在する寄生ダイオード７０１〜７０４
のいずれかが導通状態になり、共通電極５３２に蓄えら
れた電荷が導通したダイオードを通してリークしてしま
い、正常なＡＤ変換動作ができなくなるという問題があ
る。これを防ぐには、式（３１）から ＶＳ＝１／２×ＶＤＤ・・・（３３） である必要がある。このように、従来のＡＤ変換器では
バイアス源の出力電圧に制限がつくという問題がある。
較モードの際、共通電極５３２の電位ＶＣＭ１は（３
１）式で表されるので、アナログ入力電圧ＶＡＩＮが電
源電位付近またはグランド電位付近の場合は、共通電極
５３２の電位ＶＣＭ１が電源電位より高くなったり、グ
ランド電位より低くなる場合がでてくる。共通電極５３
２の電位ＶＣＭ１が電源電圧範囲を越えてしまうと、ス
イッチ５３０に存在する寄生ダイオード７０１〜７０４
のいずれかが導通状態になり、共通電極５３２に蓄えら
れた電荷が導通したダイオードを通してリークしてしま
い、正常なＡＤ変換動作ができなくなるという問題があ
る。これを防ぐには、式（３１）から ＶＳ＝１／２×ＶＤＤ・・・（３３） である必要がある。このように、従来のＡＤ変換器では
バイアス源の出力電圧に制限がつくという問題がある。
【００１４】第２の問題点は、低電圧動作が困難である
ということである。その理由は、ＣＭＯＳアナログスイ
ッチのＯＮ抵抗が１／２×ＶＤＤ付近の電圧を導通させ
る場合に非常に高くなり、それが低電圧では顕著になる
からである。図８にＣＭＯＳアナログスイッチのオン抵
抗７０９のオン抵抗の電圧依存を示す。図８（ａ）は電
源電圧が高い場合、図８（ｂ）は電源電圧が低い場合で
ある。図８に示したように、ＣＭＯＳアナログスイッチ
では、１／２×ＶＤＤ付近を導通させる場合にオン抵抗
が高くなり、電源電圧が低くなると、特に顕著になる。
第１の問題点で指摘したように、バイアス源５４０の出
力電圧ＶＳは１／２×ＶＤＤである必要があるので、ス
イッチ５３０はオン抵抗が非常に高い状態で使用しなけ
ればいけない。サンプリングモード時に、スイッチ５３
０がオンして共通電極５３２の電位ＶＣＭ１がバイアス
源５４０の出力電圧ＶＳに等しくなるのに要する時間
は、コンデンサアレイ５０２の総容量値とスイッチ５３
０のオン抵抗とバイアス源５４０の出力抵抗の合計の抵
抗値との時定数で決まるので、スイッチ５３０のオン抵
抗が非常に高いとサンプリングモードを非常に長い時間
確保しなければならなくなり、その結果、ＡＤ変換時間
が非常に長くなってしまい実用的でなくなる。
ということである。その理由は、ＣＭＯＳアナログスイ
ッチのＯＮ抵抗が１／２×ＶＤＤ付近の電圧を導通させ
る場合に非常に高くなり、それが低電圧では顕著になる
からである。図８にＣＭＯＳアナログスイッチのオン抵
抗７０９のオン抵抗の電圧依存を示す。図８（ａ）は電
源電圧が高い場合、図８（ｂ）は電源電圧が低い場合で
ある。図８に示したように、ＣＭＯＳアナログスイッチ
では、１／２×ＶＤＤ付近を導通させる場合にオン抵抗
が高くなり、電源電圧が低くなると、特に顕著になる。
第１の問題点で指摘したように、バイアス源５４０の出
力電圧ＶＳは１／２×ＶＤＤである必要があるので、ス
イッチ５３０はオン抵抗が非常に高い状態で使用しなけ
ればいけない。サンプリングモード時に、スイッチ５３
０がオンして共通電極５３２の電位ＶＣＭ１がバイアス
源５４０の出力電圧ＶＳに等しくなるのに要する時間
は、コンデンサアレイ５０２の総容量値とスイッチ５３
０のオン抵抗とバイアス源５４０の出力抵抗の合計の抵
抗値との時定数で決まるので、スイッチ５３０のオン抵
抗が非常に高いとサンプリングモードを非常に長い時間
確保しなければならなくなり、その結果、ＡＤ変換時間
が非常に長くなってしまい実用的でなくなる。
【００１５】第３の問題点は、低消費電力化が困難であ
るということである。その理由は、従来のＡＤ変換器で
はバイアス源を必要とするからである。第２の問題点で
指摘したように、サンプリングモードに要する時間は、
コンデンサアレイ５０２の総容量値とスイッチ５３０の
オン抵抗とバイアス源５４０の出力抵抗の合計の抵抗値
との時定数で決まるので、サンプリングモードに要する
時間を短縮してＡＤ変換を高速化したい場合は、バイア
ス源５４０の出力抵抗を下げる必要がある。バイアス源
５４０の出力抵抗を下げるということは、バイアス源５
４０の電流供給能力を高くするということであり、バイ
アス源５４０の消費電力は必然的に増大してしまう。
るということである。その理由は、従来のＡＤ変換器で
はバイアス源を必要とするからである。第２の問題点で
指摘したように、サンプリングモードに要する時間は、
コンデンサアレイ５０２の総容量値とスイッチ５３０の
オン抵抗とバイアス源５４０の出力抵抗の合計の抵抗値
との時定数で決まるので、サンプリングモードに要する
時間を短縮してＡＤ変換を高速化したい場合は、バイア
ス源５４０の出力抵抗を下げる必要がある。バイアス源
５４０の出力抵抗を下げるということは、バイアス源５
４０の電流供給能力を高くするということであり、バイ
アス源５４０の消費電力は必然的に増大してしまう。
【００１６】また、コンパレータ５０４のオフセットを
小さく抑えるために、出力段のアンプ５４３の前にプリ
アンプ５４２をコンデンサを介して接続してコンパレー
タを構成すると、オフセットキャンセル用コンデンサ５
４５、５４６を中間電位にバイアスするためのバイアス
源が必要になる。オフセットキャンセル用コンデンサを
電源電位でバイアスすると、オフセットキャンセル用コ
ンデンサ他方の端子側にはプリアンプ５４２の出力が接
続されているので、プリアンプ５４２の出力で出力段の
アンプ５４３の入力５４９，５５０の電位が電源電圧範
囲を越えるように押し上げ（または押し下げ）られてし
まい、スイッチ５４７、５４８に存在する寄生ダイオー
ドのいずれかが導通状態になり、オフセットキャンセル
用コンデンサ５４５、５４６に蓄えられた電荷が導通し
たダイオードを通してリークしてしまい、正常なＡＤ変
換動作ができなくなるという問題がある。
小さく抑えるために、出力段のアンプ５４３の前にプリ
アンプ５４２をコンデンサを介して接続してコンパレー
タを構成すると、オフセットキャンセル用コンデンサ５
４５、５４６を中間電位にバイアスするためのバイアス
源が必要になる。オフセットキャンセル用コンデンサを
電源電位でバイアスすると、オフセットキャンセル用コ
ンデンサ他方の端子側にはプリアンプ５４２の出力が接
続されているので、プリアンプ５４２の出力で出力段の
アンプ５４３の入力５４９，５５０の電位が電源電圧範
囲を越えるように押し上げ（または押し下げ）られてし
まい、スイッチ５４７、５４８に存在する寄生ダイオー
ドのいずれかが導通状態になり、オフセットキャンセル
用コンデンサ５４５、５４６に蓄えられた電荷が導通し
たダイオードを通してリークしてしまい、正常なＡＤ変
換動作ができなくなるという問題がある。
【００１７】また、ＣＭＯＳアナログスイッチからの電
荷のリークを防ぎ、正常なＡＤ変換動作を行わせること
を目的としたＡＤ変換器として、特開平１−１３８１８
号公報が提案されている。図９は特開平１−１３８１８
号公報のＡＤ変換器を示したものである。ＡＤ変換器９
０１は、アナログ入力側コンデンサアレイ９０２と、基
準側コンデンサアレイ９０３と、コンパレータ９０４
と、逐次比較制御回路９０５とからなる。アナログ入力
側コンデンサアレイ９０２は、４ビットに重み付けされ
たコンデンサ９０８、９０９、９１０、９１１、９１２
をアレイ状にしたものである。即ち、コンデンサ９０
８、９０９は基準の容量値Ｃを有するコンデンサ、コン
デンサ９１０は容量値２Ｃを有するコンデンサ、コンデ
ンサ９１１は容量値４Ｃを有するコンデンサ、コンデン
サ９１２は容量値８Ｃを有するコンデンサである。前記
各コンデンサの一端はセレクタ９１８、９１９、９２
０、９２１、９２２にそれぞれ接続され、逐次比較制御
回路９０５からの制御信号９３４により、アナログ入力
端子９３６、基準電源端子９３７、グランド端子９３８
のいずれかに接続される。
荷のリークを防ぎ、正常なＡＤ変換動作を行わせること
を目的としたＡＤ変換器として、特開平１−１３８１８
号公報が提案されている。図９は特開平１−１３８１８
号公報のＡＤ変換器を示したものである。ＡＤ変換器９
０１は、アナログ入力側コンデンサアレイ９０２と、基
準側コンデンサアレイ９０３と、コンパレータ９０４
と、逐次比較制御回路９０５とからなる。アナログ入力
側コンデンサアレイ９０２は、４ビットに重み付けされ
たコンデンサ９０８、９０９、９１０、９１１、９１２
をアレイ状にしたものである。即ち、コンデンサ９０
８、９０９は基準の容量値Ｃを有するコンデンサ、コン
デンサ９１０は容量値２Ｃを有するコンデンサ、コンデ
ンサ９１１は容量値４Ｃを有するコンデンサ、コンデン
サ９１２は容量値８Ｃを有するコンデンサである。前記
各コンデンサの一端はセレクタ９１８、９１９、９２
０、９２１、９２２にそれぞれ接続され、逐次比較制御
回路９０５からの制御信号９３４により、アナログ入力
端子９３６、基準電源端子９３７、グランド端子９３８
のいずれかに接続される。
【００１８】基準側コンデンサアレイ９０３も同様に４
ビットに重み付けされたコンデンサ９１３、９１４、９
１５、９１６、９１７をアレイ状にしたものである。即
ち、コンデンサ９１３、９１４は容量値Ｃを有するコン
デンサ、コンデンサ９１５は容量値２Ｃを有するコンデ
ンサ、コンデンサ９１６は容量値４Ｃを有するコンデン
サ、コンデンサ９１７は容量値８Ｃを有するコンデンサ
である。前記各コンデンサの一端は、セレクタ９２３、
９２４、９２５、９２６、９２７にそれぞれ接続され、
逐次比較制御回路９０５からの制御信号９３４により、
前記セレクタを介してグランド端子９３９に接続され
る。
ビットに重み付けされたコンデンサ９１３、９１４、９
１５、９１６、９１７をアレイ状にしたものである。即
ち、コンデンサ９１３、９１４は容量値Ｃを有するコン
デンサ、コンデンサ９１５は容量値２Ｃを有するコンデ
ンサ、コンデンサ９１６は容量値４Ｃを有するコンデン
サ、コンデンサ９１７は容量値８Ｃを有するコンデンサ
である。前記各コンデンサの一端は、セレクタ９２３、
９２４、９２５、９２６、９２７にそれぞれ接続され、
逐次比較制御回路９０５からの制御信号９３４により、
前記セレクタを介してグランド端子９３９に接続され
る。
【００１９】スイッチ９３０、９３１はアナログ入力電
圧をサンプリングする際に、それぞれアナログ入力側コ
ンデンサアレイ９０２と基準側コンデンサアレイ９０３
の共通電極９３１、９３２をバイアス源９４０から出力
される中間電位９４１に固定するためのスイッチであ
る。図５のＡＤ変換器と図９のＡＤ変換器とで異なる点
は、コンデンサアレイ９０２、９０３に最上位ビットと
同じ容量値８Ｃをもったコンデンサ９０６、９０７がそ
れぞれ追加されている点である。コンデンサ９０６、９
０７の一端はグランド端子９３８、９３９にそれぞれ固
定されている。
圧をサンプリングする際に、それぞれアナログ入力側コ
ンデンサアレイ９０２と基準側コンデンサアレイ９０３
の共通電極９３１、９３２をバイアス源９４０から出力
される中間電位９４１に固定するためのスイッチであ
る。図５のＡＤ変換器と図９のＡＤ変換器とで異なる点
は、コンデンサアレイ９０２、９０３に最上位ビットと
同じ容量値８Ｃをもったコンデンサ９０６、９０７がそ
れぞれ追加されている点である。コンデンサ９０６、９
０７の一端はグランド端子９３８、９３９にそれぞれ固
定されている。
【００２０】次に、図９の特開平１−１３８１８号公報
のＡＤ変換器のＡＤ変換動作について説明する。まず、
サンプリングモードでは、スイッチ９３０、９３１はオ
ン状態で、アナログ入力側コンデンサアレイ９０２の共
通電極９３２と基準側コンデンサアレイ９０３の共通電
極９３３はバイアス源９４０から出力される中間電位９
４１に、コンデンサ９０８〜９１２はセレクタ９１８〜
９２２によりアナログ入力電圧ＶＡＩＮに、コンデンサ
９１３〜９１７はセレクタ９２３〜９２７によりグラン
ド電位ＧＮＤにそれぞれ接続される。この時、アナログ
入力側コンデンサアレイ９０２に蓄えられる合計の電荷
量Ｑ１７は、バイアス源９４０から出力される中間電位
９４１の電位をＶＳとすると、 Ｑ１７＝１６Ｃ×（ＶＡＩＮ−ＶＳ）−８Ｃ×ＶＳ・・・（３４） となる。
のＡＤ変換器のＡＤ変換動作について説明する。まず、
サンプリングモードでは、スイッチ９３０、９３１はオ
ン状態で、アナログ入力側コンデンサアレイ９０２の共
通電極９３２と基準側コンデンサアレイ９０３の共通電
極９３３はバイアス源９４０から出力される中間電位９
４１に、コンデンサ９０８〜９１２はセレクタ９１８〜
９２２によりアナログ入力電圧ＶＡＩＮに、コンデンサ
９１３〜９１７はセレクタ９２３〜９２７によりグラン
ド電位ＧＮＤにそれぞれ接続される。この時、アナログ
入力側コンデンサアレイ９０２に蓄えられる合計の電荷
量Ｑ１７は、バイアス源９４０から出力される中間電位
９４１の電位をＶＳとすると、 Ｑ１７＝１６Ｃ×（ＶＡＩＮ−ＶＳ）−８Ｃ×ＶＳ・・・（３４） となる。
【００２１】また、基準側コンデンサアレイ９０３に蓄
えられる合計の電荷量Ｑ１８は、 Ｑ１８＝２４Ｃ×（−ＶＳ）・・・（３５） となる。次に、比較モードに移ると、スイッチ９３０、
９３１はオフ状態、コンデンサ９０８〜９１１はセレク
タ９１８〜９２１によりグランド電位ＧＮＤに、コンデ
ンサ９１２はセレクタ９２２により基準電位ＶＲに、コ
ンデンサ９１３〜９１７はセレクタ９２３〜９２７によ
りグランド電位ＧＮＤにそれぞれ接続される。この時、
アナログ入力側コンデンサアレイ９０２に蓄えられる合
計の電荷量Ｑ１９は、共通電極９３２の電位をＶＣＭ１
とすると、 Ｑ１９＝８Ｃ×（ＶＲ−ＶＣＭ１）−１６Ｃ×ＶＣＭ１・・・（３６） となる。
えられる合計の電荷量Ｑ１８は、 Ｑ１８＝２４Ｃ×（−ＶＳ）・・・（３５） となる。次に、比較モードに移ると、スイッチ９３０、
９３１はオフ状態、コンデンサ９０８〜９１１はセレク
タ９１８〜９２１によりグランド電位ＧＮＤに、コンデ
ンサ９１２はセレクタ９２２により基準電位ＶＲに、コ
ンデンサ９１３〜９１７はセレクタ９２３〜９２７によ
りグランド電位ＧＮＤにそれぞれ接続される。この時、
アナログ入力側コンデンサアレイ９０２に蓄えられる合
計の電荷量Ｑ１９は、共通電極９３２の電位をＶＣＭ１
とすると、 Ｑ１９＝８Ｃ×（ＶＲ−ＶＣＭ１）−１６Ｃ×ＶＣＭ１・・・（３６） となる。
【００２２】また、基準側コンデンサアレイ９０３に蓄
えられる合計の電荷量Ｑ２０は、共通電極９３３の電位
をＶＣＭ２とすると、 Ｑ２０＝２４Ｃ×（−ＶＣＭ２）・・・（３７） となる。ここで、電荷保存則が成り立つので、 Ｑ１７＝Ｑ１９・・・（３８） Ｑ１８＝Ｑ２０・・・（３９） となる。（３８）、（３９）式に（３４）〜（３７）式
を代入して、 ＶＣＭ１＝２／３×（１／２×ＶＲ−ＶＡＩＮ）＋ＶＳ・・・（４０） ＶＣＭ２＝ＶＳ・・・（４１） が得られる。
えられる合計の電荷量Ｑ２０は、共通電極９３３の電位
をＶＣＭ２とすると、 Ｑ２０＝２４Ｃ×（−ＶＣＭ２）・・・（３７） となる。ここで、電荷保存則が成り立つので、 Ｑ１７＝Ｑ１９・・・（３８） Ｑ１８＝Ｑ２０・・・（３９） となる。（３８）、（３９）式に（３４）〜（３７）式
を代入して、 ＶＣＭ１＝２／３×（１／２×ＶＲ−ＶＡＩＮ）＋ＶＳ・・・（４０） ＶＣＭ２＝ＶＳ・・・（４１） が得られる。
【００２３】コンパレータ９０４は上式（４０）、（４
１）で表される共通電極９３２の電位ＶＣＭ１と共通電
極９３３の電位ＶＣＭ２とを比較して、比較結果“１”
または“０”を出力する。逐次比較制御回路９０５は、
上記コンパレータ９０４の出力によって変換結果の最上
位ビットの値を決めて、次の位のビットに対応する比較
動作を行うための制御信号９３４をセレクタ９１８〜９
２２に供給する。このように、逐次比較制御回路９０５
がある逐次比較制御信号９３４を出力したのち、コンパ
レータ９０４の出力によってそのビットの値を決定する
という動作を所定回数（本例では４回）繰り返すことに
よって、アナログ入力電圧ＶＡＩＮがデジタル出力信号
９３５として得られる。
１）で表される共通電極９３２の電位ＶＣＭ１と共通電
極９３３の電位ＶＣＭ２とを比較して、比較結果“１”
または“０”を出力する。逐次比較制御回路９０５は、
上記コンパレータ９０４の出力によって変換結果の最上
位ビットの値を決めて、次の位のビットに対応する比較
動作を行うための制御信号９３４をセレクタ９１８〜９
２２に供給する。このように、逐次比較制御回路９０５
がある逐次比較制御信号９３４を出力したのち、コンパ
レータ９０４の出力によってそのビットの値を決定する
という動作を所定回数（本例では４回）繰り返すことに
よって、アナログ入力電圧ＶＡＩＮがデジタル出力信号
９３５として得られる。
【００２４】しかし、この従来技術は、次のような問題
点があった。第１の問題点は、バイアス源の出力電圧に
制限がつくということである。その理由を以下に示す。
上記したようなＡＤ変換器において、正常なＡＤ変換動
作を行うためには、比較モードの際に共通電極９３２の
電荷を保存する必要がある。この場合、ＭＯＳトランジ
スタを入力段に使用したコンパレータのように入力イン
ピーダンスが非常に高ければ問題ないが、共通電極９３
２に接続されているスイッチ９３０による電荷のリーク
が問題となる。ここで、スイッチ９３０として図６に示
すように、Ｎチャネルトランジスタ６０１とＰチャネル
トランジスタ６０２とが並列に接続され、それぞれのゲ
ートに相補的なスイッチ制御信号６０３、６０４が与え
られるＣＭＯＳアナログスイッチを用いた場合を考える
と、従来のＡＤ変換器の場合と同様に、前記ＡＤ変換器
９０１が最上位ビットの比較モードの際、共通電極９３
２の電位ＶＣＭ１は（４０）式で表されるので、アナロ
グ入力電圧ＶＡＩＮが電源電位付近またはグランド電位
付近の場合は、共通電極９３２の電位ＶＣＭ１が電源電
位より高くなったり、グランド電位より低くなる場合が
出てくる。
点があった。第１の問題点は、バイアス源の出力電圧に
制限がつくということである。その理由を以下に示す。
上記したようなＡＤ変換器において、正常なＡＤ変換動
作を行うためには、比較モードの際に共通電極９３２の
電荷を保存する必要がある。この場合、ＭＯＳトランジ
スタを入力段に使用したコンパレータのように入力イン
ピーダンスが非常に高ければ問題ないが、共通電極９３
２に接続されているスイッチ９３０による電荷のリーク
が問題となる。ここで、スイッチ９３０として図６に示
すように、Ｎチャネルトランジスタ６０１とＰチャネル
トランジスタ６０２とが並列に接続され、それぞれのゲ
ートに相補的なスイッチ制御信号６０３、６０４が与え
られるＣＭＯＳアナログスイッチを用いた場合を考える
と、従来のＡＤ変換器の場合と同様に、前記ＡＤ変換器
９０１が最上位ビットの比較モードの際、共通電極９３
２の電位ＶＣＭ１は（４０）式で表されるので、アナロ
グ入力電圧ＶＡＩＮが電源電位付近またはグランド電位
付近の場合は、共通電極９３２の電位ＶＣＭ１が電源電
位より高くなったり、グランド電位より低くなる場合が
出てくる。
【００２５】共通電極９３２の電位ＶＣＭ１が電源電圧
範囲を越えてしまうと、スイッチ９３０に存在する寄生
ダイオード７０１〜７０４のいずれかが導通状態にな
り、共通電極９３２に蓄えられた電荷が導通したダイオ
ードを通してリークしてしまい、正常なＡＤ変換動作が
できなくなるという問題がある。これを防ぐには、式
（４０）から ＶＳ＝１／３×ＶＤＤ〜２／３×ＶＤＤ・・・（４２） である必要がある。
範囲を越えてしまうと、スイッチ９３０に存在する寄生
ダイオード７０１〜７０４のいずれかが導通状態にな
り、共通電極９３２に蓄えられた電荷が導通したダイオ
ードを通してリークしてしまい、正常なＡＤ変換動作が
できなくなるという問題がある。これを防ぐには、式
（４０）から ＶＳ＝１／３×ＶＤＤ〜２／３×ＶＤＤ・・・（４２） である必要がある。
【００２６】このように、従来のＡＤ変換器ではバイア
ス源の出力電圧に制限がつくという問題がある。第２の
問題点は、低電圧動作が困難であるということである。
その理由は、従来のＡＤ変換器と同様に、ＣＭＯＳアナ
ログスイッチのＯＮ抵抗が１／２×ＶＤＤ付近の電圧を
導通させる場合に非常に高くなり、それが低電圧では顕
著になるからである。図８に示したように、ＣＭＯＳア
ナログスイッチでは、１／２×ＶＤＤ付近を導通させる
場合にオン抵抗が高くなり、電源電圧が低くなるとそれ
が顕著になる。第１の問題点で指摘したように、バイア
ス源９４０の出力電圧ＶＳは１／３×ＶＤＤ〜２／３×
ＶＤＤである必要があるので、スイッチ９３０はオン抵
抗が非常に高い状態で使用しなければいけない。サンプ
リングモードの際にスイッチ９３０がオンして、共通電
極９３２の電位ＶＣＭ１がバイアス源９４０の出力電圧
ＶＳに等しくなるのに要する時間は、コンデンサアレイ
９０２の総容量値とスイッチ９３０のオン抵抗とバイア
ス源９４０の出力抵抗の合計の抵抗値との時定数で決ま
るので、スイッチ９３０のオン抵抗が非常に高いとサン
プリングモードを非常に長い時間確保しなければならな
くなくなり、その結果、ＡＤ変換時間が非常に長くなっ
てしまい実用的でなくなる。
ス源の出力電圧に制限がつくという問題がある。第２の
問題点は、低電圧動作が困難であるということである。
その理由は、従来のＡＤ変換器と同様に、ＣＭＯＳアナ
ログスイッチのＯＮ抵抗が１／２×ＶＤＤ付近の電圧を
導通させる場合に非常に高くなり、それが低電圧では顕
著になるからである。図８に示したように、ＣＭＯＳア
ナログスイッチでは、１／２×ＶＤＤ付近を導通させる
場合にオン抵抗が高くなり、電源電圧が低くなるとそれ
が顕著になる。第１の問題点で指摘したように、バイア
ス源９４０の出力電圧ＶＳは１／３×ＶＤＤ〜２／３×
ＶＤＤである必要があるので、スイッチ９３０はオン抵
抗が非常に高い状態で使用しなければいけない。サンプ
リングモードの際にスイッチ９３０がオンして、共通電
極９３２の電位ＶＣＭ１がバイアス源９４０の出力電圧
ＶＳに等しくなるのに要する時間は、コンデンサアレイ
９０２の総容量値とスイッチ９３０のオン抵抗とバイア
ス源９４０の出力抵抗の合計の抵抗値との時定数で決ま
るので、スイッチ９３０のオン抵抗が非常に高いとサン
プリングモードを非常に長い時間確保しなければならな
くなくなり、その結果、ＡＤ変換時間が非常に長くなっ
てしまい実用的でなくなる。
【００２７】第３の問題点は、低消費電力化が困難であ
るということである。その理由は、従来のＡＤ変換器と
同様にバイアス源を必要とするからである。第２の問題
点で指摘したように、サンプリングモードに要する時間
は、コンデンサアレイ９０２の総容量値とスイッチ９３
０のオン抵抗とバイアス源９４０の出力抵抗の合計の抵
抗値との時定数で決まるので、サンプリングモードに要
する時間を短縮してＡＤ変換を高速化したい場合は、バ
イアス源９４０の出力抵抗を下げる必要がある。バイア
ス源９４０の出力抵抗を下げるということは、バイアス
源９４０の電流供給能力を高くするということであり、
バイアス源９４０の消費電力は必然的に増大してしま
う。
るということである。その理由は、従来のＡＤ変換器と
同様にバイアス源を必要とするからである。第２の問題
点で指摘したように、サンプリングモードに要する時間
は、コンデンサアレイ９０２の総容量値とスイッチ９３
０のオン抵抗とバイアス源９４０の出力抵抗の合計の抵
抗値との時定数で決まるので、サンプリングモードに要
する時間を短縮してＡＤ変換を高速化したい場合は、バ
イアス源９４０の出力抵抗を下げる必要がある。バイア
ス源９４０の出力抵抗を下げるということは、バイアス
源９４０の電流供給能力を高くするということであり、
バイアス源９４０の消費電力は必然的に増大してしま
う。
【００２８】また、図１０はコンパレータのオフセット
をキャンセルするためにアンプを複数段コンデンサを介
して接続し、オフセットキャンセル動作時は各アンプの
入力電位が等しくなるようにしたコンパレータの従来例
を示すものである。コンパレータ１００１は、出力段の
アンプ１００３と、出力段アンプ１００３のオフセット
を小さく抑えるためのプリアンプ１００２とからなり、
出力段のアンプ１００３とプリアンプ１００２とはオフ
セットキャンセル用のコンデンサ１００４、１００５で
接続されている。アナログスイッチ１０１２、１０１３
は出力段アンプ１００３の動作点をプリアンプ１００２
の動作点と等しく設定するため、及び、プリアンプ１０
０２のオフセットをキャンセルするためのスイッチで、
オフセットキャンセル期間中オン状態になる。コンパレ
ータ１００１の２つの入力１００６、１００７にはそれ
ぞれアナログスイッチ１０１５、１０１６が接続されて
おり、アナログスイッチ１０１５、１０１６のもう片側
にはオフセットキャンセル用のバイアス源１０１４が接
続されている。
をキャンセルするためにアンプを複数段コンデンサを介
して接続し、オフセットキャンセル動作時は各アンプの
入力電位が等しくなるようにしたコンパレータの従来例
を示すものである。コンパレータ１００１は、出力段の
アンプ１００３と、出力段アンプ１００３のオフセット
を小さく抑えるためのプリアンプ１００２とからなり、
出力段のアンプ１００３とプリアンプ１００２とはオフ
セットキャンセル用のコンデンサ１００４、１００５で
接続されている。アナログスイッチ１０１２、１０１３
は出力段アンプ１００３の動作点をプリアンプ１００２
の動作点と等しく設定するため、及び、プリアンプ１０
０２のオフセットをキャンセルするためのスイッチで、
オフセットキャンセル期間中オン状態になる。コンパレ
ータ１００１の２つの入力１００６、１００７にはそれ
ぞれアナログスイッチ１０１５、１０１６が接続されて
おり、アナログスイッチ１０１５、１０１６のもう片側
にはオフセットキャンセル用のバイアス源１０１４が接
続されている。
【００２９】次に、図１０のコンパレータの動作につい
て、以下に説明する。オフセットキャンセル期間中、ア
ナログスイッチ１０１５、１０１６がオン状態になり、
コンパレータ１００１の２つの入力１００６、１００７
はバイアス源１０１４からの出力電位１０１７に設定さ
れる。また、オフセットキャンセル用スイッチ１０１
２、１０１３がオン状態になり、出力段アンプ１００３
の入力１０１０、１０１１もバイアス源１０１４からの
出力電位１０１７に設定すると共に、プリアンプ１００
２の出力オフセットをオフセットキャンセル用コンデン
サ１００４、１００５に蓄える。比較動作中はオフセッ
トキャンセル用スイッチ１０１２、１０１３とアナログ
スイッチ１０１５、１０１６はオフ状態になり、コンパ
レータ１００１の２つの入力１００６と１００７との電
位を比較し、比較結果１０１８を出力する。２つの入力
１００６と１００７の電位が等しい場合、プリアンプ１
００２の出力オフセットはオフセットキャンセル用コン
デンサ１００４、１００５に蓄えられたままなので、出
力段アンプ１００３の入力１０１２、１０１３はバイア
ス源１０１４からの出力電位１０１７に等しくなりプリ
アンプ１００２の出力オフセットは無視できることにな
る。出力段アンプ１００３の入力オフセットはプリアン
プ１００２の増幅率で割った値まで小さく抑えられるこ
とになる。
て、以下に説明する。オフセットキャンセル期間中、ア
ナログスイッチ１０１５、１０１６がオン状態になり、
コンパレータ１００１の２つの入力１００６、１００７
はバイアス源１０１４からの出力電位１０１７に設定さ
れる。また、オフセットキャンセル用スイッチ１０１
２、１０１３がオン状態になり、出力段アンプ１００３
の入力１０１０、１０１１もバイアス源１０１４からの
出力電位１０１７に設定すると共に、プリアンプ１００
２の出力オフセットをオフセットキャンセル用コンデン
サ１００４、１００５に蓄える。比較動作中はオフセッ
トキャンセル用スイッチ１０１２、１０１３とアナログ
スイッチ１０１５、１０１６はオフ状態になり、コンパ
レータ１００１の２つの入力１００６と１００７との電
位を比較し、比較結果１０１８を出力する。２つの入力
１００６と１００７の電位が等しい場合、プリアンプ１
００２の出力オフセットはオフセットキャンセル用コン
デンサ１００４、１００５に蓄えられたままなので、出
力段アンプ１００３の入力１０１２、１０１３はバイア
ス源１０１４からの出力電位１０１７に等しくなりプリ
アンプ１００２の出力オフセットは無視できることにな
る。出力段アンプ１００３の入力オフセットはプリアン
プ１００２の増幅率で割った値まで小さく抑えられるこ
とになる。
【００３０】しかし、この従来技術には、次のような問
題点があった。第１の問題点は、コンパレータの集積度
を高めるようにコンパレータを構成する素子を近接して
配置すると、コンパレータの動作が不安定になる可能性
があることである。その理由を以下に示す。
題点があった。第１の問題点は、コンパレータの集積度
を高めるようにコンパレータを構成する素子を近接して
配置すると、コンパレータの動作が不安定になる可能性
があることである。その理由を以下に示す。
【００３１】一般に半導体集積回路では製造コストを低
減するために、できるだけ集積度を高くするようにレイ
アウトを行う。図３は、図１０に示したコンパレータの
プリアンプ１００２、出力段アンプ１００３、オフセッ
トキャンセル用コンデンサ１００５、オフセットキャン
セル用スイッチ１０１３の部分についてのレイアウト例
を模式的に示したものである。
減するために、できるだけ集積度を高くするようにレイ
アウトを行う。図３は、図１０に示したコンパレータの
プリアンプ１００２、出力段アンプ１００３、オフセッ
トキャンセル用コンデンサ１００５、オフセットキャン
セル用スイッチ１０１３の部分についてのレイアウト例
を模式的に示したものである。
【００３２】集積度を高めるためには、図３に示したよ
うに、プリアンプ１００２、出力段アンプ１００３、オ
フセットキャンセル用コンデンサ１００５、オフセット
キャンセル用スイッチ１０１３を近接して配置すること
になる。図３のように配置した場合、プリアンプ１００
２の出力１００９に接続されているオフセットキャンセ
ル用コンデンサ１００５の下部電極と、オフセットキャ
ンセル用スイッチ１０１３に接続するコンパレータ１０
０１の入力１００７とは必然的に接近してしまう。この
状態ではプリアンプ１００２の入力１００７と出力１０
０９との間には無視できないほどの寄生容量１１０１が
存在し、この寄生容量１１０１を通してプリアンプ１０
０２には帰還がかかることになる。この帰還によって、
比較動作中プリアンプ１００２の動作が不安定になった
り、発振してしまうことが考えられる。このように、コ
ンパレータの集積度を高めるようにコンパレータを構成
する素子を近接して配置すると、コンパレータの動作が
不安定になるという問題がある。
うに、プリアンプ１００２、出力段アンプ１００３、オ
フセットキャンセル用コンデンサ１００５、オフセット
キャンセル用スイッチ１０１３を近接して配置すること
になる。図３のように配置した場合、プリアンプ１００
２の出力１００９に接続されているオフセットキャンセ
ル用コンデンサ１００５の下部電極と、オフセットキャ
ンセル用スイッチ１０１３に接続するコンパレータ１０
０１の入力１００７とは必然的に接近してしまう。この
状態ではプリアンプ１００２の入力１００７と出力１０
０９との間には無視できないほどの寄生容量１１０１が
存在し、この寄生容量１１０１を通してプリアンプ１０
０２には帰還がかかることになる。この帰還によって、
比較動作中プリアンプ１００２の動作が不安定になった
り、発振してしまうことが考えられる。このように、コ
ンパレータの集積度を高めるようにコンパレータを構成
する素子を近接して配置すると、コンパレータの動作が
不安定になるという問題がある。
【００３３】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、バイアス源を設け
ずに消費電力を低減し、更に、低電圧動作においても高
速動作を可能にした新規なＡＤ変換器を提供するもので
ある。本発明の他の目的は、高集積度なレイアウトを行
っても発振を起こさずに安定した動作を可能にした新規
なＡＤ変換器を提供するものである。
した従来技術の欠点を改良し、特に、バイアス源を設け
ずに消費電力を低減し、更に、低電圧動作においても高
速動作を可能にした新規なＡＤ変換器を提供するもので
ある。本発明の他の目的は、高集積度なレイアウトを行
っても発振を起こさずに安定した動作を可能にした新規
なＡＤ変換器を提供するものである。
【００３４】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるＡ
Ｄ変換器の第１態様は、コンパレータの一方の入力に第
１のコンデンサアレイが接続され、コンパレータの他方
の入力に第２のコンデンサアレイが接続され、前記第１
のコンデンサアレイに入力されるアナログ信号レベルに
比例した電荷を蓄積するようにしたＡＤ変換器におい
て、前記第１のコンデンサアレイが接続された前記コン
パレータの一方の入力の電圧を所定の電圧に調整するた
めに、一端が前記コンパレータの一方の入力に接続され
たレベル調整用のコンデンサを設けると共に、前記コン
デンサの他端をサンプリングモード時と比較モード時と
で異なる電位に切り替える切替手段と、サンプリングモ
ード時には前記第１のコンデンサアレイの共通接続部に
対して、前記切替手段がサンプリングモード時に供給し
ている電位と等しい電位を供給し、比較モード時には高
インピーダンスとなる手段とを設けたことを特徴とする
ものであり、叉、第２態様は、入力信号をサンプリング
する際、入力アナログ信号レベルに比例した電荷を蓄積
する第１の基準コンデンサがコンパレータの一方の入力
に接続され、前記コンパレータの他方の入力には第２の
基準コンデンサが接続され、比較モード時には、抵抗ア
レイからの所定の電圧が前記第１の基準コンデンサに印
加されるように構成したＡＤ変換器において、前記第１
の基準コンデンサが接続された前記コンパレータの一方
の入力の電圧を所定の電圧に調整するために、一端が前
記コンパレータの一方の入力に接続されたレベル調整用
のコンデンサを設けると共に、前記コンデンサの他端を
サンプリングモード時と比較モード時とで異なる電位に
切り替える切替手段と、サンプリングモード時には前記
第１のコンデンサアレイの共通接続部に対して、前記切
替手段がサンプリングモード時に供給している電位と等
しい電位を供給し、比較 モード時には高インピーダンス
となる手段とを設けたことを特徴とするものであり、
叉、第３態様は、 前記切替手段がサンプリングモード時
に供給している電位は、グランド電位を含むことを特徴
とするものであり、叉、第４態様は、前記コンパレータ
は、複数のアンプとこの複数のアンプを接続する段間の
コンデンサとからなり、１段目のアンプのバイアス電位
と２段目以降のアンプのバイアス電位とを等しくするた
めのスイッチング素子を２段以上直列に接続し、少なく
とも比較モード時は、前記直列に接続したスイッチング
素子間のノードを所定の電位に固定するように構成した
ことを特徴とするものであり、叉、第５態様は、前記ス
イッチング素子の内の何れかのスイッチング素子は、前
記コンパレータの二つの入力の電位と前記コンパレータ
の複数のアンプのバイアス電位とを同電位にすることを
特徴とするものであり、叉、第６態様は、前記切替手段
で、前記コンデンサの他端を電源電位にすることで、前
記コンパレータの一方の入力を所定の電位にし、この電
位でコンパレータのオフセットをキャンセルすることを
特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるＡ
Ｄ変換器の第１態様は、コンパレータの一方の入力に第
１のコンデンサアレイが接続され、コンパレータの他方
の入力に第２のコンデンサアレイが接続され、前記第１
のコンデンサアレイに入力されるアナログ信号レベルに
比例した電荷を蓄積するようにしたＡＤ変換器におい
て、前記第１のコンデンサアレイが接続された前記コン
パレータの一方の入力の電圧を所定の電圧に調整するた
めに、一端が前記コンパレータの一方の入力に接続され
たレベル調整用のコンデンサを設けると共に、前記コン
デンサの他端をサンプリングモード時と比較モード時と
で異なる電位に切り替える切替手段と、サンプリングモ
ード時には前記第１のコンデンサアレイの共通接続部に
対して、前記切替手段がサンプリングモード時に供給し
ている電位と等しい電位を供給し、比較モード時には高
インピーダンスとなる手段とを設けたことを特徴とする
ものであり、叉、第２態様は、入力信号をサンプリング
する際、入力アナログ信号レベルに比例した電荷を蓄積
する第１の基準コンデンサがコンパレータの一方の入力
に接続され、前記コンパレータの他方の入力には第２の
基準コンデンサが接続され、比較モード時には、抵抗ア
レイからの所定の電圧が前記第１の基準コンデンサに印
加されるように構成したＡＤ変換器において、前記第１
の基準コンデンサが接続された前記コンパレータの一方
の入力の電圧を所定の電圧に調整するために、一端が前
記コンパレータの一方の入力に接続されたレベル調整用
のコンデンサを設けると共に、前記コンデンサの他端を
サンプリングモード時と比較モード時とで異なる電位に
切り替える切替手段と、サンプリングモード時には前記
第１のコンデンサアレイの共通接続部に対して、前記切
替手段がサンプリングモード時に供給している電位と等
しい電位を供給し、比較 モード時には高インピーダンス
となる手段とを設けたことを特徴とするものであり、
叉、第３態様は、 前記切替手段がサンプリングモード時
に供給している電位は、グランド電位を含むことを特徴
とするものであり、叉、第４態様は、前記コンパレータ
は、複数のアンプとこの複数のアンプを接続する段間の
コンデンサとからなり、１段目のアンプのバイアス電位
と２段目以降のアンプのバイアス電位とを等しくするた
めのスイッチング素子を２段以上直列に接続し、少なく
とも比較モード時は、前記直列に接続したスイッチング
素子間のノードを所定の電位に固定するように構成した
ことを特徴とするものであり、叉、第５態様は、前記ス
イッチング素子の内の何れかのスイッチング素子は、前
記コンパレータの二つの入力の電位と前記コンパレータ
の複数のアンプのバイアス電位とを同電位にすることを
特徴とするものであり、叉、第６態様は、前記切替手段
で、前記コンデンサの他端を電源電位にすることで、前
記コンパレータの一方の入力を所定の電位にし、この電
位でコンパレータのオフセットをキャンセルすることを
特徴とするものである。
【００３５】
【００３６】
【発明の実施の形態】本発明に係わるＡＤ変換器は、ア
ナログ入力電圧をサンプリングコンデンサにサンプリン
グする際に、サンプリングコンデンサのコンパレータ入
力側の電極を電源電位（電源電位又はグランド電位）に
固定することにより、ＭＯＳアナログスイッチのＯＮ抵
抗の低い領域を使用することで低電圧での高速動作を可
能にし、また、サンプリングコンデンサにレベル調整用
のコンデンサを追加し、レベル調整用のコンデンサで容
量分圧を行うことにより、比較動作中にコンパレータ入
力側の電極の電位が電源電圧の範囲を越えてリークを起
こして正常にＡＤ変換動作ができなくなることを防ぎ、
叉、コンパレータ入力側の電極を中間電位に固定するた
めのバイアス源を不要にすると共に、追加したレベル調
整用コンデンサによる容量分圧で生成した中間電位をコ
ンパレータのオフセットをキャンセルするための電圧に
使用することで、コンパレータのオフセットをキャンセ
ルするために必要なバイアス源を不要にし、また、コン
パレータのオフセットをキャンセルするためのスイッチ
を２段直列に接続し、直列に接続したスイッチ間のノー
ドを互いに接続することで、コンデンサの容量値のばら
つきによる容量分圧電位のずれをなくすとともに、比較
動作中は直列に接続したスイッチ間のノードを電源電位
に固定することで、寄生容量により比較動作中にコンパ
レータに帰還がかかりコンパレータの動作が不安定にな
ったり、或いは発振してしまうことを防いでいる。
ナログ入力電圧をサンプリングコンデンサにサンプリン
グする際に、サンプリングコンデンサのコンパレータ入
力側の電極を電源電位（電源電位又はグランド電位）に
固定することにより、ＭＯＳアナログスイッチのＯＮ抵
抗の低い領域を使用することで低電圧での高速動作を可
能にし、また、サンプリングコンデンサにレベル調整用
のコンデンサを追加し、レベル調整用のコンデンサで容
量分圧を行うことにより、比較動作中にコンパレータ入
力側の電極の電位が電源電圧の範囲を越えてリークを起
こして正常にＡＤ変換動作ができなくなることを防ぎ、
叉、コンパレータ入力側の電極を中間電位に固定するた
めのバイアス源を不要にすると共に、追加したレベル調
整用コンデンサによる容量分圧で生成した中間電位をコ
ンパレータのオフセットをキャンセルするための電圧に
使用することで、コンパレータのオフセットをキャンセ
ルするために必要なバイアス源を不要にし、また、コン
パレータのオフセットをキャンセルするためのスイッチ
を２段直列に接続し、直列に接続したスイッチ間のノー
ドを互いに接続することで、コンデンサの容量値のばら
つきによる容量分圧電位のずれをなくすとともに、比較
動作中は直列に接続したスイッチ間のノードを電源電位
に固定することで、寄生容量により比較動作中にコンパ
レータに帰還がかかりコンパレータの動作が不安定にな
ったり、或いは発振してしまうことを防いでいる。
【００３７】図１において、アナログ入力電圧ＶＡＩＮ
をアナログ入力側コンデンサアレイ１０２にサンプリン
グする際、コンデンサアレイ１０２のアナログ入力側の
電極は、セレクタ１１８、１１９、１２０、１２１、１
２２によりアナログ入力電圧ＶＡＩＮが選択され、レベ
ル調整用のコンデンサ１０６はセレクタ１２８でグラン
ド電位ＧＮＤに接続され、コンデンサアレイ１０２の共
通電極１３２はスイッチ１３０によりグランド電位ＧＮ
Ｄに設定される。
をアナログ入力側コンデンサアレイ１０２にサンプリン
グする際、コンデンサアレイ１０２のアナログ入力側の
電極は、セレクタ１１８、１１９、１２０、１２１、１
２２によりアナログ入力電圧ＶＡＩＮが選択され、レベ
ル調整用のコンデンサ１０６はセレクタ１２８でグラン
ド電位ＧＮＤに接続され、コンデンサアレイ１０２の共
通電極１３２はスイッチ１３０によりグランド電位ＧＮ
Ｄに設定される。
【００３８】また、コンパレータ１０４の他方の側の入
力に接続される基準側コンデンサアレイ１０３では、セ
レクタ１２３、１２４、１２５、１２６、１２７により
グランド電位ＧＮＤが選択され、レベル調整用コンデン
サ１０７はセレクタ１２９でグランド電位ＧＮＤに接続
され、共通電極１３３はスイッチ１３１によりグランド
電位ＧＮＤに設定される。スイッチ１３０、１３１をＭ
ＯＳアナログスイッチで構成した場合でも、導通させる
電位がグランド電位ＧＮＤであるため、スイッチ１３
０、１３１のＯＮ抵抗はきわめて小さく、低電圧でも高
速にサンプリングが可能になる。
力に接続される基準側コンデンサアレイ１０３では、セ
レクタ１２３、１２４、１２５、１２６、１２７により
グランド電位ＧＮＤが選択され、レベル調整用コンデン
サ１０７はセレクタ１２９でグランド電位ＧＮＤに接続
され、共通電極１３３はスイッチ１３１によりグランド
電位ＧＮＤに設定される。スイッチ１３０、１３１をＭ
ＯＳアナログスイッチで構成した場合でも、導通させる
電位がグランド電位ＧＮＤであるため、スイッチ１３
０、１３１のＯＮ抵抗はきわめて小さく、低電圧でも高
速にサンプリングが可能になる。
【００３９】また、共通電極１３２、１３３を電源電位
の２分の１のような中間電位に設定する従来例と異な
り、中間電位を生成するためのバイアス源を必要としな
い。比較動作を行う際は、レベル調整用のコンデンサ１
０６、１０７をセレクタ１２８、１２９でグランド電位
ＧＮＤから電源電位ＶＤＤに切り替えることにより、ア
ナログ入力電圧ＶＡＩＮの電圧範囲が電源電圧の範囲と
同じ場合でも、レベル調整用コンデンサ１０６、１０７
が追加されていることで容量分圧が行われるので、比較
動作中に共通電極１３２、１３３の電位が電源電圧の範
囲を越えてスイッチ１３０、１３１からリークを起こ
し、変換結果が不正確になることを防いでいる。
の２分の１のような中間電位に設定する従来例と異な
り、中間電位を生成するためのバイアス源を必要としな
い。比較動作を行う際は、レベル調整用のコンデンサ１
０６、１０７をセレクタ１２８、１２９でグランド電位
ＧＮＤから電源電位ＶＤＤに切り替えることにより、ア
ナログ入力電圧ＶＡＩＮの電圧範囲が電源電圧の範囲と
同じ場合でも、レベル調整用コンデンサ１０６、１０７
が追加されていることで容量分圧が行われるので、比較
動作中に共通電極１３２、１３３の電位が電源電圧の範
囲を越えてスイッチ１３０、１３１からリークを起こ
し、変換結果が不正確になることを防いでいる。
【００４０】また、コンパレータのオフセットをキャン
セルするためにアンプを複数段コンデンサを介して接続
する回路においても、レベル調整用のコンデンサ１０
６、１０７をセレクタ１２８、１２９でグランド電位Ｇ
ＮＤから電源電位ＶＤＤに切り替えることにより、容量
分圧でオフセットキャンセル用の中間電位を生成するこ
とができ、オフセットキャンセル用の中間電位を生成す
るためのバイアス源を必要としない。
セルするためにアンプを複数段コンデンサを介して接続
する回路においても、レベル調整用のコンデンサ１０
６、１０７をセレクタ１２８、１２９でグランド電位Ｇ
ＮＤから電源電位ＶＤＤに切り替えることにより、容量
分圧でオフセットキャンセル用の中間電位を生成するこ
とができ、オフセットキャンセル用の中間電位を生成す
るためのバイアス源を必要としない。
【００４１】コンパレータのオフセットキャンセル用の
スイッチは、スイッチ１４７と１５１とを直列に接続
し、同様にスイッチ１４８と１５２とを２段直列に接続
し、比較動作中は直列に接続したスイッチ間のノード１
５５、１５６をスイッチ１５３、１５４によりグランド
電位ＧＮＤに固定することで、寄生容量のためにプリア
ンプ１４２の入力にあたる共通電極１３２、１３３とプ
リアンプ１４２の出力１５７、１５８との間の寄生容量
を通してプリアンプ１４２に帰還がかかり、動作が不安
定になったり発振してしまうという問題を防いでいる。
スイッチは、スイッチ１４７と１５１とを直列に接続
し、同様にスイッチ１４８と１５２とを２段直列に接続
し、比較動作中は直列に接続したスイッチ間のノード１
５５、１５６をスイッチ１５３、１５４によりグランド
電位ＧＮＤに固定することで、寄生容量のためにプリア
ンプ１４２の入力にあたる共通電極１３２、１３３とプ
リアンプ１４２の出力１５７、１５８との間の寄生容量
を通してプリアンプ１４２に帰還がかかり、動作が不安
定になったり発振してしまうという問題を防いでいる。
【００４２】また、直列に接続したオフセットキャンセ
ル用のスイッチ間のノード１５５、１５６を互いに接続
させることで、アナログ入力側コンデンサアレイ１０２
と基準側コンデンサアレイ１０３、レベル調整用コンデ
ンサ１０６、１０７を構成する各容量に容量値のばらつ
きがあり、それぞれのコンデンサアレイの容量分圧で作
成した中間電位にずれがある場合でも、コンパレータの
入力にあたる共通電極１３２、１３３の電位を等しく設
定することができ、正しくコンパレータのオフセットを
キャンセルすることができる。
ル用のスイッチ間のノード１５５、１５６を互いに接続
させることで、アナログ入力側コンデンサアレイ１０２
と基準側コンデンサアレイ１０３、レベル調整用コンデ
ンサ１０６、１０７を構成する各容量に容量値のばらつ
きがあり、それぞれのコンデンサアレイの容量分圧で作
成した中間電位にずれがある場合でも、コンパレータの
入力にあたる共通電極１３２、１３３の電位を等しく設
定することができ、正しくコンパレータのオフセットを
キャンセルすることができる。
【００４３】
【実施例】以下に、本発明に係わるＡＤ変換器の具体例
を図面を参照しながら詳細に説明する。 （第１の具体例） 図１は、本発明に係わるＡＤ変換器の具体例を示す図で
あって、図１には、コンパレータ１０４の一方の入力側
１３２に第１のコンデンサアレイ１０２が接続され、コ
ンパレータ１０４の他方の入力側１３３に第２のコンデ
ンサアレイ１０３が接続され、前記第１のコンデンサア
レイ１０２に入力アナログ信号レベルＶＡＩＮに比例し
た電荷を蓄積するようにしたＡＤ変換器において、前記
第１のコンデンサアレイ１０２が接続された前記コンパ
レータ１０４の一方の入力側１３２の電圧を所定の電圧
に調整するために、一端が前記コンパレータ１０４の一
方の入力側１３２に接続されたレベル調整用のコンデン
サ１０６を設けると共に、前記コンデンサ１０６の他端
をサンプリングモード時と比較モード時とで異なる電位
に切り替える切替手段１２８を設けたことを特徴とする
ＡＤ変換器が示されている。
を図面を参照しながら詳細に説明する。 （第１の具体例） 図１は、本発明に係わるＡＤ変換器の具体例を示す図で
あって、図１には、コンパレータ１０４の一方の入力側
１３２に第１のコンデンサアレイ１０２が接続され、コ
ンパレータ１０４の他方の入力側１３３に第２のコンデ
ンサアレイ１０３が接続され、前記第１のコンデンサア
レイ１０２に入力アナログ信号レベルＶＡＩＮに比例し
た電荷を蓄積するようにしたＡＤ変換器において、前記
第１のコンデンサアレイ１０２が接続された前記コンパ
レータ１０４の一方の入力側１３２の電圧を所定の電圧
に調整するために、一端が前記コンパレータ１０４の一
方の入力側１３２に接続されたレベル調整用のコンデン
サ１０６を設けると共に、前記コンデンサ１０６の他端
をサンプリングモード時と比較モード時とで異なる電位
に切り替える切替手段１２８を設けたことを特徴とする
ＡＤ変換器が示されている。
【００４４】以下に、本発明を更に詳細に説明する。図
１は本発明の第１の具体例である４ビットの逐次比較型
ＡＤ変換器である。ＡＤ変換器１０１は、アナログ入力
側コンデンサアレイ１０２と、基準側コンデンサアレイ
１０３と、コンパレータ１０４と、逐次比較制御回路１
０５と、アナログ入力側レベル調整用コンデンサ１０６
と、基準側レベル調整用コンデンサ１０７とからなる。
１は本発明の第１の具体例である４ビットの逐次比較型
ＡＤ変換器である。ＡＤ変換器１０１は、アナログ入力
側コンデンサアレイ１０２と、基準側コンデンサアレイ
１０３と、コンパレータ１０４と、逐次比較制御回路１
０５と、アナログ入力側レベル調整用コンデンサ１０６
と、基準側レベル調整用コンデンサ１０７とからなる。
【００４５】アナログ入力側コンデンサアレイ１０２
は、４ビットに重み付けされたコンデンサ１０８、１０
９、１１０、１１１、１１２をアレイ状にしたものであ
る。即ち、コンデンサ１０８、１０９は基準の容量値Ｃ
を有するコンデンサ、コンデンサ１１０は容量値２Ｃを
有するコンデンサ、コンデンサ１１１は容量値４Ｃを有
するコンデンサ、コンデンサ１１２は容量値８Ｃを有す
るコンデンサである。前記各コンデンサの一端はセレク
タ１１８、１１９、１２０、１２１、１２２にそれぞれ
接続され、逐次比較制御回路１０５からの制御信号１３
４により、アナログ入力端子１３６、基準電源端子１３
７、グランド端子１３８のいずれかに接続される。基準
電源端子１３７は、アナログ入力信号ＶＡＩＮをデジタ
ル値に変換する際に基準となる電源の端子である。基準
電源の電圧範囲は一般的に電源電圧と同じか或いはそれ
以下である。
は、４ビットに重み付けされたコンデンサ１０８、１０
９、１１０、１１１、１１２をアレイ状にしたものであ
る。即ち、コンデンサ１０８、１０９は基準の容量値Ｃ
を有するコンデンサ、コンデンサ１１０は容量値２Ｃを
有するコンデンサ、コンデンサ１１１は容量値４Ｃを有
するコンデンサ、コンデンサ１１２は容量値８Ｃを有す
るコンデンサである。前記各コンデンサの一端はセレク
タ１１８、１１９、１２０、１２１、１２２にそれぞれ
接続され、逐次比較制御回路１０５からの制御信号１３
４により、アナログ入力端子１３６、基準電源端子１３
７、グランド端子１３８のいずれかに接続される。基準
電源端子１３７は、アナログ入力信号ＶＡＩＮをデジタ
ル値に変換する際に基準となる電源の端子である。基準
電源の電圧範囲は一般的に電源電圧と同じか或いはそれ
以下である。
【００４６】基準側コンデンサアレイ１０３も同様に、
４ビットに重み付けされたコンデンサ１１３、１１４、
１１５、１１６、１１７をアレイ状にしたものである。
即ち、コンデンサ１１３、１１４は容量値Ｃを有するコ
ンデンサ、コンデンサ１１５は容量値２Ｃを有するコン
デンサ、コンデンサ１１６は容量値４Ｃを有するコンデ
ンサ、コンデンサ１１７は容量値８Ｃを有するコンデン
サである。前記各コンデンサの一端はセレクタ１２３、
１２４、１２５、１２６、１２７にそれぞれ接続され、
逐次比較制御回路１０５からの制御信号１３４により、
前記セレクタ１２３、１２４、１２５、１２６、１２７
を介して夫々グランド端子１３９に接続される。
４ビットに重み付けされたコンデンサ１１３、１１４、
１１５、１１６、１１７をアレイ状にしたものである。
即ち、コンデンサ１１３、１１４は容量値Ｃを有するコ
ンデンサ、コンデンサ１１５は容量値２Ｃを有するコン
デンサ、コンデンサ１１６は容量値４Ｃを有するコンデ
ンサ、コンデンサ１１７は容量値８Ｃを有するコンデン
サである。前記各コンデンサの一端はセレクタ１２３、
１２４、１２５、１２６、１２７にそれぞれ接続され、
逐次比較制御回路１０５からの制御信号１３４により、
前記セレクタ１２３、１２４、１２５、１２６、１２７
を介して夫々グランド端子１３９に接続される。
【００４７】コンパレータ１０４は出力段のアンプ１４
３と、出力段のアンプ１４３のオフセットを小さく抑え
るためのプリアンプ１４２とからなり、出力段のアンプ
１４３とプリアンプ１４２とはオフセットキャンセル用
コンデンサ１４５、１４６で接続されている。アナログ
スイッチ１４７、１４８、１５１、１５２は出力段のア
ンプ１４３の動作点を決めるため、及び、プリアンプ１
４２のオフセットをキャンセルするためのスイッチで、
オフセットキャンセル期間中オン状態になる。
３と、出力段のアンプ１４３のオフセットを小さく抑え
るためのプリアンプ１４２とからなり、出力段のアンプ
１４３とプリアンプ１４２とはオフセットキャンセル用
コンデンサ１４５、１４６で接続されている。アナログ
スイッチ１４７、１４８、１５１、１５２は出力段のア
ンプ１４３の動作点を決めるため、及び、プリアンプ１
４２のオフセットをキャンセルするためのスイッチで、
オフセットキャンセル期間中オン状態になる。
【００４８】プリアンプ１４２の共通電極１３２は、ア
ナログスイッチ１５１を介してノード１５５に接続可能
に構成され、同様に、プリアンプ１４２の共通電極１３
３は、アナログスイッチ１５２を介してノード１５６に
接続可能に構成されている。アナログスイッチ１４７、
１５１間のノード１５５とアナログスイッチ１４８、１
５２間のノード１５６とは接続されていて、比較動作中
にノード１５５、１５６をグランド端子１５９、１６０
に接続するためのスイッチ１５３、１５４にそれぞれ接
続されている。
ナログスイッチ１５１を介してノード１５５に接続可能
に構成され、同様に、プリアンプ１４２の共通電極１３
３は、アナログスイッチ１５２を介してノード１５６に
接続可能に構成されている。アナログスイッチ１４７、
１５１間のノード１５５とアナログスイッチ１４８、１
５２間のノード１５６とは接続されていて、比較動作中
にノード１５５、１５６をグランド端子１５９、１６０
に接続するためのスイッチ１５３、１５４にそれぞれ接
続されている。
【００４９】コンデンサ１０６、１０７はそれぞれアナ
ログ入力側のレベル調整用コンデンサ、基準側のレベル
調整用コンデンサで、容量値８Ｃをもつ。コンデンサ１
０６、１０７の一端はそれぞれセレクタ１２８、１２９
に接続され、逐次比較制御回路１０５からの制御信号１
３４により、コンデンサ１０６の一端は電源端子１４０
又はグランド端子１３８のいずれかに接続され、コンデ
ンサ１０７の一端も電源端子１４１又はグランド端子１
３９のいずれかに接続されるように制御される。
ログ入力側のレベル調整用コンデンサ、基準側のレベル
調整用コンデンサで、容量値８Ｃをもつ。コンデンサ１
０６、１０７の一端はそれぞれセレクタ１２８、１２９
に接続され、逐次比較制御回路１０５からの制御信号１
３４により、コンデンサ１０６の一端は電源端子１４０
又はグランド端子１３８のいずれかに接続され、コンデ
ンサ１０７の一端も電源端子１４１又はグランド端子１
３９のいずれかに接続されるように制御される。
【００５０】スイッチ１３０、１３１はアナログ入力電
圧をサンプリングする際に、それぞれアナログ入力側コ
ンデンサアレイ１０２と基準側コンデンサアレイ１０３
の共通電極１３１、１３２をグランド端子１３８、１３
９に接続するためのスイッチである。図２は図１のＡＤ
変換器のコンパレータ１０４について、プリアンプ１４
２、出力段アンプ１４３、オフセットキャンセル用コン
デンサ１４６、オフセットキャンセル用スイッチ１４
８、１５２の部分を抜き出し、レイアウトの例を模式的
に示したものである。
圧をサンプリングする際に、それぞれアナログ入力側コ
ンデンサアレイ１０２と基準側コンデンサアレイ１０３
の共通電極１３１、１３２をグランド端子１３８、１３
９に接続するためのスイッチである。図２は図１のＡＤ
変換器のコンパレータ１０４について、プリアンプ１４
２、出力段アンプ１４３、オフセットキャンセル用コン
デンサ１４６、オフセットキャンセル用スイッチ１４
８、１５２の部分を抜き出し、レイアウトの例を模式的
に示したものである。
【００５１】次に、図１のＡＤ変換器のＡＤ変換動作に
ついて説明する。まず、電荷クリアモードでは、スイッ
チ１３０、１３１はオン状態で、アナログ入力側コンデ
ンサアレイ１０２の共通電極１３２と基準側コンデンサ
アレイ１０３の共通電極１３３はグランド電位ＧＮＤ
に、コンデンサ１０８〜１１２はセレクタ１１９〜１２
２によりグランド電位ＧＮＤに、コンデンサ１１３〜１
１７はセレクタ１２３〜１２７によりグランド電位ＧＮ
Ｄに、レベル調整用コンデンサ１０６、１０７はセレク
タ１２８、１２９によりグランド電位ＧＮＤに接続され
る。
ついて説明する。まず、電荷クリアモードでは、スイッ
チ１３０、１３１はオン状態で、アナログ入力側コンデ
ンサアレイ１０２の共通電極１３２と基準側コンデンサ
アレイ１０３の共通電極１３３はグランド電位ＧＮＤ
に、コンデンサ１０８〜１１２はセレクタ１１９〜１２
２によりグランド電位ＧＮＤに、コンデンサ１１３〜１
１７はセレクタ１２３〜１２７によりグランド電位ＧＮ
Ｄに、レベル調整用コンデンサ１０６、１０７はセレク
タ１２８、１２９によりグランド電位ＧＮＤに接続され
る。
【００５２】また、オフセットキャンセル用スイッチ１
４７、１４８、１５１、１５２はオン状態、スイッチ１
５３、１５４はオフ状態になる。このモードでは全ての
コンデンサ、ノードに蓄積されていた余分な電荷がすべ
てクリアされる。次に、オフセットキャンセルモードで
は、スイッチ１３０、１３１をオフ状態にし、レベル調
整用コンデンサ１０６、１０７はセレクタ１２８、１２
９により電源電位ＶＤＤに接続される。このモードで
は、アナログ入力側コンデンサアレイ１０２の共通電極
１３２と、基準側コンデンサアレイ１０３の共通電極１
３３、出力段アンプ１４３の入力１４９、１５０の電位
は容量分圧された電位となり、オフセットキャンセル用
コンデンサ１４５、１４６と出力段アンプの入力１４
９、１５０につく寄生容量の合計に対して、コンデンサ
アレイ１０２、１０３、レベル調整用コンデンサ１０
６、１０７の合計容量値の方が十分大きい場合は、約１
／３×ＶＤＤの電位となる。この時、オフセットキャン
セル用コンデンサ１４５、１４６には、プリアンプ１４
２の入力が約１／３×ＶＤＤの場合の出力オフセットに
相当する電荷を蓄積する。アナログ入力側コンデンサア
レイ１０２と基準側コンデンサアレイ１０３、レベル調
整用コンデンサ１０６、１０７を構成する各容量に製造
上のばらつきによる容量値のばらつきがあると、アナロ
グ入力側コンデンサアレイ１０２と基準側コンデンサア
レイ１０３とで生成する約１／３×ＶＤＤの電位にずれ
が生じる場合が予想されるが、図１のＡＤ変換器ではオ
フセットキャンセル用スイッチ１４７、１４８、１５
１、１５２を２段直列に接続し、スイッチ間のノード１
５５、１５６とを短絡させているので、プリアンプ１４
２の入力にあたる共通電極１３２、１３３の電位は必ず
等しくなり、オフセットキャンセル用コンデンサ１４
５、１４６にはプリアンプ１４２の出力オフセットに相
当する電荷が必ず蓄積される。オフセットキャンセルモ
ードが終わると、オフセットキャンセル用スイッチ１４
７、１４８、１５１、１５２はオフ状態となる。オフセ
ットキャンセル用スイッチ１４７、１４８、１５１、１
５２がオフ状態になったあと、スイッチ１５３、１５４
をオン状態にし、オフセットキャンセル用スイッチ１４
７、１４８、１５１、１５２間のノード１５５、１５６
をグランド電位ＧＮＤに固定する。
４７、１４８、１５１、１５２はオン状態、スイッチ１
５３、１５４はオフ状態になる。このモードでは全ての
コンデンサ、ノードに蓄積されていた余分な電荷がすべ
てクリアされる。次に、オフセットキャンセルモードで
は、スイッチ１３０、１３１をオフ状態にし、レベル調
整用コンデンサ１０６、１０７はセレクタ１２８、１２
９により電源電位ＶＤＤに接続される。このモードで
は、アナログ入力側コンデンサアレイ１０２の共通電極
１３２と、基準側コンデンサアレイ１０３の共通電極１
３３、出力段アンプ１４３の入力１４９、１５０の電位
は容量分圧された電位となり、オフセットキャンセル用
コンデンサ１４５、１４６と出力段アンプの入力１４
９、１５０につく寄生容量の合計に対して、コンデンサ
アレイ１０２、１０３、レベル調整用コンデンサ１０
６、１０７の合計容量値の方が十分大きい場合は、約１
／３×ＶＤＤの電位となる。この時、オフセットキャン
セル用コンデンサ１４５、１４６には、プリアンプ１４
２の入力が約１／３×ＶＤＤの場合の出力オフセットに
相当する電荷を蓄積する。アナログ入力側コンデンサア
レイ１０２と基準側コンデンサアレイ１０３、レベル調
整用コンデンサ１０６、１０７を構成する各容量に製造
上のばらつきによる容量値のばらつきがあると、アナロ
グ入力側コンデンサアレイ１０２と基準側コンデンサア
レイ１０３とで生成する約１／３×ＶＤＤの電位にずれ
が生じる場合が予想されるが、図１のＡＤ変換器ではオ
フセットキャンセル用スイッチ１４７、１４８、１５
１、１５２を２段直列に接続し、スイッチ間のノード１
５５、１５６とを短絡させているので、プリアンプ１４
２の入力にあたる共通電極１３２、１３３の電位は必ず
等しくなり、オフセットキャンセル用コンデンサ１４
５、１４６にはプリアンプ１４２の出力オフセットに相
当する電荷が必ず蓄積される。オフセットキャンセルモ
ードが終わると、オフセットキャンセル用スイッチ１４
７、１４８、１５１、１５２はオフ状態となる。オフセ
ットキャンセル用スイッチ１４７、１４８、１５１、１
５２がオフ状態になったあと、スイッチ１５３、１５４
をオン状態にし、オフセットキャンセル用スイッチ１４
７、１４８、１５１、１５２間のノード１５５、１５６
をグランド電位ＧＮＤに固定する。
【００５３】サンプリングモードでは、スイッチ１３
０、１３１はオン状態で、アナログ入力側コンデンサア
レイ１０２の共通電極１３２と基準側コンデンサアレイ
１０３の共通電極１３３はグランド電位ＧＮＤに、コン
デンサ１０８〜１１２はセレクタ１１８〜１２２により
アナログ入力電圧ＶＡＩＮに、コンデンサ１１３〜１１
７はセレクタ１２３〜１２７によりグランド電位ＧＮＤ
に、レベル調整用コンデンサ１０６、１０７はセレクタ
１２８、１２９によりグランド電位ＧＮＤにそれぞれ接
続される。この時、アナログ入力側コンデンサアレイ１
０２に蓄えられる合計の電荷量Ｑ１は、 Ｑ１＝１６Ｃ×ＶＡＩＮ・・・（１） となる。
０、１３１はオン状態で、アナログ入力側コンデンサア
レイ１０２の共通電極１３２と基準側コンデンサアレイ
１０３の共通電極１３３はグランド電位ＧＮＤに、コン
デンサ１０８〜１１２はセレクタ１１８〜１２２により
アナログ入力電圧ＶＡＩＮに、コンデンサ１１３〜１１
７はセレクタ１２３〜１２７によりグランド電位ＧＮＤ
に、レベル調整用コンデンサ１０６、１０７はセレクタ
１２８、１２９によりグランド電位ＧＮＤにそれぞれ接
続される。この時、アナログ入力側コンデンサアレイ１
０２に蓄えられる合計の電荷量Ｑ１は、 Ｑ１＝１６Ｃ×ＶＡＩＮ・・・（１） となる。
【００５４】また、基準側コンデンサアレイ１０３に蓄
えられる合計の電荷量Ｑ２は、 Ｑ２＝０・・・（２） となる。次に、比較モードに移ると、スイッチ１３０、
１３１はオフ状態、コンデンサ１０８〜１１１はセレク
タ１１８〜１２１によりグランド電位ＧＮＤに、コンデ
ンサ１１２はセレクタ１２２により基準電位ＶＲに、コ
ンデンサ１１３〜１１７はセレクタ１２３〜１２７によ
りグランド電位ＧＮＤに、レベル調整用コンデンサ１０
６、１０７はセレクタ１２８、１２９により電源電位Ｖ
ＤＤにそれぞれ接続される。このときアナログ入力側コ
ンデンサアレイ１０２に蓄えられる合計の電荷量Ｑ３
は、共通電極１３２の電位をＶＣＭ１とすると、 Ｑ３＝８Ｃ×（ＶＲ−ＶＣＭ１）＋８Ｃ×（ＶＤＤ−ＶＣＭ１）−８Ｃ×ＶＣＭ １・・・（３） となる。
えられる合計の電荷量Ｑ２は、 Ｑ２＝０・・・（２） となる。次に、比較モードに移ると、スイッチ１３０、
１３１はオフ状態、コンデンサ１０８〜１１１はセレク
タ１１８〜１２１によりグランド電位ＧＮＤに、コンデ
ンサ１１２はセレクタ１２２により基準電位ＶＲに、コ
ンデンサ１１３〜１１７はセレクタ１２３〜１２７によ
りグランド電位ＧＮＤに、レベル調整用コンデンサ１０
６、１０７はセレクタ１２８、１２９により電源電位Ｖ
ＤＤにそれぞれ接続される。このときアナログ入力側コ
ンデンサアレイ１０２に蓄えられる合計の電荷量Ｑ３
は、共通電極１３２の電位をＶＣＭ１とすると、 Ｑ３＝８Ｃ×（ＶＲ−ＶＣＭ１）＋８Ｃ×（ＶＤＤ−ＶＣＭ１）−８Ｃ×ＶＣＭ １・・・（３） となる。
【００５５】また、基準側コンデンサアレイ１０３に蓄
えられる合計の電荷量Ｑ４は、共通電極１３３の電位を
ＶＣＭ２とすると、 Ｑ４＝８Ｃ×（ＶＤＤ−ＶＣＭ２）−１６Ｃ×ＶＣＭ２・・・（４） となる。ここで、電荷保存則が成り立つので、 Ｑ１＝Ｑ３・・・（５） Ｑ２＝Ｑ４・・・（６） となる。
えられる合計の電荷量Ｑ４は、共通電極１３３の電位を
ＶＣＭ２とすると、 Ｑ４＝８Ｃ×（ＶＤＤ−ＶＣＭ２）−１６Ｃ×ＶＣＭ２・・・（４） となる。ここで、電荷保存則が成り立つので、 Ｑ１＝Ｑ３・・・（５） Ｑ２＝Ｑ４・・・（６） となる。
【００５６】（５）、（６）式に（１）〜（４）式を代
入して、 ＶＣＭ１＝２／３×（１／２×ＶＲ−ＶＡＩＮ＋１／２×ＶＤＤ）・・・（７） ＶＣＭ２＝１／３×ＶＤＤ・・・（８） が得られる。コンパレータ１０４は、上式（７）、
（８）で表される共通電極１３２の電位ＶＣＭ１と共通
電極１３３の電位ＶＣＭ２とを比較して、比較結果
“１”叉は“０”を出力する。式（７）、（８）から分
かるように、アナログ入力ＶＡＩＮとアナログ入力側コ
ンデンサアレイの出力電圧（この場合は１／２×ＶＲ）
とが等しい場合は、共通電極の電位ＶＣＭ１、ＶＣＭ２
とも１／３×ＶＤＤとなり、オフセットキャンセルモー
ドとほぼ同じ状態になる。プリアンプ１４２の入力であ
る共通電極１３２、１３３の電位が１／３×ＶＤＤの場
合のプリアンプ１４２の出力オフセットはオフセットキ
ャンセル用コンデンサ１４５、１４６に蓄えられたまま
なので、出力段アンプ１４３の入力１４９、１５０の電
位も１／３×ＶＤＤとなりプリアンプ１４２の出力オフ
セットは無視できることになる。出力段アンプ１４３の
入力オフセットはプリアンプ１４２の増幅率で割った値
まで小さく抑えられることになる。逐次比較制御回路１
０５は、上記コンパレータ１０４の出力によって変換結
果の最上位ビットの値を決めて、次の位のビットに対応
する比較動作を行うための制御信号１３４をセレクタ１
１８〜１２２に供給する。
入して、 ＶＣＭ１＝２／３×（１／２×ＶＲ−ＶＡＩＮ＋１／２×ＶＤＤ）・・・（７） ＶＣＭ２＝１／３×ＶＤＤ・・・（８） が得られる。コンパレータ１０４は、上式（７）、
（８）で表される共通電極１３２の電位ＶＣＭ１と共通
電極１３３の電位ＶＣＭ２とを比較して、比較結果
“１”叉は“０”を出力する。式（７）、（８）から分
かるように、アナログ入力ＶＡＩＮとアナログ入力側コ
ンデンサアレイの出力電圧（この場合は１／２×ＶＲ）
とが等しい場合は、共通電極の電位ＶＣＭ１、ＶＣＭ２
とも１／３×ＶＤＤとなり、オフセットキャンセルモー
ドとほぼ同じ状態になる。プリアンプ１４２の入力であ
る共通電極１３２、１３３の電位が１／３×ＶＤＤの場
合のプリアンプ１４２の出力オフセットはオフセットキ
ャンセル用コンデンサ１４５、１４６に蓄えられたまま
なので、出力段アンプ１４３の入力１４９、１５０の電
位も１／３×ＶＤＤとなりプリアンプ１４２の出力オフ
セットは無視できることになる。出力段アンプ１４３の
入力オフセットはプリアンプ１４２の増幅率で割った値
まで小さく抑えられることになる。逐次比較制御回路１
０５は、上記コンパレータ１０４の出力によって変換結
果の最上位ビットの値を決めて、次の位のビットに対応
する比較動作を行うための制御信号１３４をセレクタ１
１８〜１２２に供給する。
【００５７】仮に、アナログ入力電圧ＶＡＩＮが１／２
×ＶＲよりも高い場合は、コンパレータ１０４が“１”
を出力して最上位ビットに相当するコンデンサ１１２は
基準電位ＶＲに接続したまま、次の位のビットに相当す
るコンデンサ１１１は基準電位ＶＲに接続するように制
御信号１３４を出力する。つまり、２回目の比較ではア
ナログ入力電圧ＶＡＩＮと３／４×ＶＲとの比較を行う
ことになる。逆に、アナログ入力電圧ＶＡＩＮが１／２
×ＶＲよりも低い場合は、コンパレータ１０４は“０”
を出力し、最上位ビットに相当するコンデンサ１１２を
グランド電位ＧＮＤに、次の位のビットに相当するコン
デンサ１１１を基準電位ＶＲに接続するように制御信号
１３４を出力する。この場合の２回目の比較では、アナ
ログ入力電圧ＶＡＩＮと１／４×ＶＲとの比較を行うこ
とになる。このように、逐次比較制御回路１０５がある
逐次比較制御信号１３４を出力した後、コンパレータ１
０４の出力によってそのビットの値を決定するという動
作を所定回数（本例では４回）繰り返すことによって、
アナログ入力電圧ＶＡＩＮがデジタル出力信号１３５と
して得られる。
×ＶＲよりも高い場合は、コンパレータ１０４が“１”
を出力して最上位ビットに相当するコンデンサ１１２は
基準電位ＶＲに接続したまま、次の位のビットに相当す
るコンデンサ１１１は基準電位ＶＲに接続するように制
御信号１３４を出力する。つまり、２回目の比較ではア
ナログ入力電圧ＶＡＩＮと３／４×ＶＲとの比較を行う
ことになる。逆に、アナログ入力電圧ＶＡＩＮが１／２
×ＶＲよりも低い場合は、コンパレータ１０４は“０”
を出力し、最上位ビットに相当するコンデンサ１１２を
グランド電位ＧＮＤに、次の位のビットに相当するコン
デンサ１１１を基準電位ＶＲに接続するように制御信号
１３４を出力する。この場合の２回目の比較では、アナ
ログ入力電圧ＶＡＩＮと１／４×ＶＲとの比較を行うこ
とになる。このように、逐次比較制御回路１０５がある
逐次比較制御信号１３４を出力した後、コンパレータ１
０４の出力によってそのビットの値を決定するという動
作を所定回数（本例では４回）繰り返すことによって、
アナログ入力電圧ＶＡＩＮがデジタル出力信号１３５と
して得られる。
【００５８】また、図２のレイアウト図について、以下
に説明する。一般に半導体集積回路では、製造コストを
低減するために、できるだけ集積度を高くするようにレ
イアウトを行う。図１のＡＤ変換器についても同様で、
集積度を高めるためには、図２に示したようにプリアン
プ１４２、出力段アンプ１４３、オフセットキャンセル
用コンデンサ１４６、オフセットキャンセル用スイッチ
１４８、１５２は近接して配置することになる。図２の
ように配置した場合、プリアンプ１４２の出力１５８に
接続されているオフセットキャンセル用コンデンサ１４
６の下部電極と、オフセットキャンセル用スイッチ１４
８，１５２の間のノード１５６とは必然的に接近してし
まう。この状態ではプリアンプ１４２の出力１５８とノ
ード１５６との間には無視できないほどの寄生容量２０
１が存在し、この寄生容量２０１を介してプリアンプ１
４２には帰還をかけようとするが、本発明によるＡＤ変
換器では、オフセットキャンセル用スイッチ１４８、１
５２間のノード１５６を比較動作中はスイッチ１５４に
よりグランド電位ＧＮＤに固定するようにしているの
で、プリアンプ１４２に帰還がかかることはなく、コン
パレータ１０４は安定して比較動作を行うことができ
る。
に説明する。一般に半導体集積回路では、製造コストを
低減するために、できるだけ集積度を高くするようにレ
イアウトを行う。図１のＡＤ変換器についても同様で、
集積度を高めるためには、図２に示したようにプリアン
プ１４２、出力段アンプ１４３、オフセットキャンセル
用コンデンサ１４６、オフセットキャンセル用スイッチ
１４８、１５２は近接して配置することになる。図２の
ように配置した場合、プリアンプ１４２の出力１５８に
接続されているオフセットキャンセル用コンデンサ１４
６の下部電極と、オフセットキャンセル用スイッチ１４
８，１５２の間のノード１５６とは必然的に接近してし
まう。この状態ではプリアンプ１４２の出力１５８とノ
ード１５６との間には無視できないほどの寄生容量２０
１が存在し、この寄生容量２０１を介してプリアンプ１
４２には帰還をかけようとするが、本発明によるＡＤ変
換器では、オフセットキャンセル用スイッチ１４８、１
５２間のノード１５６を比較動作中はスイッチ１５４に
よりグランド電位ＧＮＤに固定するようにしているの
で、プリアンプ１４２に帰還がかかることはなく、コン
パレータ１０４は安定して比較動作を行うことができ
る。
【００５９】（第２の具体例）上記第１の具体例では、
レベル調整用コンデンサは最上位ビットと同じ大きさの
容量値にしている。レベル調整用コンデンサの容量値を
ＸＣとすると、前式（３）、（７）は次のようになる。 Ｑ３＝８Ｃ×（ＶＲ−ＶＣＭ１）＋ＸＣ×（ＶＤＤ−ＶＣＭ１）−８Ｃ×ＶＣＭ １・・・（３）’ ＶＣＭ１＝１６／（１６＋Ｘ）×（１／２×ＶＲ−ＶＡＩＮ＋Ｘ／１６×ＶＤＤ ）・・・（７）’ 正常なＡＤ変換動作を行うためには、式（７）'で表さ
れる共通電極の電位ＶＣＭ１が電源電圧範囲を越えなけ
ればよいことから（ＶＤＤ≧ＶＣＭ１）、レベル調整用
コンデンサの容量値は最上位ビットの容量値以上（上の
例の場合は８Ｃ以上）であれば容量値に制限はないこと
がわかる。
レベル調整用コンデンサは最上位ビットと同じ大きさの
容量値にしている。レベル調整用コンデンサの容量値を
ＸＣとすると、前式（３）、（７）は次のようになる。 Ｑ３＝８Ｃ×（ＶＲ−ＶＣＭ１）＋ＸＣ×（ＶＤＤ−ＶＣＭ１）−８Ｃ×ＶＣＭ １・・・（３）’ ＶＣＭ１＝１６／（１６＋Ｘ）×（１／２×ＶＲ−ＶＡＩＮ＋Ｘ／１６×ＶＤＤ ）・・・（７）’ 正常なＡＤ変換動作を行うためには、式（７）'で表さ
れる共通電極の電位ＶＣＭ１が電源電圧範囲を越えなけ
ればよいことから（ＶＤＤ≧ＶＣＭ１）、レベル調整用
コンデンサの容量値は最上位ビットの容量値以上（上の
例の場合は８Ｃ以上）であれば容量値に制限はないこと
がわかる。
【００６０】
【００６１】
【００６２】
【００６３】
【００６４】
【００６５】
【００６６】
【００６７】
【００６８】
【００６９】
【００７０】
【００７１】
【００７２】
【００７３】
【００７４】
【００７５】（第３の具体例） 次に、本発明の第３の具体例について説明する。図４
は、ＡＤ変換器の基準ＤＡ変換器に抵抗ストリングを有
する３ビットの逐次比較型ＡＤ変換器の一例を示す回路
図である。ＡＤ変換器４０１は、抵抗ストリング４０２
と、アナログ入力側サンプリングコンデンサ４２３と、
基準側サンプリングコンデンサ４２４と、コンパレータ
４０３と、逐次比較制御回路４０４と、アナログ入力側
レベル調整用コンデンサ４２５と、基準側レベル調整用
コンデンサ４２６とからなる。
は、ＡＤ変換器の基準ＤＡ変換器に抵抗ストリングを有
する３ビットの逐次比較型ＡＤ変換器の一例を示す回路
図である。ＡＤ変換器４０１は、抵抗ストリング４０２
と、アナログ入力側サンプリングコンデンサ４２３と、
基準側サンプリングコンデンサ４２４と、コンパレータ
４０３と、逐次比較制御回路４０４と、アナログ入力側
レベル調整用コンデンサ４２５と、基準側レベル調整用
コンデンサ４２６とからなる。
【００７６】コンデンサ４２３は容量値２Ｃを有するコ
ンデンサで、その一端はアナログスイッチ４２１、４２
２に接続され、逐次比較制御回路４０４からの制御信号
４３３により、アナログ入力端子４３９と抵抗ストリン
グの出力４４０とのどちらかに、叉、コンデンサ４２３
の他端４３１はコンパレータ４０３に接続される。コン
デンサ４２４は容量値２Ｃを有するコンデンサで、その
一端はグランド端子４３８に、コンデンサ４２４の他端
４３２はコンパレータ４０３に接続される。
ンデンサで、その一端はアナログスイッチ４２１、４２
２に接続され、逐次比較制御回路４０４からの制御信号
４３３により、アナログ入力端子４３９と抵抗ストリン
グの出力４４０とのどちらかに、叉、コンデンサ４２３
の他端４３１はコンパレータ４０３に接続される。コン
デンサ４２４は容量値２Ｃを有するコンデンサで、その
一端はグランド端子４３８に、コンデンサ４２４の他端
４３２はコンパレータ４０３に接続される。
【００７７】抵抗ストリング４０２は、基準電源端子４
３５とグランド端子４３６との間に直列接続された８個
の基準抵抗４０５、４０６、４０７、４０８、４０９、
４１０、４１１、４１２と基準抵抗４０５〜４１２によ
り分圧された電圧を取り出すためのアナログスイッチ４
１３、４１４、４１５、４１６、４１７、４１８、４１
９、４２０からなり、逐次比較制御回路４０４からの制
御信号４３３によりアナログスイッチ４１３〜４２０の
うちの一つが選択されてオン状態となり、抵抗分割され
た中間電位を４４０に出力する。アナログスイッチ４２
１、４２２は、サンプリングモード時にアナログ入力電
圧ＶＡＩＮに接続され、叉、比較モード時に抵抗ストリ
ング４０２から逐次比較制御回路４０４からの制御信号
４３３により選択された電位４４０をアナログ入力側サ
ンプリングコンデンサ４２３に接続するためのスイッチ
である。
３５とグランド端子４３６との間に直列接続された８個
の基準抵抗４０５、４０６、４０７、４０８、４０９、
４１０、４１１、４１２と基準抵抗４０５〜４１２によ
り分圧された電圧を取り出すためのアナログスイッチ４
１３、４１４、４１５、４１６、４１７、４１８、４１
９、４２０からなり、逐次比較制御回路４０４からの制
御信号４３３によりアナログスイッチ４１３〜４２０の
うちの一つが選択されてオン状態となり、抵抗分割され
た中間電位を４４０に出力する。アナログスイッチ４２
１、４２２は、サンプリングモード時にアナログ入力電
圧ＶＡＩＮに接続され、叉、比較モード時に抵抗ストリ
ング４０２から逐次比較制御回路４０４からの制御信号
４３３により選択された電位４４０をアナログ入力側サ
ンプリングコンデンサ４２３に接続するためのスイッチ
である。
【００７８】コンパレータ４０３は、出力段のアンプ４
４２と、出力段のアンプ４４２のオフセットを小さく抑
えるためのプリアンプ４４１とからなり、出力段のアン
プ４４２とプリアンプ４４１とはオフセットキャンセル
用コンデンサ４４３、４４４で接続されている。アナロ
グスイッチ４４５、４４６、４４９、４５０は出力段の
アンプ４４２の動作点を決めるため、及び、プリアンプ
４４１のオフセットをキャンセルするためのスイッチ
で、オフセットキャンセル期間中オン状態になる。
４２と、出力段のアンプ４４２のオフセットを小さく抑
えるためのプリアンプ４４１とからなり、出力段のアン
プ４４２とプリアンプ４４１とはオフセットキャンセル
用コンデンサ４４３、４４４で接続されている。アナロ
グスイッチ４４５、４４６、４４９、４５０は出力段の
アンプ４４２の動作点を決めるため、及び、プリアンプ
４４１のオフセットをキャンセルするためのスイッチ
で、オフセットキャンセル期間中オン状態になる。
【００７９】アナログスイッチ４４５、４４９間のノー
ド４５３とアナログスイッチ４４６、４５０間のノード
４５４とは短絡されていて、比較動作中にノード４５
３、４５４をグランド端子４５７、４５８に接続するた
めのスイッチ４５１、４５２にそれぞれ接続されてい
る。コンデンサ４２５、４２６はそれぞれアナログ入力
側のレベル調整用コンデンサ、基準側のレベル調整用コ
ンデンサで、容量値Ｃを有する。コンデンサ４２５、４
２６の一端はそれぞれセレクタ４２７、４２８に接続さ
れ、他端は夫々電極４３１、４３２に接続され、逐次比
較制御回路４０４からの制御信号４３３により、電源端
子４３７またはグランド端子４３８のいずれかに接続さ
れる。
ド４５３とアナログスイッチ４４６、４５０間のノード
４５４とは短絡されていて、比較動作中にノード４５
３、４５４をグランド端子４５７、４５８に接続するた
めのスイッチ４５１、４５２にそれぞれ接続されてい
る。コンデンサ４２５、４２６はそれぞれアナログ入力
側のレベル調整用コンデンサ、基準側のレベル調整用コ
ンデンサで、容量値Ｃを有する。コンデンサ４２５、４
２６の一端はそれぞれセレクタ４２７、４２８に接続さ
れ、他端は夫々電極４３１、４３２に接続され、逐次比
較制御回路４０４からの制御信号４３３により、電源端
子４３７またはグランド端子４３８のいずれかに接続さ
れる。
【００８０】スイッチ４２９、４３０はアナログ入力電
圧をサンプリングする際に、それぞれアナログ入力側サ
ンプリングコンデンサ４２３と基準側サンプリングコン
デンサ４２４のコンパレータ側電極４３１、４３２をグ
ランド端子４３８に接続するためのスイッチである。次
に、図４のＡＤ変換器のＡＤ変換動作について、以下に
説明する。
圧をサンプリングする際に、それぞれアナログ入力側サ
ンプリングコンデンサ４２３と基準側サンプリングコン
デンサ４２４のコンパレータ側電極４３１、４３２をグ
ランド端子４３８に接続するためのスイッチである。次
に、図４のＡＤ変換器のＡＤ変換動作について、以下に
説明する。
【００８１】まず、電荷クリアモードでは、スイッチ４
２９、４３０はオン状態で、アナログ入力側サンプリン
グコンデンサ４２３のコンパレータ側電極４３１と基準
側サンプリングコンデンサ４２４のコンパレータ側電極
４３２はグランド電位ＧＮＤに、アナログ入力側サンプ
リングコンデンサ４２３のもう一端はスイッチ４２０、
４２２によりグランド電位ＧＮＤに、レベル調整用コン
デンサ４２５、４２６はセレクタ４２７、４２８により
グランド電位ＧＮＤに接続される。また、オフセットキ
ャンセル用スイッチ４４５、４４６、４４９、４５０は
オン状態になる。このモードでは、全てのコンデンサ、
接点に蓄積されていた余分な電荷がすべてクリアされ
る。
２９、４３０はオン状態で、アナログ入力側サンプリン
グコンデンサ４２３のコンパレータ側電極４３１と基準
側サンプリングコンデンサ４２４のコンパレータ側電極
４３２はグランド電位ＧＮＤに、アナログ入力側サンプ
リングコンデンサ４２３のもう一端はスイッチ４２０、
４２２によりグランド電位ＧＮＤに、レベル調整用コン
デンサ４２５、４２６はセレクタ４２７、４２８により
グランド電位ＧＮＤに接続される。また、オフセットキ
ャンセル用スイッチ４４５、４４６、４４９、４５０は
オン状態になる。このモードでは、全てのコンデンサ、
接点に蓄積されていた余分な電荷がすべてクリアされ
る。
【００８２】次に、オフセットキャンセルモードでは、
スイッチ４２９、４３０をオフ状態にし、レベル調整用
コンデンサ４２５、４２６はセレクタ４２７、４２８に
より電源電位ＶＤＤに接続される。このモードでは、ア
ナログ入力側サンプリングコンデンサ４２３のコンパレ
ータ側電極４３１と、基準側サンプリングコンデンサ４
２４のコンパレータ側電極４３２、出力段アンプ４４２
の入力４４７、４４８の電位は容量分圧された電位とな
り、オフセットキャンセル用コンデンサ４４３、４４４
と出力段アンプの入力４４７、４４８につく寄生容量の
合計に対して、サンプリングコンデンサ４２３、４２
４、レベル調整用コンデンサ４２５、４２６の容量値の
方が十分大きい場合は、約１／３×ＶＤＤの電位とな
る。この時、オフセットキャンセル用コンデンサ４４
３、４４４にはプリアンプ４４１の入力が約１／３×Ｖ
ＤＤの場合の出力オフセットに相当する電荷を蓄積す
る。アナログ入力側サンプリングコンデンサ４２３と基
準側サンプリングコンデンサ４２４、レベル調整用コン
デンサ４２５、４２６に製造上のばらつきによる容量値
のばらつきがあると、アナログ入力側サンプリングコン
デンサ４２３と基準側サンプリングコンデンサ４２４と
で生成する約１／３×ＶＤＤの電位にずれが生じる場合
が予想されるが、図４のＡＤ変換器ではオフセットキャ
ンセル用スイッチ４４５、４４６、４４９、４５０を２
段直列に接続し、スイッチ間のノード４５３、４５４と
を短絡させているので、プリアンプ４４１の入力４３
１、４３２の電位は必ず等しくなり、オフセットキャン
セル用コンデンサ４４３、４４４にはプリアンプ４４１
の出力オフセットに相当する電荷が必ず蓄積される。オ
フセットキャンセルモードが終わると、オフセットキャ
ンセル用スイッチ４４５、４４６、４４９、４５０はオ
フ状態となる。オフセットキャンセル用スイッチ４４
５、４４６、４４９、４５０がオフ状態になったあと、
スイッチ４５１、４５２をオン状態にし、オフセットキ
ャンセル用スイッチ４４５、４４６、４４９、４５０間
のノード４５３、４５４をグランド電位ＧＮＤに固定す
る。
スイッチ４２９、４３０をオフ状態にし、レベル調整用
コンデンサ４２５、４２６はセレクタ４２７、４２８に
より電源電位ＶＤＤに接続される。このモードでは、ア
ナログ入力側サンプリングコンデンサ４２３のコンパレ
ータ側電極４３１と、基準側サンプリングコンデンサ４
２４のコンパレータ側電極４３２、出力段アンプ４４２
の入力４４７、４４８の電位は容量分圧された電位とな
り、オフセットキャンセル用コンデンサ４４３、４４４
と出力段アンプの入力４４７、４４８につく寄生容量の
合計に対して、サンプリングコンデンサ４２３、４２
４、レベル調整用コンデンサ４２５、４２６の容量値の
方が十分大きい場合は、約１／３×ＶＤＤの電位とな
る。この時、オフセットキャンセル用コンデンサ４４
３、４４４にはプリアンプ４４１の入力が約１／３×Ｖ
ＤＤの場合の出力オフセットに相当する電荷を蓄積す
る。アナログ入力側サンプリングコンデンサ４２３と基
準側サンプリングコンデンサ４２４、レベル調整用コン
デンサ４２５、４２６に製造上のばらつきによる容量値
のばらつきがあると、アナログ入力側サンプリングコン
デンサ４２３と基準側サンプリングコンデンサ４２４と
で生成する約１／３×ＶＤＤの電位にずれが生じる場合
が予想されるが、図４のＡＤ変換器ではオフセットキャ
ンセル用スイッチ４４５、４４６、４４９、４５０を２
段直列に接続し、スイッチ間のノード４５３、４５４と
を短絡させているので、プリアンプ４４１の入力４３
１、４３２の電位は必ず等しくなり、オフセットキャン
セル用コンデンサ４４３、４４４にはプリアンプ４４１
の出力オフセットに相当する電荷が必ず蓄積される。オ
フセットキャンセルモードが終わると、オフセットキャ
ンセル用スイッチ４４５、４４６、４４９、４５０はオ
フ状態となる。オフセットキャンセル用スイッチ４４
５、４４６、４４９、４５０がオフ状態になったあと、
スイッチ４５１、４５２をオン状態にし、オフセットキ
ャンセル用スイッチ４４５、４４６、４４９、４５０間
のノード４５３、４５４をグランド電位ＧＮＤに固定す
る。
【００８３】次に、サンプリングモードでは、スイッチ
４２９、４３０はオン状態で、アナログ入力側サンプリ
ングコンデンサ４２３のコンパレータ側電極４３１と基
準側サンプリングコンデンサ４２４のコンパレータ側電
極４３２はグランド電位ＧＮＤに、サンプリングコンデ
ンサ４２３はスイッチ４２１によりアナログ入力電圧Ｖ
ＡＩＮに、レベル調整用コンデンサ４２５、４２６はセ
レクタ４２７、４２８によりグランド電位ＧＮＤにそれ
ぞれ接続される。この時、アナログ入力側サンプリング
コンデンサ４２３に蓄えられる合計の電荷量Ｑ９は、 Ｑ９＝２Ｃ×ＶＡＩＮ・・・（１７） となる。
４２９、４３０はオン状態で、アナログ入力側サンプリ
ングコンデンサ４２３のコンパレータ側電極４３１と基
準側サンプリングコンデンサ４２４のコンパレータ側電
極４３２はグランド電位ＧＮＤに、サンプリングコンデ
ンサ４２３はスイッチ４２１によりアナログ入力電圧Ｖ
ＡＩＮに、レベル調整用コンデンサ４２５、４２６はセ
レクタ４２７、４２８によりグランド電位ＧＮＤにそれ
ぞれ接続される。この時、アナログ入力側サンプリング
コンデンサ４２３に蓄えられる合計の電荷量Ｑ９は、 Ｑ９＝２Ｃ×ＶＡＩＮ・・・（１７） となる。
【００８４】また、基準側サンプリングコンデンサ４２
４に蓄えられる合計の電荷量Ｑ１０は、 Ｑ１０＝０・・・（１８） となる。次に、比較モードに移ると、スイッチ４２９、
４３０はオフ状態、スイッチ４２１はオフ状態、スイッ
チ４２２はオン状態、抵抗ストリング４０２内ではスイ
ッチ４１６だけオン状態、レベル調整用コンデンサ４２
５、４２６はセレクタ４２７、４２８により電源電位Ｖ
ＤＤにそれぞれ接続される。この時、アナログ入力側サ
ンプリングコンデンサ４２３に蓄えられる合計の電荷量
Ｑ１１は、コンパレータ側電極４３１の電位をＶＣＭ１
とすると、 Ｑ１１＝２Ｃ×（１／２×ＶＲ−ＶＣＭ１）＋Ｃ×（ＶＤＤ−ＶＣＭ１）・・・ （１９） となる。
４に蓄えられる合計の電荷量Ｑ１０は、 Ｑ１０＝０・・・（１８） となる。次に、比較モードに移ると、スイッチ４２９、
４３０はオフ状態、スイッチ４２１はオフ状態、スイッ
チ４２２はオン状態、抵抗ストリング４０２内ではスイ
ッチ４１６だけオン状態、レベル調整用コンデンサ４２
５、４２６はセレクタ４２７、４２８により電源電位Ｖ
ＤＤにそれぞれ接続される。この時、アナログ入力側サ
ンプリングコンデンサ４２３に蓄えられる合計の電荷量
Ｑ１１は、コンパレータ側電極４３１の電位をＶＣＭ１
とすると、 Ｑ１１＝２Ｃ×（１／２×ＶＲ−ＶＣＭ１）＋Ｃ×（ＶＤＤ−ＶＣＭ１）・・・ （１９） となる。
【００８５】また、基準側サンプリングコンデンサ４２
４に蓄えられる合計の電荷量Ｑ１２は、コンパレータ側
電極４３２の電位をＶＣＭ２とすると、 Ｑ１２＝２Ｃ×（−ＶＣＭ２）＋Ｃ×（ＶＤＤ−ＶＣＭ２）・・・（２０） となる。ここで、電荷保存則が成り立つので、 Ｑ９＝Ｑ１１・・・（２１） Ｑ１０＝Ｑ１２・・・（２２） となる。
４に蓄えられる合計の電荷量Ｑ１２は、コンパレータ側
電極４３２の電位をＶＣＭ２とすると、 Ｑ１２＝２Ｃ×（−ＶＣＭ２）＋Ｃ×（ＶＤＤ−ＶＣＭ２）・・・（２０） となる。ここで、電荷保存則が成り立つので、 Ｑ９＝Ｑ１１・・・（２１） Ｑ１０＝Ｑ１２・・・（２２） となる。
【００８６】（２１）、（２２）式に（１７）〜（２
０）式を代入して、 ＶＣＭ１＝２／３×（１／２×ＶＲ−ＶＡＩＮ＋１／２×ＶＤＤ）・・・（２３ ） ＶＣＭ２＝１／３×ＶＤＤ・・・（２４） が得られる。
０）式を代入して、 ＶＣＭ１＝２／３×（１／２×ＶＲ−ＶＡＩＮ＋１／２×ＶＤＤ）・・・（２３ ） ＶＣＭ２＝１／３×ＶＤＤ・・・（２４） が得られる。
【００８７】コンパレータ４０３は、上式（２３）、
（２４）で表されるコンパレータ側電極４３１の電位Ｖ
ＣＭ１とコンパレータ側電極４３２の電位ＶＣＭ２とを
比較して、比較結果“１”または“０”を出力する。式
（２３）、（２４）から分かるように、アナログ入力Ｖ
ＡＩＮと抵抗ストリングの出力電圧（この場合は１／２
×ＶＲ）とが等しい場合は、コンパレータ側電極の電位
ＶＣＭ１、ＶＣＭ２とも１／３×ＶＤＤとなり、オフセ
ットキャンセルモードとほぼ同じ状態になる。
（２４）で表されるコンパレータ側電極４３１の電位Ｖ
ＣＭ１とコンパレータ側電極４３２の電位ＶＣＭ２とを
比較して、比較結果“１”または“０”を出力する。式
（２３）、（２４）から分かるように、アナログ入力Ｖ
ＡＩＮと抵抗ストリングの出力電圧（この場合は１／２
×ＶＲ）とが等しい場合は、コンパレータ側電極の電位
ＶＣＭ１、ＶＣＭ２とも１／３×ＶＤＤとなり、オフセ
ットキャンセルモードとほぼ同じ状態になる。
【００８８】プリアンプ４４１の入力であるコンパレー
タ側電極４３１、４３２の電位が１／３×ＶＤＤの場合
のプリアンプ４４１の出力オフセットは、オフセットキ
ャンセル用コンデンサ４４３、４４４に蓄えられたまま
なので、出力段アンプ４４２の入力４４７、４４８の電
位も１／３×ＶＤＤとなりプリアンプ４４１の出力オフ
セットは無視できることになる。出力段アンプ４４２の
入力オフセットはプリアンプ４４１の増幅率で割った値
まで小さく抑えられることになる。
タ側電極４３１、４３２の電位が１／３×ＶＤＤの場合
のプリアンプ４４１の出力オフセットは、オフセットキ
ャンセル用コンデンサ４４３、４４４に蓄えられたまま
なので、出力段アンプ４４２の入力４４７、４４８の電
位も１／３×ＶＤＤとなりプリアンプ４４１の出力オフ
セットは無視できることになる。出力段アンプ４４２の
入力オフセットはプリアンプ４４１の増幅率で割った値
まで小さく抑えられることになる。
【００８９】逐次比較制御回路４０４は、上記コンパレ
ータ４０３の出力によって変換結果の最上位ビットの値
を決めて、次の位のビットに対応する比較動作を行うた
めの制御信号４３３をスイッチ４１３〜４２０に供給す
る。仮に、アナログ入力電圧ＶＡＩＮが１／２×ＶＲよ
りも高い場合は、コンパレータ４０３が“１”を出力し
て、スイッチ４１４だけがオン状態になるように制御信
号４３３を出力する。２回目の比較では、アナログ入力
電圧ＶＡＩＮと３／４×ＶＲとの比較を行うことにな
る。アナログ入力電圧ＶＡＩＮが１／２×ＶＲよりも低
い場合は、コンパレータ４０３は“０”を出力し、スイ
ッチ４１８だけがオン状態になるように制御信号４３３
を出力する。この場合の２回目の比較では、アナログ入
力電圧ＶＡＩＮと１／４×ＶＲとの比較を行うことにな
る。このように、逐次比較制御回路４０４がある逐次比
較制御信号４３３を出力した後、コンパレータ４０３の
出力によってそのビットの値を決定するという動作を所
定回数（本例では４回）繰り返すことによって、アナロ
グ入力電圧ＶＡＩＮがデジタル出力信号４３４として得
られる。
ータ４０３の出力によって変換結果の最上位ビットの値
を決めて、次の位のビットに対応する比較動作を行うた
めの制御信号４３３をスイッチ４１３〜４２０に供給す
る。仮に、アナログ入力電圧ＶＡＩＮが１／２×ＶＲよ
りも高い場合は、コンパレータ４０３が“１”を出力し
て、スイッチ４１４だけがオン状態になるように制御信
号４３３を出力する。２回目の比較では、アナログ入力
電圧ＶＡＩＮと３／４×ＶＲとの比較を行うことにな
る。アナログ入力電圧ＶＡＩＮが１／２×ＶＲよりも低
い場合は、コンパレータ４０３は“０”を出力し、スイ
ッチ４１８だけがオン状態になるように制御信号４３３
を出力する。この場合の２回目の比較では、アナログ入
力電圧ＶＡＩＮと１／４×ＶＲとの比較を行うことにな
る。このように、逐次比較制御回路４０４がある逐次比
較制御信号４３３を出力した後、コンパレータ４０３の
出力によってそのビットの値を決定するという動作を所
定回数（本例では４回）繰り返すことによって、アナロ
グ入力電圧ＶＡＩＮがデジタル出力信号４３４として得
られる。
【００９０】
【発明の効果】本発明に係わるＡＤ変換器は、上述のよ
うに構成したので、以下のような効果を奏する。第１の
効果は、基準電源の電圧範囲（つまりアナログ入力電圧
の範囲）が電源電圧範囲と同じ場合でも共通電極の電位
が電源電圧の範囲を越えてコンデンサアレイに保存され
た電荷がリークすることを防ぎ、ＡＤ変換動作を正常に
行えることである。
うに構成したので、以下のような効果を奏する。第１の
効果は、基準電源の電圧範囲（つまりアナログ入力電圧
の範囲）が電源電圧範囲と同じ場合でも共通電極の電位
が電源電圧の範囲を越えてコンデンサアレイに保存され
た電荷がリークすることを防ぎ、ＡＤ変換動作を正常に
行えることである。
【００９１】その理由は、レベル調整用コンデンサをコ
ンデンサアレイに付加し、サンプリングモードから比較
モードに移る際に、レベル調整用コンデンサの接続を切
り替えることにより、共通電極の電位が電源電圧の範囲
を越えることを防いでいるためである。第２の効果は、
電源電圧が低い場合でもＡＤ変換器を高速に動作させる
ことができることである。
ンデンサアレイに付加し、サンプリングモードから比較
モードに移る際に、レベル調整用コンデンサの接続を切
り替えることにより、共通電極の電位が電源電圧の範囲
を越えることを防いでいるためである。第２の効果は、
電源電圧が低い場合でもＡＤ変換器を高速に動作させる
ことができることである。
【００９２】その理由は、電源電圧が低い場合、ＭＯＳ
アナログスイッチのオン抵抗が電源電圧の２分の１のよ
うな中間電位を導通させる場合は非常に高くなるのに対
し、電源電位やグランド電位を導通させる場合はオン抵
抗がそれほど高くならないという特性があり、本発明の
ＡＤ変換器では、サンプリングモードの際に共通電極を
電源電位（即ち、電源電位又はグランド電位）に固定す
るようにしているので、アナログスイッチのオン抵抗が
低い状態でサンプリングを行うことができるので、サン
プリング時間を短くすることができるためである。
アナログスイッチのオン抵抗が電源電圧の２分の１のよ
うな中間電位を導通させる場合は非常に高くなるのに対
し、電源電位やグランド電位を導通させる場合はオン抵
抗がそれほど高くならないという特性があり、本発明の
ＡＤ変換器では、サンプリングモードの際に共通電極を
電源電位（即ち、電源電位又はグランド電位）に固定す
るようにしているので、アナログスイッチのオン抵抗が
低い状態でサンプリングを行うことができるので、サン
プリング時間を短くすることができるためである。
【００９３】第３の効果は、ＡＤ変換器の消費電力を低
減することができるということである。その理由は、サ
ンプリングモードの際に共通電極を電源電位に固定する
ようにしているので、中間電位に固定する場合のように
中間電位を生成するためのバイアス回路が不要なためで
ある。また、コンパレータのオフセットを小さくするた
めにアンプをコンデンサを介して複数段接続した回路に
おいて、オフセットキャンセル用コンデンサにオフセッ
ト分の電荷を蓄積する際にレベル調整用コンデンサでの
容量分圧による中間電位を使用することができ、中間電
位を生成するためのバイアス回路が不要なためである。
減することができるということである。その理由は、サ
ンプリングモードの際に共通電極を電源電位に固定する
ようにしているので、中間電位に固定する場合のように
中間電位を生成するためのバイアス回路が不要なためで
ある。また、コンパレータのオフセットを小さくするた
めにアンプをコンデンサを介して複数段接続した回路に
おいて、オフセットキャンセル用コンデンサにオフセッ
ト分の電荷を蓄積する際にレベル調整用コンデンサでの
容量分圧による中間電位を使用することができ、中間電
位を生成するためのバイアス回路が不要なためである。
【００９４】第４の効果は、コンパレータの集積度を高
めるようにコンパレータを構成する素子を近接して配置
しても、コンパレータの動作が不安定になるのを防いで
いることである。その理由は、集積度を高めるためにプ
リアンプ、出力段アンプ、オフセットキャンセル用コン
デンサ、オフセットキャンセル用スイッチを近接して配
置した場合でも、コンパレータのオフセットをキャンセ
ルするためのスイッチを２段直列に接続し、比較動作中
は直列に接続したスイッチ間のノードをグランド電位に
固定することで、オフセットキャンセル用コンデンサに
接続するプリアンプの出力とオフセットキャンセル用ス
イッチに接続するプリアンプの入力との間の寄生容量の
影響をなくし、コンパレータのプリアンプに帰還がかか
ることを防いでいるからである。
めるようにコンパレータを構成する素子を近接して配置
しても、コンパレータの動作が不安定になるのを防いで
いることである。その理由は、集積度を高めるためにプ
リアンプ、出力段アンプ、オフセットキャンセル用コン
デンサ、オフセットキャンセル用スイッチを近接して配
置した場合でも、コンパレータのオフセットをキャンセ
ルするためのスイッチを２段直列に接続し、比較動作中
は直列に接続したスイッチ間のノードをグランド電位に
固定することで、オフセットキャンセル用コンデンサに
接続するプリアンプの出力とオフセットキャンセル用ス
イッチに接続するプリアンプの入力との間の寄生容量の
影響をなくし、コンパレータのプリアンプに帰還がかか
ることを防いでいるからである。
【００９５】第５の効果は、コンパレータの２つの入力
間にスイッチを追加することなく、コンパレータのオフ
セットキャンセル動作を確実に行うことができるという
ことである。その理由は、アナログ入力側コンデンサア
レイと基準側コンデンサアレイ、レベル調整用コンデン
サを構成する各容量の容量値に製造ばらつきがあり、そ
れぞれのコンデンサアレイで容量分圧によって生成する
中間電位にずれが生じるような場合でも、オフセットキ
ャンセル用スイッチを２段直列に接続し、コンパレータ
の２つの入力に対応する２つの直列に接続したスイッチ
間のノードを短絡させていることで、コンパレータの２
つの入力電位が必ず等しくなるようにしているからであ
る。
間にスイッチを追加することなく、コンパレータのオフ
セットキャンセル動作を確実に行うことができるという
ことである。その理由は、アナログ入力側コンデンサア
レイと基準側コンデンサアレイ、レベル調整用コンデン
サを構成する各容量の容量値に製造ばらつきがあり、そ
れぞれのコンデンサアレイで容量分圧によって生成する
中間電位にずれが生じるような場合でも、オフセットキ
ャンセル用スイッチを２段直列に接続し、コンパレータ
の２つの入力に対応する２つの直列に接続したスイッチ
間のノードを短絡させていることで、コンパレータの２
つの入力電位が必ず等しくなるようにしているからであ
る。
【図１】本発明に係わるＡＤ変換器の第１の具体例の回
路図である。
路図である。
【図２】図１のコンパレータ部分のレイアウトの模式図
である。
である。
【図３】図１０のコンパレータ部分のレイアウトの模式
図である。
図である。
【図４】本発明の第３の具体例の回路図である。
【図５】従来のＡＤ変換器の回路図である。
【図６】アナログスイッチの回路図である。
【図７】図６のアナログスイッチの等価回路図である。
【図８】図６のアナログスイッチのＯＮ抵抗の状態を示
すグラフである。
すグラフである。
【図９】他の従来のＡＤ変換器の回路図である。
【図１０】図９のコンパレータ部分の回路図である。
１０１ ＡＤ変換器 １０４ コンパレータ １０２、１０３ コンデンサアレイ １０５ 逐次比較制御回路 １０６〜１１７ コンデンサ １１８〜１３１、１４９〜１５４ スイッチ １３４ 逐次比較制御信号 １３５ 出力信号 １４２、１４３ アンプ １５５、１５６ ノード
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (6)
- 【請求項１】 コンパレータの一方の入力に第１のコン
デンサアレイが接続され、コンパレータの他方の入力に
第２のコンデンサアレイが接続され、前記第１のコンデ
ンサアレイに入力されるアナログ信号レベルに比例した
電荷を蓄積するようにしたＡＤ変換器において、 前記第１のコンデンサアレイが接続された前記コンパレ
ータの一方の入力の電圧を所定の電圧に調整するため
に、一端が前記コンパレータの一方の入力に接続された
レベル調整用のコンデンサを設けると共に、前記コンデ
ンサの他端をサンプリングモード時と比較モード時とで
異なる電位に切り替える切替手段と、サンプリングモー
ド時には前記第１のコンデンサアレイの共通接続部に対
して、前記切替手段がサンプリングモード時に供給して
いる電位と等しい電位を供給し、比較モード時には高イ
ンピーダンスとなる手段とを設けたことを特徴とするＡ
Ｄ変換器。 - 【請求項２】 入力信号をサンプリングする際、入力ア
ナログ信号レベルに比例した電荷を蓄積する第１の基準
コンデンサがコンパレータの一方の入力に接続され、前
記コンパレータの他方の入力には第２の基準コンデンサ
が接続され、比較モード時には、抵抗アレイからの所定
の電圧が前記第１の基準コンデンサに印加されるように
構成したＡＤ変換器において、 前記第１の基準コンデンサが接続された前記コンパレー
タの一方の入力の電圧を所定の電圧に調整するために、
一端が前記コンパレータの一方の入力に接続されたレベ
ル調整用のコンデンサを設けると共に、前記コンデンサ
の他端をサンプリングモード時と比較モード時とで異な
る電位に切り替える切替手段と、サンプリングモード時
には前記第１のコンデンサアレイの共通接続部に対し
て、前記切替手段がサンプリングモード時に供給してい
る電位と等しい電位を供給し、比較モード時には高イン
ピーダンスとなる手段とを設けたことを特徴とするＡＤ
変換器。 - 【請求項３】 前記切替手段がサンプリングモード時に
供給している電位は、グランド電位を含むことを特徴と
する請求項１又は２記載のＡＤ変換器。 - 【請求項４】 前記コンパレータは、複数のアンプとこ
の複数のアンプを接 続する段間のコンデンサとからな
り、１段目のアンプのバイアス電位と２段目以降のアン
プのバイアス電位とを等しくするためのスイッチング素
子を２段以上直列に接続し、少なくとも比較モード時
は、前記直列に接続したスイッチング素子間のノードを
所定の電位に固定するように構成したことを特徴とする
請求項１乃至３の何れかに記載のＡＤ変換器。 - 【請求項５】 前記スイッチング素子の内の何れかのス
イッチング素子は、前記コンパレータの二つの入力の電
位と前記コンパレータの複数のアンプのバイアス電位と
を同電位にすることを特徴とする請求項４記載のＡＤ変
換器。 - 【請求項６】 前記切替手段で、前記コンデンサの他端
を電源電位にすることで、前記コンパレータの一方の入
力を所定の電位にし、この電位でコンパレータのオフセ
ットをキャンセルすることを特徴とする請求項１乃至５
の何れかに記載のＡＤ変換器。
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| ITRM20010407A1 (it) * | 2001-07-10 | 2003-01-10 | St Microelectronics Srl | Convertitore analogico/digitale ad alta velocita', alta risoluzione ebasso consumo con ingresso single-ended. |
| JP2006086981A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | スイッチトキャパシタ回路およびパイプラインａ／ｄ変換回路 |
| EP1655842A1 (en) * | 2004-11-03 | 2006-05-10 | Dialog Semiconductor GmbH | Domino asynchronous successive approximation ADC |
| US7023372B1 (en) * | 2005-02-09 | 2006-04-04 | Analog Devices, Inc. | Method and apparatus for segmented, switched analog/digital converter |
| JP4690105B2 (ja) * | 2005-04-26 | 2011-06-01 | パナソニック株式会社 | 逐次比較型ａ／ｄコンバータ |
| CN100592634C (zh) * | 2005-06-23 | 2010-02-24 | 中国科学院电子学研究所 | 信号幅度区间划分的电荷重分配逐次逼近a/d转换器 |
| KR100660886B1 (ko) | 2005-11-08 | 2006-12-26 | 삼성전자주식회사 | 커패시터와 ｏｐ 앰프를 이용하는 디지털 아날로그 컨버터 |
| JP4652214B2 (ja) | 2005-11-18 | 2011-03-16 | 富士通セミコンダクター株式会社 | アナログデジタル変換器 |
| KR100782324B1 (ko) * | 2006-02-03 | 2007-12-06 | 삼성전자주식회사 | 씨모스 이미지 센서의 아날로그 디지털 변환기 및 아날로그디지털 변환 방법 |
| JP4803729B2 (ja) * | 2006-03-14 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP4853186B2 (ja) | 2006-08-31 | 2012-01-11 | ミツミ電機株式会社 | アナログ−ディジタル変換装置 |
| US7446690B2 (en) * | 2006-11-06 | 2008-11-04 | Atmel Corporation | Apparatus and method for implementing an analog-to-digital converter in programmable logic devices |
| KR100801962B1 (ko) | 2006-11-30 | 2008-02-12 | 한국전자통신연구원 | 병합 캐패시터 스위칭 구조의 멀티-비트 파이프라인아날로그-디지털 변환기 |
| KR100850747B1 (ko) | 2006-12-06 | 2008-08-06 | 한국전자통신연구원 | 알고리즘 아날로그-디지털 변환기 |
| TWI342125B (en) * | 2006-12-29 | 2011-05-11 | Elan Microelectronics Corp | Signal converting apparatus with built-in self test |
| DE102007043145B4 (de) | 2007-09-11 | 2011-12-08 | Texas Instruments Deutschland Gmbh | Verfahren und Vorrichtung zur Steuerung eines Analog-Digital-Wandlers mit sukzessiver Approximation |
| US7675452B2 (en) | 2008-05-01 | 2010-03-09 | Analog Devices, Inc. | Successive approximation register analog to digital converter with improved immunity to time varying noise |
| US8188753B2 (en) | 2009-02-18 | 2012-05-29 | Analog Devices, Inc. | Analog computation |
| JP5310222B2 (ja) * | 2009-04-20 | 2013-10-09 | 富士通株式会社 | 電荷分配型デジタル・アナログ変換器及びそれを有する逐次比較型アナログ・デジタル変換器 |
| US7812757B1 (en) * | 2009-06-12 | 2010-10-12 | Hong Kong Applied Science And Technology Research Institute Co., Ltd. | Hybrid analog-to-digital converter (ADC) with binary-weighted-capacitor sampling array and a sub-sampling charge-redistributing array for sub-voltage generation |
| US7852254B1 (en) * | 2009-06-23 | 2010-12-14 | Mstar Semiconductor, Inc. | 1-bit cell circuit used in a pipelined analog to digital converter |
| EP2532177B1 (en) | 2010-08-18 | 2017-02-01 | Analog Devices, Inc. | Charge sharing analog computation circuitry and applications |
| US8581770B2 (en) * | 2011-05-04 | 2013-11-12 | Texas Instruments Incorporated | Zero-power sampling SAR ADC circuit and method |
| KR101684748B1 (ko) | 2011-06-06 | 2016-12-08 | 아날로그 디바이시스, 인코포레이티드 | 전하 공유 시간 영역 필터 |
| CN103152049A (zh) * | 2013-02-26 | 2013-06-12 | 上海宏力半导体制造有限公司 | 一种逐次逼近寄存器型模数转换器 |
| CN105281772B (zh) * | 2014-07-24 | 2018-08-31 | 上海明波通信技术股份有限公司 | 逐次逼近型模数转换装置 |
| MY184557A (en) * | 2014-10-10 | 2021-04-02 | Mimos Berhad | A successive approximation analog to digital converter and method for calibrating thereof |
| US10505558B2 (en) | 2016-03-16 | 2019-12-10 | Sony Corporation | Analog-to-digital converter, electronic device, and method of controlling analog-to-digital converter |
| JP2017192099A (ja) * | 2016-04-15 | 2017-10-19 | ローム株式会社 | 逐次比較型ａ／ｄコンバータ |
| US10998914B2 (en) | 2016-06-10 | 2021-05-04 | Analog Devices International Unlimited Company | Multi-stage conversion analog-to-digital converter |
| WO2018053788A1 (zh) * | 2016-09-23 | 2018-03-29 | 深圳市汇顶科技股份有限公司 | 一种dac电容阵列、sar型模数转换器及降低功耗的方法 |
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| CN112350729B (zh) * | 2020-11-06 | 2024-06-25 | 清华大学 | 模数转换电路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4200863A (en) * | 1977-10-03 | 1980-04-29 | The Regents Of The University Of California | Weighted capacitor analog/digital converting apparatus and method |
| JPS5851612A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 比較回路 |
| JPS6169217A (ja) * | 1984-09-11 | 1986-04-09 | Oki Electric Ind Co Ltd | アナログ・デイジタル変換器 |
| FR2604840B1 (fr) * | 1986-10-07 | 1988-12-09 | Efcis | Convertisseur analogique-numerique differentiel a capacites commutees |
| JP2577387B2 (ja) | 1987-07-08 | 1997-01-29 | 株式会社東芝 | 逐次比較型ａｄ変換器 |
| US4831381A (en) * | 1987-08-11 | 1989-05-16 | Texas Instruments Incorporated | Charge redistribution A/D converter with reduced small signal error |
| US4803462A (en) * | 1987-08-11 | 1989-02-07 | Texas Instruments Incorporated | Charge redistribution A/D converter with increased common mode rejection |
| EP0662757A2 (en) * | 1994-01-05 | 1995-07-12 | Texas Instruments Incorporated | Analog-digital conversion system with automatic offset tracking and correcting circuit and method of operation |
| US5581252A (en) * | 1994-10-13 | 1996-12-03 | Linear Technology Corporation | Analog-to-digital conversion using comparator coupled capacitor digital-to-analog converters |
| US5684487A (en) * | 1995-06-05 | 1997-11-04 | Analog Devices, Incorporated | A/D converter with charge-redistribution DAC and split summation of main and correcting DAC outputs |
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