JPH08307167A - 補償オフセット電圧を必要としない電圧コンパレータ - Google Patents
補償オフセット電圧を必要としない電圧コンパレータInfo
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- JPH08307167A JPH08307167A JP8097240A JP9724096A JPH08307167A JP H08307167 A JPH08307167 A JP H08307167A JP 8097240 A JP8097240 A JP 8097240A JP 9724096 A JP9724096 A JP 9724096A JP H08307167 A JPH08307167 A JP H08307167A
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
Abstract
(57)【要約】
【課題】 本発明は、一般に、電圧コンパレータに関
し、特に、補償オフセット電圧を必要としない電圧コン
パレータに関する。 【解決手段】 第一の入力電圧を、第二の入力電圧と比
較する方法と装置。本発明の１つの実施例において、第
一の入力電圧は、第一トランジスタと第二トランジスタ
を流れている第一の電流に変換される。第二の入力電圧
は、第一の電流が引き続き第二トランジスタを流れ続け
ている間、第一トランジスタを流れている第二電流に変
換される。第一電流と第二電流との差を表す差電流が生
成される。差電流の値に基づいて第一と第二入力電圧の
内大きい方の電圧を表示する表示信号が生成される。
し、特に、補償オフセット電圧を必要としない電圧コン
パレータに関する。 【解決手段】 第一の入力電圧を、第二の入力電圧と比
較する方法と装置。本発明の１つの実施例において、第
一の入力電圧は、第一トランジスタと第二トランジスタ
を流れている第一の電流に変換される。第二の入力電圧
は、第一の電流が引き続き第二トランジスタを流れ続け
ている間、第一トランジスタを流れている第二電流に変
換される。第一電流と第二電流との差を表す差電流が生
成される。差電流の値に基づいて第一と第二入力電圧の
内大きい方の電圧を表示する表示信号が生成される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、電圧コ
ンパレータに関し、特に、補償オフセット電圧を必要と
しない電圧コンパレータに関する。
ンパレータに関し、特に、補償オフセット電圧を必要と
しない電圧コンパレータに関する。
【０００２】
【従来の技術】公知のアナログ電圧コンパレータは、差
動の対のトランジスタを使って組み立てられていること
がよくある。そういったトランジスタでは、比較される
電圧は、それぞれ、別々の入力トランジスタに供給され
る。
動の対のトランジスタを使って組み立てられていること
がよくある。そういったトランジスタでは、比較される
電圧は、それぞれ、別々の入力トランジスタに供給され
る。
【０００３】
【発明が解決しようとする課題】本形状の１つの限界点
は、異なるトランジスタ間で、やもえないことだが、特
性に差異があるため（つまり、トランジスタの不整
合）、固有のオフセット誤差がでるということである。
このオフセット誤差は、しばしば、１０ｍＶ程になるこ
とがあるが、これは、多くのアプリケーションにとって
大きすぎる。例えば、１ボルトがデータ８ビットに相当
し、２５６個の別個の状態を生じさせるとすれば、わず
か４ｍＶ程でも隣接状態を分離させる。明らかに４ｍＶ
以上の誤差は、しばしば、許容範囲を超える。
は、異なるトランジスタ間で、やもえないことだが、特
性に差異があるため（つまり、トランジスタの不整
合）、固有のオフセット誤差がでるということである。
このオフセット誤差は、しばしば、１０ｍＶ程になるこ
とがあるが、これは、多くのアプリケーションにとって
大きすぎる。例えば、１ボルトがデータ８ビットに相当
し、２５６個の別個の状態を生じさせるとすれば、わず
か４ｍＶ程でも隣接状態を分離させる。明らかに４ｍＶ
以上の誤差は、しばしば、許容範囲を超える。
【０００４】補償電圧を供給することによってオフセッ
ト誤差を補償するコンパレータは公知であるが、これら
のコンパレータは、さらに回路を追加しなくてはなら
ず、よって甚だしく複雑である。そういったコンパレー
タの一例については、Ｅ．Ａ．ビットツの「ダイナミッ
ク・アナログ技術」、通信用ＶＬＳＩ回路（Ｙ．Ｐ．テ
ィビディスとＰ．アントグネッティの共同編集による、
プレンティス・ホール社出版、１９９５年）の中に示さ
れている。
ト誤差を補償するコンパレータは公知であるが、これら
のコンパレータは、さらに回路を追加しなくてはなら
ず、よって甚だしく複雑である。そういったコンパレー
タの一例については、Ｅ．Ａ．ビットツの「ダイナミッ
ク・アナログ技術」、通信用ＶＬＳＩ回路（Ｙ．Ｐ．テ
ィビディスとＰ．アントグネッティの共同編集による、
プレンティス・ホール社出版、１９９５年）の中に示さ
れている。
【０００５】
【発明が解決しようとする課題】本発明は、第一の入力
電圧を第二の入力電圧と比較するための方法と装置であ
る。本発明はトランジスタ間の不整合といった問題を克
服した。これは、補償オフセット電圧を必要とせず、よ
って回路を追加する必要がない。本発明では、２つの異
なるトランジスタよりむしろ、同一の入力トランジスタ
に第一と第二の入力電圧を付加するすることによって、
この点を克服することができた。その結果、比較を行っ
ている２つの電圧は、同一の環境を共有し、その結果、
トランジスタの不整合といった問題は起こらない。
電圧を第二の入力電圧と比較するための方法と装置であ
る。本発明はトランジスタ間の不整合といった問題を克
服した。これは、補償オフセット電圧を必要とせず、よ
って回路を追加する必要がない。本発明では、２つの異
なるトランジスタよりむしろ、同一の入力トランジスタ
に第一と第二の入力電圧を付加するすることによって、
この点を克服することができた。その結果、比較を行っ
ている２つの電圧は、同一の環境を共有し、その結果、
トランジスタの不整合といった問題は起こらない。
【０００６】本発明の方法によると、第一の入力電圧
は、第一の電流に変換される。この電流は、第一のトラ
ンジスタと第二トランジスタを貫通して流れている。第
一の電流が引き続き第二トランジスタを流れている一
方、第二の入力電圧は、第一のトランジスタを流れる第
二の電流に変換される。第一の電流と第二の電流との差
を表す差電流が発生する。差電流の値に基づいて、第一
と第二の入力電圧の内大きい方の電圧を表示する表示信
号が生成される。
は、第一の電流に変換される。この電流は、第一のトラ
ンジスタと第二トランジスタを貫通して流れている。第
一の電流が引き続き第二トランジスタを流れている一
方、第二の入力電圧は、第一のトランジスタを流れる第
二の電流に変換される。第一の電流と第二の電流との差
を表す差電流が発生する。差電流の値に基づいて、第一
と第二の入力電圧の内大きい方の電圧を表示する表示信
号が生成される。
【０００７】本発明の１つの特定の実施例において、そ
の装置は、第一の極性を持つ第一のトランジスタを含
む。第一のトランジスタは、ドレーン・ソース間経路、
第一と第二の入力電圧を選別して、受け取るためのゲー
トと、第一の供給電圧を受け取るための第一のソース端
末とを有する。切り換え素子が、第一と第二入力電圧
を、第一のトランジスタのゲートに選別して印加するの
に取り付けられている。また、第一の極性と反対の極性
を持つ第二トランジスタが取り付けられている。第二ト
ランジスタは、第一トランジスタのドレーン・ソース間
経路に直列に連結されたドレーン・ソース間経路と、第
二の供給電圧を受け取るための第二のソース端末を有す
る。出力端末は、第一と第二トランジスタのドレーンに
連結されている。第二トランジスタのゲートを、出力端
末に選別して連結させるためのスイッチが取り付けられ
ている。
の装置は、第一の極性を持つ第一のトランジスタを含
む。第一のトランジスタは、ドレーン・ソース間経路、
第一と第二の入力電圧を選別して、受け取るためのゲー
トと、第一の供給電圧を受け取るための第一のソース端
末とを有する。切り換え素子が、第一と第二入力電圧
を、第一のトランジスタのゲートに選別して印加するの
に取り付けられている。また、第一の極性と反対の極性
を持つ第二トランジスタが取り付けられている。第二ト
ランジスタは、第一トランジスタのドレーン・ソース間
経路に直列に連結されたドレーン・ソース間経路と、第
二の供給電圧を受け取るための第二のソース端末を有す
る。出力端末は、第一と第二トランジスタのドレーンに
連結されている。第二トランジスタのゲートを、出力端
末に選別して連結させるためのスイッチが取り付けられ
ている。
【０００８】本発明の１つの代替実施例において、第一
の入力電圧は、オフセット電圧によってオフセットされ
ているが、蓄積電圧として蓄積される。また、オフセッ
ト電圧でオフセットされた第二の入力電圧と蓄積電圧と
の間で差電圧が発生する。差電圧に比例した出力信号が
生成される。その出力信号は、第一と第二の入力電圧の
内大きな方の電圧を表示する。本発明の１つの実施例に
おいて、これらのステップは、反転入力、非反転入力お
よび出力を有する演算増幅器を含む装置を使って行われ
る。切り換え素子が、第一と第二の入力電圧を選別して
演算増幅器の非反転入力に印加する。コンデンサは、演
算増幅器の反転入力に連結された第一の端末と、供給電
圧を受け取るための第二の端末を有する。スイッチは、
演算増幅器の出力を選別して演算増幅器の反転入力に連
結させる。
の入力電圧は、オフセット電圧によってオフセットされ
ているが、蓄積電圧として蓄積される。また、オフセッ
ト電圧でオフセットされた第二の入力電圧と蓄積電圧と
の間で差電圧が発生する。差電圧に比例した出力信号が
生成される。その出力信号は、第一と第二の入力電圧の
内大きな方の電圧を表示する。本発明の１つの実施例に
おいて、これらのステップは、反転入力、非反転入力お
よび出力を有する演算増幅器を含む装置を使って行われ
る。切り換え素子が、第一と第二の入力電圧を選別して
演算増幅器の非反転入力に印加する。コンデンサは、演
算増幅器の反転入力に連結された第一の端末と、供給電
圧を受け取るための第二の端末を有する。スイッチは、
演算増幅器の出力を選別して演算増幅器の反転入力に連
結させる。
【０００９】本発明の他の代替実施例において、第一の
入力電圧は、オフセット電圧によってオフセットされて
いるが、蓄積電圧として蓄積される。また、第二の入力
電圧も、オフセット電圧によってオフセットされ、オフ
セット第二の電圧を形成する。蓄積電圧とオフセット第
二の電圧との差を表す出力信号が生成される。その出力
信号は、第一と第二の入力電圧の内大きい方の電圧を表
示する。
入力電圧は、オフセット電圧によってオフセットされて
いるが、蓄積電圧として蓄積される。また、第二の入力
電圧も、オフセット電圧によってオフセットされ、オフ
セット第二の電圧を形成する。蓄積電圧とオフセット第
二の電圧との差を表す出力信号が生成される。その出力
信号は、第一と第二の入力電圧の内大きい方の電圧を表
示する。
【００１０】
【発明の実施の形態】図１は、本発明の１つの実施例に
よって構成された代表的な電圧コンパレータ２である。
比較される入力電圧Ｖ1 とＶ2 は、それぞれ、スイッチ
４と５を介して第一のＭＯＳトランジスタ３のゲートに
選別して連結される。つまり、入力電圧Ｖ1 とＶ2 は、
スイッチ４と５を交互に開閉させて、第一トランジスタ
３のゲートに順次方向付けされる。第一ＭＯＳトランジ
スタ３は、例えば、大地電位である第一の電圧供給源Ｖ
SSに接続され、そのソース端末を有する。第一トランジ
スタ３のドレーンは、第二のＭＯＳトランジスタ６のド
レーンに連結されている。第二のＭＯＳトランジスタ６
のソースは、第二の電圧供給源ＶDDに接続されており、
この電圧供給源は、第一の電圧供給源ＶSSよりも高い電
位に維持されている。電圧コンパレータ２の出力端末９
は、第一と第二トランジスタ３と６のドレーンの中間に
取り付けられているノードに接続されている。第二のＭ
ＯＳトランジスタ６のゲートは、スイッチ７を介して出
力端末９に選別して連結される。技術に熟練した者には
認識できるように、スイッチ７が閉の時、第二のＭＯＳ
トランジスタはダイオード取り付け形状になっている。
また、第二のＭＯＳトランジスタのゲートが、任意でコ
ンデンサ８と接続され、次にこのコンデンサが、例え
ば、第二の電圧供給源ＶDDといった一定の基準電圧に接
続される。コンデンサ８は、第二のＭＯＳトランジスタ
６の寄生または固有のゲート・ソース間の静電容量が、
第二トランジスタ６のゲートでその電圧を維持するのに
十分でない場合、便宜的に用いられる。そのコンデンサ
８は、従来のコンデンサまたはゲートとトランジスタ基
板間で、静電容量が上昇するＭＯＳトランジスタといっ
た電荷蓄積装置である。
よって構成された代表的な電圧コンパレータ２である。
比較される入力電圧Ｖ1 とＶ2 は、それぞれ、スイッチ
４と５を介して第一のＭＯＳトランジスタ３のゲートに
選別して連結される。つまり、入力電圧Ｖ1 とＶ2 は、
スイッチ４と５を交互に開閉させて、第一トランジスタ
３のゲートに順次方向付けされる。第一ＭＯＳトランジ
スタ３は、例えば、大地電位である第一の電圧供給源Ｖ
SSに接続され、そのソース端末を有する。第一トランジ
スタ３のドレーンは、第二のＭＯＳトランジスタ６のド
レーンに連結されている。第二のＭＯＳトランジスタ６
のソースは、第二の電圧供給源ＶDDに接続されており、
この電圧供給源は、第一の電圧供給源ＶSSよりも高い電
位に維持されている。電圧コンパレータ２の出力端末９
は、第一と第二トランジスタ３と６のドレーンの中間に
取り付けられているノードに接続されている。第二のＭ
ＯＳトランジスタ６のゲートは、スイッチ７を介して出
力端末９に選別して連結される。技術に熟練した者には
認識できるように、スイッチ７が閉の時、第二のＭＯＳ
トランジスタはダイオード取り付け形状になっている。
また、第二のＭＯＳトランジスタのゲートが、任意でコ
ンデンサ８と接続され、次にこのコンデンサが、例え
ば、第二の電圧供給源ＶDDといった一定の基準電圧に接
続される。コンデンサ８は、第二のＭＯＳトランジスタ
６の寄生または固有のゲート・ソース間の静電容量が、
第二トランジスタ６のゲートでその電圧を維持するのに
十分でない場合、便宜的に用いられる。そのコンデンサ
８は、従来のコンデンサまたはゲートとトランジスタ基
板間で、静電容量が上昇するＭＯＳトランジスタといっ
た電荷蓄積装置である。
【００１１】第一と第二のＭＯＳトランジスタ３と６
は、反対の極性を有する。よって、図１に示された本発
明の代表的な実施例において、第一のＭＯＳトランジス
タ３は、ｎ−ＭＯＳトランジスタであり、第二のＭＯＳ
トランジスタ６は、ｐ−ＭＯＳトランジスタである。代
わって、第一ＭＯＳトランジスタ３は、ｐ−ＭＯＳトラ
ンジスタであり、第二ＭＯＳトランジスタ６は、ｎ−Ｍ
ＯＳトランジスタである。この後者の場合、第一の電圧
供給源ＶSSは、第二の電圧供給源ＶDDよりも高い電位で
なくてはならない。
は、反対の極性を有する。よって、図１に示された本発
明の代表的な実施例において、第一のＭＯＳトランジス
タ３は、ｎ−ＭＯＳトランジスタであり、第二のＭＯＳ
トランジスタ６は、ｐ−ＭＯＳトランジスタである。代
わって、第一ＭＯＳトランジスタ３は、ｐ−ＭＯＳトラ
ンジスタであり、第二ＭＯＳトランジスタ６は、ｎ−Ｍ
ＯＳトランジスタである。この後者の場合、第一の電圧
供給源ＶSSは、第二の電圧供給源ＶDDよりも高い電位で
なくてはならない。
【００１２】操作中、スイッチ４、５と７は、最初、開
の状態である。スイッチ４と７は、次に閉にされ、第一
の入力電圧Ｖ1 を第一トランジスタ３のゲートに印加す
る。ＭＯＳトランジスタ内では、ドレーン・ソース間電
流Ｉdsは、印加されたゲート・ソース間電圧Ｖgsによっ
て異なってくる。よって、入力電圧Ｖ1 は、実際に、第
一トランジスタ３のソース・ドレーン間経路を流れる電
流Ｉds（Ｖ1 ）に変換される。第一と第二のトランジス
タ３と６が、直列に接続されているため、第一トランジ
スタ３を流れている電流Ｉds（Ｖ1 ）は、また、第二ト
ランジスタ６にも流れる。スイッチ７が閉の時に、第二
トランジスタ６はダイオードを取り付けているために、
第二トランジスタ６を流れている電流Ｉds（Ｖ1 ）によ
り、電圧Ｖgsが第二トランジスタ６のゲートとソース間
に生じる。この電圧は、トランジスタの寄生ゲート・ソ
ース間静電容量と、おそらくは、もし使用されていれ
ば、コンデンサ８によっても、第二トランジスタ６で維
持または、蓄積される。今度は、スイッチ７が、開にさ
れ、第二トランジスタ６を流れる電流Ｉds（Ｖ1 ）が蓄
積電圧によって維持される。
の状態である。スイッチ４と７は、次に閉にされ、第一
の入力電圧Ｖ1 を第一トランジスタ３のゲートに印加す
る。ＭＯＳトランジスタ内では、ドレーン・ソース間電
流Ｉdsは、印加されたゲート・ソース間電圧Ｖgsによっ
て異なってくる。よって、入力電圧Ｖ1 は、実際に、第
一トランジスタ３のソース・ドレーン間経路を流れる電
流Ｉds（Ｖ1 ）に変換される。第一と第二のトランジス
タ３と６が、直列に接続されているため、第一トランジ
スタ３を流れている電流Ｉds（Ｖ1 ）は、また、第二ト
ランジスタ６にも流れる。スイッチ７が閉の時に、第二
トランジスタ６はダイオードを取り付けているために、
第二トランジスタ６を流れている電流Ｉds（Ｖ1 ）によ
り、電圧Ｖgsが第二トランジスタ６のゲートとソース間
に生じる。この電圧は、トランジスタの寄生ゲート・ソ
ース間静電容量と、おそらくは、もし使用されていれ
ば、コンデンサ８によっても、第二トランジスタ６で維
持または、蓄積される。今度は、スイッチ７が、開にさ
れ、第二トランジスタ６を流れる電流Ｉds（Ｖ1 ）が蓄
積電圧によって維持される。
【００１３】次の操作段階では、スイッチ４が開にさ
れ、スイッチ５が閉にされる。その結果、第二の入力電
圧Ｖ2 は、第一トランジスタ３のゲートに印加される。
第一の入力電圧Ｖ1 が、第一トランジスタ３を流れてい
る電流に変換された前述のステップと同様に、今度も、
第二入力電圧Ｖ2 が、第一トランジスタ３を流れる電流
Ｉds（Ｖ2 ）を発生させる。これにより、電流Ｉds（Ｖ
2 ）が第一トランジスタ３を流れる一方で、今度は電流
Ｉds（Ｖ1 ）が、第二トランジスタ６を流れる。もし、
電流Ｉds（Ｖ1 ）とＩds（Ｖ2 ）が、同一でない場合、
コンパレータ２の出力端末９で、差電流が発生する。そ
の差電流は、コンパレータ２の無負荷出力を飽和状態に
させる。すなわち、コンパレータ出力端末９は、電流Ｉ
ds（Ｖ1 ）とＩds（Ｖ2 ）が同じでない場合は、供給電
圧ＶSSまたはＶDDのいずれか１つと等しい電圧を供給す
る。特に、電流Ｉds（Ｖ1 ）が電流Ｉds（Ｖ2 ）より高
い場合、コンパレータ出力端末９は、電圧ＶDDとなる。
もし電流Ｉds（Ｖ1 ）が電流Ｉds（Ｖ2 ）より低い場
合、コンパレータ出力端末９は、電圧ＶSSとなる。これ
により、コンパレータ出力端末９に生ずる電圧は、第一
の入力電圧Ｖ1 が第二入力電圧Ｖ2 より高いか、低いか
を表示する。
れ、スイッチ５が閉にされる。その結果、第二の入力電
圧Ｖ2 は、第一トランジスタ３のゲートに印加される。
第一の入力電圧Ｖ1 が、第一トランジスタ３を流れてい
る電流に変換された前述のステップと同様に、今度も、
第二入力電圧Ｖ2 が、第一トランジスタ３を流れる電流
Ｉds（Ｖ2 ）を発生させる。これにより、電流Ｉds（Ｖ
2 ）が第一トランジスタ３を流れる一方で、今度は電流
Ｉds（Ｖ1 ）が、第二トランジスタ６を流れる。もし、
電流Ｉds（Ｖ1 ）とＩds（Ｖ2 ）が、同一でない場合、
コンパレータ２の出力端末９で、差電流が発生する。そ
の差電流は、コンパレータ２の無負荷出力を飽和状態に
させる。すなわち、コンパレータ出力端末９は、電流Ｉ
ds（Ｖ1 ）とＩds（Ｖ2 ）が同じでない場合は、供給電
圧ＶSSまたはＶDDのいずれか１つと等しい電圧を供給す
る。特に、電流Ｉds（Ｖ1 ）が電流Ｉds（Ｖ2 ）より高
い場合、コンパレータ出力端末９は、電圧ＶDDとなる。
もし電流Ｉds（Ｖ1 ）が電流Ｉds（Ｖ2 ）より低い場
合、コンパレータ出力端末９は、電圧ＶSSとなる。これ
により、コンパレータ出力端末９に生ずる電圧は、第一
の入力電圧Ｖ1 が第二入力電圧Ｖ2 より高いか、低いか
を表示する。
【００１４】要約すると、コンパレータは、その操作
中、２つの別々の期間を体験する。転送期間と呼ばれる
第一の期間では、第一の入力電圧が、コンパレータに印
加され、第二トランジスタ６に転送され、コンデンサの
中に蓄積される。比較期間と呼ばれるその後の期間で
は、第二入力電圧が、コンパレータに印加され、そのコ
ンパレータは、第一と第二の入力電圧の内大きい方の電
圧を表示する出力電圧を発生させる。
中、２つの別々の期間を体験する。転送期間と呼ばれる
第一の期間では、第一の入力電圧が、コンパレータに印
加され、第二トランジスタ６に転送され、コンデンサの
中に蓄積される。比較期間と呼ばれるその後の期間で
は、第二入力電圧が、コンパレータに印加され、そのコ
ンパレータは、第一と第二の入力電圧の内大きい方の電
圧を表示する出力電圧を発生させる。
【００１５】コンパレータ２は、いろいろなモードで操
作される。１つのモードで、例えば、第一の入力電圧Ｖ
1 といった入力電圧は、経時的に一定の数値を有する。
まずスイッチ４と７を閉にして、次に、また開にするこ
とによって、一定の入力電圧Ｖ1 が第二トランジスタ６
に転送された後、スイッチ５を閉の状態にしておくこと
によって、このモードで、第二入力電圧を、絶えずコン
パレータに印加することができる。このように、コンパ
レータは、その比較期間中、その状態になっており、そ
の結果、第二入力電圧Ｖ2 は、常時、一定の入力電圧Ｖ
1 と比較される。
作される。１つのモードで、例えば、第一の入力電圧Ｖ
1 といった入力電圧は、経時的に一定の数値を有する。
まずスイッチ４と７を閉にして、次に、また開にするこ
とによって、一定の入力電圧Ｖ1 が第二トランジスタ６
に転送された後、スイッチ５を閉の状態にしておくこと
によって、このモードで、第二入力電圧を、絶えずコン
パレータに印加することができる。このように、コンパ
レータは、その比較期間中、その状態になっており、そ
の結果、第二入力電圧Ｖ2 は、常時、一定の入力電圧Ｖ
1 と比較される。
【００１６】第二の操作モードでは、入力電圧は変数で
ある。このモードでスイッチ４と７は、一緒に操作され
るが、毎回比較を行うごとに、スイッチ５を使って交互
に開と閉とに切り換えなくてはならない。それにより、
コンパレータ２は、転送期間と比較期間とに交互に切り
換えられる。その結果、比較期間が終了するごとに、入
力電圧Ｖ1 とＶ2 の新しい値が入力され、比較される。
動的電力規定がこのモードではより低く、かつ連続切換
えによりノイズが発生するために、入力電圧の１つだけ
が、変数となる場合はいつでも、第一の操作モードが便
宜的に使われる。
ある。このモードでスイッチ４と７は、一緒に操作され
るが、毎回比較を行うごとに、スイッチ５を使って交互
に開と閉とに切り換えなくてはならない。それにより、
コンパレータ２は、転送期間と比較期間とに交互に切り
換えられる。その結果、比較期間が終了するごとに、入
力電圧Ｖ1 とＶ2 の新しい値が入力され、比較される。
動的電力規定がこのモードではより低く、かつ連続切換
えによりノイズが発生するために、入力電圧の１つだけ
が、変数となる場合はいつでも、第一の操作モードが便
宜的に使われる。
【００１７】図２は、図１に示された実施例と類似した
本発明の代替実施例を示す。但し、直列で接続されたト
ランジスタ４０と４１を含むソース・フォロアが、第一
トランジスタ４３のゲートとスイッチ４４と４５との間
に挿入されている点が異なる。そのソース・フォロア
は、第一の電圧供給源ＶSSからのノイズを減らすために
使われるが、そのノイズは、電流が抵抗率ゼロ以外の供
給レールに注入される時いつでも生ずる。このノイズ
は、ノイズを受けない基準電圧Ｖref をトランジスタ４
０のゲートに印加することによって、低減させることが
できる。基準電圧Ｖre f は、電圧供給源Ｖssよりも簡単
にノイズを遮断することができる。というのも、Ｖssと
異なり、基準電圧Ｖref だけが、電圧を供給し、電流を
引き出さないからである。
本発明の代替実施例を示す。但し、直列で接続されたト
ランジスタ４０と４１を含むソース・フォロアが、第一
トランジスタ４３のゲートとスイッチ４４と４５との間
に挿入されている点が異なる。そのソース・フォロア
は、第一の電圧供給源ＶSSからのノイズを減らすために
使われるが、そのノイズは、電流が抵抗率ゼロ以外の供
給レールに注入される時いつでも生ずる。このノイズ
は、ノイズを受けない基準電圧Ｖref をトランジスタ４
０のゲートに印加することによって、低減させることが
できる。基準電圧Ｖre f は、電圧供給源Ｖssよりも簡単
にノイズを遮断することができる。というのも、Ｖssと
異なり、基準電圧Ｖref だけが、電圧を供給し、電流を
引き出さないからである。
【００１８】図２に示される通り、トランジスタ４０の
ソースは、第一の供給電圧ＶSSに接続されており、トラ
ンジスタ４１のドレーンは、第二の供給電圧ＶDDに接続
されている。トランジスタ４０のドレーンは、トランジ
スタ４１のソースに接続されている。基準電圧は、トラ
ンジスタ４０のゲートに供給され、比較されている入力
電圧Ｖ1 とＶ2 は、それぞれスイッチ４４と４５を介し
てトランジスタ４１のゲートに選別されて入力される。
トランジスタ４０と４１は、操作特性が同じになるよう
に、同じ寸法にしなくてはならない。第一トランジスタ
４３のゲートは、トランジスタ４０のドレーンと、トラ
ンジスタ４１のソースとの間に取り付けられたノードに
接続されている。
ソースは、第一の供給電圧ＶSSに接続されており、トラ
ンジスタ４１のドレーンは、第二の供給電圧ＶDDに接続
されている。トランジスタ４０のドレーンは、トランジ
スタ４１のソースに接続されている。基準電圧は、トラ
ンジスタ４０のゲートに供給され、比較されている入力
電圧Ｖ1 とＶ2 は、それぞれスイッチ４４と４５を介し
てトランジスタ４１のゲートに選別されて入力される。
トランジスタ４０と４１は、操作特性が同じになるよう
に、同じ寸法にしなくてはならない。第一トランジスタ
４３のゲートは、トランジスタ４０のドレーンと、トラ
ンジスタ４１のソースとの間に取り付けられたノードに
接続されている。
【００１９】以下の議論は、図２に示されたコンパレー
タが、いかにソース・フォロアによってノイズを遮断す
るかを説明する。第一トランジスタ４３のゲートの電圧
は、Ｖin−（Ｖref −ＶSS）と表される。但し、Ｖ
inは、スイッチ４４かスイッチ４５のいずれかが、閉に
なっているかによって、Ｖ1 かＶ2 のいずれかと等しい
ものとする。第一トランジスタ４３のソースの電圧はＶ
SSと等しい。従って、第一トランジスタ４３のゲートと
ソースとの間の電圧Ｖgs４３は、Ｖin−Ｖref となり、
よって、第一トランジスタ４３への入力電圧は、供給電
圧ＶSSとは独立している。
タが、いかにソース・フォロアによってノイズを遮断す
るかを説明する。第一トランジスタ４３のゲートの電圧
は、Ｖin−（Ｖref −ＶSS）と表される。但し、Ｖ
inは、スイッチ４４かスイッチ４５のいずれかが、閉に
なっているかによって、Ｖ1 かＶ2 のいずれかと等しい
ものとする。第一トランジスタ４３のソースの電圧はＶ
SSと等しい。従って、第一トランジスタ４３のゲートと
ソースとの間の電圧Ｖgs４３は、Ｖin−Ｖref となり、
よって、第一トランジスタ４３への入力電圧は、供給電
圧ＶSSとは独立している。
【００２０】基準電圧は、トランジスタ４０がその電圧
のままであるように、トランジスタ４０のしきい電圧と
同じか、またはそれ以上であるように選択しなくてはな
らない。しかし、以下に説明する通り、基準電圧が上昇
すると、コンパレータによって比較できる電圧の範囲が
低下する。従って、コンパレータの入力動的範囲（つま
り、電圧Ｖinの下限）を最大限にするために、しきい電
圧よりあまり大きくない、基準電圧を選択しなくてはな
らない。以下に示す分析により、なぜ、基準電圧が上昇
するにつれて入力動的範囲が低下するかを説明する。
のままであるように、トランジスタ４０のしきい電圧と
同じか、またはそれ以上であるように選択しなくてはな
らない。しかし、以下に説明する通り、基準電圧が上昇
すると、コンパレータによって比較できる電圧の範囲が
低下する。従って、コンパレータの入力動的範囲（つま
り、電圧Ｖinの下限）を最大限にするために、しきい電
圧よりあまり大きくない、基準電圧を選択しなくてはな
らない。以下に示す分析により、なぜ、基準電圧が上昇
するにつれて入力動的範囲が低下するかを説明する。
【００２１】図２を検討すると、以下の等式が導かれ
る。 Ｖin−ＶSS＝ＶGS41＋ＶGS43 （１） 但し、ＶGS41と、ＶGS43は、それぞれトランジスタ４１
と４３のゲート・ソース間電圧を表し、その他の電圧に
ついては前にすでに定義されている。トランジスタ４３
のゲート・ソース間電圧は、トランジスタがＯＦＦにな
らないように、しきい電圧より大きくなくてはならな
い。 ＶGS43＞Ｖth （２） よって、方程式（１）は、以下の通り、 Ｖin−ＶSS＞ＶGS41＋Ｖth （３） トランジスタ４０のゲート・ソース間電圧は、以下の通
り。 ＶGS40＝Ｖref−ＶSS （４） トランジスタ４０と４１は同じサイズであるため、 ＶGS40＝ＶGS41 （５） ＶGS41を排除するために方程式（４）と（５）を使って
方程式（３）を書き直すと、以下の通り。 Ｖin＞Ｖref＋Ｖth （６） 方程式（６）により、図２に示されたコンパレータ用入
力電圧Ｖ1 とＶ2 の最低許容値は、Ｖref ＋Ｖthとな
る。従って、前述の通り、入力動的範囲を最大限にする
には、基準電圧Ｖref を最小限に抑えなくてはならな
い。
る。 Ｖin−ＶSS＝ＶGS41＋ＶGS43 （１） 但し、ＶGS41と、ＶGS43は、それぞれトランジスタ４１
と４３のゲート・ソース間電圧を表し、その他の電圧に
ついては前にすでに定義されている。トランジスタ４３
のゲート・ソース間電圧は、トランジスタがＯＦＦにな
らないように、しきい電圧より大きくなくてはならな
い。 ＶGS43＞Ｖth （２） よって、方程式（１）は、以下の通り、 Ｖin−ＶSS＞ＶGS41＋Ｖth （３） トランジスタ４０のゲート・ソース間電圧は、以下の通
り。 ＶGS40＝Ｖref−ＶSS （４） トランジスタ４０と４１は同じサイズであるため、 ＶGS40＝ＶGS41 （５） ＶGS41を排除するために方程式（４）と（５）を使って
方程式（３）を書き直すと、以下の通り。 Ｖin＞Ｖref＋Ｖth （６） 方程式（６）により、図２に示されたコンパレータ用入
力電圧Ｖ1 とＶ2 の最低許容値は、Ｖref ＋Ｖthとな
る。従って、前述の通り、入力動的範囲を最大限にする
には、基準電圧Ｖref を最小限に抑えなくてはならな
い。
【００２２】もちろん、実際には、コンパレータ出力
が、印加され、その結果、出力電圧は、Ｉds（Ｖ2 ）と
Ｉds（Ｖ1 ）との差を示す差電流が小さい場合、ＶDDか
ＶSSのいずれかに達することはない。これにより、利得
を上げ、その結果、コンパレータの感度を上げるには、
図３に示される縦続構造が使われる。図３は、図１のコ
ンパレータ２つを縦続接続した二段コンパレータを示
す。一般に、Ｎ段のコンパレータが使われるということ
は通常の技術に熟練した者には認識されるだろう。但
し、Ｎは縦続接続される個々のコンパレータの所望の数
を示す。図３に示されたコンパレータは、第一コンパレ
ータ３０の出力端末３２を、第二コンパレータ３１内の
第一トランジスタ３４のゲートに連結することによって
縦続接続される。図１に示された単一段のコンパレータ
と同じ方法で、縦続接続されたコンパレータは作動す
る。但し、第一と第二コンパレータ３０と３１内にある
第二トランジスタのゲートを、出力端末３２と３７にそ
れぞれ接続しているスイッチ３５と３６は共に、同調し
て作動しなくてはならない。Ｎ段のコンパレータの利得
は、Ａ1Ａ2Ａ3 ，・・・，ＡN と等しくなる。但し、Ａ
k はｋ段の電圧利得を示す。ｋ段の電圧利得Ａk は、ｋ
段の入力（つまり、ｋ段での第一トランジスタのゲー
ト）で生じる所定の電圧変化に対しｋ段の出力で生じる
電圧変化と定義される。
が、印加され、その結果、出力電圧は、Ｉds（Ｖ2 ）と
Ｉds（Ｖ1 ）との差を示す差電流が小さい場合、ＶDDか
ＶSSのいずれかに達することはない。これにより、利得
を上げ、その結果、コンパレータの感度を上げるには、
図３に示される縦続構造が使われる。図３は、図１のコ
ンパレータ２つを縦続接続した二段コンパレータを示
す。一般に、Ｎ段のコンパレータが使われるということ
は通常の技術に熟練した者には認識されるだろう。但
し、Ｎは縦続接続される個々のコンパレータの所望の数
を示す。図３に示されたコンパレータは、第一コンパレ
ータ３０の出力端末３２を、第二コンパレータ３１内の
第一トランジスタ３４のゲートに連結することによって
縦続接続される。図１に示された単一段のコンパレータ
と同じ方法で、縦続接続されたコンパレータは作動す
る。但し、第一と第二コンパレータ３０と３１内にある
第二トランジスタのゲートを、出力端末３２と３７にそ
れぞれ接続しているスイッチ３５と３６は共に、同調し
て作動しなくてはならない。Ｎ段のコンパレータの利得
は、Ａ1Ａ2Ａ3 ，・・・，ＡN と等しくなる。但し、Ａ
k はｋ段の電圧利得を示す。ｋ段の電圧利得Ａk は、ｋ
段の入力（つまり、ｋ段での第一トランジスタのゲー
ト）で生じる所定の電圧変化に対しｋ段の出力で生じる
電圧変化と定義される。
【００２３】図４は、演算増幅器２０を取り入れた本発
明の代替実施例である。演算増幅器は、よく知られた公
知装置であり、これは、高い開ループ利得、高い入力イ
ンピーダンスおよび、低い出力インピーダンスを発生さ
せる。演算増幅器の特徴と構成についての詳細は、本発
明に含まれていない。よって、これ以上は、説明しない
ものとする。
明の代替実施例である。演算増幅器は、よく知られた公
知装置であり、これは、高い開ループ利得、高い入力イ
ンピーダンスおよび、低い出力インピーダンスを発生さ
せる。演算増幅器の特徴と構成についての詳細は、本発
明に含まれていない。よって、これ以上は、説明しない
ものとする。
【００２４】図４に示す通り、演算増幅器は、供給電圧
ＶSSとＶDDに連結される。本発明の前回の実施例と比べ
て、演算増幅器の出力は、ほぼ完全にＶSSとＶDDとの間
で振動する。入力電圧Ｖ1 とＶ2 は、それぞれスイッチ
２２と２３を介して、演算増幅器２０の非反転入力端末
２１に選別して印加される。演算増幅器２０の反転入力
端末２４は、コンデンサ２５に接続されている。コンデ
ンサ２５は、従来のコンデンサまたは、ＭＯＳトランジ
スタといった電荷蓄積装置である。この中で、ゲートと
トランジスタ基板間で静電容量が上昇する。次に、コン
デンサ２５が、一定電圧ソースに接続される。これは、
図４に示される通り、大地電位である。また、演算増幅
器２０の反転入力端末２４は、選別して、スイッチ２７
を介して演算増幅器２０の出力２６とも接続可能であ
る。演算増幅器２０の出力２６は、電圧コンパレータの
出力として作動する。
ＶSSとＶDDに連結される。本発明の前回の実施例と比べ
て、演算増幅器の出力は、ほぼ完全にＶSSとＶDDとの間
で振動する。入力電圧Ｖ1 とＶ2 は、それぞれスイッチ
２２と２３を介して、演算増幅器２０の非反転入力端末
２１に選別して印加される。演算増幅器２０の反転入力
端末２４は、コンデンサ２５に接続されている。コンデ
ンサ２５は、従来のコンデンサまたは、ＭＯＳトランジ
スタといった電荷蓄積装置である。この中で、ゲートと
トランジスタ基板間で静電容量が上昇する。次に、コン
デンサ２５が、一定電圧ソースに接続される。これは、
図４に示される通り、大地電位である。また、演算増幅
器２０の反転入力端末２４は、選別して、スイッチ２７
を介して演算増幅器２０の出力２６とも接続可能であ
る。演算増幅器２０の出力２６は、電圧コンパレータの
出力として作動する。
【００２５】図４に示されたコンパレータの操作は、図
１に示されるコンパレータのそれと同じである。つま
り、図４に示されるコンパレータは、その操作中に転送
期間と比較期間の両方を経験する。
１に示されるコンパレータのそれと同じである。つま
り、図４に示されるコンパレータは、その操作中に転送
期間と比較期間の両方を経験する。
【００２６】転送期間中は、スイッチ２２と２７が共
に、閉になる。技術に熟練した者には認識できる通り、
演算増幅器の出力端末２６に生ずる出力電圧Ｖout は以
下のように、表すことができる。 Ｖout＝Ａ（Ｖ+−Ｖ-＋Ｖoff） （７） 但し、Ａは、適切な比例定数、Ｖ+ は非反転入力での電
圧、Ｖ−は、反転入力での電圧、Ｖoff は、入力トラン
ジスタ間の不整合による演算増幅器に固有のオフセット
電圧を表す。Ｖ+ ＝Ｖ1 とＶ- ＝Ｖout になるように、
スイッチ２２と２７が、閉になっている場合、この方程
式を縮めると、以下の通り。 Ｖ-＝［Ａ／（Ａ＋１）］（Ｖ1＋Ｖoff） （８） Ａは理想的な演算増幅器にとって無限大であるため、こ
の方程式は、以下のように近似させることができる。 Ｖ-＝Ｖ1＋Ｖoff （９） 方程式（９）が示す通り、スイッチ２２と２７が共に閉
になっている場合、反転入力端末２４での電圧は、電圧
Ｖoff によってオフセットされた第一の入力電圧Ｖ1 に
等しい。反転入力でのこの電圧は、コンデンサ２５全体
に生ずる。転送期間中の第二部分で、スイッチ２７は、
開になる。その結果、電圧Ｖ1 ＋Ｖoff が、コンデンサ
全体にわたって蓄積される。
に、閉になる。技術に熟練した者には認識できる通り、
演算増幅器の出力端末２６に生ずる出力電圧Ｖout は以
下のように、表すことができる。 Ｖout＝Ａ（Ｖ+−Ｖ-＋Ｖoff） （７） 但し、Ａは、適切な比例定数、Ｖ+ は非反転入力での電
圧、Ｖ−は、反転入力での電圧、Ｖoff は、入力トラン
ジスタ間の不整合による演算増幅器に固有のオフセット
電圧を表す。Ｖ+ ＝Ｖ1 とＶ- ＝Ｖout になるように、
スイッチ２２と２７が、閉になっている場合、この方程
式を縮めると、以下の通り。 Ｖ-＝［Ａ／（Ａ＋１）］（Ｖ1＋Ｖoff） （８） Ａは理想的な演算増幅器にとって無限大であるため、こ
の方程式は、以下のように近似させることができる。 Ｖ-＝Ｖ1＋Ｖoff （９） 方程式（９）が示す通り、スイッチ２２と２７が共に閉
になっている場合、反転入力端末２４での電圧は、電圧
Ｖoff によってオフセットされた第一の入力電圧Ｖ1 に
等しい。反転入力でのこの電圧は、コンデンサ２５全体
に生ずる。転送期間中の第二部分で、スイッチ２７は、
開になる。その結果、電圧Ｖ1 ＋Ｖoff が、コンデンサ
全体にわたって蓄積される。
【００２７】比較期間操作中、スイッチ２２は、開にな
り、スイッチ２３は、閉になる。その結果、第二入力電
圧Ｖ2 は、非反転入力端末Ｖ+ に生ずる。これを方程式
７に当て嵌めると、現在正と負の入力端末に生じている
電圧は、以下のように表される。 Ｖout＝Ａ（Ｖ2−（Ｖ1＋Ｖoff）＋Ｖoff）＝Ａ（Ｖ2−Ｖ1） （１０）
り、スイッチ２３は、閉になる。その結果、第二入力電
圧Ｖ2 は、非反転入力端末Ｖ+ に生ずる。これを方程式
７に当て嵌めると、現在正と負の入力端末に生じている
電圧は、以下のように表される。 Ｖout＝Ａ（Ｖ2−（Ｖ1＋Ｖoff）＋Ｖoff）＝Ａ（Ｖ2−Ｖ1） （１０）
【００２８】従って、出力電圧Ｖout は、オフセット電
圧Ｖoff と独立しており、出力電圧Ｖout の符号は、２
つの入力電圧の内大きい方の電圧を表示する。特に、本
発明の第一実施例に関して、出力電圧Ｖout は、Ｖ1 か
Ｖ2 のどちらが電圧が高いかによって、演算増幅器に供
給される供給電圧ＶSSまたはＶDDの１つと等しくなる。
Ｎ段のコンパレータが、図３に示されるのと同じ方法
で、図４に示された２つ以上の単一段のコンパレータを
縦続接続することにより、形成される。つまり、各演算
増幅器の出力は、その後の演算増幅器の非反転入力に連
結される。
圧Ｖoff と独立しており、出力電圧Ｖout の符号は、２
つの入力電圧の内大きい方の電圧を表示する。特に、本
発明の第一実施例に関して、出力電圧Ｖout は、Ｖ1 か
Ｖ2 のどちらが電圧が高いかによって、演算増幅器に供
給される供給電圧ＶSSまたはＶDDの１つと等しくなる。
Ｎ段のコンパレータが、図３に示されるのと同じ方法
で、図４に示された２つ以上の単一段のコンパレータを
縦続接続することにより、形成される。つまり、各演算
増幅器の出力は、その後の演算増幅器の非反転入力に連
結される。
【００２９】図１〜図３に示された本発明の実施例は、
任意のＭＯＳトランジスタから形成される。代わって、
これらの実施例は、従来のデジタル相補型ＭＯＳ（ＣＭ
ＯＳ）プロセスを使って、モノリシック装置として形成
される。演算増幅器を使った図４に示される本発明の実
施例は、双極性かＣＭＯＳプロセス、またはその組み合
わせを含む、従来のプロセスによって組み立てられる。
任意のＭＯＳトランジスタから形成される。代わって、
これらの実施例は、従来のデジタル相補型ＭＯＳ（ＣＭ
ＯＳ）プロセスを使って、モノリシック装置として形成
される。演算増幅器を使った図４に示される本発明の実
施例は、双極性かＣＭＯＳプロセス、またはその組み合
わせを含む、従来のプロセスによって組み立てられる。
【図１】本発明によって構成された、電圧コンパレータ
を示す図である。
を示す図である。
【図２】ノイズを受けないようにするためソース・フォ
ロアを取り入れた電圧コンパレータの代替実施例を示す
図である。
ロアを取り入れた電圧コンパレータの代替実施例を示す
図である。
【図３】図１に示された複数の電圧コンパレータが、利
得を上げるため縦続接続された本発明の他の代替実施例
を示す図である。
得を上げるため縦続接続された本発明の他の代替実施例
を示す図である。
【図４】演算増幅器を取り入れた本発明のさらに他の代
替実施例を示す図である。
替実施例を示す図である。
１、２ 入力電圧 ３、６ ＭＯＳ ４、５、７ スイッチ ８ コンデンサ ９ 出力端末
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレキサンダー ジー．デッキンソン アメリカ合衆国 07753 ニュージャーシ ィ，ネプチューン，サード アヴェニュー 17 (72)発明者 ディヴィッド エー．イングリス アメリカ合衆国 07733 ニュージャーシ ィ，ホルムデル，カーデナル ロード 12
Claims (31)
- 【請求項１】 第一の入力電圧を第二の入力電圧と比較
するための方法であって、 第一の入力電圧を第一トランジスタと第二トランジスを
流れている第一の電流に変換するステップと、 前記第一の電流が引き続き前記第二トランジスタを流れ
続けている一方、第二の入力電圧を前記第一トランジス
タを流れる第二の電流に変換するステップと、 前記第一の電流と前記第二の電流との差を表す差電流を
生じさせるステップと、 その差電流値に基づいて第一と第二入力電圧の内大きい
方の電圧を表示する表示信号を発生させるステップとを
含む方法。 - 【請求項２】 第一の入力電圧を変換するステップが、
第一トランジスタのゲートに第一の入力電圧を印加する
ステップを含む請求項１に記載の方法。 - 【請求項３】 第一の入力電圧が、第一トランジスタの
ゲートから除去された後も引き続き第一電流が第二トラ
ンジスタを流れ続けているように、第一電流に対応する
電圧を蓄積するステップをさらに含む請求項２に記載の
方法。 - 【請求項４】 第一入力電圧を、第一トランジスタのゲ
ートから除去するステップをさらに含み、第二入力電圧
を変換するステップは、第二入力電圧を第一トランジス
タのゲートに印加するステップを含む請求項３に記載の
方法。 - 【請求項５】 電圧蓄積ステップは、第一入力電圧を第
一トランジスタのゲートに印加しながら、第二トランジ
スタをダイオード取り付け形状に配列するステップを含
む請求項４に記載の方法。 - 【請求項６】 配列するステップが、第二トランジスタ
のゲートを表示信号を発生させる出力端末に選別して接
続するステップを含む請求項５に記載の方法。 - 【請求項７】 表示信号は電圧信号を含む請求項６に記
載の方法。 - 【請求項８】 第一入力電圧を、第二入力電圧と比較す
るための装置であって、 ドレーン・ソース間経路と、第一と第二入力電圧を選別
して受け取るためのゲートと、第一の供給電圧を受け取
るための第一のソース端末とを有する第一の極性を持つ
第一トランジスタと、 第一と第二入力電圧を第一トランジスタのゲートに選別
して印加する切り換え素子と、 第一トランジスタのドレーン・ソース間経路に直列に連
結されたドレーン・ソース間経路と第二供給電圧を受け
取るための第二ソース端末とを有する第一極性と反対の
極性を持つ第二トランジスタと、 第一と第二トランジスタのドレーンに連結された出力端
末と、 第二トランジスタのゲートを出力端末に選別して連結す
るスイッチとを含む装置。 - 【請求項９】 第二トランジスタのゲートに連結された
第一の端末と供給電圧を受け取るための第二端末とを有
する電荷蓄積装置をさらに含む請求項８に記載の装置。 - 【請求項１０】 電荷蓄積装置は、コンデンサとトラン
ジスタからなるグループから選択される請求項９に記載
の装置。 - 【請求項１１】 第一と第二の供給電圧を受け取るため
の供給端末を有するソース・フォロアと、切り換え素子
に連結された第一入力と、基準電圧を受け取るための第
二入力と、第一トランジスタのゲートに連結された出力
とをさらに含む請求項８に記載の装置。 - 【請求項１２】 ソース・フォロアが、直列に接続され
たソース・ドレーン間経路を有する第三と第四のトラン
ジスタを含む請求項１１に記載の装置。 - 【請求項１３】 前記第一と第二の入力が、それぞれ、
第三と第四の送信器のゲートを含む請求項１２に記載の
装置。 - 【請求項１４】 第一入力電圧を第二入力電圧と比較す
る装置であって、 少なくとも、Ｎ段のコンパレータ（Ｎ≧２）と、 少なくともＮ段のコンパレータの第一の段において、第
一と第二の入力電圧を第一トランジスタのゲートに選別
して印加するための切り換え素子とを含み、 前記コンパレータ段のそれぞれが、 ドレーン・ソース間経路と、入力電圧を受け取るための
ゲートと、第一供給電圧を受け取るための第一ソース端
末とを有する第一極性を持つ第一トランジスタと、 第一トランジスタのドレーン・ソース間経路に直列に連
結されたドレーン・ソース間経路と、第二供給電圧を受
け取るための第二ソース端末とを有する第一極性と反対
の極性を持つ第二トランジスタと、 第一と第二トランジスタのドレーンに連結された出力端
末と、 第二トランジスタのゲートを出力端末に選別して連結さ
せるスイッチとを含み、 Ｎ段のコンパレータが、全てのｋに関し、ｋ段のコンパ
レータの出力端末を、コンパレータ段ｋ＋１（但し、Ｎ
−１≧ｋ≧１）内で、第一トランジスタのゲートに連結
させるように縦続接続された装置。 - 【請求項１５】 前記Ｎ段のコンパレータの少なくとも
１段は、第二トランジスタのゲートに連結された第一の
端末と供給電圧を受け取るための第二の端末とを有する
電荷蓄積装置をさらに含む請求項１４に記載の装置。 - 【請求項１６】 電荷蓄積装置が、コンデンサとトラン
ジスタとからなるグループから選択される請求項１５に
記載の装置。 - 【請求項１７】 前記Ｎ段のコンパレータの少なくとも
１段は、第一と第二の供給電圧を受け取るための供給端
末を有するソース・フォロアと、上流コンパレータ段の
出力端末に連結された第一入力と、基準電圧を受け取る
ための第二入力と、前記Ｎ段のコンパレータの内少なく
とも１段で第一トランジスタのゲートに連結された出力
とをさらに含む請求項１４に記載の装置。 - 【請求項１８】 ソース・フォロアが直列に接続された
ソース・ドレーン間経路を有する第三と第四トランジス
トとを含み、前記第一と第二入力がそれぞれ、第三と第
四トランジスタのゲートを含む請求項１７に記載の装
置。 - 【請求項１９】 第一入力電圧を第二入力電圧と比較す
るための装置であって、 反転入力、非反転入力と出力とを有する演算増幅器と、 第一と第二入力電圧を演算増幅器の非反転入力に選別し
て印加するスイッチと、 演算増幅器の反転入力に連結された第一端末と、供給電
圧を受け取る第二端末とを有する電荷蓄積装置と、 演算増幅器の出力を演算増幅器の反転入力に選別して連
結するスイッチとを含む装置。 - 【請求項２０】 電荷蓄積装置が、コンデンサとトラン
ジスタからなるグループから選択される請求項１９に記
載の装置。 - 【請求項２１】 第一入力電圧を第二入力電圧と比較す
る装置であって、 少なくともＮ段のコンパレータ（Ｎ≧２）と、 少なくともＮ段のコンパレータの第一の段において、第
一と第二の入力電圧を演算増幅器の非反転入力に選別し
て印加するための切り換え素子とを含み、 前記コンパレータ段のそれぞれが、 反転入力、非反転入力と出力を有する演算増幅器と、 演算増幅器の反転入力に連結された第一端末と、供給電
圧を受け取るための第二端末とを有するコンデンサと、 演算増幅器の出力を演算増幅器の反転入力に選別して連
結するためのスイッチとを含み、 Ｎ段のコンパレータが、全てのｋに対して、ｋ段のコン
パレータの出力がコンパレータ段ｋ＋１（但し、Ｎ−１
≧ｋ≧１とする）において、演算増幅器の非反転入力に
連結されるように縦続接続されている装置。 - 【請求項２２】 前記コンパレータ段の少なくとも１つ
の段において、コンデンサが１つのトランジスタを含む
請求項２１に記載の装置。 - 【請求項２３】 第一入力電圧を第二入力電圧と比較す
る装置であって、 オフセット電圧によってオフセットされた第一入力電圧
を蓄積電圧として蓄積するための手段と、 オフセット電圧によってオフセットされた第二入力電圧
とその蓄積電圧との間の差動電圧を発生させるための手
段と、 差動電圧に比例して出力信号を発生させるための前記発
生手段に反応する手段とを含む装置。 - 【請求項２４】 前記生成手段が、反転入力と非反転入
力と出力とを有する演算増幅器を含む請求項２３に記載
の装置。 - 【請求項２５】 前期蓄積手段が、演算増幅器の出力を
演算増幅器の反転入力に選別してに連結させるスイッチ
と、演算増幅器の反転入力に連結された第一端末を有す
るコンデンサと供給電圧を受け取るための第二端末を含
む請求項２４に記載の装置。 - 【請求項２６】 第一入力電圧を第二入力電圧と比較す
るための方法であって、 オフセット電圧によってオフセットされた第一入力電圧
を蓄積電圧として蓄積するステップと、 前記オフセット電圧によってオフセットされた第二入力
電圧と蓄積電圧との差動電圧を発生させるステップと、 差動電圧に比例して出力信号を発生させ、前記出力信号
は第一と第二入力電圧の内大きい方の電圧を表示するス
テップとを含む方法。 - 【請求項２７】 前記オフセット電圧が、演算増幅器に
よって生成される請求項２６に記載の方法。 - 【請求項２８】 差動電圧が演算増幅器の反転と非反転
入力全体にわたって生成される請求項２７に記載の方
法。 - 【請求項２９】 蓄積電圧がコンデンサ内に蓄積される
請求項２８に記載の方法。 - 【請求項３０】 第一入力電圧を第二入力電圧と比較す
るための方法であって、 オフセット電圧によってオフセットされた第一入力電圧
を蓄積電圧として蓄積するステップと、 前記オフセット電圧によって第二入力電圧をオフセット
してオフセット第二電圧を形成するステップと、 蓄積電圧とオフセット第二電圧との差を表示する出力信
号を発生させ、前記出力信号が第一と第二入力電圧の内
大きい方の電圧を表示するステップとを含む方法。 - 【請求項３１】 前記表示信号が、前記差電流が複数の
縦続コンパレータ段を通過した後の差動電流の値に基づ
く請求項１に記載の方法。
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021202 |