CN106209108B - 分段dac - Google Patents

Abstract

本公开涉及分段数模转换器(DAC)。公开了分段电压连续时间数模转换器，其在最小化关联缺点的同时提供了分段的优点。此处公开的分段数模转换器特征尤其在于固有的单调性和低的晶体管假信号。分段技术基于将可切换电流源阵列以及至少一个分流器耦合到电阻器串中，提供至少三级分段。

Description

分段DAC

技术领域

本公开涉及分段数模转换器(DAC)。在第一变型例中，分段DAC具有作为主要子DAC的电阻器。在第二变型例中，电流源阵列或等价物起到主要子DAC的作用。

背景技术

一般已知的是，当数模转换器DAC的分辨率提高时，即其在数字输入字中接受的数字位数增加时，实现DAC的诸如集成电路的电路上的空间也增加。每个额外的位会有效地使DAC的尺寸加倍。

现有技术中减小DAC尺寸的努力已经涉及到“分段”。在数模转换器(DAC)的背景下的分段意指将DAC的数字输入字划分成多个子字。子字充当DAC的能够视为子DAC的多个段的输入，子DAC的输出组合而产生DAC的总模拟输出。该技术允许组件计数以及因此允许对于给定分辨率DAC组件所占用的面积减小，并且宽泛用于其分辨率超过10位的DAC。然而，将分段应用于DAC产生了副作用，该副作用会不利地影响所得到的分段DAC的性能。尤其是：

1)当原始DAC本质上单调时(传递函数的斜坡对于任何输入都不存在符号变化)，这是可取的特征，应用分段会涉及到失去固有的单调性；

2)所得到的分段DAC的动力学特性比与原始DAC相关联的那些动力学特性显著差，尤其在过渡假信号方面。可取的是，从一个DAC码到另一DAC码的过渡不会引入过于严重的假信号(在量值和持续时间这两个方面)，因为这会不利地影响后续的电路系统。避免码过渡期间的假信号的期望已经大体限制了将分段DAC设成两级分段的尝试。实际上，超越两级的分段通常被觉察到加剧过渡假信号，尤其是对于段之间的过渡。这已经成为以多于两级分段工作的障碍。

DAC中的单调行为(即，数字输入字的增加总是导致模拟输出的增加，或者更严格地讲，传递函数适当地完全不增加或完全不减小，因此，对于增加数字码序列，输出值不应具有与输出值在其中增加的区域干涉的输出值在其中减小的区域)是重要的工作特征。

发明内容

根据本公开的第一方面，提供一种分段数模转换器，包括第一段、第二段和第三段。第一段包括串联地布置的多个阻抗。第二段包括与分流器或电流转向电路相关联的多个电流源或者一个电流源，并且第三段包括分流器和电流转向电路。控制器别布置成接收输入数字字以及分别将第一控制字、第二控制字和第三控制字提供给第一段、第二段和第三段，使得第一段、第二段和第三段配合而提供输入数字字的模拟表示。

分段数模转换器可以包括多于三个段。

提供控制器使能实现更高级的分段，并且实现减小的组件计数，控制器接收输入字，并且由该输入字来产生至少第一字、第二字和第三字。对于使用集成电路技术的公开的实现方式，这变换成半导体裸片面积的减小，并且因此制造成本的降低。然而，控制器还允许第一字、第二字和第三字被选择从而维持单调性。

在构成本公开的实施例的第一系列的分段数模转换器中，电阻器串构成了作为转换输入字的最高有效位的子DAC的主要子DAC。多个电流源与电流转向组件相关联，这可视为形成了电流源阵列，或者电流源DAC，用来转换中部或中间值或权重的位。分流器与电流转向组件相关联，这可视为形成电流转向DAC，用来转换输入字的最低有效位。电流源DAC可实现为与分流器相关联的电流源。

在构成本公开的第二系列的数模转换器中，电流源DAC构成主要子DAC。电流转向DAC用于转换输入字上的中间位，并且电阻器串DAC用于转换输入字的最低有效位。

能够观察到共同的主旨，即电流转向DAC在优先或重度顺序上跟随电流源DAC。这是因为，分流器DAC接收来自电流源DAC的电流并且将其分流。

附图说明

参考附图，将仅通过非限制实施例的方式来描述根据本公开教导的数模转换器的实施方案，在附图中：

图1是根据本公开教导的数模转换器的实施方案的框图；

图2是根据本公开教导的数模转换器的第一段的实施方案的电路图；

图3是根据本公开教导的数模转换器的第二段的实施方案的电路图；

图4是根据本公开教导的数模转换器的第三段的实施方案的电路图，并且图4a示出了图4所示的布置的扩展；

图5a和5b更详细示出了图4的分流器的实施方案；

图6是根据本公开的DAC的电路图；

图7示出了具有有源级联电路的图6的布置，其中级联晶体管置于运算放大器的反馈环内；

图8示出了并行产生DAC段的电流的进一步的变型例；

图9更详细示出了图8的实施方案；

图10示出了包括注入虚假电流以迫使最小电流通过级联晶体管的电路的布置；

图11示出了具有输出缓冲器的实施方案；

图12示出了具有2+K(K等于或大于2)级分段的DAC的实施方案；

图13示出了用于本公开的分段DAC的偏置电路，偏置电路显示与图7的DAC相结合；

图14示出了偏置电路的另一实施方案；

图15示出了DAC的实施方案，其中第二段例如作为电流源子DAC转换数字输入字的最高有效位；

图16示出了图15的布置的变型例；

图17示出了基于图16的且包括有源级联电路的布置；

图18示出了添加有输出缓冲器的图17的布置；以及

图19示出了具有2+K(K大于或等于2)级分段的基于图18的电路，其中大于三级的分段通过图3的电流转向DAC(第三段)的一次或多次重复来实现。

具体实施方式

分段数模转换器的运行概述

在考虑本公开的具体实施例之前，值得考虑数模转换器的运行。

理想的线性电压DAC接受N位分辨率的数字输入字d_IN和模拟电压基准V_REF，并且生成如式1所描述的模拟输出电压V_DAC：

其中V_LSB＝V_REF/2^N是最低有效位电压，并且应用数字字的十进制等值。

在本公开中，DAC接受具有位0至N-1的N位数字输入字，即d_IN[N-1：0]。N位输入字分成3个以上的子字。为方便，现在将详细论述划分成三个子字。3个子字在此处表示为d_M,d_P和d^L，其中每个分别具有M,P和L位的长度，其中N＝M+P+L。d_IN的每个细分表示了一级分段；因此，对于三级分段：

第一级(与M位子字d_M＝d_IN[N-1∶P+L]相关联)表示d_IN的最高有效位，正规化成V_LSB的其在传递函数(1)中的权重是2^N-M＝2^P+L。

第二级(与P位的子字d_P＝d_IN[P+L-1∶L]相关联)表示d_IN的部分有效位，并且正规化成V_LSB的其在传递函数(1)中的权重是2^N-M-P＝2^L。

第三级(与L位的子字d_L＝d_IN[L-1∶0]相关联)表示d_IN的最低有效位，并且正规化成V_LSB的其在传递函数(1)中的权重是2^N-M-P-L＝1。

结果，d_IN能够表达为(其中应用数字字的十进制等值)：

d_IN＝2^P+L·d_M+2^L·d_P+d_L (2)

组合等式1和2，根据本公开的基本形式的分段DAC的理想传递函数V_DAC(d_IN)可表示为：

V_DAC＝d_IN·V_LSB＝(2^P+L·d_M+2^L·d_P+d_L)·V_LSB (3)

在分段体系结构中，每段负责输入字的转换部分，但是每段的输出需要以适当的方式组合而将适当的权重赋予得自段的每个输出。

根据本公开的分段DAC的泛化构造

图1示出了根据本公开的一个实施例的DAC。一般表示为10的DAC在输入总线14上接收输入字。输入字被提供给译码/映射函数20，译码/映射函数20能够用硬件、软件或其组合来实现。为了本公开的目的，将假设映射函数由映射电路20来提供。映射电路20连接到分段DAC 10的第一段、第二段和第三段。每段是一个子DAC，在图1中表示为DAC1、DAC2和DAC3。映射电路20与子DAC之间的连接可以通过适当的方式，诸如相应的数据总线。然而，在其它变型例中，子DAC可以连接到共享的总线，并且提供给每个子DAC的数据可以包含标识出下一数据字所针对的子DAC的地址，或者子DAC可以仅负责总线的部分。

每个子DAC通过此处表示为连接矩阵30的固定或可再编程连接网络彼此连接。连接矩阵30将模拟信号提供给每个子DAC并且从每个子DAC接收模拟信号。连接矩阵30可以例如接收起到界定DAC 10的输出范围的作用的第一和第二参考电压Vref1和Vref2。这些电压可用于取得其它模拟值，诸如中间电压或中间电流。此外，来自一个子DAC的输出可充当另一子DAC的输入。一般地，第一子DAC DAC1可以通过一个或多个导体从连接矩阵30接收至少一个模拟信号，其中仅示出了一个32。一个或多个模拟值可以通过一个或多个导体从第一子DAC DAC1提供给连接矩阵30，其中为简化仅示出了一个34。类似地，连接36和38(其可以表示多个输入和输出连接)提供模拟值给第二子DAC DAC2且从第二子DAC DAC2接收模拟值，并且连接40和42(其可以表示多个输入和/或输出连接)提供模拟值到第三子DAC3且从第三子DAC3接收模拟值。连接矩阵能够用来允许用户或制造商设定子DAC的优先或重要度的次序。然而，如果DAC 10不期望是用户可再配置的，则连接矩阵可以在制造时硬接线，在该情况下连接矩阵由将诸如集成电路的电路中的子DAC互连的导电轨道来提供。在输出节点45处提供输出值。

在使用时，译码与映射电路20检查进入的字且确定何种数字码应当提供给子DACDAC1,DAC2和DAC3。

用于实现子DAC的技术可以变化。现在将对这些技术进行论述，但是不应根据论述这些项的次序来推导优先顺序。图2示出了第一段50，第一段50包括串联形成的多个电阻，这些电阻可以视为电阻器串53。电阻图示为电阻器52.1至52.S1，但是实际上多个不同的电阻器可以配合而形成每一个电阻。可采用这种布置来便于DAC的调整。为方便，假设每个电阻具体替选为单个电阻器。电阻器52.1至52.S1中的每一个具有第一端和第二端。第一电阻器52.1的第一端形成电阻器串53的第0个节点56.0。第0个开关54.0连接到第0个节点。第一电阻器52.1的第二端连接到第一开关54.1的开关触头(诸如当在图2中从左向右数时第二个开关触头)，并且在第一节点56.1处连接到第二电阻器52.2的第一端。类似地，第二电阻器52.2的第二端连接到第二开关54.1以及在第二节点56.2处连接到第三电阻器52.3。该连接顺序沿着电阻器串继续，第N个电阻器连接到第N个开关，第N+1个电阻器在第N个节点处连接，直到到达该串中的最后的电阻器，其中第S1个电阻器52.S1的第二端连接到第S1个开关54.S1的第二触头以及第S1个节点以及到输出节点“out”。第0个节点56.0连接到参考电压V_GND。连接可以包括寄生电阻Rp，该寄生电阻Rp理想第将具有0欧姆的值。

开关54.0至54.S1中的每一个具有相应的输入端子I54.0至I54.S1，其能够以下面描述的方式连接到其它电路元件。对于电阻器串中可能包含的电阻器的数量没有限制，但是为方便，S1一般是2的幂，诸如2^M。开关可以方便第由晶体管来实现，诸如场效应晶体管。对于2^M个电阻器，为1+2^M个节点56.0至56.2^M。

第二段(其还可以称为子DAC)的实施方案显示在图3中。第二段一般指示为图3中的60且包括形成电流源阵列的表示为62.1至62.S2的S2个电流源。每个电流源均具有相应的多路开关64.1至64.S2或者与其相关联的开关，使得来自每个电流源的电流能够送到至少两个相应的电流节点中的一个。因此，电流源62.1能够将其电流送到节点66.1A或66.1B中的一个，取决于与开关64.1相关联的控制位的状态，如图所示，开关64.1能够由两个并行的开关(诸如场效应晶体管，FET)来实现且被驱动使得，除了码过渡阶段之外，一次仅一个开关正在导通。类似地，电流源62.2能够将其电流送到节点66.2A或66.2B，取决于第二开关64.2的控制位的状态，等等。如稍后看到的，在一些实施方案中，各电流能够被转向到三个输出节点如66.1C，66.2C等直到66.S2C中的一个。该要求提供三位置开关。开关可以利用晶体管来实现，诸如FET，并且三位置开关需要两个二进制位来定义其开关状态。

对于第二段中的电流源的数量S2没有具体限制，但是为方便S2＝2^P。

图4是第三段或子DAC的实施方案的电路图。第三段通常表示为70且包括分流器72，该分流器在输入74处接收电流I并且将电流分割成值为I/L的S3个等同流，其中一般地L＝S3。

各分流的电流从分流器72的输出76.1至76.S3输出，且提供给开关78.1至78.S3，类似于关于第二子DAC所描述的开关，开关78.1至78.S3能够将来自关联的电流输出的电流引导至至少相应的第一和第二输出节点中的一个。因此，响应于与第一开关78.1相关联的控制位，来自第一输出76.1的电流由开关78.1引导至输出节点80.1A或节点80.1B。类似地，来自第二输出76.2的电流能够由开关78.2引导至节点80.2A或80.2B，等等。全部的“A”节点连接到共享(共同)节点82A。类似地，全部的“B”节点连接到共享节点82B。

虽然图4的电路为简化示出为仅允许2路电流转向，即到节点A或节点B，每个开关能够修改以允许多路电流转向，例如，到节点A，B或C，如图4a所示。

在图5a所示的分流器72的优选实施方案中，匹配的场效应晶体管布置成以如下方式分割或划分它们之间的输入电流：来自分流器的输出电流的总和等于输入电流。该布置显示在图5a中，其中多个晶体管，在该实施例中是P型MOSFET 73.1至73.S3，具有与输入节点74连接的源极，并且它们的栅极共同连接以从参考电压发生器75接收偏压V_DIV。晶体管的漏极形成相应的输出节点，因此晶体管73.1的漏极充当输出76.1，晶体管73.2的漏极充当输出76.2，等等。晶体管起到传递名义上相同的电流的作用，并且因此输入电流I在晶体管之间均等地划分。

本领域技术人员将意识到，其它变型例是可能的，但是它们可以平衡诸如电流匹配电压净空的特征。该替选方案显示在图5b中，其中使用电流镜像，而不是直接划分供给分流器的电流。

具有作为主要子DAC的电阻器串的一系列DAC的描述

已经描述了一些构建模块，形式是对于第一段、第二段和第三段(子DAC)分别有三个不同的结构，现在将描述将这些段互连的方式。

图6示出了DAC体系结构100的第一实施方案的框图，其中能够识别出如之前所描述的三级分段。

第一子DAC DAC1形成为如关于图2所描述的标定值为R的2^M个匹配电阻器的电阻器串。该第一子DAC构成了最高有效子DAC。第一子DAC具有其底端子，节点56.0，通过可包含寄生电阻Rp的通路耦合到第一参考电压，此处第一参考电压是地电位V_GND。电阻器串53的最上方节点，节点56.S1连接以输送DAC 100的输出作为电压V_DAC，该电压作为d_IN的函数(理想第符合等式1)。结果，提供还可以表示为V_M＜0＞至V_M＜2^M＞＝V_DAC的2^M+1个不同的抽头56.0至56.S1作为电阻器串的部分。

此处，与第0个、第二个、第四个等抽头56.0，V_M<0>，56.2,V_M<2>，56.4,V_M<4>相关联的偶数号的开关54.0,54.2,54.4连接到第一共享节点110。第一、第三、第五等抽头的偶数号的开关54.1,54.3,54.5(V_M<1>,V_M<3>，等)连接到第二共享节点112。

在使用时，该实施例中的第二DAC,DAC2具有S2(S2＝2^P)个匹配电流源，每个匹配电流源各自能选择性第连接到三个输出中的一个输出。图3中的标示为“A”的全部的第一输出，例如66.1A,66.2A,66.3A等连接到第二段DAC2的第一输出节点120。类似地，标示为“B”的全部输出，例如66.1B,66.2b等连接到第二输出节点，在该实施例中，该第二输出节点也是第二共享节点112。标示为“C”的全部输出连接到第三输出节点，在该实施例中该第三输出节点是第一共享节点110。

第二DAC,DAC2产生总电流IS2，该总电流通常是2^PI。通过开关的状态控制的模拟电流I_P1被注入节点112。类似地，由开关控制的模拟电流I_P2注入节点110。由d_P以及可能d_L控制的3路开关排进一步允许电流选择性地转向到节点120，该节点充当实现为例如如之前关于图4所描述的分流器的第三子DAC的输入节点74。第二子DAC可以实现为单个电流源和分流DAC，如图4所示。

基于分流器的子DAC,DAC3(其构成了最低有效子DAC)具有连接到第一共享节点110的其第一输出节点82A，而第二输出82B连接到第二共享节点112。第三段(即，第三子DAC)DAC3提供了2^L个匹配的电流，每个表示其输入电流的2^L路分流，并且其产生了要从第二段，即第二子DAC,DAC2添加到电流中的两个输出电流I_L1和I_L2，并且由第一段DAC1转换成电压输出。

在正常运行时，电流源62-1至62-S2中仅一个转向到分流器的输入120。结果，ΔI_L的标定值是：

其余电流源I转向到I_P1或者I_P2；因此：

I_P1+I_P2＝(2^P-1)·I (5)

由分流器输出的分流ΔI_L转向到I_L1或I_L2；因此：

I_L1+I_L2＝2^L·ΔI_L＝I (6)

在正常运行中，电阻器串53的仅两个连续的抽头电压V_M＜i＞和V_M＜i+1＞同时接通。因此，I_P1和I_L1被注入对应的奇数抽头，并且类似地，I_P2和I_L2被注入对应的偶数抽头。基于d_M来选择接通的抽头。假设接通的下抽头的索引由d_M的十进制等值表示，则如果d_M是奇数则V_DAC能够由等式7表达，而当d_M是偶数时由等式8来表示：

V_DAC＝d_M·R·(I_P1+I_P2+I_L1+I_L2)+R·(I_P2+I_L2)，

d_M＝2·k+1，k∈{0，..，2^M-1-1} (7)

V_DAC＝d_M·R·(I_P1+I_P2+I_L1+I_L2)+R·(I_P1+I_L1)，

d_M＝2·k，k∈{0，..，2^M-1} (8)

在正常运行中，如果d_M是奇数则由d_P控制的电流I_P1由(9)给出，而如果d_M是偶数则由(10)给出(其中应用数字字的十进制等值)：

I_P1＝(2^P-1-d_P)·I，d_M＝2·k+1，k∈{0，..，2^M-1-1} (9)

I_P1＝d_P·I，d_M＝2·k，k∈{0，..，2^M-1} (10)

在正常运行中，如果d_M是奇数则由d_P控制的电流I_P2由等式11给出，而当d_M是偶数时则由等式12给出：

I_P2＝d_P·I，d_M＝2·k+1，k∈{0，..，2^M-1-1} (11)

I_P2＝(2^P-1-d_P)·I，d_M＝2·k，k∈{0，..，2^M-1} (12)

转而考虑第三段，如果d_M是奇数则由d_L控制的电流I_L1由等式13给出，而当d_M是偶数时则由等式14给出：

类似地，如果d_M是奇数则由d_L控制的电流I_L2由等式15给出，而当d_M是偶数时则由等式16给出：

当d_M是奇数时，将等式9、11、13和15带入且组合到等式7中，或者类似地，当d_M是偶数时，将等式10、12、14和16带入且组合到等式8中，获得了V_DAC的相同的表达(其中应用数字字的十进制等值)：

将等式17与等式3给出的期望的传递函数比较，V_LSB能够确定为：

将等式18应用于等式17，获得理想的传递函数(参见等式3)。结果，图6所示的DAC核心体系结构执行具有3级分段的期望DAC转换。

能够通过恰当地改变控制子字d_M(0≤d_M≤2^M-1),d_P(0≤d_P≤2^P-1)和d_L(0≤d_L≤2^L-1)来获得0与(2^N-1)·V_LSB之间的V_LSB的全部的倍数。在先前描述的电流即由d_P控制的I_P1和I_P2以及由d_L控制的I_L1和I_L2的通过d_M所建立的电阻器串53的部分中，先DAC核心100的输出电压V_DAC由组合欧姆效应产生。

设在控制器20内的译码电路(图6中没有显示，但是在图1中显示)接受数字输入字d_IN并且产生驱动开关的控制信号。优选地，译码电路和控制器20的操作使得，一旦d_L最大(d_L＝2^L-1)，则所划分的电流源直接转向到作为I_P1或I_P2的部分的串(使d_P增1/减1，预定义序列中的后继电流源连接到分流器72的输入120，并且分流器的全部输出转向到现在划分的电流先前所在的抽头。一旦d_P最大/最小(d_p＝2^P-1/d_P＝0)，则d_M增/减1：下方/上方连接的抽头打开且后继/先前抽头闭合。

如之前所述的，本公开的目的之一是将主要子DAC(在该情况下是电阻器串)的固有单调性扩展至所得到的分段DAC。根据先前所述的操作顺序，单调的传递函数V_DAC被生成，而不考虑电流源I的失配、电流细分ΔI_L的失配和/或串的电阻器R的失配(假设这些失配充分独立于信号电平或者等同地独立于d_IN)。固有的单调性由以下观察提供：

d_L的任何增加意味着将ΔI_L＞0的倍数转向到电阻器串中的定位向上的端子；因此，由于电阻器串结构(假设R≥0)以及分流器的测温逻辑，新的V_DAC不能小于先前的V_DAC。类似地，d_L的任何减小意味着将ΔI_L＞0的倍数转向到电阻器串中的定位向下的端子。因此，由于电阻器串结构(假设R≥0)以及分流器的测温逻辑，所以新的V_DAC不能大于先前的V_DAC。

d_P的任何增加意味着将I＞0的倍数转向到电阻器串中的定位向上的端子；因此，由于电阻器串结构(假设R≥0)以及电流源阵列的测温逻辑，新的V_DAC不能小于先前的V_DAC。d_P的任何减小意味着将I＞0的倍数转向到电阻器串中的定位向上的端子；因此，由于电阻器串结构(假设R≥0)以及电流源阵列的测温逻辑，所以新的V_DAC不能大于先前的V_DAC。

d_M的任何增加意味着将正电流转向到电阻器串中的定位向上的端子；因此，由于电阻器串结构(假设R≥0)，新的V_DAC不能小于先前的V_DAC。d_M的任何减小意味着将正电流转向到电阻器串中的定位向上的端子；因此，由于电阻器串结构(假设R≥0)，所以新的V_DAC不能大于先前的V_DAC。

由分流器72细分的任何电流源随着d_IN的增加而最终直接注入电阻器串53的对应端子。因此，由于选定的控制DAC段的方法，在第二分段级和第三分段级之间的渐增的过渡中的新V_DAC不能小于先前的V_DAC。类似地，由分流器细分的任何电流源随着d_IN的减小而最终直接注入电阻器串的对应端子。结果，由于选定的逻辑，在第二分段级和第三分段级之间的渐减的过渡中的新V_DAC不能大于先前的V_DAC。

因此，所描述的DAC核心体系结构是单调的，而无论组件的失配如何，如果所述失配独立于d_IN。实际上，这涉及到以如下方式产生电流源I和电流细分ΔI_L：电流源和电流细分对电阻器串中的信号电平充分不敏感，信号电平通常随d_IN显著地变化。结果，产生I和ΔI_L的单元的输出阻抗应当足够高而对它们的可能可变的输出电压不敏感。

由于它们在传递函数中的相对权重，电流源62的匹配比电流细分ΔI_L的匹配更重要2^L倍。假设电流源62呈现输出阻抗r_I，则(如果r_I>>2^M+P·R)V_DAC处的感应积分非线性

能够估计为(其中应用数字字的十进制等值)：

根据等式19，对于d_M＝2^M-1且d_P＝2^P-1，发生了由有限r_I感应的最大

其特殊化(19)由下式给出：

本公开的另一目的是防止分段技术相对于主要子DAC的固有动力学特性劣化所得到的分段DAC的动力学特性。

在图6所示的DAC核心体系结构中，电阻器串实现了主要子DAC；因此，与额外级分段相关联的开关(在该情况下，电流源62的开关输出电流I和电流细分ΔI_L)不应干扰电阻器串的节点。这能够通过布置产生I和ΔI_L的器件总是通过例如使用用于对应开关的重叠控制信号运载它们标定的信号电平来实现。

流经轨道的寄生阻抗Rp(参见图6)到地电位V_GND的电流I_GND独立于d_IN。因此，其不会产生作为期望特征的线性度误差。然而，会产生小的偏差。此外，从供给轨(在图6中由V_DD表示)取得的电流I_DD也独立于d_IN，这是期望的特征。尤其是：

I_DD＝I_GND＝2^P·I≠f(d_IN) (21)

译码逻辑的实施例

为了支持之前所描述的操作，设在控制器20中的译码电路产生用于构成子DAC的各段中开关54，64和78的控制信号。DAC核心的DAC1，DAC2和DAC3构成数字输入字d_IN。

也将表示为SM＜2^M：0＞且与电阻器串的抽头相关联的开关54是由最高有效子字d_M＝d_IN[N-1：P+L]来控制的。对于任何给定的d_IN，仅两个连续的开关SM(SM＜d_M＞和SM＜d_M+1＞)接通(其它2^M-1个开关54关断)。d_M的值能够由d_IN计算为(其中应用数字字的十进制等值并且函数int(x)表示x的整数部分)：

与最高有效子DAC相关联的逻辑概述在下表中(其中对于每个d_M指示开关SM的状态)：

表1.最高有效子DAC真值表

与第二段DAC2内的电流源中的相应一个电流源相关联的开关64，也标示为SP＜2^P-1∶0＞，是由部分有效子字d_P＝d_IN[P+L-1∶L]来控制的。这些开关总是将每个电流源I转向到以下节点中的(仅)一个，第二共享开关节点112(因此，形成I_P1的部分)，第一共享开关节点110(因此，形成I_P2的部分)，或者进一步细分第三段DAC3的分流器72的输入端子120。对于任何给定的d_IN，一个电流源被转向到分流器，而转向到节点112的电流源的数量j₁和转向到节点110的电流源的数量j₂取决于由(22)计算出的d_M的奇偶性；在任何情况下，根据(5)，j₁+j₂＝2^P-1。如果d_M是偶数，则j₁和j₂由下式给出(其中应用数字字的十进制等值)：

j₁＝d_P；j₂＝2^P-1-d_P (23)

如果d_M是奇数，则j₁和j₂由下式给出(其中应用数字字的十进制等值)：

j₁＝2^P-1-d_P；j₂＝d_P (24)

对于任何给定的d_IN，d_P能够计算为(其中应用数字字的十进制等值并且根据(22)来计算d_M)：

选择不同电流源62转向到作为d_IN的函数的每个节点的具体顺序存在一定程度的灵活性。该事实能够用于有效地实施一些校准技术。如之前所描述的，为了确保单调性，通过分流器细分的电流是待转向到电阻器串的下一电流。

对于偶数d_M，在表2中概括了与部分有效子DAC关联的逻辑，对于奇数d_M，在表3中概括了与部分有效子DAC关联的逻辑。随着d_IN变化以及因此d_M的奇偶性变化，用于部分有效子DAC的应用逻辑也变化(2^M的每个倍数)以反映I_P1与I_P2之间的角色变化。在表2和表3中，为简化假设电流源的开关的分类顺序(但是实际上由于固有灵活性而不必要)，并且3路开关的使能路径由对应的电流源转向到的节点指示。

优选的逻辑跟随周期性的模式。这涉及到，当由于对应于SM开关上的更新的1·LSB过渡(或者，一般地，＜2^L·LSB的过渡)而使得d_M的奇偶性变化时，SP开关的控制逻辑对于所述过渡保持不变，从而可能改善与主要子DAC相关联的过渡的动力学特性(这是要求最高的)。

表2.对于偶数d_M(3级分段)的部分有效子DAC真值表

表3.对于奇数d_M(3级分段)的部分有效子DAC真值表

与第三段的分流器相关联的开关SL＜2^L-1∶0＞是由最低有效子字d_L＝d_IN[L-1∶0]来控制的。这些开关总是将每个电流划分ΔI_L转向到以下节点中的(仅)一个节点：第一共享开关节点110(因此，形成I_L2的部分)或者第二共享开关节点112(因此，形成I_L1的部分)。对于任何给定的d_IN，转向到节点112的电流划分的数量k₁以及转向到节点11的电流划分的数量k₂取决于根据(22)计算的d_M的奇偶性；在任意情况下，根据(6)，k₁+k₂＝2^L。

如果d_M是偶数，由k₁和k₂以下给出：

k₁＝d_L；k₂＝2^L-d_L (26)

如果d_M是奇数，由k₁和k₂以下给出：

k₁＝2^L-d_L；k₂＝d_L (27)

对于任何给定的d_IN，d_L能够计算为(其中应用数字字的十进制等值，根据(22)来计算d_M，并且根据(25)来计算d_P)：

d_L＝d_IN-2^P+L·d_M-2^L·d_P (28)

与最低有效子DAC相关联的逻辑列出在表4中(对于偶数d_M)以及

表5中(对于奇数d_M)。

表4.对于偶数d_M(3级分段)的最低有效子DAC真值表

表5.对于奇数d_M(3级分段)的最低有效子DAC真值表

随着d_IN变化，以及因此d_M的奇偶性变化，对于最低有效子DAC的应用逻辑也变化(2^M的每个倍数)以反映I_L1与I_L2之间的角色交换，遵从先前描述的操作。在表4和表5中，为简化假设用于电流划分的开关的分类顺序(这实际上由于固有灵活性而是不必要的)，并且2路开关的使能路径由对应的电流划分转向到的节点来指示。

电路增强

基于所描述的逻辑的数字单元的多种电路实现是可能的，具有用于优化的对应空间。另一方面，开关的重叠控制能够用于通过最小化由开关(此处未描述)引起的可能的假信号来改善动力学特性。

在优选的实施例中，电流源62和电流细分ΔI_L是由方便地偏置和匹配的金属氧化物半导体场效应晶体管(MOSFET)器件来实现，如图7中所表示的。应当注意，术语MOSFET仍用来描述其中栅极的金属层由导电非金属层替代的拓扑结构。

要提高这些基本单元的输出阻抗，可采用级联技术，这涉及到将级联晶体管插入对应的MOS晶体管的漏极路径中以强制漏极电压到方便偏置值。因为电流源和分流器均将电流注入电阻器串，但是两级级联是期望的，如图7所示。

除了提供与电阻器串53中的可变信号电平的隔离之外，级联的一个重要作用是强制在实现电流源和分流器的MOS晶体管的漏极处的类似足够的电压，而无论对应的电流转向到的路径如何。这缓解了由于信道长度调制诱发的失配，否则失配可能会产生非期望的电流变化，取决于开关的状态，因为漏极电压通常将是不同的。尽管如此，因为电流源和分流器连接到电阻器串的两个连续的抽头，所以该潜在的效应受到限制；结果，电压擦局限于最大值2^P+L·V_LSB。

根据(20)，能够估计对于V_DAC处的给定容差INL的电流源的输出阻抗的要求量值。假设1·V_LSB的目标以及应用条件

到(20)，则对于电流源单元的最小要求输出阻抗

建立为：

为了获得期望的输出阻抗，一个选择是通过方便地偏置且插入在待隔离的MOS与对应的开关之间的专用级联设备来将每个相关MOS级联。这是可能的，因为标定电流总是流经全部的单元，并且因此，串联连接的级联MOS能够对于任何d_IN保持为饱和，从而提供恰当的级联。遵从该方法实现级联的额外设备的数量将是2^P+2^L。

为节约组件，当通过将开关状态驱动到级联的偏置电压而不是驱动到数字信号来接通这些晶体管时，形成开关64和78的晶体管能够重新用作级联。因为，对于所有的多路开关，对于任何给定的d_IN，使能一个分支，总之执行恰当的级联。

另一节约组件的选择是在开关后级联，一旦它们的输出联合而形成I_P1,I_P2,I_L1和I_L2。该方法显示在图7中，其中MOS器件118.1,118.2,120.1,120.2被包含以级联与分流器级处的I_L1和I_L2以及在电流源阵列级处的I_P1和I_P2相关联的分支(分流器的输入电流的显式级联不是必要的，因为实现分流器的MOS器件间接地完成这一功能，尤其假设跨这些MOS晶体管的标定电流名义上是恒定的正常运行)。因此，级联MOS器件的数量减为四个，但是它们的尺寸需要增加以适应增加的电流电平(但是不一定与器件数量减少比例相同，从而提供可能的面积节约)。

在电流变化的分支中(I_P1,I_P2,I_L1和I_L2)，调节后的级联可用来防止级联电压随着这些输入的相关电流而变化(这将使得电流源I和电流细分ΔI_P两者的匹配劣化)。在驱动级联MOSFET 118.1,118.2,120.1,120.2的栅极的负反馈构造中，通过运算放大器(OA)来实现调节后的级联(其它实现是可能的)。

调节后的级联中使用的运算放大器(图7中的OA_P1,OA_P2,OA_L1,OA_L2)能够在面积和功率方面非常高效地实现，因为它们的静态性能和动态性能相对要求不高。特别地，V_DAC对于与这些放大器相关联的输入涉及误差(包括偏差、非线性、漂移，噪声…)明显不敏感，因为可能的误差将通过级联晶体管的信道长度调制而传输到V_DAC，其影响是可忽略的，只要它们保持饱和。这显著地简化了这些运算放大器的设计。由于放大器的负反馈和增益，对于可变电流所必要的调节后级联的使用也在存在任何其它干扰的情况增强了级联，并且因此，获得的精度将通常比关联简单的级联更佳。尤其是，这使能对于在(29)中建立的电流源实现所要求的最小输出阻抗。

有效地，相对于非调节级联的值，电流源的等价输出阻抗增加了(近似)等于运算放大器的开环增益的因数。

用于级联分流器的偏置电压V_CAS(参见图7)被选择以提供用于分流器运行的期望值(显然，V_CAS＞V_DAC，足够的裕度是确保恰当的分流的必要条件)。与分流器的级联相关联的一个运算放大器能够感测其它放大器的反相输入而不是V_CAS，从而跟踪前者运算放大器的误差，从而通过运算放大器改善在受保护单元的漏极处强制的电压的相似度(仅与一个OA相关联的误差被应用，而不是两者的误差的差值，通常这会由于随机偏差而更差)，并且结果，增强了电流细分ΔI_L的匹配(在图7中，例如，OA_L1感测OA_L2的反相输入V_L2，而不是V_CAS)。

用于偏置分流器72中的分流器MOSFET 73的电压V_DIV设计成为电流源的运行提供V_I的期望值(在该情况下，V_DIV＞V_CAS，具有足够的裕度，以保持分流器MOS晶体管充分饱和，但是不会过多压缩电流源I可用的净空)。

在V_I处的合成电压是由与电流源阵列的调节后级联相关联的运算放大器(OA_P1,OA_P2)来感测的并且用于将它们相应的级联节点强制到V_I，改善电流源匹配。而且，与电流源阵列的级联相关联的运算放大器之一能够感测其它OA的反相输入，而不是V_I，类似于分流器(如图7中)；然而，在该情况下，益处不明显，因为V_I也应用于电流源之一的端子。

偏置电路(图7中未示出)由DAC的模拟参考电压V_REF来产生电压V_CAS,V_DIV和V_BIAS。偏置电压V_BIAS用于产生匹配的电流源I；根据(1)和(18)，用于定义V_LSB的条件能够建立(其有关于根据给定V_REF设计I·R的尺寸)：

实际上，根据通过在参考电阻器R_R的端子中强制V_REF而获得的电流来产生V_BIAS。因此，来自电流源62的电流I跟踪R_R的热漂移，并且如果R_R由与电阻器串53的电阻器R相同的材料实现，则V_DAC的热漂移基本上被抵消，因为比值R/R_R基本上被保持。与由V_REF生成I相关联的任何偏差或增益误差将变换成V_DAC的增益误差，而对应的漂移将产生V_DAC的增益漂移。

图7中呈现的实施方案需要最少量的电压净空来支持电流源I、分流器和对应的级联的运行。测量从V_DD到V_DAC的净空V_H，其通过下面的成分形成：

1)电流源PMOS的源极-漏极电压ΔV_I。

2)分流器PMOS的源极-漏极电压ΔV_DIV。

3)与电流源开关(ΔV_SW-P)、分流器开关(ΔV_SW-L)和电阻器串开关(ΔV_SW-M)相关联的电压降。

4)与分流器相关联的调节后级联PMOS的源极-漏极电压降ΔV_CAS(级联的其余部分并行于所列的成分，因而不贡献于净空)。

对于本公开的该实施方案，总的V_H是：

V_H＝ΔV_I+ΔV_SW-P+ΔV_DIV+ΔV_SW-L+ΔV_CAS+ΔV_SW-M (31)

为了在可能不丧失精度的情况下节约净空，级联与开关的合并可以利用调节方法来完成。在该情况下，与最后的分流器的级联和开关相关联的净空项ΔV_SW-L+ΔV_CAS能够减至ΔV_CAS，这是相对微小的益处(其它净空节约将是不可能的，因为其它结构的级联并行于限流通路)。一般地，每个开关需要专用的放大器，这不具有吸引力。实际上，由于相同的电流名义上正流经全部的开关，所以调节放大器必须仅补偿单元的输出处的电压变化；因此，每个可能的路径(在该情况下为2)的放大器足够用(尤其是，由于分流器的缩放精度要求)。

其它减少所占用的净空的方法是以如电流I_P1,I_P2,I_L1和I_L2并联于而不是串联于电阻器串产生的方式修改核心体系结构。构思的多种实现是可能的；在任何情况下，镜像信号电流以便注入电阻器串最终是必要的，具有额外功率和稳定时间的对应的代价(可以至少部分地通过减小供给范围来补偿功率增加，这是该体系结构修改的动机)。

在图8中示出了该方法的通用实施方案。如果电流镜像的运行所需的净空ΔV_MR小于与电流源、分流器和串联的对应的级联和开关相关联的净空，则DAC核心中的减小的净空占用是可能的。实际上，至少能够相对容易地节约对应于分流器的净空(ΔV_DIV+ΔV_SW-L)。

提供至少两个不同的电流镜像130，132来将独立的电流注入节点110和112。因此，镜像的失配(G₁≠G₂)将是非线性源，并且实际上，单调性不再能确保(镜像的最大可容忍增益误差将应用于获得单调的传递函数)。因此，一般地，遵从该方法涉及到针对精度来平衡净空。实际上，如果使用高度线性的电流镜像，则本公开的低净空解决方案能够以合理的精度来获得。在图9中，示出了本公开的低净空形式的实际的实施方案。调节后级联电流镜像用于镜像I_I1＝I_P1+I_L1和I_I2＝I_P2+I_L2，从而分别将I_O1和I_O2注入电阻器串。该镜像技术以合理的代价提供了高精度；实际中，本领域已知的其它技术可以成功地应用。在电流镜像的输出阻抗升压中使用的运算放大器(OA₁,OA₂)具有相对低要求的静态和动态要求；因此，适当的功率和面积实现是可能的。特别地，OA₁和OA₂的偏差总是应用于传递函数，但是具有取决于d_M的权重；因此，其连同P+L位级处的非线性成分一起变换成传递函数中的增益误差。图9实施方案所得到的净空V_H减至以下贡献：电流镜像的输出分支中的镜像电阻器134的电压降ΔV_R，同一分支中的调节后级联PMOS的源极-漏极电压降ΔV_CAS，以及与电阻器串开关相关联的电压降(ΔV_SW-M)。因此，在低净空实施方案的情况下，总要求净空

是：

通过(32)建立的净空要求比与本公开的前述实施方案相关联的净空要求更具有吸引力(参见(31))。

在下面的低净空实施方案中，电流源阵列和分流器中的电流源62的极性已经关于先前的实施方案(图7)反向。这些模块也能够级联以提高精度，但是在该情况下，对净空没有如此严格的限制。结果，可以考虑多级简单级联。

另一降低第一实施方案的净空要求的方法是将I_L1和I_L2源送到一对电流镜像以将它们从上轨传送以便注入电阻器串。在该情况下，I_L1和I_L2的镜像和传送的误差将是非线性源。此外，可能的净空节约小于与先前呈现的低净空实施方案相关联的可能的净空节约。

根据用于驱动段以及如之前所描述的优选逻辑，电流I_P1,I_P2,I_L1和I_L2能够呈现零量值，取决于d_IN。特别地，如果d_M是偶数，则对于d_L＝0,I_L1＝0，而如果d_M是奇数，对于I_L2＝0(参见表4和表5)。关于I_P1和I_P2，如果d_M是偶数，则对于d_L＝0，I_P1＝0，而如果d_M是奇数，对于d_L＝2^P-1，I_P1＝0；类似地，如果d_M是奇数，则对于d_L＝0，I_P2＝0，而如果d_M是偶数，则对于d_L＝2^P-1，I_P2＝0(参见表2和表3)。I_P1,I_P2,I_L1和I_L2的最小信号电平便于将关联的级联保持在其调节区域中，从而提高精度和动力学特性。

能够修改译码和驱动逻辑以产生期望的传递函数，同时对于I_P1,I_P2,I_L1和I_L2电流具有总是为正的值。然而，不再确保器件的单调性。为解决该问题，一些虚假电流I_P-D和I_L-D会引入以在需要时强制通过调节的级联的最小电流。此外，当不需要时，可以将这些虚假电流转向到电阻器串的底部(因此，保持功耗独立于d_IN并且防止由于转向I_P-D和I_L-D诱发的、作为d_IN的函数的任何可能的线性误差)。在图10中示出了所得到的实施方案，这允许使用优选的逻辑，同时总是提供最小的电流电平用于级联的调节。

由电流源140.1所产生的仅一个虚假电流I_P-D对于与I_P1和I_P2相关联的调节级联是必要的，因为这两个电流不能同时为零(根据呈现的逻辑)。类似地，仅1个虚假电流I_L-D对于与I_L1和I_L2相关联的调节后级联是必要的。这些虚假电流I_P-D和I_L-D能够通过另外的晶体管140.1和140.2，考虑到期望的权重因数根据V_BIAS来方便地产生(其它实现是可能的)。假设虚假电流的值合理地大而允许级联的调节且足够小而最小化功率耗散方面的惩罚，虚假电流的具体值不重要。

如图10所示，3路开关142.1和142.2用于将虚假电流在不必要时转向到对应的级联器件或者转向到电阻器串的底部(抽头V_M＜0＞)。I_P-D和I_L-D的绝对值不相关，但是无论d_IN的值如何类似的量值是期望的，从而最小化可能的非线性。这在实现I_P-D和I_L-D的MOS器件140.1和140.2的漏极处提供了类似的电压，无论关联的开关的连接如何。当I_P-D和I_L-D转向到V_M＜0＞，该条件被违反。由于I_P-D和I_L-D名义上关于d_IN恒定，所以简单的级联足以最小化该效应。在该意义上，最简单的解决方案可以是将与I_P-D和I_L-D相关联的开关142.1和142.2重新用作级联器件(应当指出其它解决方案是可能的)。

在表6中示出了与这些虚假子DAC相关联的逻辑，指示作为d_M[0]＝d_IN[P+L]，d_P和d_L的函数(从而确定d_M的奇偶性)I_P-D和I_L-D转向到哪个节点。例如，表6中的线1显示出对于产生I_p1＝0的输入码虚假I_p-d如何转向到Vp1从而保持级联晶体管118.2饱和。表6还显示出对于暗示非零有源电流的输入码，虚假电流如何转向到地(Vm<0>)。

表6.虚假子DAC真值表(3级分段)

为了防止干扰传递函数，包括与调节后级联串联的2路开关以使得虚假电流偏离电阻器串。这些开关显示为144.1,144.2,144.3和144.4。当I_P-D或I_L-D正流经对应的级联时，电流方便地转向到V_M＜0＞。实际上，这些附加的开关在驱动信号电流时占用了一些净空(在以增加组件计数以及电阻器串抽头的可能泄漏为代价的情况下，具有与关联电阻器串的开关54排并联而不是串联的额外开关144的实现是可能的)。

通过与I_P-D相关联的逻辑信号d_DP[2：0]来控制与产生I_P-D的晶体管140.1和OA_P1,OA_P2相关联的开关(尤其是，如果I_P-D不转向到V_P2且I_P-D不转向到V_P1，则I_P2和I_P1转向到电阻器串)。类似地，通过与I_L-D相关联的逻辑信号d_DL[2：0]来控制与产生I_L-D的晶体管140.2和OA_L1,OA_L2相关联的开关(尤其是，如果I_L-D不转向到V_L2且I_L-D不转向到V_L1，则I_L2和I_L1转向到电阻器串)。

在V_DAC处的输出阻抗是恒定的且等于电阻器串的等价阻抗。因此，DAC核心的输出阻抗的值通常是重要的，并且V_DAC必须缓冲以驱动电阻负荷。

图11示出了本发明的第一实施方案的缓冲形式。然而，缓冲器能够添加到全部的实施方案中。模拟缓冲器150根据DAC核心的输出V_DAC来产生DAC的总输出V_OUT。缓冲器OA_OUT由以非反相构造连接的OA来实现，并且反馈通常由包括电阻器152，154和158的电阻分压器来感测以提供电压增益。在反馈电阻分压器中，能够提供可编程电流源156，使得偏差电流I_OS注入电阻器158以提供一种便于调节DAC的偏差的方式。其它实现可能用来缓冲V_DAC。

得到的输出V_OUT由下式给出：

其中：

电阻器152具有电阻R_F。

电阻器154具有电阻R_G1。

电阻器158具有电阻R_G2。

根据(33)，I_OS贡献于V_OUT，具有可调负偏差V_OS，其能够用于补偿由于跟踪阻抗r_GND的电压降连同任何其它偏差源引起的正偏差。如果设计出恰当的比值R_G2/R_OS，则该方法尤其允许实现具有可忽略的额外漂移的偏差校准，其中R_OS是用于由电压参考(可再使用V_REF)产生I_OS的阻抗。其它已知技术可用来校准DAC的偏差。

一般地，DAC的满量程(FS)必须尽可能宽，最终的限制是供给范围。在该缓冲实施方案中，在V_OUT中产生满量程输出，同时可以考虑由V_DAC＝V_OUT/G给出的放大器140的减小的输入范围；这允许简化放大器150的输入级的设计(其是典型方法)。另外通过在不损害DAC的总满量程输出的情况下限制V_DAC的最大电平，该方法还可以提供电流源、分流器和关联的级联运行所必要的净空V_H＝V_DD-V_DAC。

因此，通过恰当设计根据(33)由G＝1+R_F/(R_G1+R_G2)给出的G，有效地再使用对于DAC核心和输出缓冲器OA_OUT两者所获得的净空是可能的。然而，G＞1也涉及到与DAC核心相关联的误差源的放大以及放大器150的输入涉及误差(尤其是噪声)的放大；因此，当对G定尺寸时，必须解决权衡。如果必要，本发明的低净空实施方案(图8)能够用作缓冲实施方案的核心DAC。

放大器150的偏差仅在V_OUT处引起偏差；因此，其不是非线性源。然而，实际上，其可以是重要的热漂移源。

扩展成多级分段

已经通过3级分段描述了本公开的实施方案。然而，本文的教导提供了以可容忍的代价扩展分段级的能力，尤其是无损先前所描述的与本发明的基本形式相关联的特征(即，主要子DAC的动力学特性和固有单调性的保持)。

段级的扩展能够通过串联地添加第三段即分流器子DAC的更多实现方式来实现。图12示出了通过包括k个分流器而获得的本发明的优选的实际实施方案的泛化，其中显示第一个分流器和最后一个分流器串联在DAC2的电流源阵列与电阻器串之间。因此，提供了段级的类属号s＝k+2，其中：

最高有效级关联于电阻器串，其由长度M的子字d_M来控制，并且正规化成V_LSB的其在传递函数中的权重是

下面的部分有效段级关联于电流源阵列，其由长度P的子字d_P控制，并且正规化成V_LSB的其在传递函数中的权重是

后续的k级(包括最低有效级)与k个分流器相关联，它们由长度L_K，...，L₁(分别地)的子字d_LK，...，d_L1控制，并且正规成V_LSB的它们在传递函数中的权重是

(分别地)。

结果，泛化DAC的总分了班N由(34)给出，并且d_IN能够由(35)表达，其中应用数字字的十进制等值。

N＝M+P+L_K+…L₁ (34)

如果d_M是奇数，则与分流器相关联的k对电流由(36)和(37)给出，而如果d_M是偶数则由(38)和(39)给出(其中应用数字字的十进制等值)：

结果，泛化传递函数是(其中应用数字字的十进制等值)：

重布置(40)，获得了期望的传递函数(41)，其中V_LSB能够确定为由(42)给出的表达式。

与本文公开的实际的实施方案相结合的优选逻辑和提出的设计考虑能够直接扩展成泛化实施方案。

一般地，提高段级s，允许对于给定的分辨率N，减小电路面积。遵从所描述的方法(如图12所示)提供了在保持本发明的基本形式的期望特征的同时实现s>3的可能。

对于每个附加的段级，分流器串联地添加；因此，相关的代价是：

1)提高所需的净空V_H＝V_DD-V_DAC以适应附加分离器的运行。

2)包括与附加分流器的级联调节相关联的两个附加运算放大器(这意味着通过增加s功耗的增加以及所节约的面积的减小)。

3)可能增加I的设计值从而确保k个连续电流细分不产生相当于泄漏的最后分流器中的电流电平VI_L1，这会影响精度。

结果，存在增加段级以及主要是净空和功耗之间的权衡。从V_DD到V_DAC测得的所需的净空V_H是通过下面的成分构成的(参见图12)：

●电流源PMOS的源极-漏极电压ΔV_I。

●为简化，假设串联的k个分流器PMOS的k＝s-2源极-漏极电压ΔV_DIV相等。

●为简化，假设与电流源开关64(ΔV_SW-P)相关联的电压降，分流器72的k个分流器开关73(ΔV_SW-L)，以及电阻器串开关54((ΔV_SW-M)相等。

●与最低有效分流器相关联的调节后级联PMOS的源极-漏极电压降ΔV_CAS(级联的其余部分并联于分流器，从而不贡献于净空)。

对于一般情况，总的V_H是：

V_H＝ΔV_I+ΔV_SW-P+k·(ΔV_DIV+ΔV_SW-L)+ΔV_CAS+ΔV_SW-M (43)

根据(43)，提高Δ_k段级所需的附加净空ΔV_H是ΔV_H＝Δk·(ΔV_DIV+ΔV_SW-L)；因此，s增1(Δk＝1)涉及到将所需的净空提高ΔV_H＝ΔV_P+ΔV_SW-L(这匹配与一个分流器相关联的电压降)。

该净空的代价能够通过使用先前呈现的低净空实施方案来缓解(参见图8)。另一方面，并联地使用分流器允许提高段级，而不会消耗附加的净空，但是复杂度和可能的误差源会增加。

根据图12，能够计算下面的组件计数(对于s＝k+2级的分段)：

●串中的电阻器R：#[R]＝2^M。

●电流源MOS M_I:#[M_I]＝2^P。

●分流器MOS M_Dj:

●开关：

其中3路开关和2路开关分别计数为3个开关和2个开关。

●调节后级联缓冲器OA：#[OA]＝2·(k+1)。

这些图反映了通过本发明提供的可能的面积减小。

偏置

如之前所建立的，DAC核心需要一些偏置电压：

●用于电流源阵列的偏置电压V_BIAS。

●用于每个分流器的偏置电压V_DIVX，..，V_DIV1。

●用于最后一个分流器与电阻器串之间的级联的偏置电压V_CAS。

这些电压能够通过偏置电路来产生。多种实现方式是可能的。为了完整性的原因，在此仅描述一些可能。基本方法是根据复制了从V_DD到电阻器串的电流源I的路径的分支来定义偏置电压(V_BIAS,V_DIV和V_CAS)。

图13示出了该方法。参考电压V_REF被强制到具有值R_R的接地电阻器160的端子，从而产生电流I_R。例如，可以使用驱动MOSFET 164的运算放大器162(如图13中)。电流I_R从V_DD流经自偏置MOSFET M_IB而产生V_BIAS，并且流经M_DB而产生V_DIV。

为了方便地定义这些偏置电压，MOSFET M_IB和M_DB以期望的裕度保持饱和，经历(理想地)分别与电流源MOSFET M_I和分流器MOSFET M_D相关联的源极-漏极电压降ΔV_I和ΔV_DIV。一些虚假开关166和168可以包括I_R的路径中，用于模仿跨对应的有源开关的电压降ΔV_SW-P和ΔV_SW-L。为限制ΔV_I和ΔV_DIV所需的净空量，M_IB的栅极连接到M_DB的漏极，并且M_DB的栅极连接到方便尺寸的电阻器R_B之后。

电流源62跟踪R_R的热漂移；然后，如果R_R是由与电阻器串的电阻器R相同的材料实现，这是优选的方法，则V_DAC中的热漂移基本上被抵消，因为保持了比值R/R_R。

I_R的量值能够选为主要是功率耗散与噪声之间的权衡。与I_R相关联的噪声是由2^P个电流源I传送到V_DAC。通过减小I_R与I之间的镜像相关联的增益因子g_I＝I/I_R，能够限制该贡献；换言之，通过使得g_I＜1，这对于给定的I，意味着以功率耗散为代价增加I_R。器件M_IB(M_DB)(以及关联的虚假开关)根据被定尺寸主要用于匹配的匹配器件M_I(M_D)的几何结构来以I(ΔI_L)与I_R之间的期望定标来定尺寸。比值g_I＝I/I_R的误差在可校准的传递函数中产生了增益误差；比值ΔI_L/I_R的误差将具有不可忽略的效应。

I_R与最终流经电阻器串的标定电流2^P·I之间的差会产生增益误差，因为自加热在比值R/R_R中无法抵消。该增益误差能够相对容易校准，并且其不是漂移源；因此，其重要性是次要的。该增益误差能够通过考虑I_R≈2^P·I而最小化。

而且，通过给定电阻器R的电流从0变成2^P·I而流经R_R的电流固定在I_R的事实引起了输入相关的自加热诱发的非线性。在通过给定R的电流达到2^P·I之后，该效应复位，并且因此，其在传递函数中的重要性限于级

这能够通过考虑输入相关I_R来缓解；然而，线性度改善实际上不能补偿附加的复杂度。

图13中所示的电路不能精确地控制分配给电流源阵列和分流器的净空。以增加功率耗散和(边界上)面积为代价来解决该局限性的方法显示在图14中。此处，从Vdd到地的第二电流流路由分别具有值RI,RB和RR2的电阻器180，182和184以及布置成彼此串联的PMOSFET 186和188来提供。电阻器180的第一端子连接到Vdd。电阻器180的第二端子连接到晶体管186的源极。晶体管186的漏极经由虚假开关192连接到晶体管188的漏极(晶体管永久地偏置成导通)。晶体管188的漏极连接到电阻器182的一个端子，连接到晶体管186的栅极，晶体管M_B1的栅极和晶体管73的栅极。电阻器182的第二端子连接到NMOS晶体管190的漏极以及晶体管188的栅极。晶体管190的源极经由电阻器184接地。晶体管190的栅极连接到晶体管164的栅极。

对于电流源阵列(第二段)的运行建立净空的V_I的值能够通过适当地为电阻器190的值R_I定大小来定义。实际上，下面的设计关系适用：

V_DD-V_I2＝R_I·I_R2≈V_DD-V_I1≈V_DD-V_I＝ΔV_I+ΔV_SW-P (44)

偏置电路系统还根据V_REF建立了V_LSB的大小。I_R1的值由下式给出：

根据(45)和(18)，对于本公开的基本形式推导出下面的设计条件(考虑到V_LSB＝V_REF/2^N＝V_REF/2^M+P+L)：

需要附加的电流I_R2，从而增加功耗。然而，由于I_R2仅用于定义级联电压，所以可以考虑I_R2的小值，不存在与噪声的权衡。在图14中，通过再使用放大器162的输出来在其源极处通过值为R_R2的电阻器184驱动MOSFET 190来产生I_R2，复制了调节后的电流源。必须应用MOS与电阻器之间的恰当定标来获得期望的I_R2。通过在开环中产生I_R2而引起的误差(其与功率和面积节约权衡)是不重要的，因为I_R2用于定义级联电压和净空成分。其它根据I_R1产生I_R2的方法是可能的。

如果偏置电路系统中的电阻器(R_R1,R_R2,R_I以及较不相关的R_B)由相同的材料实现，则偏置电压对于工艺和温度变化的免疫性改善。

在任何情况下，来自偏置电路系统的可能的偏差或增益误差将变换成V_DAC中的增益误差，而对应的漂移将产生V_DAC中的增益漂移。特别地，O_AR的偏差及其漂移分别在传递函数和增益漂移中产生了增益误差。

能够使得电流源、分流器和级联的偏置与输入相关信号之间的耦合可忽略。结果，通过偏置电路系统产生的偏置电压能够由多个DAC核心共享，而不会对动力学以及尤其对串扰有显著影响。

具有作为主要子DAC的电流转向子DAC的DAC族

图15示出了另一DAC核心体系结构的框图，其中能够识别出之前所描述的3级分段。在该变型例中，分段或子DAC的优先级顺序已经改变。这代表了使用图1的连接矩阵30来在不同的连接拓扑结构中连接分段。如之前，通过如关于图4所描述的标定值为R的S1＝2^L个匹配电阻器的电阻器串53构成的一个分段具有与地电位V_GND耦合的其底部端子56.0，并且在顶部端子56.S1+1，DAC核心的输出V_DAC作为理想地根据(1)的d_IN的函数而产生。为简化图解，到地的路径中的任何寄生电阻Rp没有显示作为附加组件。此外，在该构造中节点56.S1没有被开关。正常地将与该节点相关联的电阻器开关54.S1可省去，或者晶体管开关可使其栅极维持在将晶体管保持为导通状态的电压。现在转向节点56.0，设计者具有如下选项：省略到该节点的电流路径(如图15中示出)，或者提供该电流路径，如图16所示。该选择取决于设计者如何希望处置之前所描述的一些电流将根据标定为零的数字输入码，以及在这些条件下是否抑制电流源通过电流(如图15所示的电路中的情况)或者它们是否继续通过电流，如图16所示的电路的情况，以及如下面进一步详述的。

通过d_M控制的模拟电流I_M以及通过d_P控制的模拟电流I_P注入电阻器串的顶部端子56.5+1。通过d_L控制的将共同端子V_L连接到电阻器串的每中间端子的开关54排，电流I_L能够选择性地切换到电阻器串的2^L-1个中间端子中的任一个。

标定值I的2^M个匹配电流源62的阵列能够选择性地连接到端子V_DAC(贡献于I_M)或者由d_M控制的开关排转向到分流器。在正常运行中，电流I_M是遵从测温逻辑由d_M定义的I的倍数且由(47)给出，其中应用数字字的十进制等值。

I_M＝d_M·I (47)

在正常运行中，对于任意d_M，产生电流I的电流源62中的仅一个(根据d_M提供的信息来选择)连接到分流器；因此，注入分流器的电流的标定值独立于d_IN且等于I。

多个匹配的电流源可通过诸如图4所示的电流源和分流器/电流转向电路来替代。

分流器72将其输入电流(其量值是I)划分到其值由(48)给出的2^P个匹配电流ΔI_P。d_P所控制的开关排允许将这些电流细分中的任一个选择性地连接到端子V_DAC(贡献于I_P)或者端子V_L(贡献于I_L)。

在正常运行中，电流I_P是遵从测温逻辑由d_P定义的ΔI_P的倍数且由(49)给出，其中应用数字字的十进制等值。

I_P＝d_P·ΔI_P (49)

在正常运行中，对于任何d_P，仅一个电流细分ΔI_P(从d_P提供的信息中选择)连接到端子V_L；因此，I_L的标定值独立于d_IN且由(50)给出。

通过之前所描述的d_L控制的开关排的关联开关，电流I_L流入电阻器串的中间端子中之一。

DAC核心的输出电压V_DAC由先前描述的电流的电阻器串中的组合欧姆效应产生：

●I_M，其由d_M控制且注入电阻器串的顶部(因此，其流经阻抗2^L·R到地)。

●I_P，其由d_P控制且注入电阻器串的顶部(因此，其流经阻抗2^L·R到地)。

●I_L，其固定且注入按d_L选定的电阻器串的中间端子中之一(因此，其流经阻抗d_L·R到地，其中应用数字字的十进制等值)。

结果，传递函数是(其中应用数字字的十进制等值)：

V_DAC＝I_M·2^L·R+I_P·2^L·R+I_L·d_L·R (51)

将(47)、(48)、(49)和(50)应用于(51)，传递函数表达为：

将(52)与(3)给出的理想传递函数进行比较，V_LSB能够确定为：

将(53)应用于(52)，获得了理想的传递函数(3)。结果，图15所示的DAC核心体系结构以3级分段执行期望的DAC转换。

译码电路20(图1中示出)接收数字输入字d_IN且产生控制信号，控制信号遵从具体逻辑来驱动开关(在此没有进行形式上的描述)。优选的逻辑使得，一旦起到I_L的作用的电流细分ΔI_P已达到电阻器串的顶部中间端子56.S1-1(d_L是最大值)，则所述ΔI_P直接转向到输出V_DAC作为I_P的部分的端子56.S1以便d_IN增1。类似地，一旦电流源I由分流器细分已经充分传达给端子V_DAC作为I_P，除了保持ΔI_P的一个端子(d_P是最大值且I_P＝I-ΔI_P)，所述I，针对d_IN增1，直接转向到端子V_DAC作为I_M的部分，并且一个空闲的电流源I连接到分流器。

避免电流源的扰动

如之前所述，本公开的目的之一是防止分段技术导致所得到的分段DAC相对于原DAC的动力学特性变劣。在图15所示的DAC核心体系结构中，原DAC能够视为通常提供合理良好的动力学特性的电阻器串。因此，与额外的段级相关联的开关(在该情况下是电流源I的开关和电流细分ΔI_P的开关)不应干扰电阻器串的节点。这能够通过布置以使产生I和ΔI_P的器件总是运载其标定信号电平来实现。

然而，一些电流I和ΔI_P未注入电阻器串52，取决于d_IN的值。如果对于那些空闲电流没有提供替选路径，则它们将根据d_IN而灭失，因而危机过渡期间的动力学特性，为此它们必须恢复它们的标定值。因此，图15所示的DAC核心体系结构能够修改为如图16所示以提供由未使用电流源I和ΔI_P构成的空闲电流I_S能够流经的额外路径。

该电流I_S是通过用如图16所示的3路开关替代与电流源阵列和分流器相关联的2路开关来捕获的。空闲电流I_S是由d_M和d_P产生的，并且其值(根据之前所描述的操作)由下式给出：

电阻器串的底部端子56.0耦合到地端子V_GND(如之前所述)。端子V_GND与串的底部端子之间的寄生互连阻抗Rp总是存在。如果流经Rp的电流随d_IN而变化，则V_DAC通常经历非线性。

为避免该可能的误差源，I_S能够注入电阻器串的底部端子(如图16所示)从而使得流经Rp的电流恒定(特别地，等于2^M·I)，并且因此，独立于d_IN，仅导致偏差。

除了确保I和ΔI_P对于任何d_IN不灭失之外，在d_IN过渡期间保持它们稳定对于不干扰电阻器串动力学特性是必要的。这涉及到遵从开关顺序，使得与3路开关64和72中的任一个相关联的全部分支不通过重叠控制信号而同时打开。这些技术是现有技术所公知的，并且因此，此处不包含进一步的细节。

本公开的一个目标是将原DAC(在该情况下是电阻器串)的固有单调性扩展到合成的分段DAC。根据之前所描述的操作，产生单调的传递函数V_DAC，而无论电流源I、电流细分ΔI_P和/或串的电阻器R的失配如何(假设这些失配充分独立于信号电平，或者等价地独立于d_IN)。该固有单调性是通过以下事实来确保的：

●d_L的任何增加(减小)意味着将基本上固定的电流I_L＞0注入电阻器串中定位向上(向下)的端子；因此，由于电阻器串结构，新的V_DAC不能小于(大于)之前的V_DAC，假设R≥0。

●d_P的任何增加(减小)意味着将更多(更少)的电流注入串的顶部；因此，由于分流器的测温逻辑，新的V_DAC不能小于(大于)之前的V_DAC，假设ΔI_P≥0。

●d_M的任何增加(减小)意味着将更多(更少)的电流注入串的顶部；因此，由于分流器的测温逻辑，新的V_DAC不能小于(大于)之前的V_DAC，假设I≥0。

●随着增加的(减小)d_IN变化而在电阻器串的中间端子之间切换的ΔI_P的任何电流细分最终注入顶部端子V_DAC(地端子V_GND)并且对于任何增加的(减小)d_IN变化保持在该状态；因此，由于选定的逻辑，对于第一段级与第二段级之间的增加(减小)的过渡而言新的V_DAC不能小于(大于)先前的V_DAC。

●随着增加的(减小)d_IN变化而由分流器细分的电流源I最终注入顶部端子V_DAC(地端子V_GND)并且对于任何增加的(减小)d_IN保持在该状态；因此，由于选定的逻辑，对于第二段级与第三段级之间的增加(减小)的过渡而言新的V_DAC不能小于(大于)先前的V_DAC。

因此，所描述的DAC核心体系结构是单调的，而无论组件的失配如何，并且如果所述失配独立于d_IN，则确保单调。实际上，这涉及到以如下方式产生电流源I和电流细分ΔI_P：这些电流源和电流细分对电阻器串中的信号电平不敏感，电阻器串中的信号电平通常随着d_IN显著地变化。结果，产生I和ΔI_P的单元的输出阻抗必须足够高以便对它们的可能可变的输出电压不敏感。

在优选的实施方案中，电流源I和电流细分ΔI_P都通过方便地偏置和匹配的MOSFET器件来实现，如图17所表示的。为了提高这些基本单元的输出阻抗，能够采样级联技术，这涉及到将级联MOS插入电流源和分流器MOS晶体管的漏极中以强制其成便利偏置值。由于电流源和分流器是串联的，所以2级级联是必要的。

除了隔离于电阻器串中的信号电平之外，级联的重要功能是强制不同电流源的漏极处有类似电压，无论通过它们关联的3路开关使能的路径如何，以便改善匹配(否则，信道长度调制会产生非期望的电流变化，取决于开关的状态，因为漏极电压通常将是显著不同的)，并且对于分流器MOS类似。

一个选择是通过方便地偏置且插入待隔离的MOS与对应开关之间的专用级联器件来级联每个相关的MOS。这是可行的，因为标定电流总是正流经单元，并且因此，串联连接的级联MOS能够对于任何d_IN都保持饱和，从而提供恰当的级联。遵从该方法实现级联的额外器件的数量将是2^M+2^P.。然而，如之前所论述的，当通过驱动开关的栅极到级联的偏置而不是到数字信号来接通开关时开关能够再用作级联。因为，对于全部的3路开关，对于任何给定的d_IN，一个分支是导通，将总是执行恰当的级联。

节约组件的另一选择是在开关后级联，一旦它们的输出接合而形成不同的电流。该方法显示在图17中，其中包含MOS器件210，220，230和240以将与在分流器级处的I_L,I_P和I_S相关联的分支以及与在电流源阵列级处的I_M和I_S相关联的分支级联(对于分流器的输入电流的显式级联不是必要的，因为实现分流器的MOS晶体管正在间接地完成该功能，尤其是假设跨这些MOS晶体管的标定电流恒定的正常操作)。因此，级联MOS器件的数量减少，但是它们的尺寸需要增加以适应增加的电流电平(不一定与器件数量的减少比例相同，从而提供可能的面积节约)。

在电流变化的分支中(I_P,I_M和I_S)，调节的级联用于防止级联的电压随着输入相关电流而变化(这将严重地劣化电流源I与电流细分ΔI_P的匹配)。调节后的级联由驱动级联MOS的栅极的负反馈构造中的运算放大器212,222,232和242来实现(其它实现是可能的)。

与电流源相关联的两个调节后级联210和240从隔离观点看是冗余的(因为在分流器级处，存在串联的级联)，但是它们期望能够强制电流源MOS晶体管的漏极处有相似的电压，无论关联开关的状态如何。结果，一旦专用级联用于与分流器相关联的分支中(这代表了精度与功率之间的权衡)，再使用开关作为级联器件的方法对于电流源是可行的。

用于图17中的调节后级联的运算放大器从面积和功率方面考虑能够非常高效地实现，因为它们的静态和动态性能相对要求不高。尤其是，V_DAC对与这些运算放大器相关联的输入涉及误差(包括偏差、非线性、漂移、噪声…)显著不敏感，因为可能的误差将通过级联晶体管的信道长度调制而传送到V_DAC，其影响是可忽略的，只要它们保持饱和。这显著地简化了这些运算放大器的设计。由于负反馈，调节后级联的使用也在存在任何其它干扰的情况下增强了级联，并且放大器的增益以及因此所达到的精度通常将优于与简单级联相关联的情况。

在电流标定地恒定的分支中(I_L)，简单的级联能够提供足够的精度(然而，如果需要附加的精度，则调节后级联可以以额外放大器为代价来使用)。这应用于节点V_P的级联以将其与输入相关电压V_L隔离。

用于驱动该级联的偏置电压V_CAS设计成提供V_P的期望值以便分流器的运行(显然，V_P＞V_DAC，具有足够的裕度，是确保恰当电流划分的必要条件)。在V_P处得到的电压由与分流器的调节后级联相关联的运算放大器(OA_M-P,OA_S-P)来感测以将它们相应的级联节点强制成V_P，改善电流细分匹配。

用于偏置分流器MOS的电压V_DIV设计成提供V_I的期望值以便电流源的运行(在该情况下，V_I＞V_P，具有足够的裕度以保持分流器MOS晶体管充分饱和，但是不会过多压缩电流源I所用的净空)。在V_I得到的电压由与电流源阵列的调节后级联相关联的运算放大器(OA_M,OA_S)来感测以将它们相应的级联节点强制成V_I，改善电流源产生匹配。

偏置电路(图17中未示出，但是之前描述过)由DAC的模拟参考电压V_REF产生电压V_CAS,V_DIV和V_BIAS。偏置电压V_BIAS用于产生匹配电流源I；用于V_LSB的定义的条件能够成立(其有关于设计I·R的大小)：

实际上，V_BIAS是根据通过在电阻器R_REF的端子处强制V_REF所获得的电流而产生的。因此，I跟踪R_REF的热漂移，并且如果R_REF是由与电阻器串的电阻器R相同的材料实现，则V_DAC中的热漂移基本上被抵消，因为比值R/R_REF被保留。

一些虚假限流用于确保流经级联器件的最小电流电平，无论d_IN如何，从而改善级联电路的静态和动态运行。特别地，如图17中所示，虚假电流I_M-D通过晶体管250产生且选择性地注入I_M，且虚假电流I_S-D由晶体管252产生且选择性地注入I_S。由于I_M和I_S对于不同的d_IN变成零，所以单一虚假电流能够用于通过将其根据d_IN的值注入必要的分支而确保I_M＞0和I_S＞0。

为了对于任何d_L获得I_L＞0从而保持级联晶体管260饱和，电流能够被开关54.0引导到电阻器串的底部。因此，电流能够流经关联的级联器件，甚至当从传递函数的观看看这是必要时(即，在该情况下，I_L由所述额外开关转向)。

在V_DAC处的输出阻抗是恒定的并且等于电阻器串的等价阻抗。因此，DAC核心的输出阻抗的值通常较大，且V_DAC必须缓冲以驱动电阻负载。图18示出了该实施方案的缓冲形式。该缓冲如之前所述操作。

提供进一步的段级

已经描述了本公开的第二变型例的基本形式的实施方案，其限于3个段级。然而，本发明的目标是提供以可容忍的代价扩展段级的能力，尤其是不损害与本发明的基本形式相关联的前述特征(即，保持原DAC的动力学特性和固有单调性)。

段级的扩展能够通过串联地增加分流器来实现。图19示出了通过在电流源阵列与电阻器串之间串联地包含k个分流器所获得的本公开的第二形式的优选实施方案的泛化。因此，提供段级的类属号s＝k+2，其中：

●最高有效电平与电流源阵列相关联，其由长度M的子字d_M控制，且正规化成V_LSB的其在传递函数中的权重是

●后续的k个部分有效电平与k个分流器相关联，它们由长度P_k，...，P₁(分别地)的子字d_Pk，...，d_P1控制，并且正规化成V_LSB的它们在传递函数中的权重是

(分别地)。

●最低有效电平与电阻器串相关联，其由长度L的子字d_L控制，并且正规化成V_LSB的其在传递函数中的权重是

结果，泛化DAC的总分辨率N由(56)给出，并且d_IN能够由(57)表达，其中应用数字字的十进制等值。

N＝M+P_K+…+P₁+L (56)

在一般情况下，有效电流由下式给出(其中应用数字字的十进制等值)：

I_M＝d_M·I (58)

I_Pj＝d_Pj·ΔI_Pj，1≤j≤k (60)

结果，泛化的传递函数是(其中应用数字字的十进制等值)：

重布置(62)，获得期望的传递函数，其中V_LSB能够确定为由(64)给出的表达式。

一般地，对于给定的分辨率N，提高段级s允许减小面积。遵从所描述的方法在保持本公开的基本第二形式的期望特征(之前证实)的同时提供了实现s>3的可能。对于每个附加的段级，分流器串联地添加；因此，关联的代价是：

●提高所需的净空V_H＝V_DD-V_DAC以适应附加分流器的运行。

●包括与附加分流器的级联调节相关联的2个附加OA(这意味着通过增加s引起的功耗的增加和所节约的面积的减小)。

●(可能地)提高I的设计值从而确保k个连续的电流细分不在最后的分流器中产生相当于泄漏的电流电平ΔI_P1，这可能不利地影响精度。结果，存在提高段级与主要是净空和功耗之间的权衡。

从V_DD到V_DAC测得的所需净空V_H是通过以下成分构成的(参见图19)：

●电流源PMOS的源极-漏极电压ΔV_I。

●串联的k个分流器PMOS的k＝s-2个源极-漏极电压ΔV_P(为简化假设相等)。

●与电流源的开关和k个分流器的开关相关联的k+1个电压降ΔV_SW(为简化假设相等)。

●直接连接到V_DAC的调节后级联PMOS的源极-漏极电压降ΔV_CAS(级联的其余部分与分流器并联，从而不贡献于净空)。

●与电阻器串开关相关联的电压降(ΔV_SW-R)。

对于一般的情况，总的V_H是：

V_H＝ΔV_I+k·ΔV_P+(k+1)·ΔV_SW+ΔV_CAS+ΔV_SW-R (65)

对于该实施方案的第二基本形式特殊化(65)(其中s＝k+2＝3且k＝1)给出V_H＝ΔV_I+ΔV_P+2·ΔV_SW+ΔV_CAS+ΔV_SW-R的所需净空。

根据(67)，增加Δk个段级所需的附加净空ΔV_H是ΔV_H＝Δk·(ΔV_P+ΔV_SW)；因此，将s增1(Δk＝1)涉及到将所需的净空增加ΔV_H＝ΔV_P+ΔV_SW(显然，其匹配与一个分流器相关联的电压降)。

根据图19，能够计算出下面的组件(针对s＝k+2级的分段)：

●电流源MOSM_I:＃[M_I]＝2^M。

●分流器MOSM_Pj:

●开关:

其中3路开关别计数为3个开关。

●串中的电阻器R:＃[R]＝2^L。

●调节后的级联缓冲器OA_X:＃[OA_X]＝2·(k+1)。

再有，这些图反映了本公开所提供的面积减小的可能。

最终评述

在根据本公开的恰当设计的DAC核中，精度受组件匹配限制，且动力学特性由切换顺序和电流源的定时来主导。该事实允许独立地优化(或者至少调节)静态和动态性能(一旦分段级数和共享)已经确立)，与文献中所报告的静态和动态性能紧密(以及无吸引力地)关联的大多数的分段DAC相反。

列举的优点使得提出的DAC适合于各种应用。在单调性重要和/或待驱动负载是对假信号敏感的高分辨率应用中尤其具有竞争力。如果线性度重要，则可能需要执行校准(本领域技术人员已知多种方法)。

所提出的DAC适合于集成作为集成电路(IC)的部分，尤其是通过互补金属氧化物半导体(CMOS)技术。

良好的动力学特性以及在优选的实施方案中DAC核的偏置电压连接到MOS晶体管的栅极(因而，将DAC核与参考电路系统隔离)的事实使得本发明适合于具有优良串扰的多通道部分，甚至共享参考电路。

因此，可以提供以下一个或多个优点为特征的线性电压连续时间DAC：1)多级分段(s≥3)，这会带来大的面积节约。

2)固有的单调性。

3)可能地，优良的动力学特性(尤其是假信号面积)。

4)独立于输入的功耗(减小了可能的串扰)。

5)高度的灵活性(给定的输入码能够以多种方式转换)，这允许实现纠错技术。

6)线性度对于开关导通阻抗、放大器偏差、地跟踪阻抗和其它二阶效应不敏感或者基本上不敏感。

所描述的DAC体系结构同时提供了多于2个段级、固有单调性和良好动力学特性的事实能够视为是现有技术的改进。

在上述的实施方案中，假设典型的线性DAC转换是V_DAC(或V_OUT)与d_IN之间的期望的传递函数。然而，DAC能够适于提供其它传递函数，而不偏离本发明的精神。这能够通过恰当地修改译码逻辑和/或不同数字子字的权重因数来实现；可选地或者另外地，可以考虑匹配的电流源、分流器单元和/或电阻器串中的电阻器的不同标定。

缓冲V_DAC的优选技术(因此产生V_OUT)被描述为本实施方案的部分。本领域已知的其它方法可以用来提供衰减后信号作为总的输出，而不是放大后的信号；另外地，或者可选地，总的输出能够输送作为不同的电量值，而不是电压。

在实施方案中，电流源、分流器单元和级联是通过MOS晶体管来实现。一般地，替代组件，如双极结型晶体管(BJT)可用作一些或全部这些子块的部分。能够使用提高电流源和/或分流器的输出阻抗的其它技术，不使用级联或者与级联一起，而不偏离本发明的精神。

可使用不同于所描述的实施方案的执行电流划分的其它技术，而不偏离本发明的精神。特别地，可以考虑有源的方法，而不是所描述的无源的方法。对于低净空实施方案，与电阻器串耦合的电流与电阻器串并联地(而不是串联地，如优选的实施方案中那样)产生，然后通过镜像来传送。镜像操作的实现能够根据多种技术来完成，而不偏离构思。

电流源能够根据本领域已知的多种拓扑结构来实现(例如，可以引入退化来以净空为代价提高匹配)，而不偏离本发明的精神。

DAC核中的电流的极性能够通过考虑电流宿而不是电流源以及相应地适应分流器和电阻器串的偏置来反转。

电阻器串的提出的优选实施方案基于电阻器。然而，可以使用其它电阻元件(如二极管)，而不是电阻器，假设它们能够符合期望的匹配关系。

如本领域所知的，存在多种数字编码系统，可用来产生输入字，并且提出的DAC的译码逻辑可适于处置由任何编码系统产生的输入字。因此，例如，匹配的器件之间的比值可被调节以适合不同于如此描述的测温编码系统的其它编码系统。

提出的DAC(或其核心)能够用作更复杂转换器中的子DAC，从而提供中间信号，而不是总的输出。

电流镜像能够用于将电流从一个分段可操作地耦合到另一分段，而不将分段直接连接。术语耦合以及可操作地耦合应解释为包括使用中间组件，诸如级联晶体管或电流镜像，以便在实际的电路中实现改进的线性度或净空。

在分段DAC的运行中，能够观察到：

1)提供了控制具有第一段、第二段和第三段的分段DAC的方法。第一段由S1个电阻器的串形成。DAC的第二段产生电流S2.I，其中电流I指向第三段。电流A.I指向第一段的第C个抽头(其中0≤C≤S1)。电流B.I指向紧接在第C个抽头之前或之后(C-1或C+1)的抽头。

2)电流AI和BI之和等于(S2-1)I。

3)在如上面的观察1或2中阐述的方法中，待转换的输入字的值的增加(诸如增1)使得更多电流(诸如在增1情况下是+dI)被转向到第一段的有源节点(第C+1个节点)的最高有效位。

4)在前面的观察中阐述的方法中，待转换的输入字的值的减小(例如，减一)使得第三段的电流转向电路中的一个被操作而使电流从第一段的第C+1个节点转向到第C个节点。

5)在如上文的观察1至4中所阐述的方法中，当第三段的值dL达到最大值时，使得全部的电流转向到第一段的第C+1个节点。第二段的已经连接到第三段的电流源，第E个电流源，变得连接到第一段的第C+1个节点。

6)在观察5的方法中，一旦第E个电流源已经连接到第一段的第C+1个节点，第三段的电流转向电路被设定成将电流转向到第一段的第C个节点，并且第二段的另一个电流源被切换以提供其电流给第三段。

7)在如前面的观察中的任一个所阐述的方法中，用于第二段的控制字的值的增一使得来自一个电流源的电流从第一段的第C个节点转向到第C+1个节点。

8)在观察7中所阐述的方法中，一旦来自第二段的全部电流A或B转向到第C+1个节点并且来自第三段和任何后续段的全部电流被转向到第C+1个节点，到第C个节点的开关可以断开(高阻抗)并且到第C+2个节点的开关闭合。因此，实际上，C的值增一。

9)在如前面的观察中的任一个所阐述的方法中，根据该方法的控制逻辑能够在逻辑或存储器中练习和阐述，使得对于任何任意的输入字，选择用于第一段、第二段和第三段的正确的控制字。

10)当各段单独地或者组合地达到最小值时，执行前面的观察中的任一个的方法，其中类似的电流转向，但是适当地从节点C+1到C，或者从节点C到C-1。

11)在如前面的观察中的任一个所阐述的方法中，用于转换输入字的最高有效部分的段的控制字dm是根据输入字来计算的，dm＝d_IN/2^N-M的整数部分，其中N是输入字的长度，M是第一段所转换的位数。

12)在观察11所述的方法中，第一段是具有多个节点的电阻器串DAC，并且在任意时间仅有两个节点被供给电流，所述节点是连续的(例如，在值为R的电阻器的相对侧)。

13)如前面的观察中的任一个所阐述的方法，其中用于第二段的控制字遵从在表2或3中阐述的逻辑，取决于控制字dm是偶数还是奇数。

14)如前面的观察中的任一个所阐述的方法，其中用于第三段的控制字遵从在表4或5中阐述的逻辑，取决于控制字dl是偶数还是奇数。

15)在第二段(如图3所示)代表了最高有效子DAC的方法中，分流器/第三段代表了次最高有效子DAC，并且电阻器串代表了最低有效子DAC，控制子DAC，使得一旦来自第二段的电流已经被导向电阻器串的节点S(dL是最大值)，该电流被转向到节点S+1，以便din增加。

16)如观察15中所阐述的方法，其中随着来自第二级的电流被导线到电阻器串的底部节点G_ND，Ip的值增加。

因此，能够提供用于与本文公开的分段数模转换器一起使用的控制策略。

Claims (24)

1.一种分段数模转换器，包括第一DAC段、第二DAC段和第三DAC段，其中：

所述第一DAC段(DAC1)包括串联地布置的多个阻抗(52.1至52.S1)；

所述第二DAC段(DAC2)包括多个电流源(62.1至62.S3)或者分流器；

所述第三DAC段(DAC3)包括分流器(72)；以及

控制器(20)，其布置成接收数字输入字以及将第一控制字、第二控制字和第三控制字分别提供给所述第一DAC段、第二DAC段和第三DAC段，使得所述第一DAC段、第二DAC段和第三DAC段配合而提供所述数字输入字的模拟表示。

2.如权利要求1所述的分段数模转换器，其中所述第一DAC段包括串联地布置的S1个基本上匹配的阻抗(52.1至52.S1)以及S1+1个开关(54.0至54.S1)，每个开关都具有第一端子和第二端子，所述S1个串联连接的阻抗限定标记为0至S1的1+S1个节点(56.0至56.S1)，并且其中第0个节点连接到第一参考电压，并且第0个至第S1个节点中的每一个与相应一个开关的第二端子通信。

3.如权利要求2所述的分段数模转换器，其中S1等于2^M，其中M是整数。

4.如权利要求2所述的分段数模转换器，其中所述开关中的偶数编号的开关(54.0，54.2，54.4，...)的第一端子连接到第一共享开关节点(110)，并且所述开关中的奇数编号的开关(54.1，54.3，54.5，...)的第一端子连接到第二共享开关节点(112)。

5.如权利要求1所述的分段数模转换器，其中所述第二DAC段包括至少一个电流源和电流控制网络，使得电流能够选择性地送到至少第一和第二DAC段输出节点。

6.如权利要求5所述的分段数模转换器，其中所述第二DAC段包括S3个电流源，每个电流源均具有相应的电流转向电路来将来自每一个所述电流源的电流引导至所述第二DAC段输出节点。

7.如权利要求1所述的分段数模转换器，其中所述第二DAC段和第三DAC段中的至少一个具有用于接收输入电流的电流输入，并且还包括将所述输入电流划分成部分的分流器以及可运行以响应于控制字而选择性地将所述输入电流的部分送到至少第一和第二输出的电流转向电路。

8.如权利要求4所述的分段数模转换器，其中：

所述第二DAC段包括电流源阵列和电流转向电路，所述第二DAC段具有三个输出且可运行以响应于第二段控制字而控制其第一输出、第二输出和第三输出处的电流流动；

所述第三DAC段是具有两个输出以及包括分流器和电流转向电路的电流转向数模转换器，并且可运行以响应于第三段控制字而控制在第一输出和第二输出处的电流流动之比；以及

所述第二DAC段的第一输出布置成供给所述第三DAC段的电流输入；所述第二DAC段的第二输出可操作地连接到所述第一共享节点和第二共享节点中的一个，并且所述第二DAC段的第三输出可操作地连接到所述第一共享节点和第二共享节点中的另一个；以及

所述第三DAC段的第一输出可操作地连接到第一共享节点和第二共享节点中的一个并且所述第三DAC段的第二输出可操作地连接到所述第一共享节点和第二共享节点中的另一个。

9.如权利要求1所述的分段数模转换器，其中所述多个阻抗是转换所述数字输入字的最高有效部分的主要子DAC。

10.如权利要求1所述的分段数模转换器，其中所述控制器(20)布置成使得，一旦所述第三DAC段(DAC3)的电流转向电路正将来自电流源(62)的全部电流转向到一个输出节点(110，112)，并且作为对数字输入增加1个码的响应，控制器(20)将已经提供了全部电流给第三DAC段的该电流源(62)从第三DAC段断开连接以及将电流源连接到电阻器串，从而将中间字(dp)的值更改一个，并且后续的电流源连接到第三DAC段，并且第三DAC段的输出被转向到第一DAC段的节点，在该节点处现在由第三DAC段分流的电流先前已经处于电流流动通信中。

11.如权利要求10所述的分段数模转换器，其中所述控制器(20)布置成使得，一旦用于第二DAC段(DAC2)的控制字dm的值处于最大或最小值，则控制字dm的值作为分别对数字输入增加一个码或者减少一个码的响应而增量或减量，并且第一DAC段(DAC1)中的电阻器串的相应的下抽头或上抽头打开且相邻、即分别是后续或先前的抽头闭合。

12.如权利要求10所述的分段数模转换器，其中连接到第一共享节点和第二共享节点的电流源的数量J1和J2由J1＝dp和J2＝2^P-1-dp给出，或者反之亦然，其中dp是中间字，P是中间字的长度。

13.如权利要求1所述的分段数模转换器，其中所述第二DAC段和第三DAC段中的至少一个与至少一个级联晶体管相关联。

14.如权利要求1所述的分段数模转换器，其中通过使电流通过参考电阻器而形成用于对如下至少之一进行偏置的偏压：a)第二DAC段的电流源；以及b)第三DAC段的分流器，其中参考电阻器由与第一DAC段的电阻器相同的材料形成。

15.如权利要求1所述的分段数模转换器，其中所述第二DAC段是转换所述输入字的最高有效部分的主要子DAC。

16.如权利要求15所述的分段数模转换器，其中所述第二DAC段具有可操作地连接到所述数模转换器的输出节点的第一输出节点，并且第一DAC段的串联连接的阻抗可操作地连接在所述数模转换器的输出节点与参考电压的节点之间；并且第二DAC段的第二输出布置成提供电流给第三DAC段。

17.如权利要求16所述的分段数模转换器，其中所述第三DAC段具有可操作地连接到所述数模转换器的输出节点的第一输出，以及被布置成将电流供给到第一DAC段的串联连接的阻抗中的多个抽头中的选定抽头的第二输出。

18.如权利要求16所述的分段数模转换器，其中所述第二DAC段和第三DAC段各自具有与第一DAC段的参考电压耦合的第三输出。

19.如权利要求1所述的分段数模转换器，包括至少一个另一段。

20.如权利要求1所述的分段数模转换器，其中所述数模转换器在使用时是单调的。

21.如权利要求1所述的分段数模转换器，进一步包括输出缓冲器或输出放大器。

22.如权利要求13所述的分段数模转换器，进一步包括开关，所述开关可运行以供给电流到所述至少一个级联晶体管以保持所述至少一个级联晶体管处于恰当工作状态，而无论所转换的数字码如何。

23.如权利要求22所述的分段数模转换器，其中“虚假电流”由电流源产生，并且可运行以供给到所述级联晶体管，否则当关联的段处于零或者处于满度值时所述级联晶体管将是非导通的。

24.如权利要求15所述的分段数模转换器，进一步包括开关，所述开关可运行以将电流供给与所述第二DAC段和第三DAC段中的至少一个相关联的至少一个级联晶体管以将所述至少一个级联晶体管维持在恰当工作状态，而无论所转换的数字码如何。

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