KR20220154519A - 전류 구동 디지털-아날로그 컨버터 및 이를 포함하는 집적 회로 - Google Patents

전류 구동 디지털-아날로그 컨버터 및 이를 포함하는 집적 회로 Download PDF

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Abstract

본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터는, 디지털 신호에 부합하는 제1 입력 신호에 응답하여 소정의 전류를 선택적으로 출력하도록 전류원 회로 및 전류 스위치 회로를 각각 구비하는 복수의 전류 셀들, 제2 입력 신호에 응답하여 소정의 전류를 출력하도록 더미 전류원 회로 및 더미 전류 스위치 회로를 구비하는 더미 전류 셀 및 상기 더미 전류 셀과 연결되어(coupled), 상기 더미 전류원 회로의 내부 노드의 제1 전압을 추적하고, 상기 전류 스위치 회로에 인가되는 제1 바이어스 전압을 생성하도록 구성된 전류 스위치 바이어스 회로를 포함한다.

Description

전류 구동 디지털-아날로그 컨버터 및 이를 포함하는 집적 회로{A CURRENT STEERING DIGITAL to ANALOG CONVERTER AND AN INTEGRATED CIRCUIT INCLUDING THE SAME}
본 개시의 기술적 사상은 디지털-아날로그 변환에 관한 것으로, 자세하게는 전류 구동 디지털-아날로그 컨버터 및 이를 포함하는 집적 회로에 관한 발명이다.
신호 처리 증가를 위한 요구로서, 하이 클록 주파수에서 와이드 다이나믹 레인지로 동작하는 동시에 높은 정확도를 갖는 디지털-아날로그 변환을 위한 요구가 있을 수 있다. 이 때, 상보형 MOS(Complementary Metal-Oxide-Semiconductor) 전류 구동 디지털-아날로그 컨버터(current steering digital to analog converter) 구조는 위의 요구를 만족시키기 위해 제안되었다.
전류 구동 디지털-아날로그 컨버터는 nMOS(n-channel MOS) 또는 pMOS(p-channel MOS) 트랜지스터로 구현될 수 있다. 한편, 집적 회로의 전원 전압은 전력 소모의 효율화 추구에 따라 낮아지는 추세인 바, 집적 회로에 포함된 전류 구동 디지털-아날로그 컨버터에도 낮은 전원 전압에서도 원활한 컨버팅 동작이 보장되어야 한다. 그러나, PVT(Process, Voltage, Temperature) 변화에 따라 전류 구동 디지털-아날로그 컨버터의 내부 전압이 변화됨에 따라 전류 구동 디지털-아날로그 컨버터의 트랜지스터들의 동작 모드가 변경되어 컨버팅 동작을 제대로 수행하지 못하는 문제가 있었다.
본 개시의 기술적 사상이 해결하려는 과제는 PVT 변화에 둔감하여 PVT 변화에 상관없이 원활한 컨버팅 동작이 보장된 전류 구동 디지털-아날로그 컨버터 및 이를 포함하는 집적 회로를 제공하는 데에 있다.
본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터는, 디지털 신호에 부합하는 제1 입력 신호에 응답하여 소정의 전류를 선택적으로 출력하도록 전류원 회로 및 전류 스위치 회로를 각각 구비하는 복수의 전류 셀들, 제2 입력 신호에 응답하여 소정의 전류를 출력하도록 더미 전류원 회로 및 더미 전류 스위치 회로를 구비하는 더미 전류 셀 및 상기 더미 전류 셀과 연결되어(coupled), 상기 더미 전류원 회로의 내부 노드의 제1 전압을 추적하고, 상기 전류 스위치 회로에 인가되는 제1 바이어스 전압을 생성하도록 구성된 전류 스위치 바이어스 회로를 포함한다.
본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터는, 제1 바이어스 전압들에 의해 소정의 전류를 생성하는 제1 전류원 회로 및 제2 바이어스 전압과 제1 입력 신호에 의해 상기 제1 전류원 회로에서 생성된 상기 소정의 전류를 선택적으로 출력하는 제1 전류 스위치 회로를 각각 구비하는 복수의 제1 전류 셀, 상기 제1 바이어스 전압들에 의해 소정의 전류를 생성하는 제1 더미 전류원 회로 및 상기 제2 바이어스 전압과 연관된 제3 바이어스 전압과 제2 입력 신호에 의해 상기 제1 더미 전류원 회로에서 생성된 상기 소정의 전류를 출력하는 제1 더미 전류 스위치 회로를 구비하는 제1 더미 전류 셀 및 상기 제1 더미 전류원 회로의 내부 노드의 제1 전압의 PVT 변화에 따른 레벨 변화량에 부합하도록 레벨이 조정되는 상기 제3 바이어스 전압을 생성하도록 구성된 제1 전류 스위치 바이어스 회로를 포함한다.
본 개시의 예시적 실시예에 따른 집적 회로에 있어서, 디지털 신호를 출력하도록 구성된 프로세서 및 상기 디지털 신호를 아날로그 신호로 변환하도록 구성된 디지털-아날로그 컨버터를 포함하고, 상기 디지털-아날로그 컨버터는, 상기 디지털 신호를 전류 구동 기반으로 상기 아날로그 신호로 변환하도록 구성된 복수의 전류 셀들, 상기 복수의 전류 셀들 중 어느 하나로부터 복제된 더미 전류 셀; 및 상기 더미 전류 셀의 내부 노드의 제1 전압을 추적하고, 상기 복수의 전류 셀들의 출력 스테이지에 인가되는 제1 바이어스 전압을 생성하도록 구성된 전류 스위치 바이어스 회로를 포함하는 것을 특징으로 한다.
본 개시의 예시적 실시예에 전류 구동 디지털-아날로그 컨버터는 PVT 변화에 따라 변화되는 전류원 회로의 내부 노드의 전압을 일정한 차이로 추적하는 바이어스 전압을 생성하여 전류 스위치 회로의 출력 스테이지에 제공함으로써 출력 스테이지에 포함된 트랜지스터들이 PVT 변화와 상관없이 포화 모드로 안정적으로 동작하게 할 수 있다. 그 결과, 전류 구동 디지털-아날로그 컨버터는 PVT 변화에도 안정적인 컨버팅 동작을 수행할 수 있는 효과가 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터를 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터의 동작 방법을 설명하기 위한 순서도이다.
도 3은 본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터를 나타내는 도면이다.
도 4는 본 개시의 예시적 실시예에 따른 더미 전류 셀 및 전류원 바이어스 회로를 나타내는 회로도이다.
도 5a는 본 개시의 예시적 실시예에 따른 전류 스위치 바이어스 회로를 나타내는 회로도이고, 도 5b는 제1 바이어스 전압과 제1 노드의 제1 전압 간의 관계를 나타내는 그래프이다.
도 6은 본 개시의 예시적 실시예에 따른 전류 스위치 바이어스 회로를 나타내는 회로도이다.
도 7은 본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터를 나타내는 회로도이다.
도 8 내지 도 10은 본 개시의 예시적 실시예에 따른 디지털-아날로그 컨버터를 나타내는 블록도이다.
도 11은 본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터의 동작 방법을 설명하기 위한 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 더미 전류 셀 및 전류 스위치 바이어스 회로를 나타내는 회로도이다.
도 13은 본 개시의 예시적 실시예에 따른 DAC 칩을 개략적으로 나타내는 블록도이다.
도 14는 본 개시의 예시적 실시예에 따른 집적 회로를 개략적으로 나타내는 블록도이다.
도 15는 본 개시의 예시적 실시예에 따른 사용자 기기를 나타내는 블록도이다.
도 16은 본 개시의 실시예들이 적용된 IoT 네트워크 시스템을 보여주는 개념도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터(1)를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전류 구동 디지털-아날로그 컨버터(1)는 전류원 바이어스 회로(10), 전류 스위치 바이어스 회로(20) 및 전류 셀(100)을 포함할 수 있다. 전류 셀(100)은 전류원 회로(110) 및 전류 스위치 회로(120)를 포함할 수 있다. 전류 구동 디지털-아날로그 컨버터(1)는 더 많은 전류 셀들을 포함할 수 있으며, 도 1에 도시된 전류 셀(100)은 제1 바이어스 전압(V_BIAS1)을 생성하기 위해 이용되는 것으로서 더미 전류 셀로 지칭될 수 있다. 더미 전류 셀은 일반 전류 셀로부터 복제된 구성을 포함할 수 있으며, 디지털 신호에 따라 가변적인 값을 갖는 입력 신호를 수신하는 일반 전류 셀과는 달리 고정적인 값을 갖는 입력 신호를 수신할 수 있다. 이에 대한 구체적인 내용은 도 5에서 서술한다.
전류원 바이어스 회로(10)는 제2 바이어스 전압(V_BIAS2)을 생성하여 전류원 회로(110)에 제공할 수 있다. 일부 실시예에서 전류원 회로(110)는 듀얼 바이어스 스위치드 캐스캐이드(dual bias switched cascade) 구조일 수 있으며, 이 때, 제2 바이어스 전압(V_BIAS2)은 두 개일 수 있다. 전류원 회로(110)는 제2 바이어스 전압(V_BIAS2)에 응답하여 소정의 전류를 생성하여 출력할 수 있다. 일부 실시예에서 전류원 회로(110)는 전류 미러로서 전류원 바이어스 회로(10)에 흐르는 전류를 복사하여 전류원 회로(110)의 트랜지스터들의 특성에 따라 크기가 결정된 전류를 출력할 수 있다.
예시적 실시예로, 전류 스위치 바이어스 회로(20)는 전압 추적기(22)를 포함할 수 있다. 전압 추적기(22)는 전류원 회로(110)의 내부 노드(ND_INT)와 연결되어(coupled), 내부 노드(ND_INT)의 제1 전압의 변화를 감지하고, 제1 전압을 추적하는 제1 바이어스 전압(V_BIAS1)을 생성할 수 있다.
PVT(Process, Voltage, Temperature) 변화에 따라 내부 노드(ND_INT)의 제1 전압은 변화될 수 있다. 예시적 실시예로, 전압 추적기(22)는 PVT 변화에도 제1 전압과 제1 바이어스 전압(V_BIAS1) 간의 차이가 일정하도록 제1 바이어스 전압(V_BIAS1)의 레벨을 조정할 수 있다.
예시적 실시예로, 전류 스위치 회로(120)는 제1 바이어스 전압(V_BIAS1)을 기반으로 전류원 회로(110)로부터 생성된 전류를 출력할 수 있다. 제1 전압을 추적하는 제1 바이어스 전압(V_BIAS1)에 의해 전류 스위치 회로(120)의 출력 스테이지(stage)의 트랜지스터들(미도시)이 PVT 변화와 상관없이 포화 모드로 안정적으로 동작할 수 있다. 이에 대한 구체적인 내용은 도 5 등에서 후술한다.
예시적 실시예로, 전류 스위치 바이어스 회로(20)는 PVT 조건에 따라 활성화 또는 비활성화될 수 있다. 일 예로, 제1 PVT 조건에서 전류 스위치 회로(120)의 출력 스테이지의 트랜지스터들(미도시)이 지속적으로 포화 모드로 동작하기 어려운 경우에 전류 스위치 바이어스 회로(20)가 활성화될 수 있으며, 제2 PVT 조건에서 전류 스위치 회로(120)의 출력 스테이지의 트랜지스터들(미도시)이 지속적으로 포화 모드로 동작할 수 있는 경우에 전류 스위치 바이어스 회로(20)가 비활성화될 수 있다. 예시적 실시예로, 전류 스위치 바이어스 회로(20)가 비활성화된 경우에 전류원 바이어스 회로(10)는 전류 스위치 바이어스 회로(20)를 대신하여 고정적인 바이어스 전압을 생성하여 전류 스위치 회로(120)에 제공할 수 있다.
전류 스위치 바이어스 회로(20)는 본 개시의 예시적 실시예들에 따른 제1 바이어스 전압(V_BIAS1)을 복수의 전류 셀들(미도시)에 제공할 수 있다. 이하에서, 제1 바이어스 전압(V_BIAS1)을 생성하기 위해 이용되는 전류 셀을 더미 전류 셀로 지칭한다. 또한, 이하에서 PVT 변화 중에서 온도 변화를 중심으로 본 개시의 실시예들을 서술하나, 이에 본 개시의 실시예들이 제한 해석되지 않음은 충분히 이해할 것이다.
본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터(1)는 PVT 변화에 따라 변화되는 전류원 회로(110)의 내부 노드(ND_INT)의 제1 전압을 일정한 차이로 추적하는 제1 바이어스 전압(V_BIAS1)을 생성하여 전류 스위치 회로(120)의 출력 스테이지에 제공함으로써 출력 스테이지에 포함된 트랜지스터들이 PVT 변화와 상관없이 포화 모드로 안정적으로 동작하게 할 수 있다. 그 결과, 전류 구동 디지털-아날로그 컨버터(1)는 PVT 변화에도 안정적인 컨버팅 동작을 수행할 수 있는 효과가 있다.
도 2는 본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터의 동작 방법을 설명하기 위한 순서도이다.
도 2를 참조하면, 단계 S100에서 전류 구동 디지털-아날로그 컨버터는 PVT 변화에 따른 더미 전류 셀의 더미 전류원 회로의 내부 노드의 전압 변화를 감지할 수 있다. 단계 S110에서 전류 구동 디지털-아날로그 컨버터는 내부 노드의 전압 변화에 응답하여 더미 전류 셀의 더미 전류 스위치 회로에 제공되는 바이어스 전압을 변경할 수 있다. 예시적 실시예로, 바이어스 전압은 내부 노드의 전압으로부터 일정한 레벨 차를 두고, 내부 노드의 전압을 추적할 수 있다. 일부 실시예에서 일정한 레벨 차는 PVT 변화에 따라 임계치 이내의 오차를 가질 수도 있다. 단계 S120에서 전류 구동 디지털-아날로그 컨버터는 단계 S100 및 단계 S110에서 레벨이 조정된 바이어스 전압을 복수의 전류 셀들에 제공할 수 있다. 그 결과, 복수의 전류 셀들의 전류 스위치 회로의 출력 스테이지의 트랜지스터들은 조정된 바이어스 전압에 의해 PVT 변화에도 안정적으로 포화 모드로 동작할 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터(1)를 나타내는 도면이다.
도 3을 참조하면, 전류 구동 디지털-아날로그 컨버터(1)는 제1 내지 제n 전류 셀(100_1~100_n), 더미 전류 셀(100D), 제1 및 제2 저항(R1, R2)을 포함할 수 있다.
예시적 실시예로, 제1 내지 제n 전류 셀(100_1~100_n)은 전류원 회로(110_1~110_n) 및 전류 스위치 회로(120_1~120_n)를 각각 포함할 수 있다. 전류 스위치 회로(120_1~120_n)는 디지털 신호에 부합하는 입력 신호(D1~Dn)에 응답하여 전류원 회로(110_1~110_n)로부터 생성된 전류를 양의 출력 단자(OUTP) 또는 음의 출력 단자(OUTN)로 출력할 수 있다. 제1 저항(R1)은 일단이 양의 출력 단자(OUTP)와 연결되고, 타단은 접지될 수 있다. 제2 저항(R2)은 일단이 음의 출력 단자(OUTN)와 연결되고, 타단은 접지될 수 있다.
예시적 실시예로, 더미 전류 셀(100D)은 제1 내지 제n 전류 셀(100_1~100_n)과 전원 전압(VDD)과 접지 사이에서 병렬적으로 연결될 수 있다. 또한, 더미 전류 셀(100D)은 제1 내지 제n 전류 셀(100_1~100_n)과 양의 출력 단자(OUTP) 및 음의 출력 단자(OUTN)를 통해 연결될 수 있다.
예시적 실시예로, 더미 전류 셀(100D)은 더미 전류원 회로(110D) 및 더미 전류 스위치 회로(120D)를 포함할 수 있다. 더미 전류 셀(100D)은 제1 내지 제n 전류 셀(100_1~100_n) 중 어느 하나로부터 복제될 수 있다. 예를 들어, 더미 전류 셀(100D)은 제1 전류 셀(100_1)로부터 복제된 때에, 더미 전류원 회로(110D)는 제1 전류원 회로(110_1)와 동일한 구조를 갖고, 더미 전류 스위치 회로(120D)는 제1 전류 스위치 회로(120_1)와 동일한 구조를 가질 수 있다. 동일한 구조를 갖는 것은 회로에 포함된 트랜지스터들의 특성이 동일하고, 트랜지스터들 간의 연결 구조가 동일한 것을 의미할 수 있다. 더미 전류 스위치 회로(120D)는 더미 입력 신호(DD)를 수신할 수 있다. 더미 입력 신호(DD)는 디지털 신호와 관계없이 고정된 값을 갖는 신호일 수 있으며, 일부 실시예에서 더미 전류 스위치 회로(120D)는 더미 입력 신호(DD)에 응답하여 더미 전류원 회로(110D)로부터 생성된 전류를 양의 출력 단자(OUTP)로 출력할 수 있다.
예시적 실시예로, 더미 전류 셀(100D)은 제1 내지 제n 전류 스위치 회로(120_1~120_n)의 출력 스테이지에 인가되는 바이어스 전압을 생성하기 위해 이용될 수 있다. 일부 실시예에서, 전류 구동 디지털-아날로그 컨버터(1)는 더미 전류 셀을 더 포함할 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 더미 전류 셀(210) 및 전류원 바이어스 회로(220)를 나타내는 회로도이다.
도 4를 참조하면, 더미 전류 셀(210)은 더미 전류원 회로(211) 및 더미 전류 스위치 회로(212)를 포함할 수 있다. 더미 전류원 회로(211)는 제1 및 제2 pMOS 트랜지스터(MP1, MP2)를 포함할 수 있다. 예시적 실시예로, 제1 pMOS 트랜지스터(MP1)와 제2 pMOS 트랜지스터(MP2)는 상호 캐스캐이드로 연결될 수 있다. 구체적으로, 제1 pMOS 트랜지스터(MP1)의 소스는 전원 전압(VDD)과 연결되고, 게이트는 제2-1 바이어스 전압(V_BIAS21)을 수신하며, 드레인은 제2 pMOS 트랜지스터(MP2)의 소스와 제1 노드(ND1)를 통해 연결될 수 있다. 제2 pMOS 트랜지스터(MP2)의 게이트는 제2-2 바이어스 전압(V_BIAS22)을 수신하고, 드레인은 더미 전류 스위치 회로(212)와 제2 노드(ND2)를 통해 연결될 수 있다.
더미 전류 스위치 회로(212)는 제3 내지 제6 pMOS 트랜지스터(MP3~MP6)를 포함할 수 있다. 예시적 실시예로, 제3 pMOS 트랜지스터(MP3)와 제4 pMOS 트랜지스터(MP4)는 상호 캐스캐이드로 연결되고, 제5 pMOS 트랜지스터(MP5)와 제6 pMOS 트랜지스터(MP6)는 상호 캐스캐이드로 연결될 수 있다. 구체적으로, 제3 pMOS 트랜지스터(MP3)의 소스는 제2 노드(ND2)와 연결되고, 게이트는 양의 더미 입력 신호(DD_P)를 수신하며, 드레인은 제4 pMOS 트랜지스터(MP4)의 소스와 연결될 수 있다. 제4 pMOS 트랜지스터(MP4)의 게이트는 제1 바이어스 전압(V_BIAS1)을 수신하고, 드레인은 양의 출력 단자(OUTP)와 연결될 수 있다. 제5 pMOS 트랜지스터(MP5)의 소스는 제2 노드(ND2)와 연결되고, 게이트는 음의 더미 입력 신호(DD_N)를 수신하며, 드레인은 제6 pMOS 트랜지스터(MP6)의 소스와 연결될 수 있다. 제6 pMOS 트랜지스터(MP6)의 게이트는 제1 바이어스 전압(V_BIAS1)을 수신하고, 드레인은 음의 출력 단자(OUTN)와 연결될 수 있다. 제3 및 제4 pMOS 트랜지스터(MP3, MP4)는 제5 및 제6 pMOS 트랜지스터(MP5, MP6)와 상보적으로 동작할 수 있다. 또한, 제1 바이어스 전압(V_BIAS1)를 수신하고, 이에 응답하여 더미 전류원 회로(211)로부터 생성된 전류를 출력 단자(OUTP, OUTN)에 출력하는 제4 및 제6 pMOS 트랜지스터(MP4, MP6)는 더미 전류 스위치 회로(212)의 출력 스테이지(output stage)로 정의될 수 있다.
예시적 실시예로, 전류원 바이어스 회로(220)는 전류원(222), 제7 및 제8 pMOS 트랜지스터(MP7, MP8)를 포함할 수 있다. 제7 pMOS 트랜지스터(MP7)의 소스는 전원 전압(VDD)과 연결되고, 게이트와 드레인은 상호 연결되어 제2-1 바이어스 전압(V_BIAS21)을 생성할 수 있다. 제8 pMOS 트랜지스터(MP8)의 소스는 제7 pMOS 트랜지스터(MP7)의 드레인과 연결되고, 게이트와 드레인은 상호 연결되어 제2-2 바이어스 전압(V_BIAS22)를 생성할 수 있다. 전류원(222)은 제8 pMOS 트랜지스터(MP8)의 드레인과 접지 사이에 연결될 수 있다. 전류원 바이어스 회로(220)와 더미 전류원 회로(211)는 전류 미러 회로로 동작할 수 있으며, 더미 전류원 회로(211)는 제1 및 제2 pMOS 트랜지스터(MP1, MP2)를 통해 미리 설정된 크기의 전류를 생성할 수 있다. 일부 실시예에서, 전류원(222)은 PVT 변화에 관계없이 고정된 크기의 전류를 출력할 수 있다.
도 5a는 본 개시의 예시적 실시예에 따른 전류 스위치 바이어스 회로(230)를 나타내는 회로도이고, 도 5b는 제1 바이어스 전압(V_BIAS1)과 제1 노드의 제1 전압(V_ND1) 간의 관계를 나타내는 그래프이다. 이하에서, 더미 전류 셀(210)의 구조에 대한 내용은 도 4에서 구체적으로 서술한 바, 생략한다.
도 5a를 참조하면, 전류 스위치 바이어스 회로(230)는 제1 nMOS 트랜지스터(MN1) 및 PTAT(Proportional To Absolute Temperature) 전류원(CS_PTAT)을 포함할 수 있다. 제1 nMOS 트랜지스터(MN1)의 드레인은 전원 전압(VDD)과 연결되고, 게이트는 더미 전류원 회로(211)의 제1 노드(ND1)와 연결되며, 소스는 더미 전류 스위치 회로(212)의 제4 pMOS 트랜지스터(MP4)의 게이트와 PTAT 전류원(CS_PTAT)의 일단과 연결될 수 있다.
예시적 실시예로, 전류 스위치 바이어스 회로(230)는 소스 팔로워(source follower)로서 제1 노드(ND1)의 제1 전압을 추적하는 제1 바이어스 전압(V_BIAS1)을 생성할 수 있다. 이 때, 제1 노드(ND1)는 도 1의 내부 노드(ND_INT)에 해당될 수 있다. 구체적으로, 제1 nMOS 트랜지스터(MN1)의 게이트는 제1 노드(ND1)의 제1 전압을 수신하고, 제1 전압보다 제1 게이트-소스 전압(V_GSN1)만큼 작은 제1 바이어스 전압(V_BIAS1)을 생성할 수 있다.
한편, 포화 모드로 동작하는 제1 nMOS 트랜지스터(MN1)의 드레인-소스 전류는 [수학식 1]과 같이 정의될 수 있다. 이하에서는, 정상적인 디지털-아날로그 변환 동작을 위해 제1, 제2, 제4 및 제6 pMOS 트랜지스터(MP1, MP2, MP4, MP6)는 포화 모드로 동작하고, 제3 및 제5 pMOS 트랜지스터(MP3, MP5)는 선형 모드로 동작하는 것을 전제한다.
[수학식 1]
Figure pat00001
[수학식 1]과 같이, 제1 nMOS 드레인-소스 전류(
Figure pat00002
)는 제1 nMOS 트랜지스터(MN1)의 공정 상수(
Figure pat00003
), 제1 nMOS 트랜지스터(MN1)의 채널의 너비(W)와 길이(L)의 비, 제1 게이트-소스 전압(V_GSN1)과 제1 nMOS 트랜지스터(MN1)의 문턱 전압(VTH) 간의 차이로 결정될 수 있다.
일 예로, 전류 구동 디지털-아날로그 컨버터의 동작 중 온도가 증가하는 경우에 제1 pMOS 트랜지스터(MP1)의 문턱 전압이 감소함에 따라 제1 노드(ND1)의 제1 전압은 증가할 수 있다. 제1 전압이 증가하는 때에, 전류 스위치 바이어스 회로(230)는 제1 전압을 추적하여 증가하는 제1 바이어스 전압(V_BIAS1)을 생성할 수 있다. 온도 증가로 인해 더 커진 전류를 출력하는 PTAT 전류원(CS_PTAT)에 의해 제1 nMOS 드레인-소스 전류(
Figure pat00004
)의 크기가 커지게 되고, 이에 따라, 제1 nMOS 트랜지스터(MN1)의 문턱 전압(VTH)이 감소하여도 제1 게이트-소스 전압(V_GSN1)은 일정하게 유지될 수 있다. 이에 따라, 온도가 증가하여도 일정한 크기를 갖는 제1 게이트-소스 전압(V_GSN1)에 의하여 제1 바이어스 전압(V_BIAS1)은 제1 노드(ND1)의 제1 전압을 온전하게 추적할 수 있다.
도 5b를 더 참조하면, 제1 게이트-소스 전압(V_GSN1)은 PTAT 전류원(CS_PTAT)에 의해 제1 게이트-소스 전압(V_GSN1)이 온도(T) 변화에 상관없이 일정할 수 있으며, 제1 바이어스 전압(V_BIAS1)은 제1 게이트-소스 전압(V_GSN1)만큼의 차이를 유지한 채로 제1 노드(ND1)의 전압(V_ND1)을 추적할 수 있다.
다시 도 5a로 돌아오면, 제1 전압을 추적하는 제1 바이어스 전압(V_BIAS1)을 통해 제2 노드(ND2)의 제2 전압은 일정하게 유지될 수 있다. 그 결과, 제4 및 제6 pMOS 트랜지스터(MP4, MP6)는 온도 증가에도 포화 모드로 안정적으로 동작할 수 있다.
위와 같은 제1 바이어스 전압(V_BIAS1)의 제1 노드(ND1)의 제1 전압의 추적 방식은 온도가 감소할 때, 또는, 전원 전압(VDD)이 변하는 경우, 또는, 공정이 변화된 경우에도 적용될 수 있다.
본 개시의 예시적 실시예에 따른 전류 스위치 바이어스 회로(230)는 더미 전류원 회로(211)의 제2 노드(ND2)와 대응되는 복수의 전류 셀들 각각의 내부 노드 전압이 PVT 변화에도 일정하게 유지시키기 위한 제1 바이어스 전압(V_BIAS1)을 생성함으로써, 복수의 전류 셀들의 전류 스위치 회로의 출력 스테이지의 트랜지스터들이 지속적으로 포화 모드로 동작할 수 있도록 할 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 전류 스위치 바이어스 회로(230')를 나타내는 회로도이다. 이하에서는, 도 5의 전류 스위치 바이어스 회로(230)와 차이점을 중심으로 서술한다.
도 6을 참조하면, 전류 스위치 바이어스 회로(230')는 제1 nMOS 트랜지스터(MN1') 및 PTAT 전류원(CS_PTAT)를 포함할 수 있다. 제1 nMOS 트랜지스터(MN1')의 드레인은 전원 전압(VDD)과 연결되고, 게이트는 더미 전류원 회로(211)의 제2 노드(ND2)와 연결되며, 소스는 더미 전류 스위치 회로(212)의 제4 pMOS 트랜지스터(MP4)의 게이트와 PTAT 전류원(CS_PTAT)의 일단과 연결될 수 있다. 이 때, 제2 노드(ND2)는 도 1의 내부 노드(ND_INT)에 해당될 수 있다.
예시적 실시예로, 전류 스위치 바이어스 회로(230')는 제2 노드(ND2)의 제2 전압을 추적하는 제1 바이어스 전압(V_BIAS1')을 생성하여 제4 및 제6 pMOS 트랜지스터(MP4, MP6)에 제공할 수 있다.
예시적 실시예로, 전류 스위치 바이어스 회로(230')는 PVT 변화에도 일정한 제1 게이트-소스 전압(V_GSN1')을 기반으로 제1 바이어스 전압(V_BIAS1')이 제2 노드(ND2)의 제2 전압을 온전하게 추적하게 함으로써 제4 및 제6 pMOS 트랜지스터(MP4, MP6)의 포화 모드 동작을 보장할 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터(300)를 나타내는 회로도이다.
도 7을 참조하면, 전류 구동 디지털-아날로그 컨버터(300)는 제1 내지 제p MSB(Most Significant Bit) 전류 셀(310_1~310_p), 제1 내지 제q LSB(Least Significant Bit) 전류 셀(320_1~320_q), 더미 전류 셀(330_1), 제1 및 제2 출력 저항(R1P, R1N)을 포함할 수 있다.
제1 내지 제p MSB 전류 셀(310_1~310_p)은 디지털 신호의 MSB 부분의 한 비트의 MSB 입력 신호를 각각 수신하여 소정의 전류를 선택적으로 출력할 수 있다. 제1 내지 제q LSB 전류 셀(320_1~320_q)은 디지털 신호의 LSB 부분의 한 비트의 LSB 입력 신호를 각각 수신하여 소정의 전류를 선택적으로 출력할 수 있다.
예시적 실시예로, 제1 내지 제p MSB 전류 셀(310_1~310_p)은 온도계 코드에 해당하는 입력 신호를 수신하여 일진법(unary) 방식으로 제어될 수 있으며, 제1 내지 제q LSB 전류 셀(320_1~320_q)은 이진 코드에 해당하는 입력 신호를 수신하여 이진법(binary) 방식으로 제어될 수 있다.
제1 MSB 전류 셀(310_1)은 제11 내지 제61 pMOS 트랜지스터(MP11~MP61)를 포함할 수 있다. 제11 및 제21 pMOS 트랜지스터(MP11, MP21)는 상호 캐스캐이드 연결되고, 제31 및 제41 pMOS 트랜지스터(MP31, MP41)는 상호 캐스캐이드 연결되며, 제51 및 제61 pMOS 트랜지스터(MP51, MP61)는 상호 캐스캐이드 연결될 수 있다. 제31 및 제41 pMOS 트랜지스터(MP31, MP41)는 양의 출력 단자(OUTP)와 연결되고, 제51 및 제61 pMOS 트랜지스터(MP51, MP61)는 음의 출력 단자(OUTN)와 연결될 수 있다. 제1 및 제2 출력 저항(R1P, R1N)은 각각 양의 출력 단자(OUTP) 및 음의 출력 단자(OUTN)에 흐르는 전류를 전압으로 바꿔줄 수 있다.
제11 pMOS 트랜지스터(MP11)는 게이트를 통해 제2-1 바이어스 전압(V_BIAS21)을 수신하고, 제21 pMOS 트랜지스터(MP21)는 게이트를 통해 제2-2 바이어스 전압(V_BIAS22)을 수신할 수 있다. 제31 pMOS 트랜지스터(MP31)는 게이트를 통해 제1 양의 MSB 입력 신호(DMSB1_P)를 수신하고, 제51 pMOS 트랜지스터(MP51)는 게이트를 통해 제1 음의 MSB 입력 신호(DMSB1_N)를 수신할 수 있다. 제41 및 제61 pMOS 트랜지스터(MP41, MP61)는 각각 게이트를 통해 본 개시의 예시적 실시예들에 따른 제1 바이어스 전압(V_BIAS1)을 수신할 수 있다. 이에 따라, PVT 변화에도 제1 MSB 전류 셀(310_1)의 출력 스테이지를 구성하는 제41 및 제61 pMOS 트랜지스터(MP41, MP61)의 포화 모드의 동작을 보장할 수 있다.
제1 MSB 전류 셀(310_1)의 구조는 제2 내지 제p MSB 전류 셀(310_2~310_p)에도 적용될 수 있다.
제1 LSB 전류 셀(320_1)은 제12 내지 제62 pMOS 트랜지스터(MP12~MP62)를 포함할 수 있다. 제12 및 제22 pMOS 트랜지스터(MP12, MP22)는 상호 캐스캐이드 연결되고, 제32 및 제42 pMOS 트랜지스터(MP32, MP42)는 상호 캐스캐이드 연결되며, 제52 및 제62 pMOS 트랜지스터(MP52, MP62)는 상호 캐스캐이드 연결될 수 있다. 제32 및 제42 pMOS 트랜지스터(MP32, MP42)는 양의 출력 단자(OUTP)와 연결되고, 제52 및 제62 pMOS 트랜지스터(MP52, MP62)는 음의 출력 단자(OUTN)와 연결될 수 있다.
제12 pMOS 트랜지스터(MP12)는 게이트를 통해 제2-1 바이어스 전압(V_BIAS21)을 수신하고, 제22 pMOS 트랜지스터(MP22)는 게이트를 통해 제2-2 바이어스 전압(V_BIAS22)을 수신할 수 있다. 제32 pMOS 트랜지스터(MP32)는 게이트를 통해 제1 양의 LSB 입력 신호(DLSB1_P)를 수신하고, 제52 pMOS 트랜지스터(MP52)는 게이트를 통해 제1 음의 LSB 입력 신호(DLSB1_N)를 수신할 수 있다. 제42 및 제62 pMOS 트랜지스터(MP42, MP62)는 각각 게이트를 통해 본 개시의 예시적 실시예들에 따른 제1 바이어스 전압(V_BIAS1)을 수신할 수 있다. 이에 따라, PVT 변화에도 제1 LSB 전류 셀(320_1)의 출력 스테이지를 구성하는 제42 및 제62 pMOS 트랜지스터(MP42, MP62)의 포화 모드의 동작을 보장할 수 있다.
제1 LSB 전류 셀(320_1)의 구조는 제2 내지 제p MSB 전류 셀(320_2~320_q)에도 적용될 수 있다.
더미 전류 셀(330_1)은 제13 내지 제63 pMOS 트랜지스터(MP13~MP63)를 포함할 수 있다. 예시적 실시예로, 더미 전류 셀(330_1)은 제1 내지 제p MSB 전류 셀(310_1~310_p) 중 어느 하나로부터의 복제 회로일 수 있다. 예를 들어, 더미 전류 셀(330_1)이 제1 MSB 전류 셀(310_1~310_p)로부터의 복제 회로인 경우에, 제13 내지 제63 pMOS 트랜지스터(MP13~MP63)의 공정, 특성, 연결 구조 등은 제11 내지 제61 pMOS 트랜지스터(MP11~MP61)와 동일 또는 유사할 수 있다. 일부 실시예에 있어서, 더미 전류 셀(330_1)은 제1 내지 제q LSB 전류 셀(320_1~320_q) 중 어느 하나로부터의 복제 회로일 수 있다.
더미 전류 셀(330_1)에서 제13 및 제23 pMOS 트랜지스터(MP13, MP23)는 상호 캐스캐이드 연결되고, 제33 및 제43 pMOS 트랜지스터(MP33, MP43)는 상호 캐스캐이드 연결되며, 제53 및 제63 pMOS 트랜지스터(MP53, MP63)는 상호 캐스캐이드 연결될 수 있다. 제33 및 제43 pMOS 트랜지스터(MP33, MP43)는 양의 출력 단자(OUTP)와 연결되고, 제53 및 제63 pMOS 트랜지스터(MP53, MP63)는 음의 출력 단자(OUTN)와 연결될 수 있다.
제13 pMOS 트랜지스터(MP13)는 게이트를 통해 제2-1 바이어스 전압(V_BIAS21)을 수신하고, 제23 pMOS 트랜지스터(MP22)는 게이트를 통해 제2-2 바이어스 전압(V_BIAS22)을 수신할 수 있다. 제33 pMOS 트랜지스터(MP33)는 게이트를 통해 제1 양의 더미 입력 신호(DD_P)를 수신하고, 제53 pMOS 트랜지스터(MP53)는 게이트를 통해 제1 음의 더미 입력 신호(DD_N)를 수신할 수 있다. 전술한 바와 같이, 전류 스위치 바이어스 회로(미도시)는 제42 및 제62 pMOS 트랜지스터(MP42, MP62) 각각의 게이트에 제1 바이어스 전압(V_BIAS1)을 인가함으로써, 제1 바이어스 전압(V_BIAS1)을 조정할 수 있다. 예시적 실시예로, 제1 바이어스 전압(V_BIAS1)의 조정과 디지털-아날로그 변환은 함께 수행될 수 있다. 즉, 제1 바이어스 전압(V_BIAS1)은 PVT 변화에 따라 실시간으로 조정되고, 실시간으로 조정된 제1 바이어스 전압(V_BIAS1)을 기반으로 디지털-아날로그 변환이 수행될 수 있다.
예시적 실시예로, 전류 구동 디지털-아날로그 컨버터(300)는 더 많은 더미 전류 셀들을 포함할 수 있으며, 이에 대한 구체적인 실시예는 도 9 및 도 10에서 후술한다.
도 8 내지 도 10은 본 개시의 예시적 실시예에 따른 디지털-아날로그 컨버터(400a, 400b, 400c)를 나타내는 블록도이다.
도 8을 참조하면, 디지털-아날로그 컨버터(400a)는 제1 전류 스위치 바이어스 회로(410_1a), 제1 더미 전류 셀(420_1a) 및 제1 내지 제r 전류 셀(430_1a~430_ra)을 포함할 수 있다.
예시적 실시예로, 제1 전류 스위치 바이어스 회로(410_1a)는 제1 더미 전류 셀(420_1a)의 내부 노드와 연결되어 내부 노드의 제1 전압(VX)을 수신하고, 제1 전압(VX)을 추적하는 제1 바이어스 전압(V_BIAS1)을 생성할 수 있다. 전술한 바와 같이, PVT 변화에도 제1 바이어스 전압(V_BIAS1)과 제1 전압(VX)은 일정한 레벨 차를 가질 수 있다. 제1 전류 스위치 바이어스 회로(410_1a)는 생성된 제1 바이어스 전압(V_BIAS1)을 제1 내지 제r 전류 셀(430_1a~430_ra)에 제공할 수 있다.
도 9를 더 참조하면, 디지털-아날로그 컨버터(400b)는 제1 및 제2 전류 스위치 바이어스 회로(410_1b, 410_2b), 제1 및 제2 더미 전류 셀(420_1b, 420_2b), 제1 내지 제p MSB 전류 셀(431_1b~431_pb), 제1 내지 제q LSB 전류 셀(432_1b~432_qb)을 포함할 수 있다.
예시적 실시예로, 제1 전류 스위치 바이어스 회로(410_1b)는 제1 더미 전류 셀(420_1b)의 내부 노드와 연결되어 내부 노드의 제1 전압(VX_1)을 수신하고, 제1 전압(VX_1)을 추적하는 제1-1 바이어스 전압(V_BIAS11)을 생성할 수 있다. 전술한 바와 같이, PVT 변화에도 제1-1 바이어스 전압(V_BIAS11)과 제1 전압(VX_1)은 일정한 레벨 차를 가질 수 있다. 제1 전류 스위치 바이어스 회로(410_1b)는 생성된 제1-1 바이어스 전압(V_BIAS11)을 제1 내지 제p MSB 전류 셀(431_1b~431_pb)에 제공할 수 있다. 예시적 실시예로, 제1 더미 전류 셀(420_1b)은 제1 내지 제p MSB 전류 셀(431_1b~431_pb) 중 어느 하나로부터 복제되어 동일한 회로 구조를 가질 수 있다.
예시적 실시예로, 제2 전류 스위치 바이어스 회로(410_2b)는 제2 더미 전류 셀(420_2b)의 내부 노드와 연결되어 내부 노드의 제2 전압(VX_2)을 수신하고, 제2 전압(VX_2)을 추적하는 제1-2 바이어스 전압(V_BIAS12)을 생성할 수 있다. 전술한 바와 같이, PVT 변화에도 제1-2 바이어스 전압(V_BIAS12)과 제2 전압(VX_2)은 일정한 레벨 차를 가질 수 있다. 제2 전류 스위치 바이어스 회로(410_2b)는 생성된 제1-2 바이어스 전압(V_BIAS12)을 제1 내지 제q LSB 전류 셀(432_1b~432_qb)에 제공할 수 있다. 예시적 실시예로, 제2 더미 전류 셀(420_2b)은 제1 내지 제q LSB 전류 셀(432_1b~432_qb) 중 어느 하나로부터 복제되어 동일한 회로 구조를 가질 수 있다.
도 10을 더 참조하면, 디지털-아날로그 컨버터(400c)는 제1 및 제2 전류 스위치 바이어스 회로(410_1c, 410_2c), 제1 및 제2 더미 전류 셀(420_1c, 420_2c), 평균 전압 생성기(440c), 복수의 전류 셀들(430_1c~430_rc)을 포함할 수 있다. 이하에서는, 도 9와의 차이를 중심으로 서술한다.
예시적 실시예로, 평균 전압 생성기(440c)는 제1 및 제2 전류 스위치 바이어스 회로(410_1c, 410_2c)로부터 수신된 제1-1 및 제1-2 바이어스 전압(V_BIAS11, V_BIAS12)을 평균 연산하여 제1 바이어스 전압(V_BIAS1')을 생성할 수 있다. 평균 전압 생성기(440c)는 제1 바이어스 전압(V_BIAS1')을 복수의 전류 셀들(430_1c~430_rc)에 제공할 수 있다. 예시적 실시예로, 제1 및 제2 더미 전류 셀(420_1c, 420_2c)은 상호 동일하거나, 상이한 구조를 가질 수 있다. 일부 실시예에서, 디지털-아날로그 컨버터(400c)는 더 많은 더미 전류 셀들과 전류 스위치 바이어스 회로들을 포함할 수 있으며, 평균 전압 생성기(440c)는 전류 스위치 바이어스 회로들로부터 수신된 복수의 바이어스 전압들을 평균 연산하여 제1 바이어스 전압(V_BIAS1')을 생성할 수도 있다.
도 11은 본 개시의 예시적 실시예에 따른 전류 구동 디지털-아날로그 컨버터의 동작 방법을 설명하기 위한 순서도이다.
도 11을 참조하면, 단계 S200에서 전류 구동 디지털-아날로그 컨버터는 PVT 조건을 모니터링할 수 있다. 단계 S210에서 전류 구동 디지털-아날로그 컨버터는 본 개시의 예시적 실시예들에 따른 전압 추적 기반 바이어스 전압을 생성할지 여부를 확인된 PVT 조건을 기반으로 결정할 수 있다. PVT 조건 중에서 전류 셀들의 출력 스테이지의 트랜지스터들의 포화 모드의 지속적인 동작이 예측되는 경우에는 본 개시의 예시적 실시예들에 따른 바이어스 전압 생성 방식을 비활성화하여 전력 소모를 줄일 수 있다.
단계 S210이 'Yes'인 때에, 전류 구동 디지털-아날로그 컨버터는 본 개시의 예시적 실시예들에 따른 전류 스위치 바이어스 회로를 활성화시킨 후, 더미 전류 셀과 연계하여 PVT 변화에 따른 바이어스 전압의 레벨을 조정할 수 있다. 단계 S210이 'No'인 때에, 전류 구동 디지털-아날로그 컨버터는 본 개시의 예시적 실시예들에 다른 전류 스위치 바이어스 회로를 비활성화시킬 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 더미 전류 셀(510) 및 전류 스위치 바이어스 회로(530)를 나타내는 회로도이다.
도 12를 참조하면, 더미 전류 셀(510)은 더미 전류원 회로(511) 및 더미 전류 스위치 회로(512)를 포함할 수 있다. 더미 전류원 회로(511)는 제1 및 제2 nMOS 트랜지스터(MN1', MN2)를 포함할 수 있다. 예시적 실시예로, 제1 nMOS 트랜지스터(MN1')와 제2 nMOS 트랜지스터(MN2)는 상호 캐스캐이드로 연결될 수 있다. 구체적으로, 제1 nMOS 트랜지스터(MN1')의 소스는 접지되고, 게이트는 제2-2 바이어스 전압(V_BIAS22')을 수신하고, 드레인은 제1 노드(ND1')를 통해 제2 nMOS 트랜지스터(MN2)의 소스와 연결될 수 있다. 제2 nMOS 트랜지스터(MN2)의 게이트는 제2-1 바이어스 전압(V_BIAS21')을 수신하고, 드레인은 더미 전류 스위치 회로(512)와 제2 노드(ND2')를 통해 연결될 수 있다.
더미 전류 스위치 회로(512)는 제3 내제 제6 nMOS 트랜지스터(MN3~MN6)를 포함할 수 있다. 예시적 실시예로, 제3 nMOS 트랜지스터(MN3)와 제4 nMOS 트랜지스터(MN4)는 상호 캐스캐이드로 연결되고, 제5 nMOS 트랜지스터(MN5)와 제6 nMOS 트랜지스터(MN6)는 상호 캐스캐이드로 연결될 수 있다. 구체적으로, 제3 nMOS 트랜지스터(MN3)의 소스는 제2 노드(ND2')와 연결되고, 게이트는 양의 더미 입력 신호(DD_P)를 수신하며, 드레인은 제4 nMOS 트랜지스터(MN4)의 소스와 연결될 수 있다. 제4 nMOS 트랜지스터(MN4)의 게이트는 제1 바이어스 전압(V_BIAS1')을 수신하고, 드레인은 양의 출력 단자(OUTP)와 연결될 수 있다. 제5 nMOS 트랜지스터(MN5)의 소스는 제2 노드(ND2')와 연결되고, 게이트는 음의 더미 입력 신호(DD_N)를 수신하며, 드레인은 제6 nMOS 트랜지스터(MN6)의 소스와 연결될 수 있다. 제6 nMOS 트랜지스터(MN6)의 게이트는 제1 바이어스 전압(V_BIAS1')을 수신하고, 드레인은 음의 출력 단자(OUTN)와 연결될 수 있다. 제3 및 제4 nMOS 트랜지스터(MN3, MN4)는 제5 및 제6 nMOS 트랜지스터(MN5, MN6)와 상보적으로 동작할 수 있다. 또한, 제1 바이어스 전압(V_BIAS1')를 수신하고, 이에 응답하여 더미 전류원 회로(511)로부터 생성된 전류를 출력 단자(OUTP, OUTN)에 출력하는 제4 및 제6 nMOS 트랜지스터(MN4, MN6)는 더미 전류 스위치 회로(512)의 출력 스테이지(output stage)로 정의될 수 있다.
예시적 실시예로, 디지털-아날로그 변환 동작을 수행하는 전류 셀들은 더미 전류 셀(510)과 같이 nMOS 트랜지스터들로 구성될 수 있다.
예시적 실시예로, 전류 스위치 바이어스 회로(530)는 제1 pMOS 트랜지스터(MP1') 및 PTAT(Proportional To Absolute Temperature) 전류원(CS_PTAT)을 포함할 수 있다. 제1 pMOS 트랜지스터(MP1)의 드레인은 접지되고, 게이트는 더미 전류원 회로(511)의 제1 노드(ND1')와 연결되며, 소스는 더미 전류 스위치 회로(512)의 제4 nMOS 트랜지스터(MN4)의 게이트와 PTAT 전류원(CS_PTAT)의 일단과 연결될 수 있다.
예시적 실시예로, 제2-1 및 제2-2 바이어스 전압(V_BIAS21', V_BIAS22')을 생성하는 전류원 바이어스 회로는 nMOS 트랜지스터들로 구성될 수 있다.
예시적 실시예로, 전류 스위치 바이어스 회로(530)는 제1 노드(ND1')의 제1 전압을 추적하여 제1 바이어스 전압(V_BIAS1')을 생성할 수 있으며, 이에 대한 구체적인 내용은 전술된 바, 생략한다.
도 13은 본 개시의 예시적 실시예에 따른 DAC 칩(1000)을 개략적으로 나타내는 블록도이다.
도 13을 참조하면, DAC(Digital to Analog Converter) 칩(1000)은 디지털 블록(1100) 및 아날로그 블록(1200)을 포함할 수 있다. 디지털 블록(1100)은 소프트웨어로서 소정의 코드들로 구현되어 프로세서에 의해 실행됨으로써 소정의 동작이 수행될 수 있다. 예시적 실시예로, 디지털 블록(1100)은 디지털-아날로그 변환 동작에 필요한 동기화기(1110), 복수의 스위칭 셀들(1120), 선택 셀들(1130), 디코더(1140) 및 클록 생성기(1150)를 포함할 수 있다. 예시적 실시예로, 복수의 스위치 셀들(1120)과 선택 셀들(1130)은 후술된 전류 셀들(1210)에 대한 선택 및 스위칭을 제어하기 위한 소프트웨어 로직일 수 있다.
아날로그 블록(1200)은 하드웨어로서 반도체 소자들로 구현될 수 있다. 예시적 실시예로, 아날로그 블록(1200)은 복수의 전류 셀들(1210), 전류원 바이어스 회로(1220) 및 전술된 실시예들에 따른 전류 스위치 바이어스 회로(1230)를 포함할 수 있다.
복수의 전류 셀들(1210)은 전술된 실시예들에 따른 적어도 하나의 더미 전류 셀(미도시)을 포함하고, 전류 스위치 바이어스 회로(1230)는 적어도 하나의 더미 전류 셀(미도시)을 이용하여 PVT 변화에도 불구하고, 복수의 전류 셀들(1210)의 출력 스테이지의 트랜지스터들의 포화 모드의 동작을 보장하기 위한 바이어스 전압을 생성할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 집적 회로(2000)를 개략적으로 나타내는 블록도이다.
도 14를 참조하면, 집적 회로(2000)는 델타 시그마 컨버터(2100) 및 디지털 필터(2200)를 포함할 수 있다. 집적 회로(2000)는 아날로그 입력 신호(IN)를 델타 시그마 변조하여 디지털 출력 신호(OUT)를 생성할 수 있다.
델타 시그마 컨버터(2100)는 컴바이너(2110), 적분기(2120), 비교기(2130) 및 디지털-아날로그 컨버터(2140)를 포함할 수 있다. 예시적 실시예로, 컴바이너(2110)는 수신된 아날로그 입력 신호(IN)와 디지털-아날로그 컨버터(2140)로부터 출력된 네가티브 피드백을 합하여 적분기(2120)에 제공할 수 있다. 적분기(2120)는 수신된 신호를 누적하여 비교기(2130)에 제공할 수 있다. 비교기(2130)는 소정의 기준과 수신된 신호를 비교하여 디지털 필터(2200)에 제공하고, 디지털 필터(2200)는 소정의 비트 스트림을 갖는 디지털 출력 신호(OUT)를 출력할 수 있다.
예시적 실시예로, 디지털-아날로그 컨버터(2140)는 전술된 실시예들에 따른 전류 스위치 바이어스 회로(2142)를 포함할 수 있다. 전류 스위치 바이어스 회로(2142)는 디지털-아날로그 컨버터(2140)의 더미 전류 셀(미도시)를 이용하여 복수의 전류 셀들에 제공하기 위한 바이어스 전압을 생성할 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 사용자 기기(3000)를 나타내는 블록도이다.
도 15를 참조하면, 사용자 기기(3000)는 안테나 어레이(3010), RFIC(Radio Frequency Integrated Circuit)(3020) 및 프로세서(3030)을 포함할 수 있다.
안테나 어레이(3010)는 적어도 하나의 안테나를 포함할 수 있고, 기지국 또는 다른 사용자 기기로부터 RF 신호를 수신하거나 송신할 수 있다. 일부 실시예들에서, 안테나 어레이(3010)는 MIMO(Multi-Input Multi-Output)를 위해 복수의 안테나들을 포함할 수 있다.
RFIC(3020)는 안테나 어레이(3010) 및 프로세서(3030)와 연결(couple)된 하드웨어로서, 무선 통신을 위한 RF 경로를 제공할 수 있다. 예를 들면, RFIC(3020)는 송수신기(transceiver)로서 지칭될 수 있고, 안테나 어레이(3010)로부터 수신되는 RF 신호를 처리함으로써 기저대역(baseband) 신호로서 수신 신호(RX)를 프로세서(3030)에 제공할 수도 있고, 기저대역 신호로서 송신 신호(TX)를 처리함으로써 RF 신호를 안테나 어레이(3010)에 제공할 수도 있다. RFIC(3020)는 프로세서(3030)에 의해서 제어될 수 있고, 비제한적인 예시로서, 스위치들, 매칭 회로들, 필터들, 증폭기들, 믹서들, ADC(Analog to Digital Conveter), DAC(Digital to Analog Converter)(3021) 등을 포함할 수 있다.
한편, DAC(3021)는 전술된 본 개시의 예시적 실시예들이 적용될 수 있다. 구체적으로, DAC(3021)는 전류 구동 디지털-아날로그 컨버터로서 본 개시의 예시적 실시예에 따른 더미 전류 셀 및 전류 스위치 바이어스 회로를 이용하여 PVT 변화에도 트랜지스터들의 포화 모드 동작을 안정적으로 보장할 수 있는 바이어스 전압을 생성하여 복수의 전류 셀들에 제공할 수 있다. 프로세서(130)는 RFIC(3020)와 기저대역 신호들(RX, TX)을 통해서 통신할 수 있다.
도 16은 본 개시의 실시예들이 적용된 IoT 네트워크 시스템(4000)을 보여주는 개념도이다.
도 16을 참조하면, IoT 네트워크 시스템(4000)은 복수의 IoT 기기들(4100, 4120, 4140, 4160), 엑세스 포인트(4200), 게이트 웨이(4250), 무선 네트워크(4300), 서버(4400)를 포함할 수 있다. 사물 인터넷(IoT, Internet of Things)은 유/무선 통신을 이용하는 사물 상호 간의 네트워크를 의미할 수 있다.
각 IoT 기기들(4100, 4120, 4140, 4160)은 각 IoT 기기의 특성에 따라 그룹을 형성할 수 있다. 예를 들면, IoT 기기들은 홈가젯 그룹(4100), 가전제품/가구 그룹(4120), 엔터테인먼트 그룹(4140), 또는 이동수단 그룹(Vehicle; 4160) 등으로 그룹핑 될 수 있다. 복수의 IoT 기기들(4100, 4120 및 4140)은 엑세스 포인트(4200)를 통하여 통신망에 연결되거나 다른 IoT 기기에 연결될 수 있다. 엑세스 포인트(4200)는 하나의 IoT 기기에 내장될 수 있다. 게이트웨이(4250)는 엑세스 포인트(4200)를 외부 무선 네트워크에 접속하도록 프로토콜을 변경할 수 있다. IoT 기기들(4100, 4120 및 4140)은 게이트웨이(4250)를 통하여 외부 통신망에 연결될 수 있다. 무선 네트워크(4300)는 인터넷 및/또는 공중 네트워크(Public network)을 포함할 수 있다. 복수의 IoT 기기들(4100, 4120, 4140, 4160)은 무선 네트워크(4300)를 통해 소정의 서비스를 제공하는 서버(4400)와 연결될 수 있으며, 복수의 IoT 기기들(4100, 4120, 4140, 4160) 중 적어도 하나를 통해 유저는 서비스를 이용할 수 있다. 복수의 IoT 기기들(4100, 4120, 4140, 4160)은 본 개시의 실시예들에 따른 전류 구동 디지털-아날로그 컨버터를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 디지털 신호에 부합하는 제1 입력 신호에 응답하여 소정의 전류를 선택적으로 출력하도록 전류원 회로 및 전류 스위치 회로를 각각 구비하는 복수의 전류 셀들;
    제2 입력 신호에 응답하여 소정의 전류를 출력하도록 더미 전류원 회로 및 더미 전류 스위치 회로를 구비하는 더미 전류 셀; 및
    상기 더미 전류 셀과 연결되어(coupled), 상기 더미 전류원 회로의 내부 노드의 제1 전압을 추적하고, 상기 전류 스위치 회로에 인가되는 제1 바이어스 전압을 생성하도록 구성된 전류 스위치 바이어스 회로를 포함하는 전류 구동 디지털-아날로그 컨버터(current steering digital to analog converter).
  2. 제1항에 있어서,
    상기 전류 스위치 바이어스 회로는,
    PVT(Process, Voltage, Temerature) 변화에 상기 제1 전압과의 차이가 일정한 상기 제1 바이어스 전압을 생성하도록 구성된 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  3. 제1항에 있어서,
    상기 전류 스위치 바이어스 회로는,
    상기 내부 노드와 게이트를 통해 연결된(coupled) 트랜지스터; 및
    상기 제1 바이어스 전압을 출력하는 상기 트랜지스터의 소스와 연결(coupled)된 PTAT(Proportional To Absolute Temperature) 전류원을 포함하는 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  4. 제1항에 있어서,
    상기 더미 전류원 회로는,
    상호 캐스캐이드(cascade) 구조로 연결된(coupled) 제1 및 제2 트랜지스터를 포함하고,
    상기 내부 노드를 통해 상기 제1 및 제2 트랜지스터가 연결된 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  5. 제1항에 있어서,
    상기 내부 노드를 통해 상기 더미 전류원 회로와 상기 전류 스위치 회로가 연결된 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  6. 제1항에 있어서,
    상기 복수의 전류 셀들 각각의 상기 전류원 회로와 상기 더미 전류원 회로에 인가되는 제2 바이어스 전압을 생성하도록 구성된 전류원 바이어스 회로를 더 포함하는 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  7. 제1항에 있어서,
    상기 더미 전류 스위치 회로는,
    상호 병렬 연결되어 상기 제2 입력 신호와 반전된 상기 제2 입력 신호를 각각 게이트를 통해 수신하도록 구성된 제1 및 제2 트랜지스터;
    상기 제1 및 제2 트랜지스터에 각각 캐스캐이드 구조로 연결되어 상기 제1 바이어스 전압을 각각 게이트를 통해 수신하도록 구성된 제3 및 제4 트랜지스터를 포함하는 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  8. 제1항에 있어서,
    상기 더미 전류 셀은,
    상기 복수의 전류 셀들 중 어느 하나로부터 복제된 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  9. 제8항에 있어서,
    상기 더미 전류 셀은,
    상기 복수의 전류 셀들 중 상기 디지털 신호의 MSB(Most Significant Bit)에 대응하는 전류 셀로부터 복제된 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  10. 제1항에 있어서,
    상기 복수의 전류 셀들 각각의 전류 스위치 회로는,
    상호 병렬 연결되어 상기 제1 입력 신호와 반전된 상기 제1 입력 신호를 각각 게이트를 통해 수신하도록 구성된 제1 및 제2 트랜지스터;
    상기 제1 및 제2 트랜지스터에 각각 캐스캐이드 구조로 연결되어 상기 제1 바이어스 전압을 각각 게이트를 통해 수신하도록 구성된 제3 및 제4 트랜지스터를 포함하는 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  11. 제10항에 있어서,
    상기 제3 및 제4 트랜지스터는,
    PVT 변화에 따라 조정되는 상기 제1 바이어스 전압을 기반으로 상기 PVT 변화에도 지속적으로 포화 모드로 동작하도록 구성된 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  12. 제1 바이어스 전압들에 의해 소정의 전류를 생성하는 제1 전류원 회로 및 제2 바이어스 전압과 제1 입력 신호에 의해 상기 제1 전류원 회로에서 생성된 상기 소정의 전류를 선택적으로 출력하는 제1 전류 스위치 회로를 각각 구비하는 복수의 제1 전류 셀;
    상기 제1 바이어스 전압들에 의해 소정의 전류를 생성하는 제1 더미 전류원 회로 및 상기 제2 바이어스 전압과 연관된 제3 바이어스 전압과 제2 입력 신호에 의해 상기 제1 더미 전류원 회로에서 생성된 상기 소정의 전류를 출력하는 제1 더미 전류 스위치 회로를 구비하는 제1 더미 전류 셀; 및
    상기 제1 더미 전류원 회로의 내부 노드의 제1 전압의 PVT 변화에 따른 레벨 변화량에 부합하도록 레벨이 조정되는 상기 제3 바이어스 전압을 생성하도록 구성된 제1 전류 스위치 바이어스 회로를 포함하는 전류 구동 디지털-아날로그 컨버터.
  13. 제12항에 있어서,
    상기 제1 전류 스위치 바이어스 회로는,
    상기 제1 전압을 추적하여 상기 제3 바이어스 전압을 생성하기 위한 트랜지스터 및 상기 PVT 변화에 상관없이 상호 간의 레벨 차를 유지시키기 위한 PTAT 전류원을 포함하는 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  14. 제12항에 있어서,
    상기 제1 더미 전류원 회로는,
    상호 캐스캐이드 구조로 연결되어 상기 제1 바이어스 전압들을 각각 수신하도록 구성된 제1 및 제2 트랜지스터를 포함하고,
    상기 내부 노드를 통해 상기 제1 및 제2 트랜지스터가 연결된 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  15. 제12항에 있어서,
    상기 제1 바이어스 전압들에 의해 소정의 전류를 생성하는 제2 더미 전류원 회로 및 상기 제2 바이어스 전압과 연관된 제4 바이어스 전압과 상기 제2 입력 신호에 의해 상기 제2 더미 전류원 회로에서 생성된 상기 소정의 전류를 출력하는 제2 더미 전류 스위치 회로를 구비하는 제2 더미 전류 셀; 및
    상기 제2 더미 전류원 회로의 내부 노드의 제2 전압의 PVT 변화에 따른 레벨 변화량에 부합하도록 레벨이 조정되는 상기 제4 바이어스 전압을 생성하도록 구성된 제2 전류 스위치 바이어스 회로를 더 포함하는 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  16. 제15항에 있어서,
    상기 제1 바이어스 전압들에 의해 소정의 전류를 생성하는 제2 전류원 회로 및 상기 제4 바이어스 전압과 상기 제1 입력 신호에 의해 상기 제2 전류원 회로에서 생성된 상기 소정의 전류를 선택적으로 출력하는 제2 전류 스위치 회로를 각각 구비하는 복수의 제2 전류 셀들을 더 포함하고,
    상기 제2 바이어스 전압은,
    상기 제3 바이어스 전압과 동일한 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  17. 제16항에 있어서,
    상기 제1 더미 전류 셀은, 상기 복수의 제1 전류 셀 중 어느 하나로부터 복제되고,
    상기 제2 더미 전류 셀은, 상기 복수의 제2 전류 셀 중 어느 하나로부터 복제된 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  18. 제15항에 있어서,
    상기 제2 바이어스 전압은,
    상기 제3 바이어스 전압과 상기 제4 바이어스 전압의 평균치인 것을 특징으로 하는 전류 구동 디지털-아날로그 컨버터.
  19. 집적 회로에 있어서,
    디지털 신호를 출력하도록 구성된 프로세서; 및
    상기 디지털 신호를 아날로그 신호로 변환하도록 구성된 디지털-아날로그 컨버터를 포함하고,
    상기 디지털-아날로그 컨버터는,
    상기 디지털 신호를 전류 구동 기반으로 상기 아날로그 신호로 변환하도록 구성된 복수의 전류 셀들;
    상기 복수의 전류 셀들 중 어느 하나로부터 복제된 더미 전류 셀; 및
    상기 더미 전류 셀의 내부 노드의 제1 전압을 추적하고, 상기 복수의 전류 셀들의 출력 스테이지에 인가되는 제1 바이어스 전압을 생성하도록 구성된 전류 스위치 바이어스 회로를 포함하는 것을 특징으로 하는 집적 회로.
  20. 제19항에 있어서,
    상기 전류 스위치 바이어스 회로는,
    상기 제1 전압이 입력되어 상기 바이어스 전압을 출력하도록 구성된 소스 팔로워; 및
    상기 제1 전압과 상기 바이어스 전압 간의 레벨 차가 PVT 변화에도 일정하도록 상기 소스 팔로워와 연결된 PTAT 전류원을 포함하는 것을 특징으로 하는 집적 회로.
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