KR100792708B1 - 디지털 아날로그 변환기 - Google Patents

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KR100792708B1 KR1020060053342A KR20060053342A KR100792708B1 KR 100792708 B1 KR100792708 B1 KR 100792708B1 KR 1020060053342 A KR1020060053342 A KR 1020060053342A KR 20060053342 A KR20060053342 A KR 20060053342A KR 100792708 B1 KR100792708 B1 KR 100792708B1
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Abstract

본 발명은 디지털 아날로그 변환기에 관한 것으로, 보다 상세하게는 해상도 특성이 우수하고, 작은 칩 면적 상에 구현할 수 있는 디지털 아날로그 변환기에 관한 것이다.
이러한 본 발명의 디지털 아날로그 변환기는 전류공급부와, 전류공급부로부터 공급되는 전류를 분배하는 전류분배부와, 입력신호에 따라 반전신호와 비반전신호를 출력하는 인버터부와, 반전신호와 비반전신호에 따라 전류분배부에 의해 분배된 전류의 흐름을 제어하는 스위칭부 및 비반전신호에 따른 분배전류들을 합하여 아날로그 신호를 출력하는 전류출력부를 포함한다.
이러한 본 발명에 따르면, 해상도 특성이 우수하고, 작은 칩 면적 상에 구현할 수 있는 디지털 아날로그 변환기를 구현할 수 있는 등의 효과가 있다.
디지털 아날로그 변환기, 전류분배부, 인버터부, 스위칭부, 임피던스버퍼부

Description

디지털 아날로그 변환기{DIGITAL ANALOG CONVERTER}
도 1은 종래의 분할구성 이진가중 방식의 디지털 아날로그 변환기를 나타낸 도면이다.
도 2는 종래의 분할구성 온도계 코드 방식의 디지털 아날로그 변환기를 나타낸 도면이다.
도 3은 본 발명의 제1 실시 예에 따른 디지털 아날로그 변환기를 나타낸 도면이다.
도 4는 도 3에 포함된 인버터부의 실시 예를 나타낸 도면이다.
도 5 및 도 6은 도 3에 포함된 단위스위칭부의 실시 예를 나타낸 도면이다.
도 7 및 도 8은 도 3에 포함된 임피던스버퍼부의 실시 예를 나타낸 도면이다.
도 9 및 도 10은 도 3에 포함된 전류출력부의 실시 예를 나타낸 도면이다.
도 11은 도 10에 포함된 차동증폭기를 나타낸 도면이다.
도 12는 본 발명의 제2 실시 예에 따른 디지털 아날로그 변환기를 나타낸 도면이다.
도 13 및 도 14는 도 12에 포함된 단위스위칭부의 실시 예를 나타낸 도면이다.
도 15 및 도 16은 도 12에 포함된 임피던스버퍼부의 실시 예를 나타낸 도면이다.
도 17 및 도 18은 도 12에 포함된 전류출력부의 실시 예를 나타낸 도면이다.
도 19는 도 18에 포함된 차동증폭기를 나타낸 도면이다.
** 도면의 주요 부분에 관한 부호의 설명 **
31, 81 : 전류공급부 32, 82 : 전류분배부
33, 83 : 바이어스부 34, 84 : 임피던스버퍼부
35, 85 : 스위칭부 36, 86 : 인버터부
37, 87 : 전류출력부
본 발명은 디지털 아날로그 변환기에 관한 것으로, 보다 상세하게는 해상도 특성이 우수하고, 작은 칩 면적 상에 구현할 수 있는 디지털 아날로그 변환기에 관한 것이다.
최근 디지털 신호 처리 기술이 급격히 향상되면서 고해상도 TV, 디지털 TV, CDP, 디지털 캠코더, 무선호출기 및 휴대용 전화기와 같은 디지털 신호처리 시스템의 개발이 급격히 진전되고 있다. 특히, 이러한 디지털 신호처리 시스템 내의 디지털 회로에서 처리된 신호를 아날로그 신호로 변환시키는 고속 디지털 아날로그 변 환기(Digital to Analog Converter: DAC)의 중요성이 부각되고 있다.
이러한 디지털 아날로그 변환기에는 디지털 입력의 이진수 신호들에 대해 전류, 전압 또는 전하로 어떤 적절한 가중치(Weight)를 부여한 후에 이를 배열하여 원하는 아날로그 신호를 얻는 이진 가중(Binary Weighted) 방식의 디지털 아날로그 변환기, 온도계 코드(Thermometer Code) 기법을 적용한 온도계 코드(Thermometer Code) 방식의 디지털 아날로그 변환기 등이 있다.
이진 가중 방식 디지털 아날로그 변환 방식에서는, 디지털 신호의 최하위 비트(bit)인 LSB(Least Significant Bit)부터 최상위 비트인 MSB(Most Significant Bit)에 대응하여 전류의 크기가 2LSB에서 2MSB 까지 2N의 비율로 바뀌게 되며 예를 들어, 8 비트 해상도를 구현하기 위하여 전류비가 20에서 27인 8개의 전류원이 필요하다. 이때 최소의 전류원과 최대의 전류원 사이의 전류값의 비는 128에 달한다. 흔히 전류원의 출력전류크기를 전류원을 구성하는 소자의 크기로 결정하기 때문에 최소전류원과 최대전류원의 트랜지스터 크기의 비는 128배가 된다.
이러한 이진 가중 방식 디지털 아날로그 변환 방식은 사용된 소자의 크기비가 매우 클 경우 반도체 공정상의 사소한 변화가 변환기의 심각한 특성변화를 야기하여, 변환기의 정확성과 정밀도를 크게 저하시키는 문제점을 불러일으킨다.
또한, 이진 가중 방식 디지털 아날로그 변환기를 구성하는 소자의 크기비가 크기 때문에 반도체 칩 상에 변환기를 구현할 때 필요한 칩 면적 역시 증가하는 문제점이 있다.
이러한 문제점들을 해결하기 위한 대안으로, 분할구성 이진 가중(segmented binary-weighted) 디지털 아날로그 변환기가 제안되었다.
도 1은 종래의 분할구성 이진 가중 방식의 디지털 아날로그 변환기를 나타낸 도면이다.
도 1을 참조하면, 종래의 분할구성 이진가중 방식 디지털 아날로그 변환기는 기존의 이진가중 방식 디지털 아날로그 변환기가 지닌 매우 큰 소자 크기 비를 줄이기 위하여 2개의 4비트 변환기(11, 12)를 이용하여 8 비트의 변환기를 구성하였다.
이 경우 최소전류원과 최대전류원의 전류값의 비는 8로 줄어들며 결과적으로 최대전류원을 구성하는 트랜지스터의 크기는 최소전류원을 구성하는 트랜지스터의 크기의 8배가 되어, 소자의 크기 비가 줄어들어 반도체 공정의 변화에 대한 특성 민감도를 감소시킬 수 있다.
그러나 분할구성 이진가중 방식 디지털 아날로그 변환기 역시, 전체 비트 수가 10비트로 증가하면 2개의 5 비트 변환기를 이용하여 10 bit 변환기를 구성하게 되고, 이에 따라 전류원을 구성하는 소자의 크기 비도 16으로 증가하며, 이러한 소자의 크기 비는 전체 비트 수가 증가할수록 커지는 문제점이 있다.
도 2는 종래의 분할구성 온도계 코드(Thermometer Code) 방식의 디지털 아날로그 변환기를 나타낸 도면이다.
도 2를 참조하면, 종래의 분할구성 온도계 코드 방식의 디지털 아날로그 변환기는 분할구성을 통해 8 비트 해상도의 변환기를 구현하였다.
이진 가중 방식의 디지털 아날로그 변환기와는 달리 온도계 코드 방식의 디지털 아날로그 변환기는 N bit의 해상도를 구현하기 위하여 2N-1 개의 동일한 크기의 전류원을 사용한다.따라서 전류원에 사용되는 트랜지스터의 크기 역시 동일하기 때문에 이진 가중 방식 디지털 아날로그 변환기의 단점으로 지적되는 반도체 공정 변화에 대한 특성 민감도를 낮출 수 있다.
그러나 온도계 코드 방식 디지털 아날로그 변환기는 디지털 입력신호를 온도계 코드로 전환시키는 이진수-온도계 코드변환기능(binary-to-thermometer code conversion function)을 구현하는 회로를 추가적으로 요구하고, 이를 반도체칩 상에 구현하기 위한 칩 면적을 증가시키고, 코드변환을 위한 부가적인 전력소모를 유발하는 문제점이 있다.
이러한 문제점들을 해결하기 위한 본 발명은 고해상도의 디지털 아날로그 변환기를 제공하는 것을 목적으로 한다.
회로가 단순화되고, 작은 칩 면적 상에 구현할 수 있는 디지털 아날로그 변환기를 제공하는 것을 목적으로 한다.
반도체 공정 변화에 대한 특성 민감도를 감소시켜, 동작의 안정성이 향상된 디지털 아날로그 변환기를 제공하는 것을 목적으로 한다.
이러한 기술적 과제를 달성하기 위한 본 발명에 따른 디지털 아날로그 변환기는 전류공급부와, 상기 전류공급부로부터 공급되는 공급전류를 연속적으로 반분하여 상기 공급전류의
Figure 112007055912452-pat00032
(n은 M이하의 양의 정수, M은 양의 정수)배의 크기를 갖는 분배전류들로 분배하는 전류분배부와, 입력신호에 따라 반전신호와 비반전신호를 출력하는 인버터부와, 상기 반전신호와 비반전신호에 따라 상기 분배전류들의 흐름을 제어하는 스위칭부 및 상기 비반전신호에 따른 분배전류들을 합하여 아날로그 신호를 출력하는 전류출력부를 포함한다.
전류분배부가 포화영역(Saturation Region)에서 동작하도록 바이어싱전압을 공급하는 바이어스부를 더 포함하는 것이 바람직하다.
전류공급부는 1개의 전류원을 포함하는 전류 미러(current mirror)로 이루어지도록 하는 것이 바람직하다.
전류분배부는 상기 M개의 단위전류분배부로 이루어지고, 단위전류분배부는 소스단이 공통 연결되고, 채널 사이즈가 실질적으로 동일한 두개의 N형 트랜지스터로 이루어지도록 하는 것이 바람직하다.
상기 M개의 단위전류분배부 중 L(L은 M-1 보다 작거나 같은 양의 정수)번째 단위전류분배부의 두개의 N형 트랜지스터 중 하나의 트랜지스터의 드레인단은 L+1번째 단위전류분배부의 두개의 N형 트랜지스터의 소스단과 공통 연결되도록 하는 것이 바람직하다.
스위칭부는 상기 M개의 단위전류분배부로부터 출력되는 M개의 분배전류들의 공급을 제어하는 M개의 단위스위칭부를 포함하도록 하는 것이 바람직하다.
단위스위칭부는 소스단이 공통 접속된 2개의 N형 트랜지스터로 이루어지고, 2개의 N형 트랜지스터 중 하나의 트랜지스터의 게이트단에 비반전신호가 입력되고, 2개의 N형 트랜지스터 중 다른 하나의 트랜지스터의 게이트단에 반전신호가 입력되도록 하는 것이 바람직하다.
단위스위칭부는 드레인단이 공통 접속된 2개의 P형 트랜지스터로 이루어지고, 2개의 P형 트랜지스터 중 하나의 트랜지스터의 게이트단에 비반전신호가 입력되고, 2개의 P형 트랜지스터 중 다른 하나의 트랜지스터의 게이트단에 반전신호가 입력되도록 하는 것이 바람직하다.
전류분배부와 스위칭부 사이에 설치된 임피던스버퍼부를 더 포함하는 것이 바람직하다.
임피던스버퍼부는 M개의 단위전류분배부와 M개의 단위스위칭부 사이에 설치된 M개의 단위임피던스버퍼부를 포함하고, 단위임피던스버퍼부는 1개의 N형 트랜지스터 또는 캐스코드 연결된(cascode connected) 2개의 N형 트랜지스터로 이루어지도록 하는 것이 바람직하다.
전류출력부는 비반전신호에 따른 분배전류들을 합하여 아날로그 신호를 출력하는 전류미러부 및 반전신호에 따른 분배전류들의 소통경로를 제공하는 다이오드 연결된(diode connected) 트랜지스터로 이루어지도록 하는 것이 바람직하다.
전류출력부에 포함된 트랜지스터는 P형인 것이 바람직하다.
전류출력부는 차동증폭기를 포함하는 것이 바람직하다.
본 발명에 따른 디지털 아날로그 변환기는 전류공급부와, 상기 전류공급부로부터 공급되는 공급전류를 연속적으로 반분하여 상기 공급전류의
Figure 112007055912452-pat00033
(n은 M이하의 양의 정수, M은 양의 정수)배의 크기를 갖는 분배전류들로 분배하는 전류분배부와, 입력신호에 따라 반전신호와 비반전신호를 출력하는 인버터부와, 상기 반전신호와 비반전신호에 따라 상기 분배전류들의 흐름을 제어하는 스위칭부 및 상기 반전신호에 따른 분배전류들을 합하여 아날로그 신호를 출력하는 전류출력부를 포함한다.
전류분배부가 포화영역(Saturation Region)에서 동작하도록 바이어싱전압을 공급하는 바이어스부를 더 포함하는 것이 바람직하다.
전류공급부는 1개의 전류원을 포함하는 전류 미러(current mirror)로 이루어지도록 하는 것이 바람직하다.
전류분배부는 상기 M개의 단위전류분배부로 이루어지고, 단위전류분배부는 소스단이 공통 연결되고 채널 사이즈가 실질적으로 동일한 두개의 P형 트랜지스터로 이루어지도록 하는 것이 바람직하다.
상기 M개의 단위전류분배부 중 L(L은 M-1 보다 작거나 같은 양의 정수)번째 단위전류분배부의 두개의 P형 트랜지스터 중 하나의 트랜지스터의 드레인단은 L+1번째 단위전류분배부의 두개의 P형 트랜지스터의 소스단과 공통 연결되도록 하는 것이 바람직하다.
스위칭부는 상기 M개의 단위전류분배부로부터 출력되는 M개의 분배전류들의 공급을 제어하는 M개의 단위스위칭부를 포함하는 것이 바람직하다.
단위스위칭부는 소스단이 공통 접속된 2개의 P형 트랜지스터로 이루어지고, 2개의 P형 트랜지스터 중 하나의 트랜지스터의 게이트단에 비반전신호가 입력되고, 2개의 P형 트랜지스터 중 다른 하나의 트랜지스터의 게이트단에 반전신호가 입력되 도록 하는 것이 바람직하다.
단위스위칭부는 드레인단이 공통 접속된 2개의 N형 트랜지스터로 이루어지고, 2개의 N형 트랜지스터 중 하나의 트랜지스터의 게이트단에 비반전신호가 입력되고, 2개의 N형 트랜지스터 중 다른 하나의 트랜지스터의 게이트단에 반전신호가 입력되도록 하는 것이 바람직하다.
전류분배부와 스위칭부 사이에 설치된 임피던스버퍼부를 더 포함하는 것이 바람직하다.
임피던스버퍼부는 M개의 단위전류분배부와 M개의 단위스위칭부 사이에 설치된 M개의 단위임피던스버퍼부를 포함하고, 단위임피던스버퍼부는 1개의 P형 트랜지스터 또는 캐스코드 연결된(cascode connected) 2개의 P형 트랜지스터로 이루어지도록 하는 것이 바람직하다.
전류출력부는 비반전신호에 따른 분배전류들을 합하여 아날로그 신호를 출력하는 전류미러부 및 반전신호에 따른 분배전류들의 소통경로를 제공하는 다이오드 연결된(diode connected) 트랜지스터로 이루어지도록 하는 것이 바람직하다.
전류출력부에 포함된 트랜지스터는 N형인 것이 바람직하다.
전류출력부는 차동증폭기를 포함하는 것이 바람직하다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
도 3은 본 발명의 제1 실시 예에 따른 디지털 아날로그 변환기를 나타낸 도 면이다.
도 3에서는, 설명의 편의상 4 비트 해상도를 구현하기 위한 디지털 아날로그 변환기를 예로 들어 나타내었다. 그러나 본 발명의 디지털 아날로그 변환기는 이에 한정되지 않고, 8 비트, 12 비트 등의 해상도를 구현하기 위해 회로를 확장할 수 있음은 자명하다.
도 3에 도시된 바와 같이, 본 발명의 제1 실시 예에 따른 디지털 아날로그 변환기는 전류공급부(31), 전류분배부(32), 바이어스부(33), 임피던스버퍼부(34), 스위칭부(35), 인버터부(36), 전류출력부(37)를 포함한다.
< 전류공급부(31)>
전류공급부(31)는 본 발명의 제1 실시 예에 따른 디지털 아날로그 변환기의 최대출력에 대응하는 공급전류를 후술할 전류분배부(32)의 제1 단위전류분배부(32-1)로 공급한다.
전류공급부(31)는 1개의 전류원을 포함하는 전류 미러(current mirror)로 이루어지도록 하는 것이 바람직하다.
즉, 1개의 전류원(Iref) 및 다이오드 연결된 두개의 N형 트랜지스터(MN1, MN2)를 사용하여 전류공급부(31)를 구현함으로써, 디지털 아날로그 변환기 구현에 필요한 전류원을 1개로 줄이고, 이에 따라 전류원을 제어하기 위한 디지털 회로를 단순화하는 한편, 디지털 아날로그 변환기의 제조비용을 줄일 수 있다.
이러한 전류 미러의 다른 예로, 캐스코드 미러(cascode mirror), 윌슨 전류 미러(Wilson current mirror), 레귤레이티드 캐스코드 미러(regulated cascode mirror), 하이-스윙 캐스코드 미러(high-swing cascode mirror) 등이 있을 수 있다.
<전류분배부(32)>
전류분배부(32)는 전류공급부(31)로부터 공급받은 전류를 분배한다. 보다 구체적으로, 전류분배부(32)는 전류공급부(31)로부터 공급되는 공급전류를 연속적으로 반분하여 공급전류의
Figure 112007055912452-pat00034
(n은 M이하의 양의 정수, M은 양의 정수)배의 크기를 갖는 분배전류들로 분배한다.
이러한 전류분배부(32)는 4개의 단위전류분배부(32-1, 32-2, 32-3, 32-4)로 이루어지고, 각각의 단위전류분배부는 소스단이 공통 연결되고, 채널 사이즈가 실질적으로 동일한 두개의 N형 트랜지스터로 이루어지도록 하는 것이 바람직하다.
단위전류분배부 중 L(L은 4보다 작은 양의 정수)번째 단위전류분배부의 두개의 N형 트랜지스터 중 하나의 트랜지스터의 드레인단은 L+1번째 단위전류분배부의 두개의 N형 트랜지스터의 소스단과 공통 연결되도록 하는 것이 바람직하다.
이러한 전류분배부(32)의 동작을 보다 상세히 설명하면 다음과 같다.
(1) 제1 단위전류분배부(32-1)는 전류공급부(31)로부터 공급받은 전류(I)의 절반(I/2)을 후술할 임피던스버퍼부(34)의 제1 단위임피던스버퍼부(34-1)로 전달하고, 나머지 절반(I/2)을 제2 단위전류분배부(32-2)로 전달한다.
제1 단위임피던스버퍼부(34-1)로 전달된 전류(I/2)는 후술할 스위칭부(35)의 제1 단위스위칭부(35-1)로 전달되어 MSB(B0)의 값에 따라 Iout에 공급될지 여부가 결정된다.
(2) 제2 단위전류분배부(32-2)는 제1 단위전류분배부(32-1)로부터 공급받은 전류(I/2)의 절반(I/4)을 후술할 임피던스버퍼부(34)의 제2 단위임피던스버퍼 부(34-2)로 전달하고, 나머지 절반(I/4)을 제3 단위전류분배부(32-3)로 전달한다.
제2 단위임피던스버퍼부(34-2)로 전달된 전류(I/4)는 후술할 스위칭부(35)의 제2 단위스위칭부(35-2)로 전달되어 두번째 비트(B1)의 값에 따라 Iout에 공급될지 여부가 결정된다.
(3) 제3 단위전류분배부(32-3)는 제2 단위전류분배부(32-2)로부터 공급받은 전류(I/4)의 절반(I/8)을 후술할 임피던스버퍼부(34)의 제3 단위임피던스버퍼부(34-3)로 전달하고, 나머지 절반(I/8)을 제4 단위전류분배부(32-4)로 전달한다.
제3 단위임피던스버퍼부(34-3)로 전달된 전류(I/8)는 후술할 스위칭부(35)의 제3 단위스위칭부(35-3)로 전달되어 세번째 비트(B2)의 값에 따라 Iout에 공급될지 여부가 결정된다.
(4) 제4 단위전류분배부(32-4)는 제3 단위전류분배부(32-3)로부터 공급받은 전류(I/8)의 절반(I/16)을 후술할 임피던스버퍼부(34)의 제4 단위임피던스버퍼부(34-4)로 전달하고, 나머지 절반(I/16)을 제5 단위임피던스버퍼부(34-5)로 전달한다.
제4 단위임피던스버퍼부(34-4)로 전달된 전류(I/16)는 후술할 스위칭부(35)의 제4 단위스위칭부(35-4)로 전달되어 LSB(B3)의 값에 따라 Iout에 공급될지 여부가 결정된다.
제5 단위임피던스버퍼부(34-5)로 전달된 전류(I/16)는 후술할 스위칭부(35) 의 제5 단위스위칭부(35-5)로 전달되어 항상
Figure 112006041520057-pat00001
에 공급된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 디지털 아날로그 변환기는 전류분배부(32)의 단위전류분배부에 포함된 트랜지스터의 채널 사이즈가 같기 때문에, 소자 크기비가 매우 큰 종래의 변환기에 비해 공정 변화에 의한 특성변화를 크게 줄일 수 있다.
<바이어스부(33)>
바이어스부(33)는 전류분배부(32)와 임피던스버퍼부(34)에 포함된 트랜지스터들(MN3 내지MN18)이 포화영역(Saturation Region)에서 동작하도록 하는 바이어싱전압을 공급한다.
<임피던스버퍼부(34)>
임피던스버퍼부(34)는 전류분배부(32)와 스위칭부(35) 사이에 설치되어, 스위칭부(35)의 스위칭 동작에 따른 전류 변동을 최소화한다.
이러한 임피던스버퍼부(34)는 4개의 단위전류분배부(32-1, 32-2, 32-3, 32-4)와 4개의 단위스위칭부(35-1, 35-2, 35-3, 35-4) 사이에 설치된 4개의 단위임피던스버퍼부(34-1, 34-2, 34-3, 34-4)를 포함하고, 단위임피던스버퍼부는 도 8에 도시된 바와 같은 1개의 N형 트랜지스터 또는 도 7에 도시된 바와 같은 캐스코드 연결된(cascode connected) 2개의 N형 트랜지스터로 이루어지도록 하는 것이 바람직하다.
한편, 임피던스버퍼부(34)는 제4 단위전류분배부(32-4)와 제5 단위스위칭 부(35-5) 사이에 설치된 제5 단위임피던스버퍼부(34-5)를 더 포함할 수 있다.
제1 내지 제3 단위임피던스버퍼부(34-1, 34-2, 34-3)는 도 7에 도시된 바와 같은 캐스코드 연결된(cascode connected) 2개의 N형 트랜지스터로 구성하고, 제4 단위임피던스버퍼부(34-4)와 제5 단위임피던스버퍼부(34-5)는 도 8에 도시된 바와 같은 1개의 N형 트랜지스터로 구성하는 것이 바람직하다.
<스위칭부(35)>
스위칭부(35)는 4개의 단위전류분배부(32-1, 32-2, 32-3, 32-4)로부터 출력되는 4개의 분배전류들(I/2, I/4, I/8, I/16)의 공급을 제어하는 4개의 단위스위칭부(35-1, 35-2, 35-3, 35-4)를 포함하는 것이 바람직하다.
각각의 단위스위칭부는 도 5에 도시된 바와 같이, 소스단이 공통 접속된 2개의 N형 트랜지스터로 이루어지고, 2개의 N형 트랜지스터 중 하나의 트랜지스터의 게이트단에 비반전신호(
Figure 112006041520057-pat00002
)가 입력되고, 2개의 N형 트랜지스터 중 다른 하나의 트랜지스터의 게이트단에 반전신호(
Figure 112006041520057-pat00003
)가 입력되도록 하는 것이 바람직하다.
각각의 단위스위칭부는 도 6에 도시된 바와 같이, 드레인단이 공통 접속된 2개의 P형 트랜지스터로 이루어지고, 2개의 P형 트랜지스터 중 하나의 트랜지스터의 게이트단에 비반전신호(
Figure 112006041520057-pat00004
)가 입력되고, 2개의 P형 트랜지스터 중 다른 하나의 트랜지스터의 게이트단에 반전신호(
Figure 112006041520057-pat00005
)가 입력되도록 구성할 수도 있다.
<인버터부(36)>
인버터부(36)는 디지털 입력신호의 각 비트를 반전시킨 반전신호와 원래의 디지털 입력신호에 해당하는 비반전신호를 출력한다.
도 4는 이러한 인버터부(36)의 실시 예를 나타낸 도면이다.
도 4에 도시된 바와 같이, 인버터부(36)는 P형의 제1, 제3 트랜지스터(M1, M3) 및 N형의 제2, 제4 트랜지스터(M2, M4)를 포함하고, 제1 트랜지스터(M1)의 소스단이 하이레벨의 제1 전압원(VDD)에 접속되고, 제2 트랜지스터(M2)의 소스단이 로우레벨의 제2 전압원(GND)에 접속되고, 제2 트랜지스터(M2)의 드레인단이 제1 트랜지스터(M1)의 드레인단에 접속되고, 제1 및 제2 트랜지스터(M1, M2)의 게이트단이 접속되고, 제3 트랜지스터(M3)의 소스단이 제1 전압원(VDD)에 접속되고, 제4 트랜지스터(M4)의 소스단이 제2 전압원(GND)에 접속되고, 제3 및 제4 트랜지스터(M3, M4)의 게이트단이 제1 및 제2 트랜지스터(M1, M2)의 드레인단에 접속되고, 제3 및 제4 트랜지스터(M3, M4)의 드레인단이 접속되도록 구성할 수 있다.
또한, 제1 및 제2 트랜지스터(M1, M2)의 게이트단에 디지털 입력신호가 입력되고, 제3 및 제4 트랜지스터(M3, M4)의 게이트단과 제1 및 제2 트랜지스터(M1, M2)의 드레인단으로 반전신호(
Figure 112006041520057-pat00006
)가 출력되고, 제3 및 제4 트랜지스터(M3, M4)의 드레인단으로 비반전신호(
Figure 112006041520057-pat00007
)가 출력되도록 할 수 있다.
<전류출력부(37)>
전류출력부(37)는 비반전신호(
Figure 112006041520057-pat00008
)에 따른 분배전류들(
Figure 112006041520057-pat00009
)을 합하여 아날로그 신호(
Figure 112006041520057-pat00010
)를 출력하는 전류미러부(MP30, MP31) 및 반전신호(
Figure 112006041520057-pat00011
)에 따른 분배전류들(
Figure 112006041520057-pat00012
)의 소통경로를 제공하는 다이오드 연결된(diode connected) 트랜지스터(MP29)로 이루어질 수 있다.
이러한 전류 미러부(MP30, MP31)의 다른 예로, 캐스코드 미러(cascode mirror), 윌슨 전류 미러(Wilson current mirror), 레귤레이티드 캐스코드 미러(regulated cascode mirror), 하이-스윙 캐스코드 미러(high-swing cascode mirror) 등이 있을 수 있다.
전류출력부(37)에 포함된 트랜지스터는 P형인 것이 바람직하다.
전류출력부(37)는 도 10 및 도 11에 도시한 바와 같이, 차동증폭기를 포함하여 구성될 수 있다. 즉, 차동증폭기를 이용하여 도면 10의 전류 미러를 구성하는 트랜지스터 양단간전압을 최소화할 수 있고, 그 결과로 얻어지는 여유전압을 스택(stack)되어 있는 다른 기능블록들에 분배할 수 있어 디지털 아날로그 변환기의 저전압 동작에 유리하다.
도 12는 본 발명의 제2 실시 예에 따른 디지털 아날로그 변환기를 나타낸 도면이다.
도 12에 도시된 바와 같이, 본 발명의 제2 실시 예에 따른 디지털 아날로그 변환기는 전류공급부(81), 전류공급부(81)로부터 공급되는 공급전류를 연속적으로 반분하여 상기 공급전류의
Figure 112007055912452-pat00035
(n은 M이하의 양의 정수, M은 양의 정수)배의 크기를 갖는 분배전류들로 분배하는 전류분배부(82), 입력신호에 따라 반전신호와 비반전신호를 출력하는 인버터부(86), 반전신호와 비반전신호에 따라 전류분배부(82)에 의해 분배전류들의 흐름을 제어하는 스위칭부(85), 반전신호에 따른 분배전류들을 합하여 아날로그 신호를 출력하는 전류출력부(87) 및 전류분배부(82)가 포화영역(Saturation Region)에서 동작하도록 바이어싱전압을 공급하는 바이어스부(83) 및 임피던스버퍼부(84)를 포함한다.
본 발명의 제2 실시 예에 따른 디지털 아날로그 변환기는 본 발명의 제1 실시 예에 따른 디지털 아날로그 변환기와 대동소이한 원리하에 구동되므로, 상세한 설명은 본 발명의 제1 실시 예에 따른 디지털 아날로그 변환기에 대한 설명으로 대체한다.
다만, 전류출력부(87)만을 N형 트랜지스터로 구현하고, 전류공급부(81), 전류분배부(82), 인버터부(86) 및 임피던스버퍼부(84) 등의 나머지 블록들을 P형 트랜지스터로 구현하였다.
P형 트랜지스터로 구현한 임피던스버퍼부(84)의 예가 도 15 및 도 16에 도시되어 있다.
P형 트랜지스터로 구현한 스위칭부(85)가 도 13에 도시되어 있다.
한편, 스위칭부(85)는 도 14에 도시된 바와 같이 N형 트랜지스터로 구현할 수 있다. 이와 같이 하여, 스위칭 속도를 향상시킬 수 있다.
또한, 전류출력부(87)는 도 17에 도시한 바와 같은 기본적인 전류 미러를 이용하여 구현할 수도 있으나, 도 18 및 도 19에 도시한 바와 같이, 차동증폭기를 포함하여 구성될 수도 있다. 즉, 차동증폭기를 이용하여 도 18의 전류 미러를 구성하는 트랜지스터 양단간 전압을 최소화할 수 있고, 그 결과로 얻어지는 여유전압을 스택(stack)되어 있는 다른 기능블록들에 분배할 수 있어 디지털 아날로그 변환기의 저전압 동작에 유리하다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면, 고해상도의 디지털 아날로그 변환기를 제공하는 효과가 있다.
디지털 아날로그 변환기의 회로가 단순화되고, 작은 칩 면적 상에 구현할 수 있는 효과가 있다. 즉, 필요한 전류원이 한개이기 때문에 전류원 제어에 필요한 디지털 회로를 매우 단순화시킬 수 있고, 사용하는 소자 크기비 역시 작기 때문에 작은 면적의 반도체 칩 상에 구현할 수 있다.
반도체 공정 변화에 대한 특성 민감도를 감소시켜, 디지털 아날로그 변환기의 동작의 안정성이 향상되는 효과가 있다.

Claims (26)

  1. 전류공급부;
    상기 전류공급부로부터 공급되는 공급전류를 연속적으로 반분하여 상기 공급전류의
    Figure 112007055912452-pat00036
    (n은 M 이하의 양의 정수, M은 양의 정수)배의 크기를 갖는 분배전류들로 분배하는 전류분배부;
    입력신호에 따라 반전신호와 비반전신호를 출력하는 인버터부;
    상기 반전신호와 비반전신호에 따라 상기 분배전류들의 흐름을 제어하는 스위칭부; 및
    상기 비반전신호에 따른 분배전류들을 합하여 아날로그 신호를 출력하는 전류출력부;
    를 포함하는 디지털 아날로그 변환기.
  2. 제1 항에 있어서,
    상기 전류분배부가 포화영역(Saturation Region)에서 동작하도록 바이어싱전압을 공급하는 바이어스부를 더 포함하는 디지털 아날로그 변환기.
  3. 제1 항에 있어서,
    상기 전류공급부는 1개의 전류원을 포함하는 전류 미러(current mirror)로 이루어진 디지털 아날로그 변환기.
  4. 제1 항에 있어서,
    상기 전류분배부는 상기 M개의 단위전류분배부로 이루어지고,
    상기 단위전류분배부는 소스단이 공통 연결되고, 채널 사이즈가 실질적으로 동일한 두개의 N형 트랜지스터로 이루어진 디지털 아날로그 변환기.
  5. 제4 항에 있어서,
    상기 M개의 단위전류분배부 중 L(L은 M-1 보다 작거나 같은 양의 정수)번째 단위전류분배부의 두개의 N형 트랜지스터 중 하나의 트랜지스터의 드레인단은 L+1번째 단위전류분배부의 두개의 N형 트랜지스터의 소스단과 공통 연결된 디지털 아날로그 변환기.
  6. 제4 항에 있어서,
    상기 스위칭부는 상기 M개의 단위전류분배부로부터 출력되는 M개의 분배전류들의 공급을 제어하는 M개의 단위스위칭부를 포함하는 디지털 아날로그 변환기.
  7. 제6 항에 있어서,
    상기 단위스위칭부는 소스단이 공통 접속된 2개의 N형 트랜지스터로 이루어지고,
    상기 2개의 N형 트랜지스터 중 하나의 트랜지스터의 게이트단에 상기 비반전신호가 입력되고,
    상기 2개의 N형 트랜지스터 중 다른 하나의 트랜지스터의 게이트단에 상기 반전신호가 입력되는 디지털 아날로그 변환기.
  8. 제6 항에 있어서,
    상기 단위스위칭부는 드레인단이 공통 접속된 2개의 P형 트랜지스터로 이루어지고,
    상기 2개의 P형 트랜지스터 중 하나의 트랜지스터의 게이트단에 상기 비반전신호가 입력되고,
    상기 2개의 P형 트랜지스터 중 다른 하나의 트랜지스터의 게이트단에 상기 반전신호가 입력되는 디지털 아날로그 변환기.
  9. 제6 항에 있어서,
    상기 전류분배부와 상기 스위칭부 사이에 설치된 임피던스버퍼부를 더 포함하는 디지털 아날로그 변환기.
  10. 제9 항에 있어서,
    상기 임피던스버퍼부는 상기 M개의 단위전류분배부와 상기 M개의 단위스위칭부 사이에 설치된 M개의 단위임피던스버퍼부를 포함하고,
    상기 단위임피던스버퍼부는 1개의 N형 트랜지스터 또는 캐스코드 연결된(cascode connected) 2개의 N형 트랜지스터로 이루어진 디지털 아날로그 변환기.
  11. 제1 항에 있어서,
    상기 전류출력부는
    상기 비반전신호에 따른 분배전류들을 합하여 상기 아날로그 신호를 출력하는 전류미러부; 및
    상기 반전신호에 따른 분배전류들의 소통경로를 제공하는 다이오드 연결된(diode connected) 트랜지스터로 이루어진 디지털 아날로그 변환기.
  12. 제11 항에 있어서,
    상기 전류출력부에 포함된 트랜지스터는 P형인 디지털 아날로그 변환기.
  13. 제11 항에 있어서,
    상기 전류출력부는
    차동증폭기를 포함하는 디지털 아날로그 변환기.
  14. 전류공급부;
    상기 전류공급부로부터 공급되는 공급전류를 연속적으로 반분하여 상기 공급전류의
    Figure 112007055912452-pat00037
    (n은 M 이하의 양의 정수, M은 양의 정수)배의 크기를 갖는 분배전류들로 분배하는 전류분배부;
    입력신호에 따라 반전신호와 비반전신호를 출력하는 인버터부;
    상기 반전신호와 비반전신호에 따라 상기 분배전류들의 흐름을 제어하는 스위칭부; 및
    상기 반전신호에 따른 분배전류들을 합하여 아날로그 신호를 출력하는 전류출력부;
    를 포함하는 디지털 아날로그 변환기.
  15. 제14 항에 있어서,
    상기 전류분배부가 포화영역(Saturation Region)에서 동작하도록 바이어싱전압을 공급하는 바이어스부를 더 포함하는 디지털 아날로그 변환기.
  16. 제14 항에 있어서,
    상기 전류공급부는 1개의 전류원을 포함하는 전류 미러(current mirror)로 이루어진 디지털 아날로그 변환기.
  17. 제14 항에 있어서,
    상기 전류분배부는 상기 M개의 단위전류분배부로 이루어지고,
    상기 단위전류분배부는 소스단이 공통 연결되고 채널 사이즈가 실질적으로 동일한 두개의 P형 트랜지스터로 이루어진 디지털 아날로그 변환기.
  18. 제17 항에 있어서,
    상기 M개의 단위전류분배부 중 L(L은 M-1 보다 작거나 같은 양의 정수)번째 단위전류분배부의 두개의 P형 트랜지스터 중 하나의 트랜지스터의 드레인단은 L+1번째 단위전류분배부의 두개의 P형 트랜지스터의 소스단과 공통 연결된 디지털 아날로그 변환기.
  19. 제17 항에 있어서,
    상기 스위칭부는 상기 M개의 단위전류분배부로부터 출력되는 M개의 분배전류들의 공급을 제어하는 M개의 단위스위칭부를 포함하는 디지털 아날로그 변환기.
  20. 제19 항에 있어서,
    상기 단위스위칭부는 소스단이 공통 접속된 2개의 P형 트랜지스터로 이루어지고,
    상기 2개의 P형 트랜지스터 중 하나의 트랜지스터의 게이트단에 상기 비반전신호가 입력되고,
    상기 2개의 P형 트랜지스터 중 다른 하나의 트랜지스터의 게이트단에 상기 반전신호가 입력되는 디지털 아날로그 변환기.
  21. 제19 항에 있어서,
    상기 단위스위칭부는 드레인단이 공통 접속된 2개의 N형 트랜지스터로 이루어지고,
    상기 2개의 N형 트랜지스터 중 하나의 트랜지스터의 게이트단에 상기 비반전신호가 입력되고,
    상기 2개의 N형 트랜지스터 중 다른 하나의 트랜지스터의 게이트단에 상기 반전신호가 입력되는 디지털 아날로그 변환기.
  22. 제19 항에 있어서,
    상기 전류분배부와 상기 스위칭부 사이에 설치된 임피던스버퍼부를 더 포함하는 디지털 아날로그 변환기.
  23. 제20 항에 있어서,
    상기 임피던스버퍼부는 상기 M개의 단위전류분배부와 상기 M개의 단위스위칭부 사이에 설치된 M개의 단위임피던스버퍼부를 포함하고,
    상기 단위임피던스버퍼부는 1개의 P형 트랜지스터 또는 캐스코드 연결된(cascode connected) 2개의 P형 트랜지스터로 이루어진 디지털 아날로그 변환기.
  24. 제14 항에 있어서,
    상기 전류출력부는
    상기 비반전신호에 따른 분배전류들을 합하여 상기 아날로그 신호를 출력하는 전류미러부; 및
    상기 반전신호에 따른 분배전류들의 소통경로를 제공하는 다이오드 연결된(diode connected) 트랜지스터로 이루어진 디지털 아날로그 변환기.
  25. 제24 항에 있어서,
    상기 전류출력부에 포함된 트랜지스터는 N형인 디지털 아날로그 변환기.
  26. 제24 항에 있어서,
    상기 전류출력부는
    차동증폭기를 포함하는 디지털 아날로그 변환기.
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