JP2007336540A - デジタルアナログ変換器 - Google Patents

Abstract

【課題】高解像度の特性等を有するデジタルアナログ変換器を提供する。
【解決手段】デジタルアナログ変換器は、電流供給部と３１、電流供給部から供給される電流を分配する電流分配部３２と、入力信号に対する反転信号と非反転信号を出力するインバータ部３６と、反転信号と非反転信号に応じて、電流分配部により分配される電流の流れを制御するスイッチング部３５と、非反転信号に応じる分配電流を加算して、アナログ信号を出力する電流出力部３７とを含む。
【選択図】図３

Description

本発明は、デジタルアナログ変換器に関し、さらに詳細には、解像度特性に優れ、チップ面積を削減できるデジタルアナログ変換器に関する。

最近、デジタル信号の処理技術が急激に向上するに伴い、高解像度ＴＶ、デジタルＴＶ、ＣＤＰ、デジタルムービーカメラ、デジタルビデオカメラ、無線呼出器及び携帯用電話機のようなデジタル信号処理システムの開発が急激に進展しつつある。このような状況下、特に、デジタル信号処理システム内のデジタル回路で処理された信号をアナログ信号に変換する高速のデジタルアナログ変換器（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）の重要性が大きくなっている。

デジタルアナログ変換器には、デジタル入力の二進数信号に対して、電流、電圧又は電荷の適切な加重値（Ｗｅｉｇｈｔ）を付与した後、これを配列して、所望のアナログ信号を得る二進加重（Ｂｉｎａｒｙ Ｗｅｉｇｈｔｅｄ）方式のデジタルアナログ変換器、温度計コード（Ｔｈｅｒｍｏｍｅｔｅｒ Ｃｏｄｅ）技法を適用した温度計コード方式のデジタルアナログ変換器などがある。

二進加重方式のデジタルアナログ変換方式では、デジタル信号の最下位ビットのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）から最上位ビットのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に対応して、電流の大きさが、２^ＬＳＢから２^ＭＳＢまで２^Ｎの割合で変化する。これにより、例えば８ビットの解像度を実現する場合、電流比が２^０から２^７の８つの電流源が必要となる。このとき、最小の電流源と最大の電流源との間の電流比は、１２８となる。一般的には、電流源の出力電流の大きさは、電流源を構成する素子の大きさで決定されるため、最小電流源と最大電流源のトランジスタ大きさの比は、１２８倍となる。

このような二進加重方式のデジタルアナログ変換方式において、使用される最小電流源と最大電流源の素子の大きさ比が極めて大きくなると、半導体工程上の些細な変化により、変換器の深刻な特性変化を引き起こし、変換器の正確性と精密性が著しく低下するおそれがある。

また、二進加重方式のデジタルアナログ変換器を構成する上記素子の大きさ比が大きいため、半導体チップ上に変換器を実現するときに必要なチップ面積も増加してしまうという問題がある。

このような問題を解決するため、セグメント二進加重（ｓｅｇｍｅｎｔｅｄ ｂｉｎａｒｙ−ｗｅｉｇｈｔｅｄ）デジタルアナログ変換器が提案された。

図１は、従来のセグメント二進加重方式のデジタルアナログ変換器を示す図である。

図１のデジタルアナログ変換器は、既存の二進加重方式のデジタルアナログ変換器が有する極めて大きい素子の上記大きさ比を小さくするため、２つの４ビット変換器１１、１２を利用して８ビットの変換器を有する。

この場合、最小電流源と最大電流源の電流比は８に減少し、最大電流源を構成するトランジスタの大きさは、最小電流源を構成するトランジスタの大きさの８倍になる。よって、各素子の大きさ比が減少して、半導体工程の変化に対する特性の敏感度を減少させることができる。

図２は、従来のセグメント温度計コード方式のデジタルアナログ変換器を示す図である。

図２のデジタルアナログ変換器は、セグメントにより８ビットの解像度の変換器を実現したものである。

二進加重方式のデジタルアナログ変換器とは異なり、温度計コード方式のデジタルアナログ変換器は、Ｎビットの解像度を実現するために、２^Ｎ−１個の同じ大きさの電流源を使用する。したがって、電流源に用いられるトランジスタの大きさも同じとなる。これにより、二進加重方式のデジタルアナログ変換器の問題点として指摘される半導体工程の変化に伴う特性の感度を下げることができる。

しかしながら、セグメント二進加重方式のデジタルアナログ変換器においては、全体ビット数が１０ビットに増加すれば、２つの５ビット変換器を利用して１０ビット変換器を構成し、これにより、電流源を構成する素子の大きさ比も１６に増加し、このような素子の大きさ比は、全体ビット数が増加するほど大きくなるという問題がある。
また、温度計コード方式のデジタルアナログ変換器においては、デジタル入力信号を温度計コードに転換させる二進数−温度計コード変換機能（ｂｉｎａｒｙ−ｔｏ−ｔｈｅｒｍｏｍｅｔｅｒ ｃｏｄｅ ｃｏｎｖｅｒｓｉｏｎ ｆｕｎｃｔｉｏｎ）を実現する回路をさらに要求し、これを半導体チップ上に実現するためのチップ面積を増加させ、コード変換のための付加的な電力消費を引き起こすおそれがあるという問題がある。
そこで、本発明は、上述した問題点を解決するためのものであり、その目的は、高解像度のデジタルアナログ変換器を提供することにある。

また、本発明の他の目的は、回路が単純化され、小さなチップ面積上に実現できるデジタルアナログ変換器を提供することにある。

本発明のさらに他の目的は、半導体工程の変化に対する特性の敏感度を減少させて、動作の安定性が向上したデジタルアナログ変換器を提供することにある。

上述した課題を解決するため、本発明に係るデジタルアナログ変換器は、電流供給部と、電流供給部から供給される電流を分配する電流分配部と、入力信号に対する反転信号と非反転信号を出力するインバータ部と、反転信号と非反転信号に応じて、電流分配部により分配される電流の流れを制御するスイッチング部と、非反転信号に応じる分配電流を加算して、アナログ信号を出力する電流出力部とを備える。

電流分配部が飽和領域（Ｓａｔｕｒａｔｉｏｎ Ｒｅｇｉｏｎ）で動作するようにバイアス電圧を供給するバイアス部をさらに備えることが好ましい。

電流供給部は、１つの電流源を含むカレントミラー回路からなることが好ましい。

電流分配部は、Ｍ（Ｍは、正の整数）個の単位電流分配部からなり、単位電流分配部は、ソース端が共通に接続され、チャネルサイズが実質的に同じ２つのＮ型トランジスタからなることが好ましい。

Ｌ（Ｌは、Ｍ−１より小、又は同じ正の整数）番目の単位電流分配部の２つのＮ型トランジスタのうち、何れか一つのＮ型トランジスタのドレイン端は、Ｌ＋１番目の単位電流分配部の２つのＮ型トランジスタのソース端と共通に接続することが好ましい。

スイッチング部は、Ｍ個の単位電流分配部から出力されるＭ個の分配電流の供給を制御するＭ個の単位スイッチング部を備えることが好ましい。

単位スイッチング部は、ソース端を共通に接続した２つのＮ型トランジスタからなり、２つのＮ型トランジスタのうち、何れか一つのトランジスタのゲート端に非反転信号が入力され、２つのＮ型トランジスタのうち、他の一つのＮ型トランジスタのゲート端に反転信号が入力されることが好ましい。

単位スイッチング部は、ドレイン端を共通に接続した２つのＰ型トランジスタからなり、２つのＰ型トランジスタのうち、何れか一つのＰ型トランジスタのゲート端に非反転信号が入力され、２つのＰ型トランジスタのうち、他の一つのＰ型トランジスタのゲート端に反転信号が入力されることが好ましい。

電流分配部とスイッチング部との間に設けられたインピーダンスバッファ部をさらに備えることが好ましい。

インピーダンスバッファ部は、Ｍ個の単位電流分配部とＭ個の単位スイッチング部との間に設けられたＭ個の単位インピーダンスバッファ部を備え、単位インピーダンスバッファ部は、１つのＮ型トランジスタ又はカスコード接続した２つのＮ型トランジスタからなることが好ましい。

電流出力部は、非反転信号に応じる分配電流を加算して、アナログ信号を出力するカレントミラー部と、反転信号に応じる分配電流の疎通経路を提供するダイオード接続したトランジスタと、からなることが好ましい。

また、上述した課題を解決するため、本発明に係るデジタルアナログ変換器は、電流供給部と、電流供給部から供給される電流を分配する電流分配部と、入力信号に対する反転信号と非反転信号を出力するインバータ部と、反転信号と非反転信号に応じて、電流分配部により分配される電流の流れを制御するスイッチング部と、反転信号に応じる分配電流を加算して、アナログ信号を出力する電流出力部とを備える。

電流分配部が飽和領域で動作するようにバイアス電圧を供給するバイアス部をさらに備えることが好ましい。

電流供給部は、１つの電流源を含むカレントミラー回路からなることが好ましい。

電流分配部は、Ｍ（Ｍは、正の整数）個の単位電流分配部からなり、単位電流分配部は、ソース端が共通接続され、チャネルサイズが実質的に同じ２つのＰ型トランジスタからなることが好ましい。

単位電流分配部のうち、Ｌ（Ｌは、Ｍ−１より小さいか、又は同じ正の整数）番目の単位電流分配部の２つのＰ型トランジスタのうち、何れか一つのトランジスタのドレイン端は、Ｌ＋１番目の単位電流分配部の２つのＰ型トランジスタのソース端と共通接続したことが好ましい。

スイッチング部は、Ｍ個の単位電流分配部から出力されるＭ個の分配電流の供給を制御するＭ個の単位スイッチング部を備えることが好ましい。

単位スイッチング部は、ソース端お共通接続した２つのＰ型トランジスタからなり、２つのＰ型トランジスタのうち、何れか一つのトランジスタのゲート端に非反転信号が入力され、２つのＰ型トランジスタのうち、他の一つのトランジスタのゲート端に反転信号が入力されることが好ましい。

単位スイッチング部は、ドレイン端お共通接続した２つのＮ型トランジスタからなり、２つのＮ型トランジスタのうち、何れか一つのトランジスタのゲート端に非反転信号が入力され、２つのＮ型トランジスタのうち、他の一つのトランジスタのゲート端に反転信号が入力されることが好ましい。

電流分配部とスイッチング部との間に設けられたインピーダンスバッファ部をさらに備えることが好ましい。

インピーダンスバッファ部は、Ｍ個の単位電流分配部とＭ個の単位スイッチング部との間に設けられたＭ個の単位インピーダンスバッファ部を備え、単位インピーダンスバッファ部は、１つのＰ型トランジスタ又はカスコード接続した２つのＰ型トランジスタからなることが好ましい。

電流出力部は、非反転信号に応じる分配電流を加算して、アナログ信号を出力するカレントミラー部と、反転信号に応じる分配電流の疎通経路を提供するダイオード接続したトランジスタからなることが好ましい。

本発明によれば、高解像度のデジタルアナログ変換器を提供することができる。

デジタルアナログ変換器の回路が単純化し、チップ面積を小さくすることができる。すなわち、必要な電流源が一個であるので、電流源の制御に必要なデジタル回路を極めて単純化させることができる。よって、使用する素子の大きさ比も小さくなり、小面積の半導体チップ上に実現できる。

半導体工程の変化に対する特性の敏感度を減少させて、デジタルアナログ変換器の動作の安定性が向上する。

以下、本発明の好ましい実施形態を図面を参照して説明する。

図３は、本発明の第１の実施形態に係るデジタルアナログ変換器の構成例を示す図である。

なお、図３では、説明の便宜上、４ビットの解像度を実現するためのデジタルアナログ変換器を例に挙げて示しているが、デジタルアナログ変換器は、これに限定されず、８ビット、１２ビットなどの解像度を実現するためのものに拡張して適用してもよい。

図３に示すように、デジタルアナログ変換器は、電流供給部３１、電流分配部３２、バイアス部３３、インピーダンスバッファ部３４、スイッチング部３５、インバータ部３６及び電流出力部３７を備える。

＜電流供給部３１＞
電流供給部３１は、デジタルアナログ変換器の最大出力に対応する電流を、後述する電流分配部３２の第１単位電流分配部３２−１に供給する。

電流供給部３１は、例えば、１つの電流源を含むカレントミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）回路からなる。

すなわち、電流供給部３１は、１つの電流源Ｉｒｅｆ及びダイオードを接続した２つのＮ型トランジスタＭＮ１、ＭＮ２を用いて構成する。このように構成することにより、デジタルアナログ変換器の実現に必要な電流源が１つに減る。よって、電流源を制御するためのデジタル回路を単純化して、デジタルアナログ変換器の製造費を削減することができる。

このようなカレントミラー回路の他の例として、カスコードミラー（ｃａｓｃｏｄｅ ｍｉｒｒｏｒ）、ウィルソンカレントミラー（Ｗｉｌｓｏｎ ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）、レギュレイテッドカスコードミラー（ｒｅｇｕｌａｔｅｄ ｃａｓｃｏｄｅ ｍｉｒｒｏｒ）、ハイ−スイングカスコードミラー（ｈｉｇｈ−ｓｗｉｎｇｃａｓｃｏｄｅｍｉｒｒｏｒ）などの回路がある。

＜電流分配部３２＞
電流分配部３２は、電流供給部３１から供給された電流を分配する。

電流分配部３２は、４つの単位電流分配部３２−１、３２−２、３２−３、３２−４からなる。それぞれの単位電流分配部は、ソース端が共通に接続され、チャネルサイズが実質的に同じ２つのＮ型トランジスタからなるように構成されている。

Ｌ（Ｌは、Ｌ＜４の正の整数）番目の単位電流分配部の２つのＮ型トランジスタのうち、何れか一つのＮ型トランジスタのドレイン端は、Ｌ＋１番目の単位電流分配部の２つのＮ型トランジスタのソース端と共通に接続するように構成されている。

以下、電流分配部３２の機能を詳細する。
（１）第１単位電流分配部３２−１は、電流供給部３１から供給された電流（Ｉ）の半分（Ｉ／２）を、後述するインピーダンスバッファ部３４の第１単位インピーダンスバッファ部３４−１に出力（伝達）し、残りの半分（Ｉ／２）を第２単位電流分配部３２−２に出力する。

第１単位インピーダンスバッファ部３４−１に出力された電流（Ｉ／２）は、後述するスイッチング部３５の第１単位スイッチング部３５−１に出力され、ＭＳＢ（Ｂ_０）の値に応じてＩ_ｏｕｔに供給されるか否かが決定される。

（２）第２単位電流分配部３２−２は、第１単位電流分配部３２−１から供給された電流（Ｉ／２）の半分（Ｉ／４）を、後述するインピーダンスバッファ部３４の第２単位インピーダンスバッファ部３４−２に出力し、残りの半分（Ｉ／４）を第３単位電流分配部３２−３に出力する。

第２単位インピーダンスバッファ部３４−２に出力された電流（Ｉ／４）は、後述するスイッチング部３５の第２単位スイッチング部３５−２に出力され、２番目のビットＢ_１の値に応じてＩ_ｏｕｔに供給されるか否かが決定される。

（３）第３単位電流分配部３２−３は、第２単位電流分配部３２−２から供給された電流（Ｉ／４）の半分（Ｉ／８）を、後述するインピーダンスバッファ部３４の第３単位インピーダンスバッファ部３４−３に出力し、残りの半分（Ｉ／８）を第４単位電流分配部３２−４に出力する。

第３単位インピーダンスバッファ部３４−３に出力された電流（Ｉ／８）は、後述するスイッチング部３５の第３単位スイッチング部３５−３に出力され、３番目のビットＢ_２の値に応じてＩ_ｏｕｔに供給されるか否かが決定される。

（４）第４単位電流分配部３２−４は、第３単位電流分配部３２−３から供給された電流（Ｉ／８）の半分（Ｉ／１６）を、後述するインピーダンスバッファ部３４の第４単位インピーダンスバッファ部３４−４に出力し、残りの半分（Ｉ／１６）を第５単位インピーダンスバッファ部３４−５に出力する。

第４単位インピーダンスバッファ部３４−４に出力された電流（Ｉ／１６）は、後述するスイッチング部３５の第４単位スイッチング部３５−４に出力され、ＬＳＢ（Ｂ_３）の値に応じてＩ_ｏｕｔに供給されるか否かが決定される。

第５単位インピーダンスバッファ部３４−５に出力された電流（Ｉ／１６）は、後述するスイッチング部３５の第５単位スイッチング部３５−５に出力され、常にＩ_ｏｕｔに供給される。

以上説明したように、本実施形態に係るデジタルアナログ変換器は、電流分配部３２の単位電流分配部に含まれたトランジスタのチャネルサイズが同じであるため、素子の大きさ比が極めて大きな従来の変換器に比べて、工程の変化による特性の変化が大幅に減る。

＜バイアス部３３＞
バイアス部３３は、電流分配部３２とインピーダンスバッファ部３４に含まれたトランジスタＭＮ３〜ＭＮ１８が飽和領域で動作するようにするバイアス電圧を供給する。

＜インピーダンスバッファ部３４＞
インピーダンスバッファ部３４は、電流分配部３２とスイッチング部３５との間に設けられ、スイッチング部３５のスイッチング動作に応じる電流変動を最小化する。

インピーダンスバッファ部３４は、４つの単位電流分配部３２−１、３２−２、３２−３、３２−４と４つの単位スイッチング部３５−１、３５−２、３５−３、３５−４との間に設けられた４つの単位インピーダンスバッファ部３４−１、３４−２、３４−３、３４−４を備える。単位インピーダンスバッファ部は、図８に示すような１つのＮ型トランジスタ、又は、図７に示すようなカスコード接続した２つのＮ型トランジスタからなるように構成される。

さらに、インピーダンスバッファ部３４は、第４単位電流分配部３２−４と第５単位スイッチング部３５−５との間に設けられた第５単位インピーダンスバッファ部３４−５を備える。

第１〜第３単位インピーダンスバッファ部３４−１、３４−２、３４−３は、図７に示すようなカスコード接続した２つのＮ型トランジスタで構成する。第４単位インピーダンスバッファ部３４−４と第５単位インピーダンスバッファ部３４−５は、例えば、図８に示すような１つのＮ型トランジスタで構成する。

＜スイッチング部３５＞
スイッチング部３５は、例えば、４つの単位電流分配部３２−１、３２−２、３２−３、３２−４から出力される４つの分配電流（Ｉ／２、Ｉ／４、Ｉ／８、Ｉ／１６）の供給を制御する４つの単位スイッチング部３５−１、３５−２、３５−３、３５−４を備える。

各単位スイッチング部は、図５に示すように、ソース端が共通接続した２つのＮ型トランジスタからなる。そして、２つのＮ型トランジスタのうち、何れか一つのＮ型トランジスタのゲート端に非反転信号が入力され、２つのＮ型トランジスタのうち、他の一つのＮ型トランジスタのゲート端に反転信号が入力されるように構成されている。

なお、各単位スイッチング部は、図６に示すように、ドレイン端が共通に接続した２つのＰ型トランジスタからなる。そして、２つのＰ型トランジスタのうち、何れか一つのＰ型トランジスタのゲート端に非反転信号が入力され、２つのＰ型トランジスタのうち、他の一つのトランジスタのゲート端に反転信号が入力されるように構成してもよい。

＜インバータ部３６＞
インバータ部３６は、デジタル入力信号の各ビットを反転させた反転信号と本来のデジタル入力信号に該当する非反転信号を出力する。

図４は、このようなインバータ部３６の構成例を示す図である。
図４に示すように、インバータ部３６は、Ｐ型の第１及び第３トランジスタＭ１、Ｍ３と、Ｎ型の第２及び第４トランジスタＭ２、Ｍ４とを備える。そして、第１トランジスタＭ１のソース端がハイレベルの第１電圧源Ｖ_ＤＤに接続され、第２トランジスタＭ２のソース端がＬレベルの第２電圧源ＧＮＤに接続される。また、第２トランジスタＭ２のドレイン端が第１トランジスタＭ１のドレイン端に接続され、第１及び第２トランジスタＭ１、Ｍ２のゲート端が接続され、第３トランジスタＭ３のソース端が第１電圧源Ｖ_ＤＤに接続される。さらに、第４トランジスタＭ４のソース端が第２電圧源ＧＮＤに接続され、第３及び第４トランジスタＭ３、Ｍ４のゲート端が第１及び第２トランジスタＭ１、Ｍ２のドレイン端に接続され、第３及び第４トランジスタＭ３、Ｍ４のドレイン端が接続されている。

また、第１及び第２トランジスタＭ１、Ｍ２のゲート端にデジタル入力信号が入力され、第３及び第４トランジスタＭ３、Ｍ４のゲート端と第１及び第２トランジスタＭ１、Ｍ２のドレイン端に反転信号が出力され、第３及び第４トランジスタＭ３、Ｍ４のドレイン端に非反転信号が出力されるように構成されている。

＜電流出力部３７＞
電流出力部３７は、非反転信号に応じる分配電流を加算して、アナログ信号を出力するカレントミラー部ＭＰ３０、ＭＰ３１及び反転信号に応じる分配電流の疎通経路を提供するダイオード接続したトランジスタＭＰ２９からなることができる。

このようなカレントミラー部ＭＰ３０、ＭＰ３１の他の例として、カスコードミラー（ｃａｓｃｏｄｅ ｍｉｒｒｏｒ）、ウィルソンカレントミラー（Ｗｉｌｓｏｎ ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）、レギュレイテッドカスコードミラー（ｒｅｇｕｌａｔｅｄ ｃａｓｃｏｄｅ ｍｉｒｒｏｒ）、ハイ−スイングカスコードミラー（ｈｉｇｈ−ｓｗｉｎｇ ｃａｓｃｏｄｅ ｍｉｒｒｏｒ）などの回路で構成するようにしてもよい。

電流出力部３７に含まれたトランジスタは、Ｐ型とすることが好ましい。

電流出力部３７は、図１０及び図１１に示すように、差動増幅器を備えて構成されている。すなわち、差動増幅器を利用して、図１０のカレントミラー回路を構成するトランジスタの両端間の電圧を最小化する。その結果、得られる余裕電圧をスタック（ｓｔａｃｋ）されている他の機能ブロック（各部）に分配できるから、デジタルアナログ変換器の低電圧動作に有利である。

図１２は、本発明の第２の実施形態に係るデジタルアナログ変換器を示す図である。
図１２のデジタルアナログ変換器は、電流供給部８１と、電流供給部８１から供給される電流を分配する電流分配部８２と、入力信号に応じて反転信号と非反転信号を出力するインバータ部８６とを備える。さらに、このデジタルアナログ変換器は、反転信号と非反転信号に応じて電流分配部８２により分配された電流の流れを制御するスイッチング部８５と、反転信号に応じる分配電流を加算して、アナログ信号を出力する電流出力部８７及び電流分配部８２が飽和領域で動作するようにバイアス電圧を供給するバイアス部８３と、及びインピーダンスバッファ部８４とを備える。

図１２のデジタルアナログ変換器は、本発明の第１の実施形態に係るデジタルアナログ変換器とほぼ同様の機能を有するので、以下、異なる部分について説明する。

図１２のデジタルアナログ変換器においては、電流出力部８７のみをＮ型トランジスタで実現し、電流供給部８１、電流分配部８２、インバータ部８６及びインピーダンスバッファ部８４など、残りの各部をＰ型トランジスタで実現した。

Ｐ型トランジスタで実現したインピーダンスバッファ部８４の構成は、図１５及び図１６に示すとおりである。

Ｐ型トランジスタで実現したスイッチング部８５の構成は、図１３に示すとおりである。

スイッチング部８５は、図１４に示すように、Ｎ型トランジスタで実現する。これにより、スイッチング速度を向上させることができる。

電流出力部８７は、図１７に示すような基本的なカレントミラー回路を利用して実現することもできるし、図１８及び図１９に示すように、差動増幅器を備えて構成することもできる。差動増幅器を利用して図１８のカレントミラー回路を構成する場合、トランジスタの両端間の電圧を最小化でき、その結果、得られる余裕電圧をスタック（ｓｔａｃｋ）されている他の各部（機能ブロック）に分配できる。よって、デジタルアナログ変換器の低電圧動作に有利となる。

なお、本発明は、上記の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変更が可能である。

従来のセグメント二進加重方式のデジタルアナログ変換器を示す図である。 従来のセグメント温度計コード方式のデジタルアナログ変換器を示す図である。 本発明の第１の実施形態に係るデジタルアナログ変換器の構成例を示す図である。 図３のインバータ部を示す図である。 図３の単位スイッチング部の構成例を示す図である。 図３の単位スイッチング部の他の構成例を示す図である。 図３のインピーダンスバッファ部の構成例を示す図である。 図３のインピーダンスバッファ部の他の構成例を示す図である。 図３の電流出力部を示す図である。 図３の電流出力部の他の構成例を示す図である。 図１０の差動増幅器を示す図である。 本発明の第２の実施形態に係るデジタルアナログ変換器の構成例を示す図である。 図１２の単位スイッチング部の構成例を示す図である。 図１２の単位スイッチング部の他の構成例を示す図である。 図１２のインピーダンスバッファ部の構成例を示す図である。 図１２のインピーダンスバッファ部の他の構成例を示す図である。 図１２の電流出力部の構成例を示す図である。 図１２の電流出力部の他の構成例を示す図である。 図１８の差動増幅器の構成例を示す図である。

符号の説明

３１、８１ 電流供給部
３２、８２ 電流分配部
３３、８３ バイアス部
３４、８４ インピーダンスバッファ部
３５、８５ スイッチング部
３６、８６ インバータ部
３７、８７ 電流出力部

Claims (22)

1. 電流供給部と、
   前記電流供給部から供給される電流を分配する電流分配部と、
   入力信号に対する反転信号と非反転信号を出力するインバータ部と、
   前記反転信号と非反転信号に応じて、前記電流分配部により分配される電流の流れを制御するスイッチング部と、
   前記非反転信号に応じる分配電流を加算して、アナログ信号を出力する電流出力部と
   を備えるデジタルアナログ変換器。
2. 前記電流分配部が飽和領域（Ｓａｔｕｒａｔｉｏｎ Ｒｅｇｉｏｎ）で動作するようにバイアス電圧を供給するバイアス部をさらに備える請求項１に記載のデジタルアナログ変換器。
3. 前記電流供給部は、１つの電流源を含むカレントミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）回路からなる請求項１に記載のデジタルアナログ変換器。
4. 前記電流分配部は、Ｍ（Ｍは、正の整数）個の単位電流分配部からなり、
   前記単位電流分配部は、ソース端が共通接続され、チャネルサイズが実質的に同じ２つのＮ型トランジスタからなる請求項１に記載のデジタルアナログ変換器。
5. 前記単位電流分配部のうち、Ｌ（Ｌは、Ｍ−１より小、又は同じ正の整数）番目の単位電流分配部の２つのＮ型トランジスタのうち、何れか一つのＮ型トランジスタのドレイン端は、Ｌ＋１番目の単位電流分配部の２つのＮ型トランジスタのソース端と共通接続された請求項４に記載のデジタルアナログ変換器。
6. 前記スイッチング部は、前記Ｍ個の単位電流分配部から出力されるＭ個の分配電流の供給を制御するＭ個の単位スイッチング部を備える請求項４に記載のデジタルアナログ変換器。
7. 前記単位スイッチング部は、ソース端を共通に接続した２つのＮ型トランジスタからなり、
   前記２つのＮ型トランジスタのうち、何れか一つのＮ型トランジスタのゲート端に前記非反転信号が入力され、
   前記２つのＮ型トランジスタのうち、他の一つのＮ型トランジスタのゲート端に前記反転信号が入力される請求項６に記載のデジタルアナログ変換器。
8. 前記単位スイッチング部は、ドレイン端を共通に接続した２つのＰ型トランジスタからなり、
   前記２つのＰ型トランジスタのうち、何れか一つのＰ型トランジスタのゲート端に前記非反転信号が入力され、
   前記２つのＰ型トランジスタのうち、他の一つのＰ型トランジスタのゲート端に前記反転信号が入力される請求項６に記載のデジタルアナログ変換器。
9. 前記電流分配部と前記スイッチング部との間に設けられたインピーダンスバッファ部をさらに備える請求項６に記載のデジタルアナログ変換器。
10. 前記インピーダンスバッファ部は、前記Ｍ個の単位電流分配部と前記Ｍ個の単位スイッチング部との間に設けられたＭ個の単位インピーダンスバッファ部を備え、
    前記単位インピーダンスバッファ部は、１つのＮ型トランジスタ又はカスコード接続した２つのＮ型トランジスタからなる請求項９に記載のデジタルアナログ変換器。
11. 前記電流出力部は、
    前記非反転信号に応じる分配電流を加算して、前記アナログ信号を出力するカレントミラー部と、
    前記反転信号に応じる分配電流の疎通経路を提供するダイオード接続したトランジスタと、からなる請求項１に記載のデジタルアナログ変換器。
12. 電流供給部と、
    前記電流供給部から供給される電流を分配する電流分配部と、
    入力信号に対する反転信号と非反転信号を出力するインバータ部と、
    前記反転信号と非反転信号に応じて、前記電流分配部により分配される電流の流れを制御するスイッチング部と、
    前記反転信号に応じる分配電流を加算して、アナログ信号を出力する電流出力部と
    を備えるデジタルアナログ変換器。
13. 前記電流分配部が飽和領域で動作するようにバイアス電圧を供給するバイアス部をさらに備える請求項１２に記載のデジタルアナログ変換器。
14. 前記電流供給部は、１つの電流源を含むカレントミラー回路からなる請求項１２に記載のデジタルアナログ変換器。
15. 前記電流分配部は、Ｍ（Ｍは、正の整数）個の単位電流分配部からなり、
    前記単位電流分配部は、ソース端が共通接続され、チャネルサイズが実質的に同じ２つのＰ型トランジスタからなる請求項１２に記載のデジタルアナログ変換器。
16. 前記単位電流分配部のうち、Ｌ（Ｌは、Ｍ−１より小さいか、又は同じ正の整数）番目の単位電流分配部の２つのＰ型トランジスタのうち、何れか一つのトランジスタのドレイン端は、Ｌ＋１番目の単位電流分配部の２つのＰ型トランジスタのソース端と共通接続した請求項１５に記載のデジタルアナログ変換器。
17. 前記スイッチング部は、前記Ｍ個の単位電流分配部から出力されるＭ個の分配電流の供給を制御するＭ個の単位スイッチング部を備える請求項１５に記載のデジタルアナログ変換器。
18. 前記単位スイッチング部は、ソース端お共通接続した２つのＰ型トランジスタからなり、
    前記２つのＰ型トランジスタのうち、何れか一つのトランジスタのゲート端に前記非反転信号が入力され、
    前記２つのＰ型トランジスタのうち、他の一つのＰ型トランジスタのゲート端に前記反転信号が入力される請求項１７に記載のデジタルアナログ変換器。
19. 前記単位スイッチング部は、ドレイン端を共通に接続した２つのＮ型トランジスタからなり、
    前記２つのＮ型トランジスタのうち、何れか一つのＮ型トランジスタのゲート端に前記非反転信号が入力され、
    前記２つのＮ型トランジスタのうち、他の一つのＮ型トランジスタのゲート端に前記反転信号が入力される請求項１７に記載のデジタルアナログ変換器。
20. 前記電流分配部と前記スイッチング部との間に設けられたインピーダンスバッファ部をさらに備える請求項１７に記載のデジタルアナログ変換器。
21. 前記インピーダンスバッファ部は、前記Ｍ個の単位電流分配部と前記Ｍ個の単位スイッチング部との間に設けられたＭ個の単位インピーダンスバッファ部を備え、
    前記単位インピーダンスバッファ部は、１つのＰ型トランジスタ又はカスコード接続した２つのＰ型トランジスタからなる請求項１８に記載のデジタルアナログ変換器。
22. 前記電流出力部は、
    前記非反転信号に応じる分配電流を加算して、前記アナログ信号を出力するカレントミラー部と、
    前記反転信号に応じる分配電流の疎通経路を提供するダイオード接続したトランジスタからなる請求項１２に記載のデジタルアナログ変換器。