KR100550102B1 - 전류셀 구동 방식의 디지털-아날로그 변환기 - Google Patents

전류셀 구동 방식의 디지털-아날로그 변환기 Download PDF

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Abstract

본 발명은 전류셀 구동 방식의 디지털-아날로그 변환기에서 전류셀 소자간 부정합에 무관하게 1 비트의 해상도를 확장시킨 전류셀 구동 방식의 디지털-아날로그 변환기에 관한 것이다. 본 발명에 따른 전류셀 구동 방식의 디지털-아날로그 변환기는, N비트의 디지털 입력신호(DIN)를 수신하여 2개의 N-1 비트 디지털 신호(DIN1, DIN2)로 변환하는 디코더; 상기 디지털 신호(DIN1, DIN2)에 기초한 전류량을 제공하는 M(= 2N-1)개의 전류셀; 상기 2개의 N-1 비트의 디지털 입력신호(DIN1, DIN2)에 기초한 전류량에 대응하는 제1 및 제2 아날로그 전압을 제1 및 제2 클럭신호(Q1, Q2)에 따라 각각 출력하는 전류셀 구동부; 및 상기 제1 및 제2 클럭신호를 기준으로 상기 제1 및 제2 아날로그 전압을 샘플링 및 홀딩하여 글리치가 제거된 신호를 출력하는 샘플링/홀딩 증폭 회로를 포함한다. 본 발명에 따르면, 최종 출력신호의 해상도 확장이 가능하고, 부가적인 회로에 의하여 기존의 전류셀 구동 방식의 변환기 출력단에 발생하는 글리치의 영향을 최소화함으로써 소모 전류를 줄일 수 있다.
디지털-아날로그 변환기, 전류셀 구동, 해상도, 확장

Description

전류셀 구동 방식의 디지털-아날로그 변환기 {A current-steering digital-to-analog converter for 1 bit extension}
도 1은 본 발명의 실시예에 따른 전류셀 구동 방식의 디지털-아날로그 변환기의 회로도이다.
도 2는 본 발명의 실시예에 따른 전류셀 구동 방식의 디지털-아날로그 변환기의 클럭 위상을 나타내는 도면이다.
도 3은 본 발명의 다른 실시예에 따른 전류셀 구동 방식의 디지털-아날로그 변환기의 회로도이다.
도 4는 도 3의 회로에서 각 클럭 위상에서의 디지털 신호를 예시하는 도면이다.
도 5는 본 발명의 실시예에 따른 전류셀 구동 방식의 디지털-아날로그 변환기를 차동 구현한 회로도이다.
도 6은 도 5의 회로에서 각 클럭 위상에서의 디지털 신호를 예시하는 도면이다.
본 발명은 디지털-아날로그 변환기에 관한 것으로, 보다 구체적으로, 전류셀 구동 방식의 디지털-아날로그 변환기에서 전류셀 소자간 부정합에 무관하게 1 비트의 해상도를 확장시킨 전류셀 구동 방식의 디지털-아날로그 변환기에 관한 것이다.
VLSI의 기술이 급속히 발달함에 따라 칩 내의 소자 집적도가 향상되어 종래에 보드 상에서 실현 가능하였던 시스템을 하나의 칩(System on a chip)위에 집적시키는 것이 가능하게 되었다. 이에 따라서 최근에는 디지털 신호 처리 기술이 급격히 향상되면서 고해상도 TV, 디지털 TV, CDP, 디지털 캠코더, 무선호출기 및 휴대용 전화기와 같은 디지털 신호처리 통신 시스템 등의 개발이 급격히 진전되고 있다. 특히, 이러한 디지털 통신 시스템 내의 디지털 회로에서 처리된 신호를 아날로그 신호로 변환시키는 고속 D/A 변환기(Digital to Analog Converter: DAC)의 중요성이 대두되고 있다
예를 들어, 무선 통신 시스템의 공통부분인 송신단(Transmitter)에는 반드시 디지털 데이터를 아날로그 기저대역 신호로 바꾸어주는 D/A 변환기가 필요하며, 이러한 D/A 변환기는 우수한 동적(Dynamic) 특성을 가져야 하고, 동시에 시스템 특성상 SNR(Signal to Noise Ratio)의 저하나 어떠한 신호 왜곡을 발생시키지 않아야 한다. 또한, 모든 시스템들은 하나의 칩으로 단일칩화하는 고집적 회로의 구현 추세에 따라 매우 낮은 저전력의 특성도 가져야 한다.
이러한 D/A 변환기에는 신호처리 대역폭에 따라서 크게 음성신호 처리용 변환기와 영상신호 처리용 변환기로 구분되는데, 음성신호 처리용 D/A 변환기에는 16비트 이상의 고해상도를 구현할 수 있는 시그마-델타 변환기를 사용하며, 디지털 TV, 화상회의 시스템, 의학영상 신호처리 시스템 내의 영상신호 처리용 D/A 변환기에는 고속을 구현할 수 있는 전류셀 매트릭스 구조를 지닌 변환기를 사용한다. 이러한 전류셀 구동 방식의 디지털-아날로그 변환기는 높은 해상도와 높은 동작 속도로 인하여 고속, 고해상도 응용에 주로 사용되고 있다. 또한, R-2R 사다리형(ladder) 구조를 지닌 중저속 D/A 변환기는 휴대용 계측기, 산업용 기계제어 장치, 디지털 제어 증폭기 등에 응용되고 있다.
구체적으로, 상기 D/A 변환기의 종류로는 우선 N개의 디지털 입력 신호에 대하여 디코더를 이용하여 2N개의 기준신호를 발생시키고, 이 기준신호들을 입력에 해당하는 신호로 조합하여 아날로그 신호를 출력하는 디코더-기반(Decoder-Based) DAC, 디지털 입력의 이진수 신호들에 대해 전류, 전압 또는 전하로 어떤 적절한 가중치(Weight)를 부여한 후에 이를 배열하여 원하는 아날로그 신호를 얻는 이진 가중치 배열(Binary Weighted Array) DAC, 그리고 상기 방법들의 장점만을 이용한 것으로 저항-커패시터 배열(Resistor-Capacitor Array) DAC, 온도계 코드(Thermometer Code) 기법을 적용한 DAC 등이 있다. 이중에서 최근에는 고속 및 우수한 단조 증가성, 낮은 글리치(Glitch) 에너지를 가질 수 있도록 하기 위해 처리할 데이터를 상위와 하위의 분할 구조로 나누어 하위 비트에는 이진 가중치 방법을 이용하고, 상위 비트에는 온도계 코드 기법을 이용한 전류구동 방식의 분할 방식 DAC 또는 완전 온도계 코드(Fully Thermometer Code) 기법을 이용한 논문들이 많이 발표되고 있다.
예를 들어, 상기 온도계 코드를 설명하면, 6비트 디지털 신호에서 '1'을 '000001'로 표현하고, 이를 온도계 코드로 변환하면 '000001'로, '2'를 '000010'으로 표현하고, 이를 온도계 코드로 변환하면 '000011'로, '3'을 '000011'로 표현하고, 이를 온도계 코드로 변환하면 '000111'로 나타낸다. 즉, 온도계 코드는 한 단계씩 커지게 되는데, 이때 각 코드에 맞는 전류를 흘려줌으로써 코드가 한 단계 커질 때마다 하나의 코드만 바뀌도록 구성하여 좋은 선형성을 확보할 수 있다.
한편, 종래 기술로서, 미합중국 특허번호 US6667703B1호(2002년 8월 30일 출원)에는 "Matching Calibration for Digital-to-analog Converter"라는 명칭의 발명이 개시되어 있는데, 이 선행 발명에서는 전류셀 구동 방식의 DAC에서 소자 부정합에 의한 해상도의 제한을 극복하기 위하여 구현하고자 하는 DAC보다 더 높은 해상도의 ADC를 사용하여 소자의 부정합을 보상하였다. 이 선행 발명은 다수 비트의 해상도 향상을 위하여 구현하고자 하는 DAC보다 높은 해상도의 ADC를 사용함으로써 추가적인 전력소모와 부가회로에 소요되는 면적이 크게 증가하게 된다.
또한, 종래 기술로서, 미합중국 특허번호 US6703956B1호(2003년 1월 8일 출원)에는 "Technique for improved linearity of high-precision, low-current digital-to-analog converters"라는 명칭의 발명이 개시되어 있다. 이 선행 발명은 전류 구동형 디지털-아날로그 변환기의 해상도 향상을 위하여 전류셀을 분할하여, 전류셀 구동 방식의 디지털-아날로그 변환기를 구성하는 전류셀의 소자 부정합 정도를 높이는 방법을 개시하고 있다.
또한, 종래 기술로서, 2003년 5월에 간행된 IEEE JSSC지 제38권, 제5호의 734∼740 페이지에는 "A 300-MS/s 14-bit Digital-to-Analog Converter in Logic CMOS"라는 명칭의 논문이 게재되어 있다. 이 논문에서는 전류셀 구동 방식의 DAC에서 소자 부정합에 의한 해상도의 제한을 극복하기 위하여 제작된 DAC의 부정합을 측정하여 전류셀을 트리밍(trimming)하는 방식을 사용하고 있다.
또한, 종래 기술로서, 2003년 12월에 간행된 IEEE JSSC지 제38권, 제12호의 2051∼2060 페이지에는 "A 1.5-V 14-Bit 100-MS/s Self-Calibrated DAC"라는 명칭의 논문이 게재되어 있다. 이 논문에서는 전류셀 구동 방식의 DAC에서 소자 부정합에 의한 해상도의 제한을 극복하기 위하여 구현하고자 하는 DAC보다 더 높은 해상도의 ADC를 사용하여 소자의 부정합을 보상하게 된다. 하지만, 이 논문은 다수 비트의 해상도 향상을 위하여 구현하고자 하는 DAC보다 높은 해상도의 ADC를 사용함으로써 추가적인 전력소모와 부가회로에 소요되는 면적이 크게 증가할 수 있다.
전술한 전류셀 구동 방식의 디지털-아날로그 변환기에서 전류셀 간의 소자 부정합에 의해 해상도가 제한될 수 있다. 또한, 1bit의 추가적인 해상도 확장을 위해서는 단위 전류셀간 정합 특성이 2배 이상 증가되어야 하며, 이는 전류셀과 관련 회로들이 차지하는 면적을 4배 이상 증가시키게 되어 전체 소요 면적 및 소요 전력의 증가와 동작 성능의 저하를 가져온다는 문제점이 있다. 특히, 디지털 입력 변화에 따라 변환기 출력단에 나타나는 글리치의 최소화를 위하여 이진 코드 입력 신호를 온도계 코드 신호로 변환하는 디코딩 블록의 복잡도가 증가하여 소요 면적 및 전력 증가를 가져온다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 기존의 전류셀 구동 방식의 디지털-아날로그 변환기의 해상도를 추가적으로 확장하면서도 전력 소모를 줄일 수 있는 전류셀 구동 방식의 디지털-아날로그 변환기를 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 전류셀 구동 방식의 디지털-아날로그 변환기는,
N비트의 디지털 입력신호(DIN)를 수신하여 2개의 N-1 비트 디지털 신호(DIN1, DIN2)로 변환하는 디코더;
상기 디지털 신호(DIN1, DIN2)에 기초한 전류량을 제공하는 M(= 2 N-1)개의 전류셀;
상기 2개의 N-1 비트의 디지털 입력신호(DIN1, DIN2)에 기초한 전류량에 대응하는 제1 및 제2 아날로그 전압(VOCS1, VOCS2)을 제1 및 제2 클럭신호(Q1 , Q2)에 따라 각각 출력하는 전류셀 구동부; 및
상기 제1 및 제2 클럭신호(Q1, Q2)를 기준으로 상기 제1 및 제2 아날로그 전압(VOCS1, VOCS2)을 샘플링 및 홀딩하여 글리치가 제거된 신호를 출력하는 샘플링/홀딩 증폭 회로
를 포함하는 것을 특징으로 한다.
여기서, 상기 N비트의 디지털 입력신호(DIN)는 상기 2개의 N-1 비트의 디지 털 입력신호(DIN1, DIN2)의 합인 DIN1 + D IN2로 설정되는 것을 특징으로 한다.
여기서, 상기 제1 및 제2 클럭신호(Q1, Q2)는 서로 반전된 위상을 갖는 것을 한다.
여기서, 상기 샘플링/홀딩 증폭 회로는, 양의 단자가 접지전압에 연결되는 증폭기; 일측이 상기 증폭기의 음의 단자(-)에 연결되고, 타측이 상기 제1 및 제2 전류셀 스위치(SW1, SW2)와 공통으로 연결되는 샘플링 커패시터(CS); 상기 증폭기의 음의 단자(-)에 연결되고, 타측이 상기 증폭기의 출력단에 연결되는 상기 홀딩 커패시터(CH); 상기 홀딩 커패시터(CH)와 병렬 연결되어, 상기 샘플링 커패시터(C S)에 샘플링되는 시점을 결정하는 제3 스위치(SW3); 및 상기 증폭기의 출력단에 직렬 연결되는 제4 스위치(SW4)를 포함할 수 있다.
여기서, 상기 샘플링/홀딩 증폭회로로부터 출력되는 아날로그 전압을 버퍼링시켜 최종 출력전압(VOUT)을 출력하는 출력 버퍼를 추가로 포함할 수 있다.
한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 전류셀 구동 방식의 디지털-아날로그 변환기는,
N비트의 디지털 입력신호(DIN) 중 N-1 비트의 디지털 입력신호(DIN1)에 기초한 전류량을 제공하는 M(= 2N-1)개의 제1 전류셀 그룹;
N비트의 디지털 입력신호(DIN) 중 최하위비트(DIN2)에 기초한 전류량을 제공하 는 제2 전류셀;
상기 제1 전류셀과 제2 전류셀로부터 제공받은 전류량에 대응하는 아날로그 전압을 제1 및 제2 클럭신호(Q1, Q2)에 따라 출력하는 전류셀 구동부; 및
상기 제1 및 제2 클럭신호(Q1, Q2)를 기준으로 상기 아날로그 전압을 샘플링 및 홀딩하여 출력하는 샘플링/홀딩 증폭 회로
를 포함하는 것을 특징으로 한다.
여기서, 상기 N-1 비트의 디지털 입력신호(DIN1)는 상기 N비트의 디지털 입력신호(DIN)의 최하위 비트(LSB)를 제외한 디지털 신호를 상기 제1 클럭신호(Q1) 위상에서는 그대로 출력하고, 상기 제2 클럭신호(Q2) 위상에서는 반전하여 출력하는 것을 특징으로 한다.
여기서, 상기 최하위비트(DIN2)는 상기 제1 클럭신호(Q1) 위상에서는 상기 N비트의 디지털 입력신호(DIN)의 최하위 비트(LSB)를 출력하고, 상기 제2 클럭신호(Q2 ) 위상에서는 무조건 0을 출력하는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 전류셀 구동 방식의 디지털-아날로그 변환기는,
N비트의 디지털 입력신호(DIN) 중에서 N-1 비트의 디지털 입력신호(DIN1)와 반전신호(-DIN1)에 기초한 전류량을 제공하는 M(= 2N-1)개의 제1 전류셀 그룹;
N비트의 디지털 입력신호(DIN) 중에서 최하위비트(DIN2)와 그 반전 신호(-DIN2 )에 기초한 전류량을 제공하는 제2 전류셀;
제1 전류셀과 제2 전류셀로부터 제공받은 전류량에 대응하는 제1 및 제2 아날로그 전압(VOCS+, VOCS-)을 제1 및 제2 클럭신호(Q1, Q2)에 따라 출력하는 차동 구조의 전류셀 구동부; 및
상기 제1 및 제2 클럭신호(Q1, Q2)를 기준으로 상기 제1 및 제2 아날로그 전압(VOCS+, VOCS-)을 샘플링 및 홀딩하여 글리치가 제거된 신호를 출력하는 차동 구조의 샘플링/홀딩 증폭 회로
를 포함하는 것을 특징으로 한다.
여기서, 상기 N-1 비트의 디지털 입력신호(DIN1)는 상기 N비트의 디지털 입력신호(DIN)의 최하위 비트(LSB)를 제외한 디지털 신호를 상기 제1 클럭신호(Q1) 위상에서는 그대로 보내고, 상기 제2 클럭신호(Q2) 위상에서는 반전하여 보내는 것을 특징으로 한다.
여기서, 상기 최하위비트(DIN2)는 상기 제1 클럭신호(Q1) 위상에서는 무조건 0을 출력하고, 상기 제2 클럭신호(Q2) 위상에서는 상기 N비트의 디지털 입력신호(D IN)의 최하위 비트(LSB)를 반전하여 출력하는 것을 특징으로 한다.
본 발명에 따르면, 기존의 전류셀 구동 방식의 변환기 출력단에 클럭이 적용 된 샘플-앤드-홀드 회로를 적용하고, 각각의 클럭의 위상에 대하여 전류셀 구동 방식 변환기의 출력값을 다르게 함으로써, 최종 출력신호의 해상도 확장이 가능하다. 또한, 부가적인 회로에 의하여 기존의 전류셀 구동방식의 변환기 출력단에 발생하는 글리치의 영향을 최소화함으로써 소모전류를 줄일 수 있고, 비교적 빠른 동작 속도의 변환기에서 소모 전력을 최소화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 전류셀 구동 방식의 디지털-아날로그 변환기의 구성 및 동작을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 전류셀 구동 방식의 디지털-아날로그 변환기의 회로도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 디지털-아날로그 변환기는, N 비트의 디지털 입력 신호 DIN을 N-1 비트의 DIN1 및 DIN2로 변환시켜 주는 디코딩 회로(110), 전류원 역할을 하는 M개의 전류셀(120), 상기 디코딩 회로(110)에서 생성된 N-1 비트의 디지털 입력신호 DIN1 및 DIN2에 의해 부하 RL1 및 R L2에 흐르는 전류량을 변화시키고, 상기 변환된 전류에 대응하는 아날로그 전압 VOCS1 및 VOCS2를 출력하는 전류셀 구동부(130), 및 상기 아날로그 전압 VOCS1 및 VOCS2를 각 클럭의 위상 Q 1 및 Q2에서 샘플링 또는 증폭하는 증폭회로(140)를 포함하며, 또한, 상기 증폭회로(140)로부터 출력되는 증폭된 아날로그 전압을 버퍼링시켜 최종 출력전압 VOUT을 출력하는 출력 버퍼(150)를 추가로 포함할 수 있다.
또한, 상기 전류셀 구동부(130)는 클럭의 위상 Q1 및 Q2에 의해 스위칭되는 제1 스위치(SW1)및 제2 스위치(SW2)를 포함하며, 상기 증폭회로(140)는 증폭기(141), 샘플링 커패시터(CS), 홀딩 커패시터(CH), 제3 스위치(SW3) 및 제4 스위치(SW4)를 포함한다.
구체적으로, 상기 샘플링/홀딩 증폭 회로(140)는, 양의 단자가 접지전압에 연결되는 증폭기(141); 일측이 상기 증폭기의 음의 단자(-)에 연결되고, 타측이 상기 제1 및 제2 전류셀 스위치(SW1, SW2)와 공통으로 연결되는 샘플링 커패시터(C S); 상기 증폭기의 음의 단자(-)에 연결되고, 타측이 상기 증폭기의 출력단에 연결되는 상기 홀딩 커패시터(CH); 상기 홀딩 커패시터(CH)와 병렬 연결되어, 상기 샘플링 커패시터(CS)에 샘플링되는 시점을 결정하는 제3 스위치(SW3); 및 상기 증폭기의 출력단에 직렬 연결되는 제4 스위치(SW4)를 포함한다.
도 1의 디지털-아날로그 변환기 회로에서 각 클럭 위상에서의 N-1 비트의 디지털 입력값 DIN1, DIN2에 의해 부하 RL1, RL2에 흐르는 전류량에 대응하는 아날로그 전압 VOCS1 및 VOCS2는 각각 VOCS1 = DIN1×Iunit ×RL1, VOCS2 = -DIN2×Iunit×RL2와 같다. 여기서, 상기 M개의 전류셀(120)과 연결되는 N-1 비트의 디지털 입력신호 DIN1 및 DIN2는 동시에 온이 되지 않는다. 즉, 각 클럭의 위상 Q1 및 Q2가 서로 반전된 상태이 므로, 상기 N-1 비트의 디지털 입력신호 DIN1 및 DIN2가 동시에 온이 되는 경우는 발생하지 않게 된다.
이때, RL1과 RL2가 동일하다고 가정하면, 최종 출력 전압 VOUT = (C H/CS)×(VOCS1 - VOCS2) = (CH/CS)×(DIN1 + DIN2)×Iunit ×RL와 같이 나타난다.
따라서, 디지털-아날로그 변환기의 최초 디지털 입력 DIN을 DIN = DIN1 + DIN2로 설정하면, M개의 전류셀을 사용하여 2M개의 전압 레벨에 해당하는 최종 출력을 얻을 수 있다. 다시 말하면, 종래에는 2M = 2N개의 전류셀을 통해 N 비트의 디지털 입력을 아날로그 변환 출력하였지만, 본 발명의 실시예에서는 M = 2N-1개의 전류셀을 사용하여 2M개의 전압 레벨에 해당하는 최종 출력을 얻게 되므로, 1 비트의 해상도가 확장된 결과가 된다.
도 2는 본 발명의 실시예에 따른 전류셀 구동 방식의 디지털-아날로그 변환기의 클럭 위상을 나타내는 도면으로서, 도 1에 도시된 각 스위치(SW1∼SW4)를 구동하는 클럭의 위상을 나타내고 있다.
먼저, 상기 증폭회로(140)의 샘플링 커패시터 CS와 연결된 스위치 SW1, SW2 를 구동하는 클럭 Q1과 Q2는 서로 반대 위상으로 동작하며, 상기 CS에 샘플링되는 시점을 결정하는 스위치 SW3을 구동하는 Q1P 신호는 Q1보다 먼저 로우 논리값으로 변환되도록 함으로써 SW1, SW2에 의한 스위칭 잡음의 영향을 최소화하고, 입력 신호 레벨 과 무관하게 샘플링 시점을 일정하게 유지하게 된다.
또한, 상기 출력 버퍼(150)와 연결되는 스위치 SW4를 구동하는 Q2D는 Q2 보다 늦게 하이 논리값으로 변환되도록 하여 상기 SW1, SW2에 의한 스위칭 잡음의 영향을 최소화하고, 출력신호의 안정화 시간을 최소화할 수 있다.
구체적으로, 상기 N-1 비트의 디지털 입력 DIN1, DIN2는 N 비트의 디지털 입력 DIN의 최하위 비트(LSB)를 패리티(parity)로 할당함으로써 간단하게 얻어진다. 즉, 상기 N 비트의 디지털 입력 DIN의 최하위 비트(LSB)가 패리티 비트로 할당되어 있는 경우, 상기 DIN의 최하위 비트(LSB)의 패리티가 0이면 최하위 비트(LSB)를 제외한 나머지 비트를 DIN1 및 DIN2로 동일하게 출력하고, 만일 상기 최하위 비트(LSB)의 패리티가 1이면 DIN1로는 최하위 비트(LSB)를 제외한 나머지 비트를 출력하고, DIN2로는 DIN1에 1을 더하여 출력한다.
예를 들어, 4비트의 디지털 입력신호를 갖는 디지털-아날로그 변환기에서 1010의 입력이 인가되면 최하위 비트(LSB)의 패리티가 0이므로 DIN1 및 DIN2는 동일하게 101의 값을 갖는다. 만일 1011의 입력이 인가되면 DIN1로는 최하위 비트(LSB)를 제외한 나머지 비트 101이 출력되고, DIN2로는 DIN1에 1을 더한 출력 110이 출력된다.
실질적으로, 최하위 비트(LSB)를 패리티 비트로 하는 N 비트의 디지털 입력 이 상기 디코딩 회로(110)에 입력되면, 상기 디코딩 회로(110)로부터 2개의 N-1 비트 디지털 신호로 변환된 신호는 각각 M개의 전류셀(120)과 부하에 대응하는 아날로그 신호로 변환된다.
결국, 2개의 N-1 비트 디지털 신호에 의해 상기 M개의 전류셀(120)이 각각 부하에 흐르는 전류량이 변화되고, 상기 변환된 전류에 대응하는 각각의 아날로그 전압을 출력하게 되므로, 기존의 DAC에 비해 M개의 전류셀을 사용하여 2M개의 전압 레벨에 해당하는 최종 출력을 얻을 수 있고, 최종 출력 전압은 1 비트의 해상도가 확장된 결과가 된다.
한편, 전술한 도 1의 전류셀 구동 방식의 디지털-아날로그 변환기 회로는 도 3과 같이 단순화하여 구현할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 전류셀 구동 방식의 디지털-아날로그 변환기의 회로도이고, 도 4는 도 3의 회로에서 각 클럭 위상에서의 디지털 신호를 예시하는 도면이다.
도 3을 참조하면, 샘플링 커패시터 CS에 대한 각 위상 Q1과 Q2에서의 스위치 연결을 다르게 하는 대신에 각 위상에서의 디지털 입력을 다르게 하는 방법을 사용한다. 이와 같이 구현할 경우, 각 위상에서 동일한 부하와 스위치를 사용할 수 있으므로 소자의 부정합에 의한 해상도의 저하를 방지할 뿐만 아니라 디지털 입력 DIN1 및 DIN2의 구현이 간단해진다. 여기서, 도 3에 도시된 도면부호는 도 1과 마찬가지로 도면부호 320은 전류원, 도면부호 330은 전류셀 구동부, 도면부호 340은 증 폭회로 그리고 도면부호 350은 출력 버퍼를 나타내며, 전류원(320)이 1개 추가되어 M+1(=2N-1+1)개가 되고, 전류셀 구동부(330)를 다르게 구성한 것을 알 수 있다.
도 4는 도 3의 각 위상에서의 전류셀 구동 신호 DIN1, DIN2를 예시하는 도면이다. 도 4에서 DIN1은 DIN의 최하위 비트(LSB)를 제외한 디지털 신호를 Q1 위상에서는 그대로 보내고 Q2 위상에서는 반전하여 보낸다. 이때, DIN2는 Q1 위상에서 DIN의 최하위 비트(LSB)를 보내고 Q2에서는 무조건 0을 출력한다.
예를 들어, 제1 예(Case I)에서, DIN이 "10010011"의 이진 데이터인 경우, DIN1은 DIN의 최하위 비트(LSB) "1"을 제외한 디지털 신호 "1001001"를 Q1 위상에서는 그대로 보내고, Q2 위상에서는 반전된 디지털 신호 "0110110"을 보내며, 이때, D IN2는 Q1 위상에서 DIN의 최하위 비트(LSB)인 "1"을 보내고, Q 2에서는 무조건 "0"을 출력한다.
제2 예(Case II)에서, DIN이 "10010010"의 이진 데이터인 경우, DIN1은 D IN의 최하위 비트(LSB) "0"을 제외한 디지털 신호 "1001001"를 Q1 위상에서는 그대로 보내고, Q2 위상에서는 반전된 디지털 신호 "0110110"을 보내며, 이때, DIN2 는 Q1 위상에서 DIN의 최하위 비트(LSB)인 "0"을 보내고, Q2에서는 무조건 "0"을 출력한다.
따라서, 최종출력 전압 VOUT = (CH/CS)×(DIN1 + DIN1 + DIN2)×Iunit×RL = (CH/CS) ×(DIN)×Iunit×RL을 얻을 수 있고, 전술한 도 1과 마찬가지 결과를 얻게 된다.
한편, 도 5는 도 3의 전류셀 구동 방식의 디지털-아날로그 변환기를 차동 구현한 회로도이고, 도 6은 도 5의 회로에서 각 클럭 위상에서의 디지털 신호를 예시하는 도면으로서, 도 5와 도 6에 나타나는 회로는 도 3의 전류셀 구동 방식의 디지털-아날로그 변환기 회로를 차동 구조로 구현한 회로와 각 위상에서의 전류셀 구동신호 DIN1, DIN2를 보인 예이다. 여기서, 도 5에 도시된 도면부호는 도 3과 마찬가지로 도면부호 520은 전류원, 도면부호 530은 전류셀 구동부, 그리고 도면부호 540은 증폭회로를 나타내며, 전류셀 구동부(530) 및 증폭회로(540)를 차동 구현한 것을 알 수 있다. 여기서, 도면부호 531은 차동 구조의 전류셀 스위치를 나타낸다.
도 5와 도 6을 참조하면, DIN1은 DIN의 최하위 비트를 제외한 디지털 신호를 Q1 위상에서는 그대로 보내고, Q2 위상에서는 반전하여 보낸다. 그리고 DIN2 는 Q1 위상에서 무조건 0을 보내고, DIN의 최하위 비트를 반전하여 출력한다. 따라서, 최종출력 전압 VOUT = (CH/CS)×(DIN1 + DIN1 + D IN2)×Iunit×RL = (CH/CS)×(DIN)×I unit×RL을 얻을 수 있다.
결과적으로 전류셀 구동을 위한 신호 DIN1, DIN2를 사용하여 DIN을 표현하고 각각의 제어신호 위상에 따라 구동신호의 값에 변화를 줌으로써, 동일한 단위 전류원 간의 소자 부정합에 무관하게 1bit의 추가적인 해상도 향상이 가능하다.
본 발명의 실시예에 따른 디지털-아날로그 변환기는 전류셀 구동 방식의 디 지털-아날로그 변환기의 최종 안정화된 전압을 샘플링하여 증폭하기 때문에 전류셀 구동 방식 디지털-아날로그 변환기 출력값 변화구간에 나타나는 글리치와 무관하게 최종 출력 버퍼의 선형성에 의해서 출력신호의 선형성이 결정된다.
전술한 도 1, 도 3 및 도 5를 비교하면, 도 1은 전류셀 구동 구조의 디지털-아날로그 변환기 출력단에 샘플-앤-홀드 증폭기를 적용하여 출력신호의 글리치를 최소화시키는 구조의 디지털-아날로그 변환기를 나타내고, 도 3은 한 개의 전류셀을 추가하고, 전류셀 스위치 구동신호의 각 위상에서의 디지털 값에 변화를 주고, 이 값을 조합함으로써, 디지털 입력 신호에 대한 아날로그 출력의 해상도를 1bit 확장하는 구조의 디지털-아날로그 변환기를 나타내며, 도 5는 한 개의 전류셀을 추가하고 전류셀 스위치 구동신호의 각 위상에서의 디지털 값에 변화를 주고 이 값을 조합함으로써 디지털 입력 신호에 대한 아날로그 출력의 해상도를 1bit 확장하는 차동 구조의 디지털-아날로그 변환기를 나타낸다.
따라서, 본 발명의 실시예에 따른 전류셀 구동 방식의 디지털-아날로그 변환기는 소자 부정합에 무관하게 1bit의 해상도를 추가적으로 향상시킬 수 있고, 또한 각각 글리치 최소화를 위해 전류셀 구동 방식 디지털-아날로그 변환기에서 일반적으로 채택하고 있는 온도계 코드 변환을 위한 디코더를 사용하지 않아도 될 뿐 아니라 전류셀 출력의 신호 안정화 시간을 줄이기 위해 요구되는 낮은 값의 출력 저항을 사용할 필요가 없게 된다.
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
본 발명에 따르면, 기존의 전류셀 구동 방식의 변환기 출력단에 클럭이 적용된 부가회로를 적용하고 각각의 클럭의 위상에 대하여 전류셀 구동 방식의 디지털-아날로그 변환기의 출력값을 다르게 함으로써, 최종 출력신호의 해상도 확장이 가능하다.
또한, 본 발명에 따르면 부가적인 회로에 의하여 기존의 전류셀 구동 방식의 변환기 출력단에 발생하는 글리치의 영향을 최소화함으로써 소모전류를 줄일 수 있다.

Claims (16)

  1. 전류셀 구동 방식의 디지털-아날로그 변환기에 있어서,
    N비트의 디지털 입력신호(DIN)를 수신하여 2개의 N-1 비트 디지털 신호(DIN1, DIN2)로 변환하는 디코더;
    상기 디지털 신호(DIN1, DIN2)에 기초한 전류량을 제공하는 M(= 2 N-1)개의 전류셀;
    상기 2개의 N-1 비트의 디지털 입력신호(DIN1, DIN2)에 기초한 전류량에 대응하는 제1 및 제2 아날로그 전압(VOCS1, VOCS2)을 제1 및 제2 클럭신호(Q1 , Q2)에 따라 각각 출력하는 전류셀 구동부; 및
    상기 제1 및 제2 클럭신호(Q1, Q2)를 기준으로 상기 제1 및 제2 아날로그 전압(VOCS1, VOCS2)을 샘플링 및 홀딩하여 글리치가 제거된 신호를 출력하는 샘플링/홀딩 증폭 회로
    를 포함하는 디지털-아날로그 변환기.
  2. 제1항에 있어서,
    상기 N비트의 디지털 입력신호(DIN)는 상기 2개의 N-1 비트의 디지털 입력신 호(DIN1, DIN2)의 합인 DIN1 + DIN2 로 설정되는 것을 특징으로 하는 디지털-아날로그 변환기.
  3. 제1항에 있어서,
    상기 제1 및 제2 클럭신호(Q1, Q2)는 서로 반전된 위상을 갖는 것을 특징으로 하는 디지털-아날로그 변환기.
  4. 제3항에 있어서,
    상기 클럭신호(Q1, Q2)의 각 위상에서의 디지털 값을 변경함으로써, 상기 N비트의 디지털 입력 신호(DIN)에 대한 아날로그 출력의 해상도가 1비트 확장되는 것을 특징으로 하는 디지털-아날로그 변환기.
  5. 제1항에 있어서, 상기 샘플링/홀딩 증폭 회로는,
    양의 단자가 접지전압에 연결되는 증폭기;
    일측이 상기 증폭기의 음의 단자(-)에 연결되고, 타측이 상기 클럭신호(Q1, Q2)에 의해 제어 되는 제1 및 제2 스위치(SW1, SW2)와 공통으로 연결되는 샘플링 커패시터(CS);
    상기 증폭기의 음의 단자(-)에 연결되고, 타측이 상기 증폭기의 출력단에 연 결되는 상기 홀딩 커패시터(CH);
    상기 홀딩 커패시터(CH)와 병렬 연결되어, 상기 샘플링 커패시터(CS)에 샘플링되는 시점을 결정하는 제3 스위치(SW3); 및
    상기 증폭기의 출력단에 직렬 연결되는 제4 스위치(SW4)
    를 포함하는 디지털-아날로그 변환기.
  6. 제5항에 있어서,
    상기 제3 스위치(SW3)를 구동하는 신호(Q1P)는 입력신호 레벨과 무관하게 샘플링 시점이 일정하게 유지되도록 상기 제1 클럭신호(Q1)보다 먼저 로우논리값으로 하강하는 것을 특징으로 하는 디지털-아날로그 변환기.
  7. 제5항에 있어서,
    상기 제4 스위치(SW4)를 구동하는 신호(Q2D)는 출력신호의 안정화 시간이 단축되도록 제2 클럭신호(Q2)보다 늦게 하이논리 값으로 상승하는 것을 특징으로 하는 디지털-아날로그 변환기.
  8. 제1항에 있어서,
    상기 샘플링/홀딩 증폭회로로부터 출력되는 아날로그 전압을 버퍼링시켜 최 종 출력전압(VOUT)을 출력하는 출력 버퍼를 추가로 포함하는 디지털-아날로그 변환기.
  9. 제1항에 있어서,
    상기 N-1 비트의 디지털 입력(DIN1, DIN2)은 N 비트의 디지털 입력(DIN )의 최하위 비트(LSB)가 패리티(parity)로 할당된 것을 특징으로 하는 디지털-아날로그 변환기.
  10. 제9항에 있어서,
    상기 N 비트의 디지털 입력(DIN)의 최하위 비트(LSB)의 패리티가 0이면 최하위 비트(LSB)를 제외한 나머지 비트를 상기 N-1 비트의 디지털 입력(DIN1, DIN2)으로 동일하게 출력하고, 상기 최하위 비트(LSB)의 패리티가 1이면 DIN1로는 최하위 비트(LSB)를 제외한 나머지 비트를 출력하고, DIN2로는 DIN1에 1을 더하여 출력하는 것을 특징으로 하는 디지털-아날로그 변환기.
  11. 전류셀 구동 방식의 디지털-아날로그 변환기에 있어서,
    N비트의 디지털 입력신호(DIN) 중 N-1 비트의 디지털 입력신호(DIN1)에 기초한 전류량을 제공하는 M(= 2N-1)개의 제1 전류셀 그룹;
    N비트의 디지털 입력신호(DIN) 중 최하위비트(DIN2)에 기초한 전류량을 제공하는 제2 전류셀;
    상기 제1 전류셀과 제2 전류셀로부터 제공받은 전류량에 대응하는 아날로그 전압을 제1 및 제2 클럭신호(Q1, Q2)에 따라 출력하는 전류셀 구동부; 및
    상기 제1 및 제2 클럭신호(Q1, Q2)를 기준으로 상기 아날로그 전압을 샘플링 및 홀딩하여 출력하는 샘플링/홀딩 증폭 회로
    를 포함하는 디지털-아날로그 변환기.
  12. 제11항에 있어서,
    상기 N-1 비트의 디지털 입력신호(DIN1)는 상기 N비트의 디지털 입력신호(DIN)의 최하위 비트(LSB)를 제외한 디지털 신호를 상기 제1 클럭신호(Q1) 위상에서는 그대로 출력하고, 상기 제2 클럭신호(Q2) 위상에서는 반전하여 출력하는 것을 특징으로 하는 디지털-아날로그 변환기.
  13. 제11항에 있어서,
    상기 최하위비트(DIN2)는 상기 제1 클럭신호(Q1) 위상에서는 상기 N비트의 디 지털 입력신호(DIN)의 최하위 비트(LSB)를 출력하고, 상기 제2 클럭신호(Q2) 위상에서는 무조건 0을 출력하는 것을 특징으로 하는 디지털-아날로그 변환기.
  14. 전류셀 구동 방식의 디지털-아날로그 변환기에 있어서,
    N비트의 디지털 입력신호(DIN) 중에서 N-1 비트의 디지털 입력신호(DIN1)와 반전신호(-DIN1)에 기초한 전류량을 제공하는 M(= 2N-1)개의 제1 전류셀 그룹;
    N비트의 디지털 입력신호(DIN) 중에서 최하위비트(DIN2)와 그 반전 신호(-DIN2 )에 기초한 전류량을 제공하는 제2 전류셀;
    제1 전류셀과 제2 전류셀로부터 제공받은 전류량에 대응하는 제1 및 제2 아날로그 전압(VOCS+, VOCS-)을 제1 및 제2 클럭신호(Q1, Q2)에 따라 출력하는 차동 구조의 전류셀 구동부; 및
    상기 제1 및 제2 클럭신호(Q1, Q2)를 기준으로 상기 제1 및 제2 아날로그 전압(VOCS+, VOCS-)을 샘플링 및 홀딩하여 글리치가 제거된 신호를 출력하는 차동 구조의 샘플링/홀딩 증폭 회로
    를 포함하는 디지털-아날로그 변환기.
  15. 제14항에 있어서,
    상기 N-1 비트의 디지털 입력신호(DIN1)는 상기 N비트의 디지털 입력신호(DIN)의 최하위 비트(LSB)를 제외한 디지털 신호를 상기 제1 클럭신호(Q1) 위상에서는 그대로 보내고, 상기 제2 클럭신호(Q2) 위상에서는 반전하여 보내는 것을 특징으로 하는 디지털-아날로그 변환기.
  16. 제14항에 있어서,
    상기 최하위비트(DIN2)는 상기 제1 클럭신호(Q1) 위상에서는 무조건 0을 출력하고, 상기 제2 클럭신호(Q2) 위상에서는 상기 N비트의 디지털 입력신호(DIN )의 최하위 비트(LSB)를 반전하여 출력하는 것을 특징으로 하는 디지털-아날로그 변환기.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849787B1 (ko) 2006-11-13 2008-07-31 삼성전기주식회사 분해능 확장이 용이한 디지털-아날로그 컨버터
US11552623B2 (en) 2020-12-28 2023-01-10 POSTECH Research and Business Development Foundation Device and method of generating nonlinear waveform signal

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002364712A1 (en) * 2001-11-30 2003-06-17 Second Sight, Llc Floating gate digital-to-analog converter
EP1748565B1 (en) * 2005-07-27 2009-10-21 Verigy (Singapore) Pte. Ltd. Digital to analog conversion using summation of multiple DACs
US7446683B2 (en) * 2005-11-03 2008-11-04 Samsung Electronics Co., Ltd. Digital current source
US7369077B2 (en) * 2006-04-28 2008-05-06 Artimi, Inc. Differential current-steering digital-to-analog converter
KR100804645B1 (ko) 2006-11-07 2008-02-20 삼성전자주식회사 자체 차단형 전류모드 디지털/아날로그 변환기를 가지는연속시간 델타 시그마 변조기
US7369076B1 (en) * 2006-12-04 2008-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. High precision DAC with thermometer coding
US7525472B2 (en) * 2006-12-27 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Integration type and converter and device including same
TWI416879B (zh) * 2010-01-18 2013-11-21 Univ Nat Chiao Tung Digital analog conversion device
US8441382B2 (en) * 2010-03-15 2013-05-14 Stmicroelectronics Pvt. Ltd. Current steering DAC with switched cascode output current source/sink
US8344922B2 (en) * 2010-08-03 2013-01-01 Crest Semiconductors, Inc. Digital-to-analog converter with code independent output capacitance
US8860597B2 (en) 2011-07-06 2014-10-14 Qualcomm Incorporated Digital to-analog converter circuitry with weighted resistance elements
US9094042B2 (en) * 2013-08-09 2015-07-28 Silicon Laboratories Inc. DAC current source matrix patterns with gradient error cancellation
US10290573B2 (en) * 2015-07-02 2019-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR101905044B1 (ko) * 2017-01-10 2018-10-05 서강대학교산학협력단 부분 소자 정합 기법 기반의 전류 구동 디지털 아날로그 컨버터
JP2019161622A (ja) * 2018-03-16 2019-09-19 旭化成エレクトロニクス株式会社 Ｄａ変換装置およびｄａ変換方法
CN109510624B (zh) * 2018-10-22 2022-12-06 中国航空工业集团公司洛阳电光设备研究所 一种机载设备高电压数模转换及检验装置
CN111565049B (zh) * 2020-07-20 2020-10-23 微龛(广州)半导体有限公司 二进制加权电流产生电路及数模转换器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5909187A (en) * 1997-08-26 1999-06-01 C-Cube Microsystems Current steering circuit for a digital-to-analog converter
GB2373654B (en) * 2001-03-21 2005-02-09 Fujitsu Ltd Reducing jitter in mixed-signal integrated circuit devices
US6639534B2 (en) * 2002-02-14 2003-10-28 Silicon Laboratories, Inc. Digital-to-analog converter switching circuitry
US6667703B1 (en) 2002-08-30 2003-12-23 Lsi Logic Corporation Matching calibration for digital-to-analog converters
US6703956B1 (en) 2003-01-08 2004-03-09 Agilent Technologies, Inc. Technique for improved linearity of high-precision, low-current digital-to-analog converters
US6927714B1 (en) * 2004-03-31 2005-08-09 Maxim Integrated Products, Inc. Current steering digital-to-analog (DAC) converter with improved dynamic performance

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849787B1 (ko) 2006-11-13 2008-07-31 삼성전기주식회사 분해능 확장이 용이한 디지털-아날로그 컨버터
US11552623B2 (en) 2020-12-28 2023-01-10 POSTECH Research and Business Development Foundation Device and method of generating nonlinear waveform signal

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