JP4528101B2 - Ｄ／ａ変換回路、有機ｅｌ駆動回路および有機ｅｌ表示装置 - Google Patents
Ｄ／ａ変換回路、有機ｅｌ駆動回路および有機ｅｌ表示装置 Download PDFInfo
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Description
この発明は、Ｄ／Ａ変換回路、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、電源電圧が低い場合であっても大きな変換電流を得ることができるカレントミラー回路を用いたＤ／Ａ変換回路の改良に関する。さらには、カレントミラー回路を利用したＤ／Ａ変換回路により表示データに応じた駆動電流を生成して有機ＥＬパネルの端子ピンに出力するカラムライン（有機ＥＬ素子の陽極側ドライブライン、以下同じ）の電流駆動回路において、有機ＥＬ素子を初期充電するためにピークをもつ電流を低電圧駆動のＤ／Ａ変換回路で生成することができ、かつ、ピン対応の各駆動回路の占有面積を増加させないで済むような有機ＥＬ駆動回路の改良に関する。
携帯電話機，ＰＨＳ、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される有機ＥＬ表示装置の有機ＥＬ表示パネルでは、カラムラインの数が３９６個（１３２×３）の端子ピン、ローラインが１６２個の端子ピンを持つものが提案され、カラムライン、ローラインの端子ピンはこれ以上に増加する傾向にある。
このような有機ＥＬ表示パネルの駆動回路として、カラムピン対応にＤ／Ａ変換回路（以下Ｄ／Ａ）を設けたこの出願人の特開２００３−２３４６５５号の出願が公開され、公知である（特許文献１）。これは、カラムピン対応のＤ／Ａが表示データと基準駆動電流とを受けて、基準駆動電流に従って表示データをＤ／Ａ変換してピン対応にカラム方向の駆動電流あるいはこの駆動電流の元となる電流を生成する。
このような有機ＥＬ表示パネルの駆動回路として、カラムピン対応にＤ／Ａ変換回路（以下Ｄ／Ａ）を設けたこの出願人の特開２００３−２３４６５５号の出願が公開され、公知である（特許文献１）。これは、カラムピン対応のＤ／Ａが表示データと基準駆動電流とを受けて、基準駆動電流に従って表示データをＤ／Ａ変換してピン対応にカラム方向の駆動電流あるいはこの駆動電流の元となる電流を生成する。
消費電力を低減するために、前記のＤ／Ａの電源電圧は、例えば、ＤＣ３Ｖ程度と低く抑えられ、最終段の出力段電流源の電源電圧だけを、例えば、ＤＣ１５Ｖ〜２０Ｖとしている。Ｄ／Ａは、基準駆動電流を受けて有機ＥＬ素子の駆動電流の元となる電流を生成して出力段電流源を駆動する。これにより電流駆動回路全体の消費電力を低く抑えている。この場合に端子ピンに送出される有機ＥＬ素子の駆動電流は、容量性負荷となる有機ＥＬ素子を初期充電して駆動するために駆動初期にはピーク電流とされる。
駆動電流におけるピーク電流の生成は、Ｄ／Ａより前段の回路で行われる場合とＤ／Ａより後段で行われる場合とがある。前記の特開２００３−２３４６５５号では、ピーク電流生成回路をＤ／Ａと出力段電流源との間に置いている。
このピーク電流生成回路は、カラムピン対応に設けられるので、前記の位置に独立の回路として設けると、電流値が大きいので、カラムピン数が増加した場合に、その分、電流駆動回路の回路規模が大きくなる欠点がある。この問題を解決するために、出願人は、カレントミラー回路で構成されるＤ／Ａの入力側にピーク電流生成回路を付加した発明を特開２００３−３０８０４３号として出願している（特許文献２）。
特開２００３−２３４６５５号公報
特開２００３−３０８０４３号公報
このピーク電流生成回路は、カラムピン対応に設けられるので、前記の位置に独立の回路として設けると、電流値が大きいので、カラムピン数が増加した場合に、その分、電流駆動回路の回路規模が大きくなる欠点がある。この問題を解決するために、出願人は、カレントミラー回路で構成されるＤ／Ａの入力側にピーク電流生成回路を付加した発明を特開２００３−３０８０４３号として出願している（特許文献２）。
しかし、Ｄ／Ａを構成するカレントミラー回路にピーク電流生成回路を付加すると、ピーク電流を発生する電流値までＤ／Ａ変換電流を大きくする必要がある。消費電力を低減するために、Ｄ／ＡをＭＯＳトランジスタで構成すると、カレントミラー回路の入力側トランジスタのゲート−ソース間電圧ＶGSを大きくして入力側トランジスタに大きな駆動電流を流さなければ、カレントミラー回路の出力側トランジスタに大きな変換電流を得ることはできない。しかし、Ｄ／Ａの電源電圧がＤＣ３Ｖ程度か、これ以下になると、ゲート−ソース間電圧ＶGSが低い電源電圧によって制限を受けて、十分な電流値のピーク電流を発生することができなくなる。その結果、定常時の駆動電流値に対して１０倍程度のピーク電流を得ることが難しくなる。
このような問題を回避するために、レベルシフト回路等により入力側トランジスタの駆動電圧をレベルシフトすることが考えられるが、そのようにすると、ピーク電流生成回路を独立に設けた場合と同様に回路規模が増加してしまう。
このような問題を回避するために、レベルシフト回路等により入力側トランジスタの駆動電圧をレベルシフトすることが考えられるが、そのようにすると、ピーク電流生成回路を独立に設けた場合と同様に回路規模が増加してしまう。
一方、カレントミラー回路で基準駆動電流に従って表示データをＤ／Ａ変換する場合、各端子ピンに対応するそれぞれのＤ／Ａ変換回路の変換特性のばらつきがカラムピン相互の出力電流のばらつきとなり、それが表示画面の輝度むら、輝度ばらつきとなって現れてくる。
この輝度むら、輝度ばらつきは、Ｄ／Ａが受ける基準駆動電流の電流値を調整しても吸収し切れないため、Ｄ／Ａに変換電流値を調整する調整回路を設けることが必要になる。しかし、この調整回路は、カラムピン対応に設けなければならないために、調整回路の素子数が多くなるとやはり回路規模が大きくなって、ＩＣとして電流駆動回路をワンチップ化することが難しくなる。
この輝度むら、輝度ばらつきは、Ｄ／Ａが受ける基準駆動電流の電流値を調整しても吸収し切れないため、Ｄ／Ａに変換電流値を調整する調整回路を設けることが必要になる。しかし、この調整回路は、カラムピン対応に設けなければならないために、調整回路の素子数が多くなるとやはり回路規模が大きくなって、ＩＣとして電流駆動回路をワンチップ化することが難しくなる。
このような問題を解決するために、出願人は、チャネル長の長いトランジスタを用いるＤ／Ａの発明をすでにＵＳ出願番号１０，９４８，２３７として出願している。これによりＤ／Ａの出力側トランジスタの出力電圧のばらつきが低減される。しかし、チャネル長の長いトランジスタを使用すると、カレントミラー回路の入力側トランジスタの電圧ＶGSを大きくせざるを得なくなる。そのため、このチャネル長の長いトランジスタを使用したＤ／Ａは、電源電圧をあまり低くできない欠点がある。
この発明の目的は、このような従来技術の問題点を解決するものであって、電源電圧が低い場合であっても大きな変換電流を得ることができるカレントミラー回路を用いたＤ／Ａを提供することにある。
この発明の他の目的は、有機ＥＬ素子を初期充電するためのピーク電流の生成を低電圧駆動のＤ／Ａにおいて生成することができ、かつ、ピン対応の各駆動回路の占有面積を増加させないで済む有機ＥＬ駆動回路を提供することにある。
この発明のさらに他の目的は、輝度むらむを低減することができる有機ＥＬ表示装置を提供することにある。
この発明の目的は、このような従来技術の問題点を解決するものであって、電源電圧が低い場合であっても大きな変換電流を得ることができるカレントミラー回路を用いたＤ／Ａを提供することにある。
この発明の他の目的は、有機ＥＬ素子を初期充電するためのピーク電流の生成を低電圧駆動のＤ／Ａにおいて生成することができ、かつ、ピン対応の各駆動回路の占有面積を増加させないで済む有機ＥＬ駆動回路を提供することにある。
この発明のさらに他の目的は、輝度むらむを低減することができる有機ＥＬ表示装置を提供することにある。
このような目的を達成するためのこの発明のＤ／Ａ、有機ＥＬ駆動回路または有機ＥＬ表示装置の特徴は、入力側トランジスタ回路と出力側トランジスタ回路とを有するカレントミラー回路で構成されるＤ／Ａ変換回路において、
カレントミラー回路の入力側トランジスタ回路が、ゲートが共通に接続され一方のソースと他方のドレインとが接続された第１のＭＯＳトランジスタと第２のＭＯＳトランジスタからなる直列回路と第１のＭＯＳトランジスタに並列に設けられた第１のスイッチ回路とを有しかつ第２のＭＯＳトランジスタが第１のＭＯＳトランジスタよりゲート長が短いものであり、
第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタにおける接続されていない残りのソースあるいは残りのドレインのいずれか一方が、直接、他の素子および他の回路のいずれかを介して所定の電圧の電源電圧ラインに接続されていて、
所定の電圧によって残りのソースと前記ゲート間の電圧が制限されることにより直列回路に流すことができないような大きな電流値の電流をソース・ドレイン間に流すことが必要なときに、第１のスイッチ回路をＯＮにして前記の大きな電流値の電流を直列回路に流してカレントミラー回路の出力側トランジスタ回路に前記の大きな電流値に対応するアナログ変換電流を得るものである。
カレントミラー回路の入力側トランジスタ回路が、ゲートが共通に接続され一方のソースと他方のドレインとが接続された第１のＭＯＳトランジスタと第２のＭＯＳトランジスタからなる直列回路と第１のＭＯＳトランジスタに並列に設けられた第１のスイッチ回路とを有しかつ第２のＭＯＳトランジスタが第１のＭＯＳトランジスタよりゲート長が短いものであり、
第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタにおける接続されていない残りのソースあるいは残りのドレインのいずれか一方が、直接、他の素子および他の回路のいずれかを介して所定の電圧の電源電圧ラインに接続されていて、
所定の電圧によって残りのソースと前記ゲート間の電圧が制限されることにより直列回路に流すことができないような大きな電流値の電流をソース・ドレイン間に流すことが必要なときに、第１のスイッチ回路をＯＮにして前記の大きな電流値の電流を直列回路に流してカレントミラー回路の出力側トランジスタ回路に前記の大きな電流値に対応するアナログ変換電流を得るものである。
この発明では、この構成のように、第２のＭＯＳトランジスタのゲート長が第１のＭＯＳトランジスタより短いので、第１のスイッチ回路がＯＮになって第１のＭＯＳトランジスタがショートされて無効にされたときには、直列回路は、ゲート長が短い第２のＭＯＳトランジスタのみの動作になる。
後述する式(2)で示すようにゲート−ソース間電圧ＶGSは、ゲート長（チャネル長Ｌ）とドレイン電流ＩDとの積の関数となる。そこで、ゲート長（チャネル長Ｌ）を１／２以下にすると、同じ電圧ＶGSでは、２倍程度のドレイン電流ＩDを流すことができる。
一方、有機ＥＬ素子を初期充電するためのピーク駆動電流値としては定常駆動時の少なくとも２倍以上の電流が必要とされる。そこで、前記のように、第１のＭＯＳトランジスタとこれよりゲート長が短い第２のＭＯＳトランジスタの直列回路を形成して、第１のＭＯＳトランジスタを第１のスイッチ回路でショートする。このにようにすることで、定常駆動の電流値の２倍以上の駆動電流でカレントミラー回路の入力側トランジスタ回路を駆動する。これにより、カレントミラー回路の出力側トランジスタ回路には、変換対象となる表示データの値が同じであっても２倍以上のアナログ変換電流を得ることが可能になる。
なお、後述する式(1)，式(2)で説明するようにように、ゲート長（チャネル長Ｌ）は、アナログ変換精度に影響を与えるので、定常駆動状態での有機ＥＬ素子発光駆動には長い方が好ましい。
後述する式(2)で示すようにゲート−ソース間電圧ＶGSは、ゲート長（チャネル長Ｌ）とドレイン電流ＩDとの積の関数となる。そこで、ゲート長（チャネル長Ｌ）を１／２以下にすると、同じ電圧ＶGSでは、２倍程度のドレイン電流ＩDを流すことができる。
一方、有機ＥＬ素子を初期充電するためのピーク駆動電流値としては定常駆動時の少なくとも２倍以上の電流が必要とされる。そこで、前記のように、第１のＭＯＳトランジスタとこれよりゲート長が短い第２のＭＯＳトランジスタの直列回路を形成して、第１のＭＯＳトランジスタを第１のスイッチ回路でショートする。このにようにすることで、定常駆動の電流値の２倍以上の駆動電流でカレントミラー回路の入力側トランジスタ回路を駆動する。これにより、カレントミラー回路の出力側トランジスタ回路には、変換対象となる表示データの値が同じであっても２倍以上のアナログ変換電流を得ることが可能になる。
なお、後述する式(1)，式(2)で説明するようにように、ゲート長（チャネル長Ｌ）は、アナログ変換精度に影響を与えるので、定常駆動状態での有機ＥＬ素子発光駆動には長い方が好ましい。
このようなことから、Ｄ／Ａを構成するカレントミラー回路の入力側トランジスタを駆動するときのゲート−ソース間の電圧ＶGSが電源ラインの電圧で制限を受けて発生できないような大きな電流をカレントミラー回路の入力側トランジスタのソース−ドレイン間に発生しなければならないときに、例えば、前記のようにピーク電流を生成するときに、第１のスイッチ回路をＯＮにすることで、前記のゲート−ソース間の電圧ＶGSが電源電圧で制限される電圧（前記の所定の電圧）より低い電圧であっても、それを第２のＭＯＳトランジスタのゲート−ソース間に加えて大きな駆動電流を流して、Ｄ／Ａ変換電流を得ることができる。
これにより、たとえＤ／Ａの電源電圧が低い場合であっても、ゲート−ソース間電圧を低くでき、かつ、ピーク電流となるような大きなＤ／Ａ変換電流をカレントミラー回路の出力側トランジスタ回路に発生することができる。
なお、スイッチ回路を構成するトランジスタの領域は、電流出力動作のトランジスタの領域に比べて非常に小さくできるので、たとえスイッチ回路を追加してもその占有面積は少なくて済む。
その結果、この発明は、電源電圧が低い場合であっても大きなＤ／Ａ変換電流を得ることができるカレントミラー回路を用いたＤ／Ａを実現できる。さらに、この発明は、このＤ／Ａを用いることにより、有機ＥＬ素子を初期充電するために駆動電流に発生させるピーク電流の生成を低電圧駆動のＤ／Ａの変換電流として生成でき、かつ、ピン対応の各駆動回路の占有面積を増加させないで済む。
これにより、たとえＤ／Ａの電源電圧が低い場合であっても、ゲート−ソース間電圧を低くでき、かつ、ピーク電流となるような大きなＤ／Ａ変換電流をカレントミラー回路の出力側トランジスタ回路に発生することができる。
なお、スイッチ回路を構成するトランジスタの領域は、電流出力動作のトランジスタの領域に比べて非常に小さくできるので、たとえスイッチ回路を追加してもその占有面積は少なくて済む。
その結果、この発明は、電源電圧が低い場合であっても大きなＤ／Ａ変換電流を得ることができるカレントミラー回路を用いたＤ／Ａを実現できる。さらに、この発明は、このＤ／Ａを用いることにより、有機ＥＬ素子を初期充電するために駆動電流に発生させるピーク電流の生成を低電圧駆動のＤ／Ａの変換電流として生成でき、かつ、ピン対応の各駆動回路の占有面積を増加させないで済む。
図１は、この発明のＤ／Ａ変換回路を適用した一実施例の有機ＥＬ駆動回路のブロック図であり、図２は、カレントミラー形のＤ／Ａ変換回路におけるトランジスタセルにおけるセル回路の回路図、図３は、トランジスタセルのセル回路の半導体構造の説明図、そして、図４は、他のトランジスタセルのセル回路の半導体構造の説明図である。
ところで、ＭＯＳトランジスタによるカレントミラー回路において、所定の入力駆動電流値Ｉp（基準駆動電流Ｉpの電流値に相当）に対する出力側電流値のばらつきΔＩは、次のような式で表すことができる。なお、式の説明の都合上、ゲート長をチャネル長Ｌで説明する。
ΔＩ＝Ｉp−２ΔＶth／（ＶGS−Ｖth）……(1)
だだし、ＶGSは、ゲート−ソース間電圧、Ｖthは閾値電圧、ΔＶthは、そのトランジスタの設計基準となる閾値電圧に対する差電圧である。
前記の(1)式の（ＶGS−Ｖth）は、次の式で表すことができる。
ＶGS−Ｖth＝√{(２/μnＣox)・(Ｌ／Ｗ)・ＩD}……(2)
ただし、μnは電子移動度、Ｃoxはゲート酸化膜の単位面積あたりの容量、ＩDはドレイン電流、Ｌはチャネル長、Ｗはチャネル幅である。
ところで、ＭＯＳトランジスタによるカレントミラー回路において、所定の入力駆動電流値Ｉp（基準駆動電流Ｉpの電流値に相当）に対する出力側電流値のばらつきΔＩは、次のような式で表すことができる。なお、式の説明の都合上、ゲート長をチャネル長Ｌで説明する。
ΔＩ＝Ｉp−２ΔＶth／（ＶGS−Ｖth）……(1)
だだし、ＶGSは、ゲート−ソース間電圧、Ｖthは閾値電圧、ΔＶthは、そのトランジスタの設計基準となる閾値電圧に対する差電圧である。
前記の(1)式の（ＶGS−Ｖth）は、次の式で表すことができる。
ＶGS−Ｖth＝√{(２/μnＣox)・(Ｌ／Ｗ)・ＩD}……(2)
ただし、μnは電子移動度、Ｃoxはゲート酸化膜の単位面積あたりの容量、ＩDはドレイン電流、Ｌはチャネル長、Ｗはチャネル幅である。
そこで、ＩDを一定値と考えた場合に、（ＶGS−Ｖth）を大きくすれば、ばらつきΔＩは小さくなる。（ＶGS−Ｖth）を大きくするには、Ｌ／Ｗを大きくすることが必要となる。言い換えれば、その逆数のＷ／Ｌを小さくすればよい。
そのためには、チャネル長の長いトランジスタを使用することが必要になる。チャネル長の長いトランジスタを使用すると、その分、ゲート−ソース間の電圧ＶGSが高くなる。 一方、駆動ピン数は高解像度化の要請により増加する傾向にある。これにより消費電力が増加するので、その低減がいっそう要求される。そのため、Ｄ／Ａの動作電源電圧を３Ｖ程度か、それ以下に抑える必要がある。したがって、ゲート−ソース間電圧ＶGSを大きくすることはできない。
ここで、式(2)によれば、同じ電圧ＶGSにおいては、チャネル長Ｌを１／２にしたときには、２倍の電流値のドレイン電流ＩDを流すことができる。
そこで、この発明では、２つのＭＯＳトランジスタを直列に接続しておき、定常駆動の場合には、２つのＭＯＳトランジスタを直列回路を利用してピーク駆動時の２倍以上にチャネル長を長くし、各Ｄ／Ａ間でのアナログ変換電流値のばらつきを抑えかつ変換精度を向上させる。そして、ピーク電流駆動のときにはチャネル長を短くしておき、ゲート−ソース間の電圧ＶGSを高くすることなく、カレントミラー回路の入力側トランジスタに定常駆動時の２倍以上の大きな駆動電流を流して大きな変換電流をＤ／Ａで生成して有機ＥＬ素子の駆動電流にピーク電流を生成する。
なお、ピーク電流駆動時にチャネル長が短くなってＤ／Ａ変換電流に精度が多少落ちたとしても、これにより発生する有機ＥＬ素子の駆動電流の多くは、有機ＥＬ素子の初期充電のために使用されることから、その期間は短いので、有機ＥＬ素子の発光輝度に対する影響はほとんど現れない。
そのためには、チャネル長の長いトランジスタを使用することが必要になる。チャネル長の長いトランジスタを使用すると、その分、ゲート−ソース間の電圧ＶGSが高くなる。 一方、駆動ピン数は高解像度化の要請により増加する傾向にある。これにより消費電力が増加するので、その低減がいっそう要求される。そのため、Ｄ／Ａの動作電源電圧を３Ｖ程度か、それ以下に抑える必要がある。したがって、ゲート−ソース間電圧ＶGSを大きくすることはできない。
ここで、式(2)によれば、同じ電圧ＶGSにおいては、チャネル長Ｌを１／２にしたときには、２倍の電流値のドレイン電流ＩDを流すことができる。
そこで、この発明では、２つのＭＯＳトランジスタを直列に接続しておき、定常駆動の場合には、２つのＭＯＳトランジスタを直列回路を利用してピーク駆動時の２倍以上にチャネル長を長くし、各Ｄ／Ａ間でのアナログ変換電流値のばらつきを抑えかつ変換精度を向上させる。そして、ピーク電流駆動のときにはチャネル長を短くしておき、ゲート−ソース間の電圧ＶGSを高くすることなく、カレントミラー回路の入力側トランジスタに定常駆動時の２倍以上の大きな駆動電流を流して大きな変換電流をＤ／Ａで生成して有機ＥＬ素子の駆動電流にピーク電流を生成する。
なお、ピーク電流駆動時にチャネル長が短くなってＤ／Ａ変換電流に精度が多少落ちたとしても、これにより発生する有機ＥＬ素子の駆動電流の多くは、有機ＥＬ素子の初期充電のために使用されることから、その期間は短いので、有機ＥＬ素子の発光輝度に対する影響はほとんど現れない。
図１において、１０は、有機ＥＬ駆動回路のカラムドライバであって、１１は、そのＤ／Ａ、１２は、基準駆動電流Ｉpを発生する定電流源、１３は、カレントミラー電流出力回路、１４は、ピーク電流生成回路、１５は、コントロール回路、そして、１６は表示データを記憶するレジスタである。
Ｄ／Ａ１１は、２個の入力側トランジスタセルＴNa，ＴNpと多数の出力側トランジスタセルＴNb〜ＴNn-1とによるカレントミラー回路で構成される。入力側トランジスタセルＴNpは、入力側トランジスタセルＴNaに並列に設けられている。
各トランジスタセルＴNa〜ＴNn-1，ＴNpは、ドレイン端子Ｄとゲート端子Ｇ、ソース端子Ｓ、そして端子ＣＴ、端子＊ＣＴとを有する図２に示すセル回路１により構成されている。それぞれのセル回路１のソース端子Ｓは、グランドＧＮＤに接続されている。各トランジスタセルＴNa〜ＴNn-1，ＴNpのセル回路１の端子ＣＴは、共通に接続されて端子ＣＴとしてＤ／Ａ１１の入力端子として外部に取出されている。
各トランジスタセルＴNa，ＴNp，ＴNb〜ＴNn-1のゲート端子Ｇは共通に接続されている。さらに、トランジスタセルＴNa，ＴNpのセル回路１のゲート端子Ｇとドレイン端子ＤとがＤ／Ａ１１の入力端子１１ａに接続されることでダイオード接続され、これらトランジスタがカレントミラー回路の入力側トランジスタとなっている。
図２において、トランジスタセルＴNaのセル回路１の端子＊ＣＴは、所定のバイアスラインに接続され、これによりスイッチ回路ＳＷ2がＯＮに設定されている。このスイッチ回路ＳＷ2は、Ｄ／Ａのバランス上挿入されているスイッチである。
トランジスタセルＴNpのセル回路１の端子＊ＣＴは、Ｄ／Ａ１１の外部に取出され、インバータ１７を介してコントロールパルスＣＯＮＴを受ける。各トランジスタセルＴNb〜ＴNpのセル回路１の端子＊ＣＴは、それぞれ表示データＤ0〜Ｄn-1の端子になっている。すなわち、各トランジスタセルＴNb〜ＴNn-1のスイッチ回路ＳＷ2は、レジスタ１６から送出される表示データに応じてそのＯＮ／ＯＦＦが決定される。表示データは、コントロール回路１５のラッチパルスＬPに応じてＭＰＵ等からレジスタ１６にセットされる。なお、コントロールパルスＣＯＮＴは、有機ＥＬ素子の駆動電流にピーク電流を発生させるための制御信号であり、これがＨＩＧＨレベル（“Ｈ”）の期間がピーク電流発生期間となる。
Ｄ／Ａ１１は、２個の入力側トランジスタセルＴNa，ＴNpと多数の出力側トランジスタセルＴNb〜ＴNn-1とによるカレントミラー回路で構成される。入力側トランジスタセルＴNpは、入力側トランジスタセルＴNaに並列に設けられている。
各トランジスタセルＴNa〜ＴNn-1，ＴNpは、ドレイン端子Ｄとゲート端子Ｇ、ソース端子Ｓ、そして端子ＣＴ、端子＊ＣＴとを有する図２に示すセル回路１により構成されている。それぞれのセル回路１のソース端子Ｓは、グランドＧＮＤに接続されている。各トランジスタセルＴNa〜ＴNn-1，ＴNpのセル回路１の端子ＣＴは、共通に接続されて端子ＣＴとしてＤ／Ａ１１の入力端子として外部に取出されている。
各トランジスタセルＴNa，ＴNp，ＴNb〜ＴNn-1のゲート端子Ｇは共通に接続されている。さらに、トランジスタセルＴNa，ＴNpのセル回路１のゲート端子Ｇとドレイン端子ＤとがＤ／Ａ１１の入力端子１１ａに接続されることでダイオード接続され、これらトランジスタがカレントミラー回路の入力側トランジスタとなっている。
図２において、トランジスタセルＴNaのセル回路１の端子＊ＣＴは、所定のバイアスラインに接続され、これによりスイッチ回路ＳＷ2がＯＮに設定されている。このスイッチ回路ＳＷ2は、Ｄ／Ａのバランス上挿入されているスイッチである。
トランジスタセルＴNpのセル回路１の端子＊ＣＴは、Ｄ／Ａ１１の外部に取出され、インバータ１７を介してコントロールパルスＣＯＮＴを受ける。各トランジスタセルＴNb〜ＴNpのセル回路１の端子＊ＣＴは、それぞれ表示データＤ0〜Ｄn-1の端子になっている。すなわち、各トランジスタセルＴNb〜ＴNn-1のスイッチ回路ＳＷ2は、レジスタ１６から送出される表示データに応じてそのＯＮ／ＯＦＦが決定される。表示データは、コントロール回路１５のラッチパルスＬPに応じてＭＰＵ等からレジスタ１６にセットされる。なお、コントロールパルスＣＯＮＴは、有機ＥＬ素子の駆動電流にピーク電流を発生させるための制御信号であり、これがＨＩＧＨレベル（“Ｈ”）の期間がピーク電流発生期間となる。
図１において、各セル回路１の内部に示す、×１，×２，×４…の数字は、パラレルに接続されたセル回路１の数を示している。×１の場合にパラレル接続はない。このトランジスタセル数に応じて出力側トランジスタセルＴNb〜ＴNn-1は、それぞれの出力に桁重みが付けられている。
トランジスタセルＴNaとトランジスタセルＴNpは、パラレルに接続されるセル回路１の数の比が１：９である。これにより、これらトランジスタセルのチャネル幅（ゲート幅）の比が１：９に設定されている。
定電流源１２は、例えば、＋３Ｖ程度の低い電源ライン＋ＶDDに接続されて、これの下流に設けられたトランジスタセルＴNaとトランジスタセルＴNpに入力端子１１ａを介して駆動電流Ｉpを送出する。
この定電流源１２は、基準電流分配回路の出力電流源に対応している。基準電流分配回路は、カレントミラー回路で構成される入力側トランジスタが基準電流を受けて、ピン対応に並列に設けられた多数の出力側トランジスタにミラー電流として基準電流を生成し、ピン対応に分配する回路である。このとき分配された基準電流ＩpをＤ／Ａ１１のトランジスタセルＴNaが受けて、基準電流Ｉpと表示データＤ0〜Ｄn-1とに応じてピーク電流を発生する駆動電流値Ｉa（＝Ｉpa）が各出力側トランジスタの合計電流（アナログ変換電流）として端子１１ｂに出力される。なお、電流源１２は、基準電流分配回路を構成するカレントミラー回路の多数の出力側トランジスタの１つであり、通常、１個のＰチャネルのＭＯＳトランジスタとされ、そのソースが電源ライン＋ＶDDに接続され、そのドレインが入力端子１１ａに接続されたものとなる。
トランジスタセルＴNaとトランジスタセルＴNpは、パラレルに接続されるセル回路１の数の比が１：９である。これにより、これらトランジスタセルのチャネル幅（ゲート幅）の比が１：９に設定されている。
定電流源１２は、例えば、＋３Ｖ程度の低い電源ライン＋ＶDDに接続されて、これの下流に設けられたトランジスタセルＴNaとトランジスタセルＴNpに入力端子１１ａを介して駆動電流Ｉpを送出する。
この定電流源１２は、基準電流分配回路の出力電流源に対応している。基準電流分配回路は、カレントミラー回路で構成される入力側トランジスタが基準電流を受けて、ピン対応に並列に設けられた多数の出力側トランジスタにミラー電流として基準電流を生成し、ピン対応に分配する回路である。このとき分配された基準電流ＩpをＤ／Ａ１１のトランジスタセルＴNaが受けて、基準電流Ｉpと表示データＤ0〜Ｄn-1とに応じてピーク電流を発生する駆動電流値Ｉa（＝Ｉpa）が各出力側トランジスタの合計電流（アナログ変換電流）として端子１１ｂに出力される。なお、電流源１２は、基準電流分配回路を構成するカレントミラー回路の多数の出力側トランジスタの１つであり、通常、１個のＰチャネルのＭＯＳトランジスタとされ、そのソースが電源ライン＋ＶDDに接続され、そのドレインが入力端子１１ａに接続されたものとなる。
カレントミラー電流出力回路１３は、駆動レベルシフト回路１３ａと出力段カレントミラー回路１３ｂとからなる。
駆動レベルシフト回路１３ａは、Ｄ／Ａ１１の出力を出力段カレントミラー回路１３ｂに伝達するための回路であって、ＮチャネルトのＭＯＳＦＥＴトランジスタＴNvを有している。そのゲートはバイアスラインＶbに接続され、ソース側がＤ／Ａ１１の出力端子１１bに接続されている。そしてドレイン側が出力段カレントミラー回路１３ｂの入力端子１３cに接続されている。
これによりＤ／Ａ１１のアナログ変換された出力電流をＩaとすると、これに対して入力端子１３cにＩaの駆動電流を入力することができる。
なお、駆動レベルシフト回路１３ａには、トランジスタＴPwのドレインとグランドＧＮＤとの間に設けられた３段従属接続されたＭＯＳトランジスタがある。これは、トランジスタＴPwに対するバイアス回路である。Ｖcは、このバイアス回路のグランドＧＮＤに接続されるＮチャネルＭＯＳトランジスタのバイアスラインであって、このＭＯＳトランジスタをバイアス抵抗としている。
駆動レベルシフト回路１３ａは、Ｄ／Ａ１１の出力を出力段カレントミラー回路１３ｂに伝達するための回路であって、ＮチャネルトのＭＯＳＦＥＴトランジスタＴNvを有している。そのゲートはバイアスラインＶbに接続され、ソース側がＤ／Ａ１１の出力端子１１bに接続されている。そしてドレイン側が出力段カレントミラー回路１３ｂの入力端子１３cに接続されている。
これによりＤ／Ａ１１のアナログ変換された出力電流をＩaとすると、これに対して入力端子１３cにＩaの駆動電流を入力することができる。
なお、駆動レベルシフト回路１３ａには、トランジスタＴPwのドレインとグランドＧＮＤとの間に設けられた３段従属接続されたＭＯＳトランジスタがある。これは、トランジスタＴPwに対するバイアス回路である。Ｖcは、このバイアス回路のグランドＧＮＤに接続されるＮチャネルＭＯＳトランジスタのバイアスラインであって、このＭＯＳトランジスタをバイアス抵抗としている。
出力段カレントミラー回路１３ｂは、ベース電流補正駆動用のカレントミラー回路を構成するＰチャネルＭＯＳＦＥＴトランジスタＴPu，ＴPwと、出力段カレントミラー回路を構成するＰチャネルＭＯＳＦＥＴトランジスタＴPx，ＴPyとを有している。
出力段カレントミラー回路１３ｂのトランジスタＴPxとトランジスタＴPyのチャネル幅（ゲート幅）比は１：Ｎ（ただしＮ＞１）であり、これらトランジスタのソースは、電源ライン＋ＶDDの電圧ではなく、これより高い電圧、例えば、＋１５Ｖ程度の電源ライン＋Ｖccに接続されている。出力側トランジスタＴPyの出力は、カラム側のピン９に接続され、駆動時にはＮ×Ｉaの駆動電流をピン９に流して有機ＥＬパネルを電流駆動する。このピン９とグランドＧＮＤとの間には、有機ＥＬ素子４が接続されている。なお、ピン９は、有機ＥＬ素子４のカラムピンであると同時に出力段カレントミラー回路１３ｂの出力端子でもある。
出力段カレントミラー回路１３ｂのトランジスタＴPxとトランジスタＴPyのチャネル幅（ゲート幅）比は１：Ｎ（ただしＮ＞１）であり、これらトランジスタのソースは、電源ライン＋ＶDDの電圧ではなく、これより高い電圧、例えば、＋１５Ｖ程度の電源ライン＋Ｖccに接続されている。出力側トランジスタＴPyの出力は、カラム側のピン９に接続され、駆動時にはＮ×Ｉaの駆動電流をピン９に流して有機ＥＬパネルを電流駆動する。このピン９とグランドＧＮＤとの間には、有機ＥＬ素子４が接続されている。なお、ピン９は、有機ＥＬ素子４のカラムピンであると同時に出力段カレントミラー回路１３ｂの出力端子でもある。
さて、Ｄ／Ａ１１の各トランジスタセルＴNa〜ＴNn-1，ＴNpを構成するセル回路１は、図２に示すように、直列に順次ソースとドレインが接続された４個のＮチャネルのＭＯＳトランジスＴr1〜Ｔr4の直列回路と、２個のスイッチ動作のＮチャネルのＭＯＳトランジスＴr5，Ｔr6とからなる。トランジスＴr5，Ｔr6は、それぞれスイッチ回路ＳＷ1，ＳＷ2を構成する。
トランジスＴr5（スイッチ回路ＳＷ1）は、トランジスＴr2〜Ｔr4に並列に設けられ、トランジスＴr6（スイッチ回路ＳＷ2）は、トランジスタＴr1〜Ｔr4に直列に設けられている。トランジスタＴr1〜Ｔr4のそれぞれのゲートは、共通にゲート端子Ｇに接続され、トランジスタＴr1のドレインはドレイン端子Ｄに、そして、トランジスタＴr4のソースは、トランジスＴr6（スイッチ回路ＳＷ2）を介してソース端子Ｓに接続される。
トランジスＴr5（スイッチ回路ＳＷ1）のドレインは、トランジスＴr1のソースに接続され、そのソースは、トランジスＴr4のソースに接続され、そのゲートは、端子ＣＴに接続されている。ここで、トランジスＴr5（スイッチ回路ＳＷ1）は、トランジスタＴr2〜Ｔr4の間をショートする回路になっている。
トランジスＴr6（スイッチ回路ＳＷ2）のドレインは、トランジスＴr4のソースに接続され、そのドレインは、ソース端子Ｓに接続され、そのゲートは端子＊ＣＴに接続される。
トランジスＴr5（スイッチ回路ＳＷ1）は、トランジスＴr2〜Ｔr4に並列に設けられ、トランジスＴr6（スイッチ回路ＳＷ2）は、トランジスタＴr1〜Ｔr4に直列に設けられている。トランジスタＴr1〜Ｔr4のそれぞれのゲートは、共通にゲート端子Ｇに接続され、トランジスタＴr1のドレインはドレイン端子Ｄに、そして、トランジスタＴr4のソースは、トランジスＴr6（スイッチ回路ＳＷ2）を介してソース端子Ｓに接続される。
トランジスＴr5（スイッチ回路ＳＷ1）のドレインは、トランジスＴr1のソースに接続され、そのソースは、トランジスＴr4のソースに接続され、そのゲートは、端子ＣＴに接続されている。ここで、トランジスＴr5（スイッチ回路ＳＷ1）は、トランジスタＴr2〜Ｔr4の間をショートする回路になっている。
トランジスＴr6（スイッチ回路ＳＷ2）のドレインは、トランジスＴr4のソースに接続され、そのドレインは、ソース端子Ｓに接続され、そのゲートは端子＊ＣＴに接続される。
図面下側に点線で示すように、また、前記したようにトランジスタセルＴNpのセル回路１の端子＊ＣＴには、ピーク発生のためのコントロールパルスＣＯＮＴがインバータ１７（図１参照）を介して反転されて反転信号（＊ＣＯＮＴ）がコントロール回路１５から加えられる。一方、トランジスタセルＴNb〜ＴNn-1の端子＊ＣＴには、コントロールパルスＣＯＮＴではなく、表示データＤ0〜Ｄn-1が入力される。したがって、トランジスタＴr6は、コントロールパルスＣＯＮＴとは無関係に表示データＤ0〜Ｄn-1に応じてそのＯＮ／ＯＦＦが決定される。
トランジスタセルＴNpのセル回路１の端子＊ＣＴは、ピーク駆動電流を発生する制御信号であるコントロールパルスＣＯＮＴが“Ｌ”の期間（ＣＯＮＴが発生していない期間）、すなわち、ピーク電流を発生しない期間に“Ｈ”となり、トランジスＴr6をＯＮにする。これによりトランジスタセルＴNaとトランジスタセルＴNpとに定電流源１２からの基準電流Ｉpが分流されてカレントミラー回路の入力側トランジスタの駆動電流がＩp／１０になり、定常駆動時のアナログ変換電流値が得られる。
端子ＣＴは、コントロールパルスＣＯＮＴをそのまま受け、これが“Ｈ”（“Ｈ”有意）のときにトランジスタセルＴNa〜ＴNn-1，ＴNpのセル回路１のトランジスＴr5をＯＮにする。そして、トランジスタセルＴNpのセル回路１のトランジスＴr6をＯＦＦにする。これにより、ピーク駆動電流が発生する期間の間、各セル回路１のトランジスタＴr2〜Ｔr4の間はショートされ、トランジスタＴr1のみの動作となる。
なお、トランジスタＴr1〜Ｔr6のバックゲートは、共通にソース端子Ｓに接続されている。
トランジスタセルＴNpのセル回路１の端子＊ＣＴは、ピーク駆動電流を発生する制御信号であるコントロールパルスＣＯＮＴが“Ｌ”の期間（ＣＯＮＴが発生していない期間）、すなわち、ピーク電流を発生しない期間に“Ｈ”となり、トランジスＴr6をＯＮにする。これによりトランジスタセルＴNaとトランジスタセルＴNpとに定電流源１２からの基準電流Ｉpが分流されてカレントミラー回路の入力側トランジスタの駆動電流がＩp／１０になり、定常駆動時のアナログ変換電流値が得られる。
端子ＣＴは、コントロールパルスＣＯＮＴをそのまま受け、これが“Ｈ”（“Ｈ”有意）のときにトランジスタセルＴNa〜ＴNn-1，ＴNpのセル回路１のトランジスＴr5をＯＮにする。そして、トランジスタセルＴNpのセル回路１のトランジスＴr6をＯＦＦにする。これにより、ピーク駆動電流が発生する期間の間、各セル回路１のトランジスタＴr2〜Ｔr4の間はショートされ、トランジスタＴr1のみの動作となる。
なお、トランジスタＴr1〜Ｔr6のバックゲートは、共通にソース端子Ｓに接続されている。
ここで、電流出力動作のトランジスＴr1〜Ｔr4の各トランジスタのチャネル長を等しいものとすれれば、トランジスＴr1に対してトランジスＴr2〜Ｔr4の直列回路のチャネル長は３倍になる。トランジスＴr5，Ｔr6は、スイッチ動作のトランジスタであり、チャネル長とチャネル幅は短く、非飽和領域でＯＮ／ＯＦＦ動作をするトランジスタである。したがって、これらトランジスタＴr5，Ｔr6のゲート・ソース間電圧ＶGSが低くてもこれらトランジスタには比較的大きなドレイン電流ＩDを低電圧で流すことができる。たとえ、電源電圧が低い場合であってもこれらトランジスタＴr5，Ｔr6のＯＮ／ＯＦＦは可能である。
一方、各Ｄ／Ａ間でのアナログ変換電流値のばらつきを抑えかつ変換精度を向上させるためには、トランジスＴr1〜Ｔr4の直列回路のトータルチャネル長Ｌは長いことが望ましい。チャネル長Ｌを長くするとゲート・ソース間電圧ＶGSを大きくしないと、これらトランジスタに大きなドレイン電流ＩDを流すことができない。しかし、Ｄ／Ａ１１の入力側トランジスタの電源電圧が３Ｖ程度か、これ以下になると、ゲート・ソース間電圧ＶGSが制限を受けて有機ＥＬ素子を初期充電するピーク電流のような大きなドレイン電流ＩDを流すことができなくなる。
一方、各Ｄ／Ａ間でのアナログ変換電流値のばらつきを抑えかつ変換精度を向上させるためには、トランジスＴr1〜Ｔr4の直列回路のトータルチャネル長Ｌは長いことが望ましい。チャネル長Ｌを長くするとゲート・ソース間電圧ＶGSを大きくしないと、これらトランジスタに大きなドレイン電流ＩDを流すことができない。しかし、Ｄ／Ａ１１の入力側トランジスタの電源電圧が３Ｖ程度か、これ以下になると、ゲート・ソース間電圧ＶGSが制限を受けて有機ＥＬ素子を初期充電するピーク電流のような大きなドレイン電流ＩDを流すことができなくなる。
この点、この実施例では、図１に示すように、各トランジスタセルＴNa〜ＴNn-1，ＴNpのセル回路１のスイッチ回路ＳＷ1は共通にコントロールパルスＣＯＮＴを受けてＯＮとなる。このとき、トランジスタＴr2〜Ｔr4の動作が停止して、トランジスＴr1のみが動作する。
すなわち、トランジスタセルＴNpのセル回路１のスイッチ回路ＳＷ2が＊ＣＯＮＴ信号（コントロールパルスＣＯＮＴを反転した信号）を受けてＯＦＦしているときにピーク電流のような大きなドレイン電流ＩDあ得られる。トランジスタセルＴNpのセル回路１のスイッチ回路ＳＷ2は、各スイッチ回路ＳＷ1とは逆のＯＮ／ＯＦＦ動作をする。一方、各トランジスタセルＴNb〜ＴNn-1のセル回路１のスイッチ回路ＳＷ2は、表示データＤ0〜Ｄn-1の論理値“Ｈ”，“Ｌ”（ＬＯＷレベル）によりＯＮ／ＯＦＦする。コントロールパルスＣＯＮＴは、有機ＥＬ素子４の駆動初期において一定期間“Ｈ”となるので、セル回路１においてはトランジスＴr5（スイッチ回路ＳＷ1）がＯＮになり、トランジスＴr1だけが動作する。
これにより、定電流源１２からピーク電流を発生するための基準駆動電流ＩpがトランジスタセルＴNaのトランジスＴr1に全て流れて出力側トランジスタセルＴNb〜ＴNn-1に有機ＥＬ素子４を駆動する電流にピーク電流を生成するＤ／Ａ変換電流Ｉa＝Ｉpaが発生する。このとき、トランジスタセルＴNpのスイッチ回路ＳＷ2がＯＦＦしていることによってトランジスタセルＴNpのトランジスＴr1には基準駆動電流Ｉpは流れない。
この場合、Ｄ／Ａ変換回路１１のトランジスタセルＴNa，ＴNpのゲート・ソース間電圧ＶGSは、電源電圧＋ＶDDの電圧により制限されるトランジスタセルＴNa，ＴNpのゲート・ソース間電圧ＶGSよりさらに低い値であってもよい。
したがって、このときのチャネル長Ｌは、トランジスＴr1のみになり、短い。そこで、ゲート・ソース間電圧ＶGSを大きくしなくても、すなわち、電源電圧が３Ｖ程度か、これ以下であっても、ピーク電流を発生するような大きなドレイン電流ＩDをトランジスＴr1に流すことができる。
ここで、各トランジスＴr1〜Ｔr4のチャネル長Ｌが等しいと仮定すれば、スイッチ回路ＳＷ1がＯＮしている期間は、トランジスＴr1だけが動作するので、トランジスタセルＴNaのセル回路１のチャネル長Ｌは１／４になる。したがって、ゲート・ソース間電圧ＶGSを大きくしなくても４倍のドレイン電流ＩDをトランジスタセルＴNaのトランジスタＴr1に駆動電流として流すことができる。これにより、電源電圧＋ＶDDが低い電圧であっても基準駆動電流Ｉpによりピーク電流を生成するだけのＤ／Ａ変換電流Ｉa＝Ｉpaを出力側トランジスタＴNb〜ＴNn-1に発生させることができる。
すなわち、トランジスタセルＴNpのセル回路１のスイッチ回路ＳＷ2が＊ＣＯＮＴ信号（コントロールパルスＣＯＮＴを反転した信号）を受けてＯＦＦしているときにピーク電流のような大きなドレイン電流ＩDあ得られる。トランジスタセルＴNpのセル回路１のスイッチ回路ＳＷ2は、各スイッチ回路ＳＷ1とは逆のＯＮ／ＯＦＦ動作をする。一方、各トランジスタセルＴNb〜ＴNn-1のセル回路１のスイッチ回路ＳＷ2は、表示データＤ0〜Ｄn-1の論理値“Ｈ”，“Ｌ”（ＬＯＷレベル）によりＯＮ／ＯＦＦする。コントロールパルスＣＯＮＴは、有機ＥＬ素子４の駆動初期において一定期間“Ｈ”となるので、セル回路１においてはトランジスＴr5（スイッチ回路ＳＷ1）がＯＮになり、トランジスＴr1だけが動作する。
これにより、定電流源１２からピーク電流を発生するための基準駆動電流ＩpがトランジスタセルＴNaのトランジスＴr1に全て流れて出力側トランジスタセルＴNb〜ＴNn-1に有機ＥＬ素子４を駆動する電流にピーク電流を生成するＤ／Ａ変換電流Ｉa＝Ｉpaが発生する。このとき、トランジスタセルＴNpのスイッチ回路ＳＷ2がＯＦＦしていることによってトランジスタセルＴNpのトランジスＴr1には基準駆動電流Ｉpは流れない。
この場合、Ｄ／Ａ変換回路１１のトランジスタセルＴNa，ＴNpのゲート・ソース間電圧ＶGSは、電源電圧＋ＶDDの電圧により制限されるトランジスタセルＴNa，ＴNpのゲート・ソース間電圧ＶGSよりさらに低い値であってもよい。
したがって、このときのチャネル長Ｌは、トランジスＴr1のみになり、短い。そこで、ゲート・ソース間電圧ＶGSを大きくしなくても、すなわち、電源電圧が３Ｖ程度か、これ以下であっても、ピーク電流を発生するような大きなドレイン電流ＩDをトランジスＴr1に流すことができる。
ここで、各トランジスＴr1〜Ｔr4のチャネル長Ｌが等しいと仮定すれば、スイッチ回路ＳＷ1がＯＮしている期間は、トランジスＴr1だけが動作するので、トランジスタセルＴNaのセル回路１のチャネル長Ｌは１／４になる。したがって、ゲート・ソース間電圧ＶGSを大きくしなくても４倍のドレイン電流ＩDをトランジスタセルＴNaのトランジスタＴr1に駆動電流として流すことができる。これにより、電源電圧＋ＶDDが低い電圧であっても基準駆動電流Ｉpによりピーク電流を生成するだけのＤ／Ａ変換電流Ｉa＝Ｉpaを出力側トランジスタＴNb〜ＴNn-1に発生させることができる。
その後、定常電流の駆動に入るタイミングでコントロール回路１５から送出されるコントロールパルスＣＯＮＴが停止してこれが“Ｌ”になる。そこで、＊ＣＯＮＴ信号が“Ｈ”となり、トランジスタセルＴNpのスイッチ回路ＳＷ2がＯＮにされ、そのセル回路１のトランジスＴr1に基準駆動電流Ｉpが分流される。このときには、コントロールパルスＣＯＮＴが停止しているので、各トランジスタセルＴNa〜ＴNn-1，ＴNpのスイッチ回路ＳＷ1はＯＦＦである。カレントミラー回路の入力側トランジスタであるトランジスタセルＴNa，ＴNpのセル数は１：９であるので、基準駆動電流Ｉpの分流により、トランジスタセルＴNa，ＴNpに流れる入力側トランジスタの駆動電流はＩp／１０になる。これにより有機ＥＬ素子４の駆動電流は、ピーク電流から定常電流に落ちる。このとき、ピーク電流のＤ／Ａ変換電流Ｉa＝Ｉpaを発生したときに比べてチャネル長Ｌは、４倍となっているので各Ｄ／Ａのばらつきは低減されている。しかも、チャネル長Ｌが４倍となっていてもトランジスタセルＴNa，ＴNpに流れる電流値がＩp／１０となっているので、ゲート・ソース間電圧ＶGSを大きくしなくても問題はない。
そこで、Ｄ／Ａ１１の入力側トランジスタの電源電圧が３Ｖ程度か、これ以下であっても、このＤ／Ａ１１は、表示期間の駆動初期においては、コントロールパルスＣＯＮＴとその反転信号とを受けて、入力側のトランジスタセルＴNaに基準駆動電流Ｉpを動作電流として流して、Ｄ／Ａ１１の出力端子１１ｂに表示データに応じたピーク電流Ｉa＝ＩpaをＤ／Ａ変換電流として発生することができる。また、コントロールパルスＣＯＮＴが停止すると、入力側のトランジスタセルＴNaとＴNpとに基準駆動電流Ｉpが分流されて、カレントミラーの入力側駆動電流が実質的に１／１０になり、Ｄ／Ａ１１の出力端子１１ｂに表示データに応じた１／１０の電流Ｉa（＝Ｉpa／１０）をＤ／Ａ変換電流として高い精度で発生することができる。
図３は、チャネル長の短いトランジスタとチャネル長の長いトランジスタの２個を直列に接続した場合のレイアウトの一例である。図３（ａ）は、各セル回路１をチャネル長の長いサーペンテイン型トランジスタとしたセル回路１のレイアウト２０の平面図である。
２１は、トランジスＴr1，Ｔr7が形成された領域であり、トランジスＴr7は、トランジスＴr2〜Ｔr4の３個のトランジスタに相当するチャネル長が長い（３倍のチャネル長）１個トランジスタＴr7として形成されている（図２の点線で示すトランジスタＴｒ7参照）。したがって、この実施例では、セル回路１のトランジスタの数を２個低減できる。
２２がスイッチ回路ＳＷ1を構成するトランジスタＴr5が形成された領域、そして２３がスイッチ回路ＳＷ2を構成するトランジスタＴr6が形成された領域である。
２４は、トランジスタＴr1が形成されている領域であり、２４ｄがそのドレイン領域である。２４ｓｃがそのソースコンタクト領域であって、これの下側がソース領域になっている。そしてこのソース領域とドレイン領域２４ｄとの間には平面からみてストライブ状でかつＵ字型のチャネル領域が形成されている。
２１は、トランジスＴr1，Ｔr7が形成された領域であり、トランジスＴr7は、トランジスＴr2〜Ｔr4の３個のトランジスタに相当するチャネル長が長い（３倍のチャネル長）１個トランジスタＴr7として形成されている（図２の点線で示すトランジスタＴｒ7参照）。したがって、この実施例では、セル回路１のトランジスタの数を２個低減できる。
２２がスイッチ回路ＳＷ1を構成するトランジスタＴr5が形成された領域、そして２３がスイッチ回路ＳＷ2を構成するトランジスタＴr6が形成された領域である。
２４は、トランジスタＴr1が形成されている領域であり、２４ｄがそのドレイン領域である。２４ｓｃがそのソースコンタクト領域であって、これの下側がソース領域になっている。そしてこのソース領域とドレイン領域２４ｄとの間には平面からみてストライブ状でかつＵ字型のチャネル領域が形成されている。
スイッチ回路ＳＷ1の領域２２において、２２ｓは、トランジスタＴr5のソース領域であり、これのソースコンタクト領域２２ｓｃは、トランジスタＴr6のドレイン領域２３ｄ（トランジスＴr７のソース領域と共通）のドレインコンタクト領域２３ｄｃを介して上層の配線ライン３０により接続され、これによりトランジスタＴr5のソース領域とトランジスタＴr7のソース領域とが接続されている。
２２ｇは、トランジスタＴr5のゲート領域である。２２gcはそのゲートコンタクト領域であり、端子ＣＴに接続される。２２ｄは、トランジスタＴr5のドレイン領域であるとともに、トランジスＴr1のソース領域になっている。
スイッチ回路ＳＷ2の領域２３において、２３ｓは、トランジスタＴr6のソース領域であり、そのソースコンタクト領域２３sｃは、上層の配線ライン３１を介してソース端子Ｓに接続されている。２３ｇは、トランジスタＴr6のゲート領域である。２３gcは、そのゲートコンタクト領域であり、端子＊ＣＴに接続される。２３ｄは、トランジスタＴr6のドレイン領域であるとともに、トランジスＴr７のソース領域になっている。
２２ｇは、トランジスタＴr5のゲート領域である。２２gcはそのゲートコンタクト領域であり、端子ＣＴに接続される。２２ｄは、トランジスタＴr5のドレイン領域であるとともに、トランジスＴr1のソース領域になっている。
スイッチ回路ＳＷ2の領域２３において、２３ｓは、トランジスタＴr6のソース領域であり、そのソースコンタクト領域２３sｃは、上層の配線ライン３１を介してソース端子Ｓに接続されている。２３ｇは、トランジスタＴr6のゲート領域である。２３gcは、そのゲートコンタクト領域であり、端子＊ＣＴに接続される。２３ｄは、トランジスタＴr6のドレイン領域であるとともに、トランジスＴr７のソース領域になっている。
トランジスタＴr1のドレイン領域２４ｄは、ドレイン端子Ｄに上層の配線ライン３２を介して接続されている。そして、これのソース領域（トランジスタＴr5のドレイン領域２２ｄと共通）がこれのソースコンタクト領域２４ｓｃを介してトランジスタＴr7のドレイン領域２５ｄのドレインコンタクト領域２５ｄｃと上層の配線ライン３３により接続される。これによりトランジスタＴr5（スイッチ回路ＳＷ1）は、トランジスタＴr7に並列に接続される。
２１ｇは、トランジスタセルＴN（各トランジスタセルＴNa〜ＴNn-1，ＴNp）のゲート領域であり、２５は、そのゲートコンタクト領域である。２６は、ゲート領域２１ｇのゲート電極の下側にチャネルを形成するためのチャネル形成領域であり、これによりゲートに所定の電圧が加わったときに、ゲート領域は、平面からみて折れ曲げられたストライプ形状のチャネル（反転層）をチャネル形成領域２６の直下に形成する。この領域の周囲にはＬＯＣＯＳ（ＳｉＯ２）領域２６Ｌが各ストライプチャネルを分離するために設けられている。
２１ｇは、トランジスタセルＴN（各トランジスタセルＴNa〜ＴNn-1，ＴNp）のゲート領域であり、２５は、そのゲートコンタクト領域である。２６は、ゲート領域２１ｇのゲート電極の下側にチャネルを形成するためのチャネル形成領域であり、これによりゲートに所定の電圧が加わったときに、ゲート領域は、平面からみて折れ曲げられたストライプ形状のチャネル（反転層）をチャネル形成領域２６の直下に形成する。この領域の周囲にはＬＯＣＯＳ（ＳｉＯ２）領域２６Ｌが各ストライプチャネルを分離するために設けられている。
ここで、チャネル形成領域２６は、図３（ｂ）のＡ−Ａ断面図に示すように、ＬＯＣＯＳ領域２６Ｌと交互に配置され、ゲート領域に形成されるチャネルがチャネル形成領域２６の範囲で制限される。その結果、平面からみてゲート領域にストライブ状にくねったチャネルを形成できる。これによりゲート領域に形成されるチャネルは、電流の流れる方向が折り返される形状になる。また、これによりトランジスタＴNのＷ／Ｌを小さくすることがきる。
その結果、このセル回路１の等価回路は、図３（ａ）に示すように、ゲート長（チャネル長Ｌ）の短いトランジスタＴr1とゲート長（チャネル長Ｌ）の長いトランジスタＴr7の直列回路と、これにそれぞれトランジスタＴr5，Ｔr6のスイッチ回路が設けられたものとしてセル回路１を形成することができる。なお、このセル回路１では図２のトランジスＴr2〜Ｔr4の３個のトランジスタは削除され、トランジスタＴr7が設けられている。
その結果、このセル回路１の等価回路は、図３（ａ）に示すように、ゲート長（チャネル長Ｌ）の短いトランジスタＴr1とゲート長（チャネル長Ｌ）の長いトランジスタＴr7の直列回路と、これにそれぞれトランジスタＴr5，Ｔr6のスイッチ回路が設けられたものとしてセル回路１を形成することができる。なお、このセル回路１では図２のトランジスＴr2〜Ｔr4の３個のトランジスタは削除され、トランジスタＴr7が設けられている。
図４（ａ）は、他のチャネル形成領域の形状であって、チャネル形成領域２６をＵの字形の折り曲げチャネル形成領域２６１を１単位として複数個並列に設けて、さらに両側に直線状のストライブ２６２を設けて、図３（ａ）のチャネル形成領域２６を複数の部分に分割したものである。
ゲート領域２１ｇの外側には、チャネル電流を取り出すチャネルコンタクト領域２６３が折り曲げ部２６１，２６２の端部にそれぞれ設けられている。この端部同士を上層のコンタクト領域配線層においてコンタクト領域２６４を介して配線ライン２６５によりそれぞれ接続して１本の折り曲げチャネルとして形成する。
図４（ｂ）は、そのＢ−Ｂ断面説明図である。チャネルコンタクト領域２６３は、Ｎ＋の島領域として折り曲げ部２６１，２６２の端部の直下にそれぞれ形成されている。
なお、Ａ−Ａ断面は、図３（ｂ）と同じである。
ゲート領域２１ｇの外側には、チャネル電流を取り出すチャネルコンタクト領域２６３が折り曲げ部２６１，２６２の端部にそれぞれ設けられている。この端部同士を上層のコンタクト領域配線層においてコンタクト領域２６４を介して配線ライン２６５によりそれぞれ接続して１本の折り曲げチャネルとして形成する。
図４（ｂ）は、そのＢ−Ｂ断面説明図である。チャネルコンタクト領域２６３は、Ｎ＋の島領域として折り曲げ部２６１，２６２の端部の直下にそれぞれ形成されている。
なお、Ａ−Ａ断面は、図３（ｂ）と同じである。
以上説明してきたが、実施例の電流源１２は、前記したように、１個のＰチャネルのＭＯＳトランジスタとされ、そのソースが電源ライン＋ＶDDに接続され、そのドレインが入力端子１１ａに接続されたものである。この場合、駆動レベルシフト回路１３ａのトランジスタＴNvに対応させて、このトランジスタのソースと入力端子１１ａとの間に、レベル調整用のトランジスタが挿入されていてもよい。
また、実施例では、高いＤ／Ａ変換精度が要求されるのでＤ／Ａの入力側トランジスタセルと出力側トランジスタセルについては同じセル回路１を用いている。しかし、電源ラインの電圧が低いことで問題となるのは、低電圧電源ラインに接続されるＤ／Ａ１１のカレントミラー回路の入力側トランジスタセルＴNa，ＴNpである。したがって、高いＤ／Ａ変換精度が要求されないＤ／Ａ変換を行う場合には、ゲート長の長さをを切り換えるスイッチ回路ＳＷ1は、少なくともこの入力側トランジスタセルだけに設けらればよい。
さらに、実施例では、ＮチャネルＭＯＳトランジスタを主体としたＤ／Ａを示しているが、このＤ／Ａは、ＰチャネルＭＯＳトランジスタあるいはこれとＮチャネルＭＯＳトランジスタとを組み合わせた回路であってもよいことはもちろんである。
また、実施例では、高いＤ／Ａ変換精度が要求されるのでＤ／Ａの入力側トランジスタセルと出力側トランジスタセルについては同じセル回路１を用いている。しかし、電源ラインの電圧が低いことで問題となるのは、低電圧電源ラインに接続されるＤ／Ａ１１のカレントミラー回路の入力側トランジスタセルＴNa，ＴNpである。したがって、高いＤ／Ａ変換精度が要求されないＤ／Ａ変換を行う場合には、ゲート長の長さをを切り換えるスイッチ回路ＳＷ1は、少なくともこの入力側トランジスタセルだけに設けらればよい。
さらに、実施例では、ＮチャネルＭＯＳトランジスタを主体としたＤ／Ａを示しているが、このＤ／Ａは、ＰチャネルＭＯＳトランジスタあるいはこれとＮチャネルＭＯＳトランジスタとを組み合わせた回路であってもよいことはもちろんである。
１，１０…カラムドライバ、２…Ｄ／Ａ、
２a…入力端子、２b…出力端子、
３，１２…カレントミラー電流出力回路、
３ａ…ドライブ段カレントミラー回路、
３b…出力段カレントミラー回路、４…有機ＥＬ素子、
９…ピン、１０…カラムドライバ、１１…Ｄ／Ａ変換回路（Ｄ／Ａ）、
１２…定電流源、１３…カレントミラー電流出力回路、
１３ａ…駆動レベルシフト回路、１３ｂ…出力段カレントミラー回路、
１４…ピーク電流生成回路、１６…レジスタ、
１５…コントロール回路、１７…インバータ、１８…ＭＰＵ、
２０…トランジスタセル回路のレイアウト、
２１…トランジスＴr1，Ｔr7が形成された領域、
２１ｓ，２２ｓ，２３ｓ…ソース領域、
２１ｇ，２２ｇ，２３ｇ…ゲート領域、
２２…トランジスタＴr5が形成された領域、
２２ｄ，２３ｄ，２４ｄ，２５ｄ…ドレイン領域、
２３…トランジスタＴr6が形成された領域、
２４…トランジスタＴr1が形成された領域、
２５…トランジスタＴr7が形成された領域、
３０〜３４…配線ライン、
Ｔr1〜Ｔr7…ＭＯＳトランジスタ、
ＴNa〜TNn-1…ＭＯＳトランジスタ。
２a…入力端子、２b…出力端子、
３，１２…カレントミラー電流出力回路、
３ａ…ドライブ段カレントミラー回路、
３b…出力段カレントミラー回路、４…有機ＥＬ素子、
９…ピン、１０…カラムドライバ、１１…Ｄ／Ａ変換回路（Ｄ／Ａ）、
１２…定電流源、１３…カレントミラー電流出力回路、
１３ａ…駆動レベルシフト回路、１３ｂ…出力段カレントミラー回路、
１４…ピーク電流生成回路、１６…レジスタ、
１５…コントロール回路、１７…インバータ、１８…ＭＰＵ、
２０…トランジスタセル回路のレイアウト、
２１…トランジスＴr1，Ｔr7が形成された領域、
２１ｓ，２２ｓ，２３ｓ…ソース領域、
２１ｇ，２２ｇ，２３ｇ…ゲート領域、
２２…トランジスタＴr5が形成された領域、
２２ｄ，２３ｄ，２４ｄ，２５ｄ…ドレイン領域、
２３…トランジスタＴr6が形成された領域、
２４…トランジスタＴr1が形成された領域、
２５…トランジスタＴr7が形成された領域、
３０〜３４…配線ライン、
Ｔr1〜Ｔr7…ＭＯＳトランジスタ、
ＴNa〜TNn-1…ＭＯＳトランジスタ。
Claims (15)
- 入力側トランジスタ回路と出力側トランジスタ回路とを有するカレントミラー回路で構成されるＤ／Ａ変換回路において、
前記入力側トランジスタ回路は、ゲートが共通に接続され一方のソースと他方のドレインとが接続された第１のＭＯＳトランジスタと第２のＭＯＳトランジスタからなる直列回路と前記第１のＭＯＳトランジスタに並列に設けられた第１のスイッチ回路とを有しかつ前記第２のＭＯＳトランジスタが前記第１のＭＯＳトランジスタよりゲート長が短いものであり、
前記第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタにおける接続されていない残りのソースあるいは残りのドレインのいずれか一方は、直接、他の素子および他の回路のいずれかを介して所定の電圧の電源電圧ラインに接続されていて、
前記所定の電圧によって前記残りのソースと前記ゲート間の電圧が制限されて前記直列回路に流すことができないような大きな電流値の電流を流すときに、前記第１のスイッチ回路をＯＮにして前記大きな電流値の電流を前記直列回路に流して前記カレントミラー回路の前記出力側トランジスタ回路に前記大きな電流値に対応するアナログ変換電流を得るＤ／Ａ変換回路。 - 前記出力側トランジスタ回路は複数個に設けられ、前記所定の電圧によって前記残りのソースと前記ゲート間の電圧が制限される電圧より低い電圧が前記残りのソースと前記ゲート間に加えられ、前記複数の出力側トランジスタ回路の合計出力電流として前記アナログ変換電流を得る請求項１記載のＤ／Ａ変換回路。
- さらに前記入力側トランジスタ回路と前記複数の出力トランジスタ回路とは、前記直列回路とこの直列回路に直列に接続された第２のスイッチ回路とを有するトランジスタセルでそれぞれ構成され、各前記トランジスタセルの前記第１のスイッチ回路は同時にＯＮにされ、各前記出力側トランジスタ回路の前記トランジスタセルの前記第２のスイッチ回路は、Ｄ／Ａ変換されるデータに応じてＯＮ／ＯＦＦされる請求項２記載のＤ／Ａ変換回路。
- 前記入力側トランジスタ回路は並列に複数個設けられ、いずれか１つの前記入力側トランジスタ回路の前記トランジスタセルの前記第２のスイッチ回路は、前記第１のスイッチ回路がＯＦＦされたときにＯＮにされて、前記大きな電流値の電流を複数の前記入力側トランジスタ回路のトランジスタセルに分流する請求項３記載のＤ／Ａ変換回路。
- 前記第１のスイッチ回路は、前記アナログ変換電流に前記大きな電流値の電流に応じたピーク電流を発生させるときにＯＮにされる請求項４記載のＤ／Ａ変換回路。
- 前記第１のＭＯＳトランジスタは、ソース−ドレイン接続によって直列に接続された複数個のトランジスタからなる請求項５記載のＤ／Ａ変換回路。
- 前記第１のＭＯＳトランジスタは、そのゲート領域が平面からみて折れ曲げられたストライブ状になっているＭＯＳトランジスタあるいは前記ゲート領域に流れる電流の方向が平面からみて折り返されるストライプ状のチャネルが形成されたトランジスタである請求項５記載のＤ／Ａ変換回路。
- 入力側トランジスタ回路と出力側トランジスタ回路とを有するカレントミラー回路で構成されるＤ／Ａ変換回路が表示データを受けてアナログ変換電流を発生し、このアナログ変換電流に基づいて有機ＥＬ素子の駆動電流あるいはその基礎となる電流を生成する有機ＥＬ駆動回路において、
前記入力側トランジスタ回路が、ゲートが共通に接続され一方のソースと他方のドレインとが接続された第１のＭＯＳトランジスタと第２のＭＯＳトランジスタからなる直列回路と前記第１のＭＯＳトランジスタに並列に設けられた第１のスイッチ回路とを有しかつ前記第２のＭＯＳトランジスタが前記第１のＭＯＳトランジスタよりゲート長が短いものであり、
前記第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタにおける接続されていない残りのソースあるいは残りのドレインのいずれか一方が、直接、他の素子および他の回路のいずれかを介して所定の電圧の電源電圧ラインに接続されていて、
前記所定の電圧によって前記残りのソースと前記ゲート間の電圧が制限されて前記直列回路に流すことができないような大きな電流値の電流を流すときに、前記第１のスイッチ回路をＯＮにして前記大きな電流値の電流を前記直列回路に流して前記カレントミラー回路の前記出力側トランジスタ回路に前記大きな電流値に対応するアナログ変換電流を得る前記Ｄ／Ａ変換回路を有する有機ＥＬ駆動回路。 - さらに、前記Ｄ／Ａ変換回路の出力電流を受けてこれにより駆動され前記有機ＥＬ素子を電流駆動する電流源とを有し、
前記出力側トランジスタ回路は複数個設けられ、前記所定の電圧によって前記残りのソースと前記ゲート間の電圧が制限される電圧より低い電圧が前記残りのソースと前記ゲート間に加えられ、前記複数の出力側トランジスタ回路の合計出力電流として前記アナログ変換電流を得る請求項８記載の有機ＥＬ駆動回路。 - さらに前記入力側トランジスタ回路と前記複数の出力トランジスタ回路とは、前記直列回路とこの直列回路に直列に接続された第２のスイッチ回路とを有するトランジスタセルでそれぞれ構成され、各前記トランジスタセルの前記第１のスイッチ回路は同時にＯＮにされ、各前記出力側トランジスタ回路の前記トランジスタセルの前記第２のスイッチ回路は、Ｄ／Ａ変換される表示データに応じてＯＮ／ＯＦＦされる請求項９記載の有機ＥＬ駆動回路。
- 前記Ｄ／Ａ変換回路と前記電流源とは、それぞれ有機ＥＬパネルの端子ピン対応にして設けられ、前記入力側トランジスタ回路は並列に複数個設けられ、いずれか１つの前記入力側トランジスタ回路の前記トランジスタセルの前記第２のスイッチ回路は、前記第１のスイッチ回路がＯＦＦされたときにＯＮにされて、前記大きな電流値の電流を複数の前記入力側トランジスタ回路のトランジスタセルに分流する請求項１０記載の有機ＥＬ駆動回路。
- カレントミラー回路で構成されるＤ／Ａ変換回路が表示データを受けてアナログ変換電流を発生し、このアナログ変換電流に基づいて有機ＥＬ素子の駆動電流を有機ＥＬパネルの端子ピンに出力する有機ＥＬ表示装置において、
前記カレントミラー回路の入力側トランジスタ回路が、ゲートが共通に接続され一方のソースと他方のドレインとが接続された第１のＭＯＳトランジスタと第２のＭＯＳトランジスタからなる直列回路と前記第１のＭＯＳトランジスタに並列に設けられた第１のスイッチ回路とを有しかつ前記第２のＭＯＳトランジスタが前記第１のＭＯＳトランジスタよりゲート長が短いものであり、
前記第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタにおける接続されていない残りのソースあるいは残りのドレインのいずれか一方が、直接、他の素子および他の回路のいずれかを介して所定の電圧の電源電圧ラインに接続されていて、
前記所定の電圧によって前記残りのソースと前記ゲート間の電圧が制限されて前記直列回路に流すことができないような大きな電流値の電流を流すときに、前記第１のスイッチ回路をＯＮにして前記大きな電流値の電流を前記直列回路に流して前記カレントミラー回路の出力側トランジスタ回路に前記大きな電流値に対応するアナログ変換電流を得る前記Ｄ／Ａ変換回路を有する有機ＥＬ表示装置。 - さらに、前記Ｄ／Ａ変換回路の出力電流を受けてこれにより駆動され前記有機ＥＬ素子を電流駆動する電流源とを有し、
前記出力側トランジスタ回路は複数個設けられ、前記所定の電圧によって前記残りのソースと前記ゲート間の電圧が制限される電圧より低い電圧が前記残りのソースと前記ゲート間に加えられ、前記複数の出力側トランジスタ回路の合計出力電流として前記アナログ変換電流を得る請求項１２記載の有機ＥＬ表示装置。 - さらに前記入力側トランジスタ回路と前記複数の出力トランジスタ回路とは、前記直列回路とこの直列回路に直列に接続された第２のスイッチ回路とを有するトランジスタセルでそれぞれ構成され、各前記トランジスタセルの前記第１のスイッチ回路は同時にＯＮにされ、各前記出力側トランジスタ回路の前記トランジスタセルの前記第２のスイッチ回路は、Ｄ／Ａ変換される表示データに応じてＯＮ／ＯＦＦされる請求項１３記載の有機ＥＬ表示装置。
- 前記Ｄ／Ａ変換回路と前記電流源とは、それぞれ有機ＥＬパネルの端子ピン対応にして設けられ、前記入力側トランジスタ回路は並列に複数個設けられ、いずれか１つの前記入力側トランジスタ回路の前記トランジスタセルの前記第２のスイッチ回路は、前記第１のスイッチ回路がＯＦＦされたときにＯＮにされて、前記大きな電流値の電流を複数の前記入力側トランジスタ回路のトランジスタセルに分流する請求項１４記載の有機ＥＬ表示装置。
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