JP4116003B2 - 電流駆動回路 - Google Patents

Description

本発明は、例えば表示パネルの画素の駆動などに用いられる電流駆動回路に関するものである。

図７は、アクティブ型有機ＥＬパネルを駆動する従来の電流ドライバＩＣの一構成例を示す図である。
この電流ドライバＩＣは１６０の出力チャネルを有しており、８ビットの画素データに応じた２５６段階のレベルを持つ駆動電流を各出力チャネルから表示パネルの画素へ出力する。

図７に示す電流ドライバＩＣは、電流源ＣＳ２と、ｎ型ＭＯＳトランジスタＱｃ１と、出力回路Ｕ−１，…，Ｕ−１６０と、出力端子Ｔｏ１，Ｔｏ２，Ｔｏ３，…と、制御端子Ｔ１とを有する。

電流源ＣＳ２は、その一方の端子が制御端子Ｔ１に接続され、他方の端子がトランジスタＱｃ１のドレインに接続される。制御端子Ｔ１は、外付け抵抗Ｒ２を介して電源電圧ＡＶＤＤに接続される。電流源ＣＳ２は、外付け抵抗Ｒ２に応じた基準電流ＩｒｅｆをトランジスタＱｃ１のドレインに出力する。
トランジスタＱｃ１は、そのゲートとドレインが共通のノードＮｃ１に接続され、そのソースが基準電位ＡＶＳＳに接続される。

出力回路Ｕ−ｉ（ｉは、１から１６０までの任意の整数を示す。）は、ｎ型ＭＯＳトランジスタＱａ０〜Ｑａ７と、ｎ型ＭＯＳトランジスタＱｂ０〜Ｑｂ７とを有する。

トランジスタＱａ０〜Ｑａ７は、トランジスタＱｃ１とともにカレントミラー回路を構成する。トランジスタＱａ０〜Ｑａ７のゲートは共通のノードＮｃ１に接続され、そのソースは基準電位ＡＶＳＳに接続される。

トランジスタＱａ０〜Ｑａ７は、お互いのサイズの比が２のべき乗に比例している。すなわち、トランジスタＱａ０のサイズに対してトランジスタＱａ１は２倍、トランジスタＱａ２は４倍、トランジスタＱａ３は８倍、トランジスタＱａ４は１６倍、トランジスタＱａ５は３２倍、トランジスタＱａ６は６４倍、トランジスタＱａ７は１２８倍のサイズを有する。

トランジスタＱｂ０〜Ｑｂ７は、トランジスタＱａ０〜Ｑａ７の各ドレインと出力端子Ｔｏｉとを接続するスイッチを構成する。
トランジスタＱａｊ（ｊは、０から７までの任意の整数を示す）のドレインは、トランジスタＱｂｊを介して出力端子Ｔｏｉに接続される。トランジスタＱｂｊのゲートにはビット信号ｂｊが入力される。ビット信号ｂｊが‘１’（ハイレベル）のときトランジスタＱｂｊはオンし、ビット信号ｂｊが‘０’（ローレベル）のときトランジスタＱｂｊはオフする。

上述した構成によると、電流源ＣＳ２には、外付け抵抗Ｒ２の抵抗値に応じた基準電流Ｉｒｅｆが流れる。基準電流ＩｒｅｆがトランジスタＱｃ１に流れると、この基準電流Ｉｒｅｆに応じたトランジスタＱｃ１のゲート電圧がノードＮｃ１に発生する。
ノードＮｃ１に発生する電圧は、トランジスタＱａ０〜Ｑａ７のゲートに共通に印加される。トランジスタＱａ０〜Ｑａ７は２のべき乗に比例したサイズ比を有するため、これらのトランジスタには２のべき乗の重みを持つ８種類の電流（×１，×２，×４，×８，×１６，×３２，×６４，×１２８）が流れる。

トランジスタＱｂ０〜Ｑｂ７は、８ビットの画素データ｛ｂ０，…，ｂ７｝に応じてそれぞれオンまたはオフに設定される。これにより、２のべき乗の重みを持つ８種類の電流のうち画素データ｛ｂ０，…，ｂ７｝に応じて選択された電流が、出力端子Ｔｏｉにおいて合成され、駆動電流として画素に供給される。この駆動電流は、８ビットの画素データに応じた２５６段階の大きさを持つため、これを画素の駆動に用いることにより、画素の明るさを２５６の階調で調節することができる。

ところで、図７に示す電流ドライバＩＣでは、トランジスタＱｂｊがオンからオフに切り換わると、トランジスタＱａｊの電流経路が全て絶たれてしまう。そのため、各出力チャネルの画素データが様々な値に設定されると、これに応じて出力回路Ｕ−１〜Ｕ−１６０の消費電流も様々に変化する。消費電流の変動により、電源ラインの電圧が変動するため、出力チャネル間の駆動電流にバラツキが生じる。また、複数の電流ドライバＩＣを用いて１つの表示パネルを駆動した場合、ＩＣ毎に消費電流が異なるため、ＩＣ毎に電源ラインの電圧が変動し、ＩＣ間で駆動電流にバラツキが生じる。駆動電流がバラつくと、画面に輝度ムラやスジなどが生じて画質が劣化するという問題がある。例えば、あるＩＣが全画素白の表示を行ない、それに隣接するＩＣが全画素黒の表示を行ない、更にそれに隣接するＩＣが全画素白の表示を行なうと、１番目と３番目のＩＣの出力電流が最大となり、２番目のＩＣの出力電流はゼロとなる。

また、図７に示す電流ドライバＩＣでは、トランジスタＱｂｊのオンとオフを切り換えたときに、トランジスタＱａｊのドレイン電圧が変動する。
例えば図８に示すように、ビット信号ｂ７（図８（Ａ））をハイレベルに設定すると、ノードＮａ７の電圧はある電圧まで上昇し、画素に駆動電流を出力している間この電圧に保たれる。ところが、ビット信号ｂ７をハイレベルからローレベルに変化させると、トランジスタＱｂ７がオフするため、トランジスタＱａ７が一定の電流を維持できなくなり、ノードＮａ７の電圧は基準電位ＶＳＳまで低下する。そのため、ノードＮａ７の電圧は、トランジスタＱｂ７のオンとオフを切り替えるたびに大きく変動する（図８（Ｂ））。
トランジスタＱｂ０〜Ｑｂ７のドレイン電圧がこのように変動すると、ドレイン−ゲート間の寄生容量の影響により、ノードＮｃ１の電圧が変動する（図８（Ｃ））。ノードＮｃ１の電圧は、各出力チャネルの出力電流に影響を与えるため、この電圧が変動すると、駆動電流の安定に要する時間が長くなるという問題が生じる。このノードＮｃ１の電圧の変動は、トランジスタＱｂｊが全て同時にオン、オフする際に最も大きくなる。また、８ビット以上の階調データの高精度化や出力トランジスタＱａｊの増加に伴なって、ノードＮｃ１の負荷が重くなり、駆動電流の安定に時間を要する。これらを解決するために、カレントミラー回路を構成するトランジスタＱｃ１のサイズを大きくしてトランジスタＱｃ１、Ｑａｊの比率を上げることが考えられるが、基準電流Ｉｒｅｆの増加、レイアウト面積の増大に繋がってしまう。

本発明はかかる事情に鑑みてなされたものであり、その目的は、駆動電流の設定値の変更に伴うノードＮｃ１の電圧変動、消費電流の変動を抑えることができる電流駆動回路を提供することにある。

本発明の第１の観点に係る電流駆動回路は、駆動電流をそれぞれ出力する複数の出力回路を有しており、各々の出力回路は、上記駆動電流を出力する第１のノードと、所定の電流を出力する複数の電流出力ノードを有する第１の定電流回路と、上記第１の定電流回路の電流出力ノードと上記第１のノードとの間に接続され、上記駆動電流の設定信号に応じてそれぞれオンまたはオフする複数の第１のスイッチと、電圧出力回路と、上記第１の定電流回路の電流出力ノードと上記電圧出力回路の電圧出力ノードとの間に接続され、共通の電流出力ノードに接続される第１のスイッチがオフするときにオンし、当該第１のスイッチがオンするときにオフする複数の第２のスイッチとを有する。

上記電圧出力回路は、一定の電圧が印加される第１の定電圧ノードと、上記第１の定電圧ノードと上記電圧出力ノードとの間に接続され、当該ノード間に流れる電流に応じた電圧を発生する負荷回路と、上記第１の定電流出力回路から上記第２のスイッチを介して上記電圧出力ノードに出力される電流と同一の極性を持つ所定の電流を上記電圧出力ノードに出力する第２の定電流回路とを含んでも良い。
この場合、上記負荷回路は、上記第１の定電圧ノードと上記電圧出力ノードとの間に接続され、制御端子に所定のバイアス電圧が入力される１つまたは複数の直列接続された第１のトランジスタを含んでも良い。
また、本発明の電流駆動回路は、上記第１の定電流回路の電流出力ノードと上記第１のノードとを接続する配線上に挿入され、制御端子に所定のバイアス電圧が入力される第２のトランジスタを更に有しても良い。上記第１のトランジスタおよび上記第２のトランジスタは、上記第１の定電流回路および上記第２の定電流回路を構成するトランジスタに比べて各端子間の耐電圧が高くても良い。上記第１のトランジスタおよび上記第２のトランジスタは、制御端子に共通のバイアス電圧が入力されても良い。

上記第１の定電流回路および上記第２の定電流回路は、入力電流に応じた出力電流を各々の電流出力ノードに発生する共通のカレントミラー回路に含まれていても良い。この場合、本発明の電流駆動回路は、基準電流の入力ノードと、上記カレントミラー回路の電流入力ノードと上記基準電流の入力ノードとの間に接続され、制御端子が上記基準電流の入力ノードに接続され、上記カレントミラー回路を構成するトランジスタに比べて各端子間の耐電圧が高い第３のトランジスタとを更に有しても良い。また、上記第１のトランジスタおよび上記第２のトランジスタは、上記第３のトランジスタの制御端子に発生する電圧を上記バイアス電圧として入力しても良い。

上記負荷回路は、上記第１の定電圧ノードと上記電圧出力ノードとの間に接続される抵抗素子を含んでも良い。

上記電圧出力回路は、それぞれ一定の電圧が印加される第１の定電圧ノードおよび第２の定電圧ノードと、上記第１の定電圧ノードと上記電圧出力ノードとの間に接続される第１の抵抗素子と、上記電圧出力ノードと上記第２の定電圧ノードとの間に接続される第２の抵抗素子とを含んでも良い。

上記電圧出力回路は、出力電圧を一定に保持しても良い。

本発明の第２の観点に係る電流駆動回路は、電流供給端子と、基準電流を生成する基準電流源と、上記基準電流を入力する第１のトランジスタと、上記第１のトランジスタに接続され、上記第１のトランジスタに流れる電流と所定の関係にある電流を供給する第２のトランジスタと、上記第１のトランジスタに接続され、各々が上記第１のトランジスタに流れる電流とそれぞれ所定の関係にある電流を供給する複数の第３のトランジスタと、上記電流供給端子と上記複数の第３のトランジスタとの間の複数の電流経路にそれぞれ設けられ、各々が出力データに応じてオン・オフ制御される複数の第１のスイッチング素子と、上記電流供給端子と上記複数の第３のトランジスタとの間の複数の電流経路と上記第２のトランジスタの電流経路との間にそれぞれ設けられ、各々が出力データに応じてオン・オフ制御される複数の第２のスイッチング素子とを有し、それぞれ対応関係にある上記複数の第１のスイッチング素子の各々と上記複数の第２のスイッチング素子の各々とが出力データに応じて相補的にオン・オフ制御される。

好適には、上記第１のトランジスタ、上記第２のトランジスタ、上記複数の第３のトランジスタがカレントミラー回路を構成する。

上記複数の第３のトランジスタの各々が供給し得る電流は、例えば、階調データに対応した電流であっても良い。

上記第２の観点に係る電流駆動回路は、上記第１のトランジスタの電流経路に設けられた第４のトランジスタと、上記第２のトランジスタの電流経路に設けられた第５のトランジスタと、上記電流供給端子の電流経路に設けられた第６のトランジスタとを有しても良く、上記第４、第５、第６のトランジスタがカレントミラー回路を構成しても良い。

上記複数の第１および第２のスイッチング素子は、例えば、それぞれトランジスタで構成されても良い。

上記第１、第２、第３のトランジスタは低耐圧のトランジスタで構成されても良く、上記第４、第５、第６のトランジスタは高耐圧のトランジスタで構成されても良い。

本発明によれば、駆動電流の設定値を変えても消費電流が変動しなくなるため、電源ラインの電圧変動を抑制し、出力チャネル間の駆動電流のバラツキを抑えることができる。

＜第１の実施形態＞
図１は、本発明の実施形態に係る電流駆動回路１００の構成の一例を示す図である。
図１に示す電流駆動回路１００は、例えば有機ＥＬパネル等の表示パネルの画素を電流駆動する回路であり、１６０の出力チャネル（第１〜第１６０出力チャネル）を有する。

図１に示す電流駆動回路１００は、駆動電流生成回路１０と、基準電流発生回路２０と、ラッチ回路３０および４０と、シフトレジスタ５０と、駆動電流の出力端子Ｔｏ１〜Ｔｏ１６０と、外付け抵抗Ｒ１を接続する端子Ｔ１と、画素データを入力する端子Ｔ２とを有する。

シフトレジスタ５０は、端子Ｔ４に入力されるクロック信号ＣＬＫに応じて、端子Ｔ３に入力される書き込みパルス（ＷＲＩＴＥ）を順次にシフトし、第１〜第１６０出力チャネルにそれぞれ対応するデータ書き込みパルスを生成して、ラッチ回路４０に出力する。

ラッチ回路４０は、シフトレジスタ５０から第１〜第１６０出力チャネルのそれぞれに対応して出力されるデータ書き込みパルスに応答して、端子Ｔ２からシリアルに入力される第１〜第１６０出力チャネルの１６０チャネル分の画素データを順次に取り込んでラッチし、そしてラッチ回路３０に出力する。

ラッチ回路３０は、表示パネル上のある水平走査ラインの駆動が終わり、次の水平走査ラインを駆動する際に、ラッチ回路４０から出力される１６０個の画素データをラッチして、駆動電流生成回路１０に出力する。

基準電流発生回路２０は、端子Ｔ１と電源電圧ＡＶＤＤとの間に接続される外付け抵抗Ｒ１の抵抗値に応じた基準電流Ｉｒｅｆを発生し、駆動電流生成回路１０に供給する。

駆動電流生成回路１０は、ラッチ回路３０に保持される１６０個の画素データに応じた駆動電流を、出力端子Ｔｏ１〜Ｔｏ１６０からそれぞれ出力する。また、供給される基準電流Ｉｒｅｆに基づいて、駆動電流の基準値を設定する。

図２は、駆動電流生成回路１０の構成の一例を示す図である。
図２に示す駆動電流生成回路１０は、出力回路１０−１，…，１０−１６０と、ｎ型ＭＯＳトランジスタＱ１Ｒとを有する。
各出力回路（１０−１〜１０−１６０）は、ｎ型ＭＯＳトランジスタＱ２−０，…，Ｑ２−７，Ｑ３−０，…，Ｑ３−７，Ｑ４−０，…，Ｑ４−７，Ｑ２Ｄ，Ｑ４Ｄと、ｐ型ＭＯＳトランジスタＱ５Ｄとを有する。

なお、出力回路１０−１〜１０−１６０は、本発明の出力回路の一実施形態である。
端子Ｔｏ１〜Ｔｏ１６０は、本発明の第１のノードの一実施形態である。
ｎ型ＭＯＳトランジスタＱ２−０〜Ｑ２−７は、本発明の第１の定電流回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱ４−０〜Ｑ４−７は、本発明の第１のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱ３−０〜Ｑ３−７は、本発明の第２のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱ２Ｄ，Ｑ４Ｄ，およびｐ型ＭＯＳトランジスタＱ５Ｄを含む回路は、本発明の電圧出力回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱ２Ｄおよびｐ型ＭＯＳトランジスタＱ５Ｄを含む回路は、本発明の負荷回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱ２Ｄは、本発明の第２の定電流回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱ２Ｄおよびｐ型ＭＯＳトランジスタＱ５Ｄは、本発明の第１のトランジスタの一実施形態である。

図２の例では、画素に供給される電圧が例えば１０Ｖ程度の比較的高い電圧に設定される場合を想定して、各トランジスタ（Ｑ１Ｒ，Ｑ２−０，…，Ｑ２−７，Ｑ３−０，…，Ｑ３−７，Ｑ４−０，…，Ｑ４−７，Ｑ２Ｄ，Ｑ４Ｄ，Ｑ５Ｄ）に高耐圧型のＭＯＳトランジスタを用いている。

トランジスタＱ１Ｒのドレインとゲートは共通のノードＮ９に接続され、そのソースは基準電位ＡＶＳＳに接続される。ノードＮ９には、基準電流発生回路２０において発生する基準電流Ｉｒｅｆが入力される。

出力回路１０−ｉ（ｉは、１から１６０までの整数を示す。以下同じ。）は、第ｉ出力チャネルの出力端子Ｔｏｉに駆動電流を出力する。すなわち、ラッチ回路３０に保持される第ｉ出力チャネルの８ビットの画素データに応じた２５６段階のレベルを持つ駆動電流を生成し、出力端子Ｔｏｉに出力する。

トランジスタＱ２−０〜Ｑ２−７，Ｑ２Ｄは、そのゲートが共通のノードＮ９に接続されており、そのソースが基準電位ＡＶＳＳに接続される。

トランジスタＱ２−０〜Ｑ２−７は、お互いのサイズの比が２のべき乗に比例している。すなわち、トランジスタＱ２−０のサイズに対してトランジスタＱ２−１は２倍、トランジスタＱ２−２は４倍、トランジスタＱ２−３は８倍、トランジスタＱ２−４は１６倍、トランジスタＱ２−５は３２倍、トランジスタＱ２−６は６４倍、トランジスタＱ２−７は１２８倍のサイズを有する。

また、出力回路１０−１〜１０−１６０に含まれるトランジスタＱ２−０〜Ｑ２−７，Ｑ２ＤとトランジスタＱ１Ｒは、基準電流Ｉｒｅｆに応じた複数の出力電流を発生する１つのカレントミラー回路を構成している。そのため、トランジスタＱ２−０〜Ｑ２−７には、上述したサイズ比と同じ電流比を持つ電流が流れる。すなわち、トランジスタＱ２−０の電流に対してトランジスタＱ２−１には２倍、トランジスタＱ２−２には４倍、トランジスタＱ２−３には８倍、トランジスタＱ２−４には１６倍、トランジスタＱ２−５には３２倍、トランジスタＱ２−６には６４倍、トランジスタＱ２−７には１２８倍の電流が流れる。

トランジスタＱ４−ｊ（ｊは、０から７までの任意の整数を示す。以下同じ。）は、トランジスタＱ２−ｊのドレインと出力端子Ｔｏｉとの間に接続される。
トランジスタＱ４−ｊのゲートには、８ビットの画素データ｛ｂ０，…，ｂ７｝に含まれる１ビットの信号ｂｊが入力される。トランジスタＱ４−ｊは、ビット信号ｂｊが‘１’（ハイレベル）のときオンし、ビット信号ｂｊが‘０’（ローレベル）のときオフする。

トランジスタＱ３−ｊは、トランジスタＱ２−ｊのドレインにつながるノードＮｊと、トランジスタＱ２ＤのドレインにつながるノードＮ８との間に接続される。
トランジスタＱ３−ｊのゲートにはビット信号ｘｂｊが入力される。ビット信号ｘｂｊはビット信号ｂｊの論理反転信号であり、ビット信号ｂｊが‘１’のときビット信号ｘｂｊは‘０’になり、ビット信号ｂｊが‘０’のときビット信号ｘｂｊは‘１’になる。トランジスタＱ３−ｊは、ビット信号ｘｂｊが‘１’（ハイレベル）のときにオンし、ビット信号ｘｂｊが‘０’（ローレベル）のときにオフする。
したがって、トランジスタＱ３−ｊは、共通のノードＮｊに接続されるトランジスタＱ４−ｊがオフするときにオンし、このトランジスタＱ４−ｊがオンするときにオフする。

トランジスタＱ４ＤおよびＱ５Ｄは、ノードＮ８と電源電圧ＡＶＤＤとの間に直列に接続される。トランジスタＱ４Ｄのゲートには電圧ＶＨ１が入力され、トランジスタＱ５Ｄのゲートには電圧ＶＬ１が入力される。電圧ＶＨ１は、トランジスタＱ４Ｄを導通状態に設定する電圧であり、例えば電源電圧ＡＶＤＤである。また、電圧ＶＬ１は、トランジスタＱ５Ｄを導通状態に設定する電圧であり、例えば基準電位ＡＶＳＳである。

なお、トランジスタＱ２ＤからノードＮ８に出力されるミラー電流は、トランジスタＱ２−ｊからトランジスタＱ３−ｊを介してノードＮ８に出力されるミラー電流と同じ極性を持つ。そのため、ノードＮ８と電源電圧ＡＶＤＤとの間に接続されるトランジスタＱ４ＤおよびＱ５Ｄの直列回路には、これらのミラー電流を加算した電流が流れる。

ここで、上述した構成を有する本実施形態に係る電流駆動回路の動作を説明する。

ラッチ回路４０には、シフトレジスタ５０において生成される１６０出力チャネル用のデータ書き込みパルスに応じて、端子Ｔ２からシリアルに入力される第１〜第１６０出力チャネルの画素データが順次に取り込まれてラッチされる。
そして、現在の水平走査ラインの駆動が終了し次の水平走査ラインを駆動するとき、ラッチ回路４０にラッチされた１６０チャネルの画素データが、ラッチ回路３０に転送される。

出力回路１０−１〜１０−１６０にそれぞれ内蔵されるトランジスタＱ３−０〜Ｑ３−７およびＱ４−０〜Ｑ４−７は、ラッチ回路３０に転送される画素データに応じて、そのオンオフの状態がそれぞれ設定される。
共通のノードＮｊに接続されるトランジスタＱ３−ｊおよびＱ４−ｊは、画素データのビット信号ｂｊとその反転信号ｘｂｊに応じて、一方がオンし他方がオフするように制御される。そのため、基準電流Ｉｒｅｆに応じてトランジスタＱ２−ｊに発生するミラー電流は、トランジスタＱ４−ｊを介して出力端子Ｔｏ１に流れるか、もしくは、トランジスタ３−ｊを介してノードＮ８に流れる。
トランジスタＱ２−０〜Ｑ２−７からトランジスタＱ４−０〜Ｑ４−７を介して出力端子Ｔｏｉに流れる電流は、画素の駆動電流となる。この駆動電流は、８ビットの画素データ｛ｂ０，…，ｂ７｝に応じた２６５段階のレベルを持つ。

図３は、トランジスタＱ３−０〜Ｑ３−７およびＱ４−０〜Ｑ４−７のオンオフ状態の一例を示す図であり、これらのトランジスタを簡易的なスイッチの記号で表している。
図３の例によると、出力回路１０−１に供給される画素データのビット信号ｂ０およびｂ６が‘１’に設定されるため、出力回路１０−１においてトランジスタＱ４−０およびＱ４−６がオンし、トランジスタＱ３−０およびＱ３−６がオフする。トランジスタＱ２−０およびＱ２−６のミラー電流は、トランジスタＱ４−０およびＱ４−６を介して出力端子Ｔｏ１に流れる。
他方、同じ画素データにおいてビット信号ｂ５およびｂ７が‘０’に設定されるため、出力回路１０−１においてトランジスタＱ４−５およびＱ４−７がオフし、トランジスタＱ３−５およびＱ３−７がオンする。トランジスタＱ２−５およびＱ２−７のミラー電流は、トランジスタＱ３−５およびＱ３−７を介してノードＮ８に流れる。

このように、各出力回路におけるトランジスタＱ２−０〜Ｑ２−７のミラー電流は、画素データの設定値に関わりなく、出力端子ＴｏｉまたはノードＮ８の何れかを通って常に流れる。また、トランジスタＱ２Ｄのミラー電流についても、画素データの設定値に関わりなく、常にトランジスタＱ４ＤおよびＱ５Ｄの直列回路に流れる。
したがって、本実施形態に係る電流駆動回路によれば、駆動電流の設定値を様々に変更しても、各出力回路において消費される電流を常に一定に保つことができる。これにより、消費電流の変動に伴う電源ラインの電圧変動を防止できるため、出力チャネル間の駆動電流のバラツキを抑えることができる。また、本実施形態に係る電流駆動回路を搭載した複数のＩＣを用いて１つの表示パネルを駆動した場合でも、画素データの設定値に応じてＩＣ毎に消費電流が変動することを防止できるため、ＩＣ間の駆動電流のバラツキを抑えることができる。その結果、駆動電流のバラツキに起因する画面の輝度ムラやスジなどの発生を抑制して、画質の向上を図ることができる。

また、図２に示す回路において、トランジスタＱ２−ｊのドレイン（ノードＮｊ）は、画素データのビット信号ｂｊに応じて、出力端子ＴｏｉまたはノードＮ８の一方に接続される。
ノードＮ８は、トランジスタＱ４ＤおよびＱ５Ｄの直列回路に発生する電圧降下分だけ電源電圧ＡＶＤＤより低い電圧を有する。例えばトランジスタＱ４Ｄのゲートに電源電圧ＡＶＤＤが印加され、トランジスタＱ５Ｄのゲートに基準電位ＡＶＳＳが印加されているものとすると、この２つのトランジスタの直列回路に生じる電圧降下は、トランジスタＱ４Ｄのしきい電圧Ｖｔｈｎに近い値となる。そのため、ノードＮ８の電圧は、‘ＡＶＤＤ−Ｖｔｈｎ’に近い値となる。
他方、端子Ｔｏｉは、画素に出力される駆動電流の大きさと画素のインピーダンスに応じて決まる電圧を有する。
そのため、ノードＮ８の電圧がこの端子Ｔｏｉの電圧とが近くなるように直列回路（トランジスタＱ４ＤおよびＱ５Ｄ）のインピーダンスやトランジスタＱ２Ｄの電流値を適切に設定することにより、出力端子ＴｏｉおよびノードＮ８とノードＮｊとの接続が画素データの設定値に応じて切り換わる際のノードＮｊの電圧変化を小さくすることができる。
ノードＮｊの電圧変化が小さくなると、トランジスタＱ２−ｊのドレイン−ゲート間の寄生容量を介してノードＮ９に伝播する電圧変化が小さくなるため、トランジスタＱ２−０〜Ｑ２−７のミラー電流の変動を抑制することができる。
したがって、本実施形態に係る電流駆動回路によれば、画素データの設定値の変更に伴って生じる駆動電流の変動を短期間に収束させることが可能になり、動作速度の向上を図ることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。

図４は、本発明の第２の実施形態に係る電流駆動装置における駆動電流生成回路１０Ａの構成例を示す図である。本実施形態に係る電流駆動装置の全体構成については、図１に示す電流駆動装置と同様である。

図４に示す駆動電流生成回路１０Ａは、ｎ型ＭＯＳトランジスタＱ１ＲおよびＱ９Ｒと、出力回路１０Ａ−１，…，１０Ａ−１６０とを有する。
また出力回路１０Ａ−ｉは、ｎ型ＭＯＳトランジスタＱ６−０，…，Ｑ６−７，Ｑ７−０，…，Ｑ７−７，Ｑ８−０，…，Ｑ８−７，Ｑ６Ｄ，Ｑ８Ｄ，Ｑ９Ｄ，Ｑ９Ｂと、ｐ型ＭＯＳトランジスタＱ１０Ｄとを有する。

なお、出力回路１０Ａ−１〜１０Ａ−１６０は、本発明の出力回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱ６−０〜Ｑ６−７は、本発明の第１の定電流回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱ８−０〜Ｑ８−７は、本発明の第１のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱ７−０〜Ｑ７−７は、本発明の第２のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱ６Ｄ，Ｑ８Ｄ，Ｑ９Ｄ，およびｐ型ＭＯＳトランジスタＱ１０Ｄを含む回路は、本発明の電圧出力回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱ８Ｄ，Ｑ９Ｄおよびｐ型ＭＯＳトランジスタＱ１０Ｄを含む回路は、本発明の負荷回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱ６Ｄは、本発明の第２の定電流回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱ９Ｄおよびｐ型ＭＯＳトランジスタＱ１０Ｄは、本発明の第１のトランジスタの一実施形態である。
ｎ型ＭＯＳトランジスタＱ９Ｂは、本発明の第２のトランジスタの一実施形態である。
ｎ型ＭＯＳトランジスタＱ９Ｒは、本発明の第３のトランジスタの一実施形態である。

図４の例では、トランジスタＱ１Ｒ，Ｑ６−０，…，Ｑ６−７，Ｑ７−０，…，Ｑ７−７，Ｑ８−０，…，Ｑ８−７，Ｑ６Ｄ，Ｑ８Ｄに低耐圧のＭＯＳトランジスタを用いており、トランジスタＱ９Ｒ，Ｑ９Ｄ，Ｑ９Ｂ，Ｑ１０Ｄに高耐圧のＭＯＳトランジスタを用いている。
すなわち、トランジスタＱ９Ｒ，Ｑ９Ｄ，Ｑ９Ｂ，１０Ｄは、トランジスタＱ１Ｒ，Ｑ６−０，…，Ｑ６−７，Ｑ７−０，…，Ｑ７−７，Ｑ８−０，…，Ｑ８−７，Ｑ６Ｄ，Ｑ８Ｄに比べて各端子間（ゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間）の耐圧電圧が高い。

トランジスタＱ１Ｒは、そのドレインとゲートが共通のノードＮ９に接続され、そのソースが基準電位ＡＶＳＳに接続される。
トランジスタＱ９Ｒは、そのドレインとゲートが共通のノードＮ１０に接続され、そのソースがノードＮ９に接続される。
ノードＮ１０には、基準電流発生回路２０において発生する基準電流Ｉｒｅｆが入力される。

出力回路１０Ａ−ｉは、先に説明した出力回路１０−ｉと同様に、第ｉ出力チャネルの出力端子Ｔｏｉに駆動電流を出力する。すなわち、ラッチ回路３０に保持される第ｉ出力チャネルの８ビットの画素データに応じた２５６段階のレベルを持つ駆動電流を生成し、出力端子Ｔｏｉに出力する。

トランジスタＱ６−０〜Ｑ６−７，Ｑ６Ｄは、そのゲートが共通のノードＮ９に接続されており、そのソースが基準電位ＡＶＳＳに接続される。

トランジスタＱ６−０〜Ｑ６−７は、お互いのサイズの比が２のべき乗に比例している。すなわち、トランジスタＱ６−０のサイズに対してトランジスタＱ６−１は２倍、トランジスタＱ６−２は４倍、トランジスタＱ６−３は８倍、トランジスタＱ６−４は１６倍、トランジスタＱ６−５は３２倍、トランジスタＱ６−６は６４倍、トランジスタＱ６−７は１２８倍のサイズを有する。

また、出力回路１０Ａ−１〜１０Ａ−１６０に含まれるトランジスタＱ６−０〜Ｑ６−７，Ｑ６ＤとトランジスタＱ１Ｒは、基準電流Ｉｒｅｆに応じた複数の出力電流を発生する１つのカレントミラー回路を構成している。そのため、トランジスタＱ６−０〜Ｑ６−７には、上述したサイズ比と同じ電流比を持つ電流が流れる。すなわち、トランジスタＱ６−０の電流に対してトランジスタＱ６−１には２倍、トランジスタＱ６−２には４倍、トランジスタＱ６−３には８倍、トランジスタＱ６−４には１６倍、トランジスタＱ６−５には３２倍、トランジスタＱ６−６には６４倍、トランジスタＱ６−７には１２８倍の電流が流れる。

トランジスタ８−ｊは、トランジスタ６−ｊのドレインとノードＮ１１との間に接続される。
トランジスタ８−ｊのゲートには、８ビットの画素データ｛ｂ０，…，ｂ７｝に含まれる１ビットの信号ｂｊが入力される。トランジスタ８−ｊは、ビット信号ｂｊが‘１’（ハイレベル）のときオンし、ビット信号ｂｊが‘０’（ローレベル）のときオフする。

トランジスタ７−ｊは、トランジスタ６−ｊのドレインにつながるノードＮｊと、トランジスタＱ６ＤのドレインにつながるノードＮ８との間に接続される。
トランジスタ７−ｊのゲートには、ビット信号ｂｊを論理反転したビット信号ｘｂｊが入力される。
したがって、トランジスタ７−ｊは、共通のノードＮｊに接続されるトランジスタＱ８−ｊがオフするときにオンし、このトランジスタＱ８−ｊがオンするときにオフする。

トランジスタＱ８Ｄは、ノードＮ８とノードＮ１２との間に接続される。トランジスタＱ８Ｄのゲートには、これを導通状態に設定する電圧ＶＨ２が入力される。電圧ＶＨ２は、トランジスタＱ８Ｄの耐電圧を超えない電圧である。

トランジスタＱ９Ｄは、そのソースがノードＮ１２に接続され、そのドレインがトランジスタＱ１０Ｄを介して電源電圧ＡＶＤＤに接続される。
トランジスタＱ９Ｄのゲートには、ノードＮ１０の電圧が入力される。
トランジスタＱ１０Ｄのゲートには、電圧ＶＬ１が入力される。電圧ＶＬ１は、トランジスタＱ１０Ｄを導通状態に設定する電圧であり、例えば基準電位ＡＶＳＳである。

トランジスタＱ９Ｂは、ノードＮ１１と出力端子Ｔｏｉとの間に接続される。トランジスタＱ９ＢのゲートにはノードＮ１０の電圧が入力される。

上述した構成を有する電流駆動回路の動作を説明する。
出力回路１０Ａ−１〜１０Ａ−１６０にそれぞれ内蔵されるトランジスタＱ７−０〜Ｑ７−７およびＱ８−０〜Ｑ８−７は、ラッチ回路３０に転送される画素データによって、そのオンオフの状態がそれぞれ設定される。
すなわち、共通のノードＮｊに接続されるトランジスタＱ７−ｊおよびＱ８−ｊは、画素データのビット信号ｂｊとその反転信号ｘｂｊに応じて、一方がオンし他方がオフするように制御される。そのため、基準電流Ｉｒｅｆに応じてトランジスタＱ６−ｊに発生するミラー電流は、トランジスタＱ８−ｊを介してノードＮ１１に流れるか、もしくは、トランジスタＱ７−ｊを介してノードＮ８に流れる。
トランジスタＱ６−０〜Ｑ６−７からトランジスタＱ８−０〜Ｑ８−７を介してノードＮ１１に流れる電流は、トランジスタＱ９Ｂを介して出力端子Ｔｏｉに流れる。出力端子Ｔｏｉに流れる駆動電流は、８ビットの画素データ｛ｂ０，…，ｂ７｝に応じた２５６段階のレベルを持つ。

各出力回路におけるトランジスタＱ６−０〜Ｑ６−７のミラー電流は、画素データの設定値に関わりなく、出力端子ＴｏｉまたはノードＮ８の何れかを通って常に流れる。また、トランジスタＱ６Ｄのミラー電流についても、画素データの設定値に関わりなく、常にトランジスタＱ８Ｄ，Ｑ９ＤおよびＱ１０Ｄの直列回路に流れる。
したがって、本実施形態に係る電流駆動回路によれば、駆動電流の設定値を様々に変更しても、各出力回路において消費される電流を常に一定に保つことができる。そのため、駆動電流のバラツキに起因する画面の輝度ムラやスジなどの発生を抑制して、画質の向上を図ることができる。

トランジスタＱ８−ｊが全てオンし、トランジスタＱ７−ｊが全てオフする場合には、トランジスタＱ１０Ｄ，Ｑ９Ｄ，Ｑ８Ｄ，Ｑ６Ｄを介して電流が流れるので、ノードＮ８の電圧レベルが保持される。

また、図４に示す回路において、ノードＮ１０には、トランジスタＱ１Ｒのゲート−ソース間の電圧とトランジスタＱ９Ｒのゲート−ソース間の電圧とを足し合わせたほぼ一定の電圧が発生する。トランジスタＱ９ＢおよびＱ９Ｄは、ノードＮ１０に発生するこの一定の電圧を共通のバイアス電圧として入力する。
そのため、トランジスタＱ９ＢおよびＱ９Ｄのゲート−ソース間の電圧がほぼ等しいものとすると、ノードＮ１１およびＮ１２には、ほぼ等しい一定の電圧が発生する。トランジスタＱ８Ｄのドレイン−ソース間の電圧が無視できる場合、ノードＮ８の電圧は、ノードＮ１１の電圧とほぼ等しくなる。
一方、トランジスタＱ６−ｊのドレイン（ノードＮｊ）は、画素データのビット信号ｂｊに応じて、ノードＮ１１またはノードＮ８の一方に接続される。
したがって、画素データの設定値に応じてノードＮｊの接続先（ノードＮ８またはノードＮ１１）が切り換わっても、ノードＮｊの電圧はあまり変化しない。すなわち、トランジスタＱ９ＤとＱ９Ｂに共通のバイアス電圧を供給してノードＮ８とノードＮ１１の電圧をほぼ等しくすることにより、画素データの設定変更に伴うノードＮｊの電圧変動が抑制される。
また、トランジスタＱ１０Ｄ，Ｑ９Ｄ，Ｑ８Ｄ，Ｑ６Ｄの電流路を設けることにより、ノードＮ８とノードＮｊの電圧を同程度に安定させることができるため、画素データの設定値に応じてトランジスタＱ７−ｊ，Ｑ８−ｊがスイッチングしても、ノードＮｊの電圧がほぼ一定に保持される。
ノードＮｊの電圧が安定化することにより、ノードＮ９の電圧もほぼ一定に保持される。
このように、本実施形態に係る電流駆動回路によれば、ノードＮｊの電圧変化に伴うノードＮ９の電圧変化が小さくなり、トランジスタＱ６−０〜Ｑ６−７のミラー電流の変動を抑制できるため、画素データの設定値を変更した際の駆動電流の変動を短期間に収束させることが可能になる。

また、本実施形態に係る電流駆動回路によると、トランジスタＱ９ＤおよびＱ９ＢのゲートにノードＮ１０の一定の電圧が入力されるため、トランジスタＱ９ＤおよびＱ９ＢのソースにつながるノードＮ１１およびＮ１２は、ノードＮ１０の電圧に対しｎ型ＭＯＳトランジスタのしきい電圧‘Ｖｔｈｎ’だけ低い電圧を有する。すなわち、ノードＮ１１およびＮ１２には、ほぼ一定の電圧が生じる。そのため、ノードＮ１１およびＮ１２と基準電位ＡＶＳＳとの間に接続される回路の各トランジスタ（Ｑ６−０，…，Ｑ６−７，Ｑ７−０，…，Ｑ７−７，Ｑ８−０，…，Ｑ８−７，Ｑ６Ｄ，Ｑ８Ｄ）は、少なくともノードＮ１１およびＮ１２の電圧において動作可能な耐圧特性を有していれば良く、電源電圧ＡＶＤＤにおいて動作可能な高い耐圧特性を必要としない。
同様に、ほぼ一定の電圧が生じるノードＮ１０と基準電位ＡＶＳＳとの間に接続されたトランジスタＱ１Ｒは、少なくともこのノードＮ１０の電圧において動作可能な耐圧特性を有していれば良く、電源電圧ＡＶＤＤにおいて動作可能な高い耐圧特性を必要としない。
したがって、本実施形態に係る電流駆動回路によれば、回路を構成するトランジスタの一部に耐電圧の低いものを使用することが可能になる。これにより、全てに耐圧の高いトランジスタを用いる場合と比べて動作速度の向上や回路面積の削減を図ることができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。

図５は、本発明の第３の実施形態に係る電流駆動回路における駆動電流生成回路１０Ｂの構成の一例を示す図である。本実施形態に係る電流駆動装置の全体構成については、図１に示す電流駆動装置と同様である。

図５に示す駆動電流生成回路は、先に説明した出力回路１０−１〜１０−１６０を出力回路１０Ｂ−１〜１０Ｂ−１６０に置き換えたものである。
出力回路１０Ｂ−１〜１０Ｂ−１６０は、出力回路１０−１〜１０−１６０におけるトランジスタＱ２Ｄ，Ｑ４Ｄ，Ｑ５Ｄを削除し、代わりに抵抗Ｒ２およびＲ３を設けたものである。
抵抗Ｒ３は、本発明の第１の抵抗の一実施形態である。
抵抗Ｒ２は、本発明の第２の抵抗の一実施形態である。

抵抗Ｒ３は、電源電圧ＡＶＤＤとノードＮ８との間に接続され、抵抗Ｒ２は、ノードＮ８と基準電位ＡＶＳＳとの間に接続される。

上述した構成においても、各出力回路で消費される電流は、駆動電流の設定値によらず常に一定に保たれる。そのため、本実施形態に係る電流駆動回路においても、先の実施形態と同様に、駆動電流のバラツキに起因する画質の劣化を抑えることができる。

また、上述した構成によると、ノードＮ８の電圧は、トランジスタＱ３−０〜Ｑ３−７が全てオフする場合に最も高くなり、トランジスタＱ３−０〜Ｑ３−７が全てオンする場合に最も低くなる。すなわち、トランジスタＱ３−０〜Ｑ３−７が全てオフする場合、ノードＮ８には、抵抗Ｒ２およびＲ３の抵抗比に応じて決まる分圧電圧が生じる。トランジスタＱ３−０〜Ｑ３−７が全てオンする場合、ノードＮ８の電圧は、トランジスタＱ２−０〜Ｑ２−７のミラー電流による抵抗Ｒ３の電圧降下分だけ、上述した分圧電圧より低くなる。
そのため、このノードＮ８の電圧が端子Ｔｏｉの電圧と近くなるように抵抗Ｒ２およびＲ３の抵抗値を適切に設定することにより、出力端子ＴｏｉおよびノードＮ８とノードＮｊとの接続が画素データの設定値に応じて切り換わる際のノードＮｊの電圧変化を小さくすることができる。
したがって、本実施形態に係る電流駆動回路においても、先の実施形態と同様に、画素データの設定値の変更に伴って生じるトランジスタＱ２−０〜Ｑ２−７のミラー電流の変動を抑制し、動作速度の向上を図ることができる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。

図６は、本発明の第４の実施形態に係る電流駆動回路における駆動電流生成回路１０Ｃの構成の一例を示す図である。本実施形態に係る電流駆動装置の全体構成については、図１に示す電流駆動装置と同様である。

図６に示す駆動電流生成回路は、先に説明した出力回路１０−１〜１０−１６０を出力回路１０Ｃ−１〜１０Ｃ−１６０に置き換え、新たに定電圧回路１１を追加したものである。
出力回路１０Ｃ−１〜１０Ｃ−１６０は、出力回路１０−１〜１０−１６０におけるトランジスタＱ２Ｄ，Ｑ４Ｄ，Ｑ５Ｄを削除したものである。トランジスタＱ３−０〜Ｑ３−７の一端が共通に接続されるノードＮ８は、定電圧回路１１の出力に接続される。

定電圧回路１１は、各出力回路（１０Ｃ−１〜１０Ｃ−１６０）のノードＮ８を一定の電圧に保持する。例えば、駆動電流の出力時における端子Ｔｏｉの電圧に近い一定の電圧に保持する。

上述した構成によると、ノードＮ８の電圧が端子Ｔｏｉの電圧と近くなるように一定に保持されるため、出力端子ＴｏｉおよびノードＮ８とノードＮｊとの接続が画素データの設定値に応じて切り換わる場合でも、ノードＮｊの電圧変化を小さくすることができる。
したがって、本実施形態に係る電流駆動回路においても、先の実施形態と同様に、画素データの設定値の変更に伴って生じるトランジスタＱ２−０〜Ｑ２−７のミラー電流の変動を抑制し、動作速度の向上を図ることができる。

また、各出力回路で消費される電流が駆動電流の設定値によらず常に一定に保たれる点は先の実施形態と同様であるため、本実施形態に係る電流駆動回路においても、駆動電流のバラツキに起因する画質の劣化を抑えることができる。

以上、本発明の一実施形態について説明したが、本発明は上記の形態にのみ限定されるものではなく、様々な改変が可能である。

図６においてノードＮ８を一定電圧に保持する定電圧回路１１は、ノードＮ８を常時一定電圧に保持しても良いし、所定の期間（例えば駆動電流の出力前や出力中）においてノードＮ８を一定の電圧にプリチャージしても良い。

出力回路において駆動電流の設定に用いられるトランジスタスイッチ（Ｑ３−ｊ，Ｑ４−ｊ，Ｑ７−ｊ，Ｑ８−ｊ）は、他の任意のスイッチに置き換えることが可能である。例えば、導電型が異なる２つのトランジスタ（例えばｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタ）を並列接続して構成したトランスファーゲート型のスイッチに置き換えても良い。

上述した実施形態の各図において１つの記号によって指示されているトランジスタは、任意の個数のトランジスタを並列に接続して構成されたものであっても良い。例えば図２において図示されているトランジスタＱ２−７は、トランジスタＱ２−０と同等なサイズのトランジスタを１２８個並列に接続して構成しても良い。

上述した実施形態では、主として単一色の表示パネルを駆動する電流駆動回路の例を挙げているが、本発明はこれに限定されない。例えば、３色（ＲＧＢ）をそれぞれ独立に駆動する電流駆動回路の場合は、上述した単一色の場合の回路構成を独立に３セット設けても良い。

また、上述した実施形態では、表示パネルの電流駆動を行う場合を例として挙げているが、本発明はこれに限定されない。表示パネルに限らず、複数チャネルの駆動電流を必要とする他の種々のデバイスを駆動するために本発明の電流駆動回路を用いても良い。

上述した実施形態では、ｎチャネル型ＭＯＳトランジスタを用いる例を示しているが、これに限らず、例えばｐチャネル型ＭＯＳトランジスタを用いても良い。ｎチャネルＭＯＳ型トランジスタを用いる上述の例では、画素から出力回路１０−１〜１０−１６０に駆動電流が引き込まれるが、ｐチャネル型ＭＯＳトランジスタを用いる場合、これとは逆に、出力回路１０−１〜１０−１６０から画素に対して駆動電流が流れ出る。なお、この場合、基準電流発生回路２０および外付け抵抗Ｒ１は、基準電位ＡＶＳＳ側に接続すれば良い。
また、本発明において用いるトランジスタはＭＯＳ型トランジスタに限定されるものではなく、例えばバイポーラトランジスタなど、他の種々の能動素子を用いても良い。

上述した実施形態において挙げた具体的数値（出力チャネル数、画素データのビット長など）は説明上の一例であり、本発明はこれに限定されない。これらの数値は、他の任意の数値に置き換えることが可能である。

本発明の実施形態に係る電流駆動回路の構成の一例を示す図である。 第１の実施形態に係る電流駆動回路における駆動電流生成回路の構成の一例を示す図である。 図２に示す回路におけるトランジスタスイッチのオンオフ状態の一例を示す図であ 第２の実施形態に係る電流駆動装置における駆動電流生成回路の構成の一例を示す図である。 第３の実施形態に係る電流駆動装置における駆動電流生成回路の構成の一例を示す図である。 第４の実施形態に係る電流駆動装置における駆動電流生成回路の構成の一例を示す図である。 アクティブ型有機ＥＬパネルを駆動する従来の電流ドライバＩＣの一構成例を示す図である。 図７に示す電流ドライバＩＣにおける信号波形の一例を示す図である。

符号の説明

１０，１０Ａ，１０Ｂ，１０Ｃ…駆動電流生成回路、１０−１〜１０−１６０，１０Ａ−１〜１０Ａ−１６０，１０Ｂ−１〜１０Ｂ−１６０，１０Ｃ−１〜１０Ｃ−１６０…出力回路、１１…定電圧回路、２０…基準電流発生回路、３０，４０…ラッチ回路、５０…シフトレジスタ、Ｔ１，Ｔ２，Ｔｏ１〜Ｔｏ１６０…端子、Ｒ１，Ｒ２，Ｒ３…抵抗、Ｑ１Ｒ，Ｑ２Ｄ，Ｑ２−０〜Ｑ２−７，Ｑ３−０〜Ｑ３−７，Ｑ４Ｄ，Ｑ４−０〜Ｑ４−７，Ｑ９Ｒ，Ｑ９Ｄ，Ｑ９Ｂ…高耐圧のｎ型ＭＯＳトランジスタ、Ｑ５Ｄ，Ｑ１０Ｄ…高耐圧のｐ型ＭＯＳトランジスタ、Ｑ６Ｄ，Ｑ６−０〜Ｑ６−７，Ｑ７−０〜Ｑ７−７，Ｑ８Ｄ，Ｑ８−０〜Ｑ８−７…低耐圧のｎ型ＭＯＳトランジスタ

Claims (16)

1. 駆動電流をそれぞれ出力する複数の出力回路を有し、
   各々の出力回路は、
   上記駆動電流を出力する第１のノードと、
   所定の電流を出力する複数の電流出力ノードを有する第１の定電流回路と、
   上記第１の定電流回路の電流出力ノードと上記第１のノードとの間に接続され、上記駆動電流の設定信号に応じてそれぞれオンまたはオフする複数の第１のスイッチと、
   電圧出力回路と、
   上記第１の定電流回路の電流出力ノードと上記電圧出力回路の電圧出力ノードとの間に接続され、共通の電流出力ノードに接続される第１のスイッチがオフするときにオンし、当該第１のスイッチがオンするときにオフする複数の第２のスイッチと、
   を有する電流駆動回路。
2. 上記電圧出力回路は、
   一定の電圧が印加される第１の定電圧ノードと、
   上記第１の定電圧ノードと上記電圧出力ノードとの間に接続され、当該ノード間に流れる電流に応じた電圧を発生する負荷回路と、
   上記第１の定電流回路から上記第２のスイッチを介して上記電圧出力ノードに出力される電流と同一の極性を持つ所定の電流を上記電圧出力ノードに出力する第２の定電流回路とを含む、
   請求項１に記載の電流駆動回路。
3. 上記負荷回路は、上記第１の定電圧ノードと上記電圧出力ノードとの間に接続され、制御端子に所定のバイアス電圧が入力される１つまたは複数の直列接続された第１のトランジスタを含む、
   請求項２に記載の電流駆動回路。
4. 上記第１の定電流回路の電流出力ノードと上記第１のノードとを接続する配線上に挿入され、制御端子に所定のバイアス電圧が入力される第２のトランジスタを更に有し、
   上記第１のトランジスタおよび上記第２のトランジスタは、上記第１の定電流回路および上記第２の定電流回路を構成するトランジスタに比べて各端子間の耐電圧が高い、
   請求項３に記載の電流駆動回路。
5. 上記第１のトランジスタおよび上記第２のトランジスタは、制御端子に共通のバイアス電圧が入力される、
   請求項４に記載の電流駆動回路。
6. 上記第１の定電流回路および上記第２の定電流回路は、入力電流に応じた出力電流を各々の電流出力ノードに発生する共通のカレントミラー回路に含まれており、
   基準電流の入力ノードと、
   上記カレントミラー回路の電流入力ノードと上記基準電流の入力ノードとの間に接続され、制御端子が上記基準電流の入力ノードに接続され、上記カレントミラー回路を構成するトランジスタに比べて各端子間の耐電圧が高い第３のトランジスタとを更に有する、
   請求項４または５に記載の電流駆動回路。
7. 上記第１のトランジスタおよび上記第２のトランジスタは、上記第３のトランジスタの制御端子に発生する電圧を上記バイアス電圧として入力する、
   請求項６に記載の電流駆動回路。
8. 上記負荷回路は、上記第１の定電圧ノードと上記電圧出力ノードとの間に接続される抵抗素子を含む、
   請求項２に記載の電流駆動回路。
9. 上記電圧出力回路は、
   それぞれ一定の電圧が印加される第１の定電圧ノードおよび第２の定電圧ノードと、
   上記第１の定電圧ノードと上記電圧出力ノードとの間に接続される第１の抵抗素子と、
   上記電圧出力ノードと上記第２の定電圧ノードとの間に接続される第２の抵抗素子とを含む、
   請求項１に記載の電流駆動回路。
10. 上記電圧出力回路は、出力電圧を一定に保持する、
    請求項１に記載の電流駆動回路。
11. 電流供給端子と、
    基準電流を生成する基準電流源と、
    上記基準電流を入力する第１のトランジスタと、
    上記第１のトランジスタに接続され、上記第１のトランジスタに流れる電流と所定の関係にある電流を供給する第２のトランジスタと、
    上記第１のトランジスタに接続され、各々が上記第１のトランジスタに流れる電流とそれぞれ所定の関係にある電流を供給する複数の第３のトランジスタと、
    上記電流供給端子と上記複数の第３のトランジスタとの間の複数の電流経路にそれぞれ設けられ、各々が出力データに応じてオン・オフ制御される複数の第１のスイッチング素子と、
    上記電流供給端子と上記複数の第３のトランジスタとの間の複数の電流経路と上記第２のトランジスタの電流経路との間にそれぞれ設けられ、各々が出力データに応じてオン・オフ制御される複数の第２のスイッチング素子と、
    を有し、
    それぞれ対応関係にある上記複数の第１のスイッチング素子の各々と上記複数の第２のスイッチング素子の各々とが出力データに応じて相補的にオン・オフ制御される電流駆動回路。
12. 上記第１のトランジスタ、上記第２のトランジスタ、上記複数の第３のトランジスタがカレントミラー回路を構成する請求項１１に記載の電流駆動回路。
13. 上記複数の第３のトランジスタの各々が供給し得る電流が階調データに対応した電流である
    請求項１１または１２に記載の電流駆動回路。
14. 上記第１のトランジスタの電流経路に設けられた第４のトランジスタと、
    上記第２のトランジスタの電流経路に設けられた第５のトランジスタと、
    上記電流供給端子の電流経路に設けられた第６のトランジスタと、
    を有し、
    上記第４、第５、第６のトランジスタがカレントミラー回路を構成する
    請求項１１、１２または１３に記載の電流駆動回路。
15. 上記複数の第１及び第２のスイッチング素子がそれぞれトランジスタで構成される
    請求項１１、１２、１３または１４に記載の電流駆動回路。
16. 上記第１、第２、第３のトランジスタが低耐圧のトランジスタで構成され、上記第４、第５、第６のトランジスタが高耐圧のトランジスタで構成される
    請求項１４または１５に記載の電流駆動回路。

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