JP4237219B2 - データ受信回路とデータドライバ及び表示装置 - Google Patents

Description

本発明は、データ受信回路及びそれを用いた表示装置に関する。

近時、液晶表示装置は、携帯電話機（モバイルフォン、セルラフォン）やノートＰＣ、モニターに加え、大画面液晶テレビとしての需要も拡大している。これらの液晶表示装置は、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図１０を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図１０には、液晶表示部の１画素に接続されている主要な構成が、等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部２１は、透明な画素電極２１４及び薄膜トランジスタ（ＴＦＴ）２１３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極２１７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。

半導体基板上には、データ線２１２と走査線２１１とが格子状に配線される。

データ線２１２には、データドライバ２３より、各画素電極２１４へ印加する複数のレベル電圧（階調信号電圧）が供給される。

走査線２１１には、ゲートドライバ２２より走査信号が供給される。

スイッチング機能を持つＴＦＴ２１３のオン・オフを走査信号により制御し、ＴＦＴ２１３がオンとなるときに、データ線２１２の表示データ信号に対応した階調信号電圧が画素電極２１４に印加され、各画素電極２１４と対向基板電極２１７との間の電位差により液晶の透過率が変化する。そして、ＴＦＴ２１３がオフとされた後も、該電位差を液晶容量２１５及び補助容量２１６で一定期間保持することで画像が表示される。

１画面分のデータの書き換えは、１フレーム期間（通常、約０．０１７秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線を介して階調電圧信号が画素電極２１４へ供給される。

表示コントローラー２４は、不図示のマイクロプロセッサ（ＣＰＵ）等から受けた情報信号を、タイミング制御信号や表示データ等に変換する。

ゲートドライバ２２及びデータドライバ２３は表示コントローラー２４で制御され、必要なクロックＣＬＫ、制御信号等が表示コントローラー２４よりそれぞれ供給され、表示データは、データドライバ２３に供給される。なお、現在、映像データはデジタルデータが主流となっている。

なお、大型液晶表示装置では、表示コントローラー２４、ゲートドライバ２２及びデータドライバ２３は、それぞれ個別のＬＳＩで構成され、ゲートドライバ２２及びデータドライバ２３は表示部２１の解像度に応じた複数個のＬＳＩで構成される。表示コントローラー２４も解像度が高い場合には、複数個のＬＳＩで構成される。なお、表示コントローラー２４と、ゲートドライバ２２又はデータドライバ２３との間の信号伝送は、通常、回路基板を介して行われる。

ところで、表示コントローラー２４と、データドライバ２３との間の信号伝送（インターフェイス）では、大容量の表示データを伝送しなければならない。

このため、近時、大容量表示データの伝送には、小振幅差動信号伝送方式による高速インターフェイスが採用されている。

小振幅差動信号伝送方式は、データをシリアル伝送することで、回路基板上の信号配線本数を大幅に削減している。そして、高い伝送レートに起因するＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズを抑制するため、小振幅の差動信号としている。これにより、ＥＭＩノイズの抑制だけでなく、外部ノイズの影響を受けにくい構成とされている。また、シリアル伝送とすることで、小振幅差動信号伝送方式は、回路基板上の信号配線本数も少なく、回路基板コストも削減できる。

小振幅差動信号伝送方式としては、
・差動電圧信号方式のＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）、ＲＳＤＳ（Ｒｅｄｕｃｅｄ Ｓｗｉｎｇ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ社の登録商標）、
・差動電流信号方式のＣＭＡＤＳ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ａｄｖａｎｃｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）等が提案、実用化されている。

小振幅差動信号伝送方式において、データドライバ２３のデータ受信回路（レシーバ回路）２９は、小振幅差動信号を受ける。より具体的には、データ受信回路２９は、振幅が５０ｍＶ〜４００ｍＶ程度の小振幅差動電圧信号を、データドライバ２３内のロジック回路（不図示）の電源電圧に応じた振幅（１．５Ｖ〜３．３Ｖ）に変換する。なお、小振幅差動信号が、差動電流信号の場合には、データ受信回路の入力段で、電流電圧変換される。

図１２は、代表的なデータ受信回路（レシーバ回路）の構成の一例を示す図である。このデータ受信回路は、小振幅の差動入力信号を、電源電圧振幅（ＶＤＤとＶＳＳ）の単一のデジタル信号（ｓｉｎｇｌｅ ｅｎｄｅｄ ｄｉｇｉｔａｌ ｓｉｇｎａｌ）に増幅変換する回路である。図１２を参照すると、このデータ受信回路は、ソースが共通接続され電流源Ｍ８０に接続され、小振幅の差動信号（ＩＮ１、ＩＮ２）が供給される入力対（１、２）にゲートが接続されたＰＭＯＳトランジスタＭ８１、Ｍ８２よりなる差動対と、高位側電源ＶＤＤと差動対（Ｍ８１、Ｍ８２）の共通接続されたソースとの間に接続され、差動対（Ｍ８１、Ｍ８２）に電流を供給する電流源Ｍ８０と、を備えている。なお、トランジスタＭａ、Ｍｂよりなる差動対を「差動対（Ｍａ、Ｍｂ）」と表記する。

差動対（Ｍ８１、Ｍ８２）の出力対（ＰＭＯＳトランジスタＭ８１、Ｍ８２のドレイン）と、低位側電源ＶＳＳとの間には、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４がそれぞれ接続されている。

ゲートが、ダイオード接続されたＮＭＯＳトランジスタＭ８３のゲート（ノード３）に接続され、ソースが低位側電源ＶＳＳに接続され、ドレインが出力端子６に接続されたＮＭＯＳトランジスタＭ８８を備えており、ＮＭＯＳトランジスタＭ８３とＭ８８は、カレントミラーを構成している。

ゲートが、ダイオード接続されたトランジスタＭ８４のゲート（ノード４）に接続され、ソースが低位側電源ＶＳＳに接続されたＮＭＯＳトランジスタＭ８５を備え、ＮＭＯＳトランジスタＭ８４とＭ８５は、カレントミラーを構成する。トランジスタＭｃとＭｄよりなるカレントミラーを「カレントミラー（Ｍｃ、Ｍｄ）」と表記する。

ソースが高位側電源ＶＤＤに接続され、ドレインとゲートが、ＮＭＯＳトランジスタＭ８５のドレインに接続されたＰＭＯＳトランジスタＭ８６を備え、ゲートがダイオード接続されたトランジスタＭ８６のゲートに接続され、ソースが高位側電源ＶＤＤに接続され、ドレインが、出力端子６に接続されたＰＭＯＳトランジスタＭ８７を備え、ＰＭＯＳトランジスタＭ８６とＭ８７は、カレントミラーを構成している。

次に、図１２のデータ受信回路の動作の概略を説明する。

差動入力電圧（ＩＮ１、ＩＮ２）を受ける差動対（Ｍ８１、Ｍ８２）はその出力対に電流Ｉａ、Ｉｂを出力する。電流Ｉａは、カレントミラー（Ｍ８３、Ｍ８８）のＮＭＯＳトランジスタＭ８３に入力され、ＮＭＯＳトランジスタＭ８８から電流Ｉｃが出力される。

電流Ｉｂは、カレントミラー（Ｍ８４、Ｍ８５）のＮＭＯＳトランジスタＭ８４に入力され、ＮＭＯＳトランジスタＭ８５より一旦電流出力され、その電流が更にカレントミラー（Ｍ８６、Ｍ８７）のＰＭＯＳトランジスタＭ８６に入力され、ＰＭＯＳトランジスタＭ８７から電流Ｉｄが出力される。

出力端子６の電位は、電流Ｉｃと電流Ｉｄの差により変動し、高電位ＶＤＤと低電位ＶＳＳの電源電圧振幅のデジタル信号に変換される。なお、それぞれのカレントミラーの入力電流と出力電流の比を１以上としてよく、電流ＩａとＩｃへの電流比と、電流ＩｂとＩｄの電流比がほぼ同等となるように設定する。

例えば差動入力信号（ＩＮ１、ＩＮ２）が、ＩＮ１が、ｌｏｗレベル（Ｌ）、ＩＮ２がｈｉｇｈレベル（Ｈ）の場合、ＮＭＯＳトランジスタＭ８１のゲート−ソース間電圧が、ＮＭＯＳトランジスタＭ８２のゲート−ソース間電圧よりも大となり、差動対（Ｍ８１、Ｍ８２）の出力対の電流Ｉａ、Ｉｂは、Ｉａ＞Ｉｂとなる。

よって、差動対（Ｍ８１、Ｍ８２）の出力対の電流Ｉａ、Ｉｂに対応する電流Ｉｃ、Ｉｄは、Ｉｃ＞Ｉｄとなり、出力端子６を充電する電流Ｉｃよりも、出力端子６を放電する電流Ｉｄの方が大となり、出力端子６の出力信号ＯＵＴの電圧は、低位側電源電圧ＶＳＳへ変化する。

また、ＩＮ１がｈｉｇｈレベル（Ｈ）、ＩＮ２がｌｏｗレベル（Ｌ）の場合、それぞれの電流信号の大小関係は逆（Ｉａ＜Ｉｂ、Ｉｃ＜Ｉｄ）となり、出力信号ＯＵＴの電圧は、高位側電源電圧ＶＤＤへ変化する。

出力端子６の出力信号（シリアルの２値信号）は、後段のシリアルパラレル変換回路（不図示）によって、タイミング制御信号に応じて多相展開され（パラレル信号に変換され）、最終的に、データ線の駆動に対応した駆動周波数のデータ信号に変換される。

なお、特許文献１には、レイルツーレイル差動増幅回路において、ｎチャネル差動対の負荷回路に流れる電流をカレントミラーで折り返し、ｐチャネル差動対の負荷回路を構成するｎチャネルトランジスタに流し込む構成が開示されている。

特開平１１−１５０４２７号公報

近時、液晶表示装置を搭載した電子機器は世の中に広く普及し、特に液晶テレビは大型化、多色化（多階調化）が進み、１６８０万色（ＲＧＢ各８ビット表示データ）から１０億色（ＲＧＢ各１０ビット表示データ）以上が求められている。

また、デスクトップモニタ、ノート型パソコンにおいても、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、インターネット等のデジタル画像ソースの増加に対応して、高解像度化・多色化等の高画質化が急速に進んでいる。

このため、表示データはますます大容量となり、データ転送レートは更に上昇し、データ受信回路は高速動作が必要となる。

しかしながら、転送レートの高い差動入力信号をデータ受信回路で受信したとき、トランジスタの寄生容量の影響が顕在化し、遅延や波形訛りによって、例えば差動入力信号の入力から所定時間内に、該差動入力信号に対応したデータ信号を出力できない場合が生じ、データの取りこぼしが発生しやすくなる。すなわち、図１０の表示部２１による誤表示となり、液晶表示装置の表示品質を損ねる要因となる。

データ受信回路における、データ取得の確実性を判別する指標として、デューティ比が用いられる。ここで、デューティ比は、２データ分のパルス幅期待値に対する、１データ分のデータ受信回路の出力信号パルス幅とする。例えばデューティ比５０％を理想値とし、５０％からのずれを所定の許容範囲（例えば±５％）内に収めなければならない。

データ受信回路の出力信号のデューティ比が所定の許容範囲を超えてずれると、後段のシリアルパラレル変換回路での変換のタイミングが合わず、後段回路でのデータの取りこぼしにつながる。

なお、デューティ比の理想値（５０％）からのずれの要因としては、データ受信回路を構成するトランジスタの製造プロセスに起因する特性ばらつきや、温度などの動作環境、そしてデータ受信回路に入力される小振幅差動信号の振幅やデータ転送レートが関係する。

本発明者の解析によれば、図１２に示した従来のデータ受信回路において、データ転送レートが比較的高い小振幅差動信号を受信する場合、同一データ値（ｌｏｗレベル又はｈｉｇｈレベル）が比較的長い期間連続的に続くと、直後の異なるデータ値（ｈｉｇｈレベル又はｌｏｗレベル）の出力信号ＯＵＴのデューティ比が５０％からずれ、デューティ比のずれが大きい場合、データ受信回路の後段回路において、データの取りこぼしによる表示品質低下を生じる、という問題があることがわかった。

以下では、本発明者が行った解析結果を、わかりやすく説明しておく（なお、以下の記載は、本発明の従来技術を構成するものではないことを、改めて付言しておく）。

液晶表示装置の表示データの信号伝送（インターフェイス）では、表示部２１に表示する全ての画像の表示データを転送する。

表示パターンによって、同一のデータ値が、少なくとも１水平期間の数分の一程度の期間連続的に続く場合がある。

図９は、図１２のデータ受信回路における、デューティ比の理想値からのずれ（デューティ比の悪化）の現象を模式的に表すタイミング図である。図９には、図１２の小振幅差動信号（ＩＮ１、ＩＮ２）、及び出力信号ＯＵＴのタイミング波形が示されている。差動信号（ＩＮ１、ＩＮ２）のデータＤ１、Ｄ２、・・・、Ｄｗ、Ｄｘ、Ｄｙ、Ｄｚに対応する出力信号ＯＵＴのデータが、Ｏ１、Ｏ２、・・・、Ｏｗ、Ｏｘ、Ｏｙ、Ｏｚで表される。

小振幅差動信号（ＩＮ１、ＩＮ２）と出力信号ＯＵＴとの各データのタイミングのずれは、図１２のデータ受信回路２９内で、信号増幅に要する時間に伴うものである。

図９に示す例では、小振幅差動信号（ＩＮ１、ＩＮ２）のデータ値は、Ｄ２からＤｗの比較的長い期間、同一の値に保たれ、Ｄｘで再びデータ値が変化する。なお、このＤｘは１データ期間出力されたのち別のデータ値Ｄｙが出力される。

小振幅差動信号のデータ値がＤ２からＤｗまで同一値が連続したのち、Ｄｘにおいてデータ値が変化するとき、出力信号ＯＵＴのデータＯｘは、ｌｏｗレベル（ＶＳＳ）からｈｉｇｈレベル（ＶＤＤ）に変化するが、その変化のタイミングは、本来の位置よりも、遅延時間ｄｔだけ、遅れる。

小振幅差動信号のデータ値は、Ｄｘ（１データ期間）の次のＤｙで変化し、ｌｏｗレベルのデータＯｙが出力される。

小振幅差動信号Ｄｘに対応する出力信号ＯＵＴのデータＯｘのｈｉｇｈレベル期間は、遅延時間ｄｔの分だけ減少し、データＯｘのデューティ比は、本来の５０％よりも低くなり、後段回路でデータの取りこぼしが発生する場合が生じる。

そして、上記した出力信号ＯＵＴのデューティ比の悪化問題は、データ受信回路２９の差動対トランジスタＭ８１、Ｍ８２の一方がオフする場合に発生する。

通常動作で、差動対トランジスタＭ８１、Ｍ８２が共にオン状態で動作する場合でも、動作環境の変化によるトランジスタの閾値電圧や設定電流値の変化、差動信号の振幅の拡大などにより、差動対トランジスタＭ８１、Ｍ８２の一方がオフする状態に変化する場合がある。

図１２において、入力される差動信号（ＩＮ１、ＩＮ２）のデータ値（ｈｉｇｈレベル／ｌｏｗレベル）が頻繁に変化する場合には、差動対トランジスタＭ８１とＭ８２の一方がオフしても、該オフするトランジスタのドレインに、ドレインとゲートが接続されている、ＮＭＯＳトランジスタ（Ｍ８３又はＭ８４）のゲート電位は、その閾値電圧Ｖｔまでしか低下しない。

しかし、入力される差動信号（ＩＮ１、ＩＮ２）が、比較的長い期間、連続的に同一のデータ値をとると、差動対トランジスタＭ８１とＭ８２のうち、オフする方のトランジスタのドレインに、ドレインとゲートが接続されている、負荷回路の一方のトランジスタ（Ｍ８３又はＭ８４）のゲート電位は、トランジスタがオフ時のリーク電流により、閾値電圧よりも更に低下して、低位側電源電圧ＶＳＳの近傍まで低下する。

この状態（同一のデータ値で比較的長い期間連続的に続き、負荷回路の一方のトランジスタ（Ｍ８３又はＭ８４）のゲート電位が低位側電源電圧ＶＳＳの近傍まで低下した状態）で、入力される差動信号（ＩＮ１、ＩＮ２）のデータ値が変化すると、該負荷回路の一方のトランジスタ（Ｍ８３又はＭ８４）のゲート電位は、低位側電源電圧ＶＳＳの近傍から上昇を開始することになる。このときの負荷回路の一方のトランジスタ（Ｍ８３又はＭ８４）のゲート電位の変化は、閾値電圧付近から上昇する場合より、ゲート容量の充放電が大きいため、信号レベルの変化に遅延を生じる。

すなわち、入力される差動信号（ＩＮ１、ＩＮ２）のデータ値が比較的長い期間連続的に続いて同一値をとる場合、同一のデータ値の直後の異なるデータ値の出力信号ＯＵＴのデューティ比は大きくずれる。

ところで、上記したデューティ比のずれの発生を回避するには、図１２の構成において、例えば電流源Ｍ８０の電流値を十分大きく設定することで可能ではある。しかし、この場合、あらゆる条件下で、差動対トランジスタＭ８１とＭ８２がオン状態となるように設定しなければならないため、データ受信回路の消費電力が大幅に増加する、という新たな問題を生じる。

したがって、本発明が解決しようとする課題は、低消費電力で、高データ転送レートの差動信号を受信可能なデータ受信回路（レシーバ回路）を提供することにある。

また、本発明が解決しようとする他の課題は、上記データ受信回路を用いることにより、高データ転送レートの差動信号を受信可能な表示装置のデータドライバを提供することにある。

さらに、本発明が解決しようとする他の課題は、上記データ受信回路を用いることにより、低消費電力で表示品質の高い表示装置を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明に係るデータ受信回路は、電流源より電流が供給され、差動入力信号を入力対に受ける差動対と、
前記差動対の出力対より出力される第１及び第２の電流信号をそれぞれ受け、第３及び第４の電流信号に変換して出力する第１及び第２の変換回路と、
前記第１及び第２の変換回路により出力された第３及び第４の電流信号を結合して得られる出力信号を、データ受信回路の出力端子に出力する回路と、
を備え、
前記第１及び第２の変換回路の少なくとも一方が、
第１端子が第１の電源に接続され、制御端子と共通接続された第２端子に、前記差動対の第１の出力電流信号が入力される第１のトランジスタと、
前記第１のトランジスタの制御端子と第２端子との接続点に接続され、制御端子に第１のバイアス信号が印加される第２のトランジスタと、
を備えている。本発明において、前記第１のバイアス信号は、前記第２のトランジスタからの電流を入力する前記第１のトランジスタの制御端子と前記第１の電源との差電圧が所定値と等しいか又は所定値よりも大となるような電圧に設定される。

本発明において、前記出力信号の振幅は、前記差動入力信号の振幅以上とされる。

本発明において、前記第２トランジスタが、前記第１のトランジスタの制御端子と第２端子の接続点と第２の電源との間に接続される。

本発明において、前記第２トランジスタからの電流により、前記差動入力信号の値によらず、前記第１のトランジスタの制御端子と前記第１の電源との差電圧又は差電圧の絶対値が、前記第１のトランジスタの閾値電圧又は閾値電圧の絶対値以上に保持される。

本発明において、前記第１及び第２の変換回路の他方が、
第１端子が前記第１の電源に接続され、制御端子と共通接続された第２端子に前記差動対の第２の出力電流信号が入力される第３のトランジスタと、
前記第３のトランジスタの制御端子と第２端子の接続点に接続され、制御端子に第２のバイアス信号が印加される第４のトランジスタと、
を備え、
前記第２のバイアス信号は、前記第４のトランジスタからの電流を入力する前記第３のトランジスタの制御端子と前記第１の電源との差電圧が所定値と等しいか又は所定値よりも大となるような電圧に設定される。

本発明において、前記第４トランジスタは、前記第３のトランジスタの制御端子と第２端子の接続点と第２の電源との間に接続されている。

本発明において、前記第４トランジスタからの電流により、前記差動入力信号の値によらず、前記第３のトランジスタの制御端子と前記第１の電源との差電圧又は差電圧の絶対値が、前記第３のトランジスタの閾値電圧又は閾値電圧の絶対値以上に保持される。

本発明において、前記第１及び第２の変換回路の他方が、第１端子が前記第１の電源に接続され、制御端子と共通接続された第２端子に前記差動対の第２の出力信号が入力される第３のトランジスタを更に備え、
前記第２トランジスタが、前記第１のトランジスタの制御端子と第２端子の接続点と、前記第３のトランジスタの制御端子と第２端子の接続点との間に接続される。

本発明に係るデータ受信回路は、第１の電源に一端が接続する電流源で駆動され、入力信号を第１及び第２の入力に差動で受ける、第１及び第２のトランジスタを含む差動対と、
前記差動対の第１及び第２の出力と第２の電源間にそれぞれ接続され、ダイオード接続された第３及び第４のトランジスタを含む負荷回路と、
ダイオード接続された前記第３及び第４のトランジスタにそれぞれ流れる電流に対応した電流にて、データ受信回路の出力端子を充電、放電する回路と、
バイアス信号を入力し、ダイオード接続された前記第３及び第４のトランジスタのそれぞれに電流を供給する電流供給回路と、
を備え、
前記電流供給回路は、ダイオード接続された前記第３及び第４のトランジスタのそれぞれのゲート−ソース間電圧又はその絶対値が、前記入力信号の値によらずに、閾値電圧又は閾値電圧の絶対値以上に保持されるように制御する。

本発明において、前記電流供給回路は、前記バイアス信号をゲートに共通に受け、ダイオード接続された前記第３及び第４のトランジスタのドレインとゲートの接続点と、対応する電源との間に接続された、第５及び第６のトランジスタを備えている。

本発明において、前記第５及び第６のトランジスタは、それぞれが、定電流源を構成している。

あるいは、本発明において、前記第５及び第６のトランジスタは、それぞれが、ソースフォロワ回路を構成している。

本発明において、前記電流供給回路は、バイアス電圧をゲートに受け、ダイオード接続された前記第２の導電型の第３、第４のトランジスタのドレインとゲートに接続点間に接続された、第１導電型の第５のトランジスタを備えている。

本発明において、ダイオード接続された前記第３のトランジスタと第１のカレントミラーを構成し、前記第３のトランジスタに流れる電流のミラー電流を、前記データ受信回路の出力端子に供給する、第７のトランジスタと、
ダイオード接続された前記第４のトランジスタと第２のカレントミラーを構成する、第８のトランジスタと、
第３のカレントミラーを構成し、前記第８のトランジスタの出力電流を入力し、前記第８のトランジスタの出力電流のミラー電流を、前記データ受信回路の出力端子に供給する、第９及び第１０のトランジスタと、を備えている。

本発明において、前記第２の電源に一端が接続する電流源で駆動され、前記入力信号を第１、第２の入力に差動で受ける、第１１及び第１２のトランジスタを含む第２の差動対と、
前記第２の差動対の第１、第２の出力と前記第１の電源間にそれぞれ接続され、ダイオード接続された第１３及び第１４のトランジスタを含む第２の負荷回路と、
ダイオード接続された前記第１３及び第１４のトランジスタにそれぞれ電流を供給し、ダイオード接続された前記第１３及び第１４のトランジスタのゲート−ソース間電圧又はその絶対値が、前記入力信号の値によらずに、閾値電圧又は閾値電圧の絶対値以上に保持されるように制御する第２の電流供給回路と、
を備え、
前記第２の電流供給回路は、ダイオード接続された前記第１３のトランジスタのドレインとゲートの接続点と、前記第２の電源間に接続され、ダイオード接続された前記第３のトランジスタのドレインとゲートの接続点電圧をゲートに受ける第１５のトランジスタと、
ダイオード接続された前記第１４のトランジスタのドレインとゲートの接続点と、前記第２の電源間に接続され、ダイオード接続された前記第４のトランジスタのドレインとゲートの接続点電圧をゲートに受ける第１６のトランジスタとを備えた構成としてもよい。本発明において、ダイオード接続された前記第１３のトランジスタと第１のカレントミラーを構成し、前記第３のトランジスタに流れる電流のミラー電流を、前記データ受信回路の出力端子に供給する第１７のトランジスタと、ダイオード接続された前記第１４のトランジスタと第２のカレントミラーを構成する第１８のトランジスタと、第３のカレントミラーを構成し、前記第１８のトランジスタの出力電流を入力し、前記第１８のトランジスタの出力電流のミラー電流を前記データ受信回路の出力端子に供給する第１９及び第２０のトランジスタと、を備えた構成としてもよい。

本発明に係るデータ受信回路は、入力信号を第１、第２の入力に差動で受ける、第１及び第２のトランジスタを含む差動対と、
前記差動対から出力される第１の電流信号を入力し、第３の電流信号を出力する第１の変換回路と、
前記差動対から出力される第２の電流信号を入力し、第４の電流信号を出力する第１の変換回路と、
前記第１の変換回路の第３の電流信号を受け、そのミラー電流を出力する第１のカレントミラー回路と、
前記第２の変換回路の第４の電流信号を受け、そのミラー電流を出力する第２のカレントミラー回路と、
前記第１のカレントミラー回路の出力電流を受け、そのミラー電流を出力する第３のカレントミラー回路と、
バイアス信号を入力し、前記第１のカレントミラー回路の入力側トランジスタと前記第２のカレントミラー回路の入力側トランジスタにそれぞれ電流を供給する電流供給回路と、
を備え、
前記第２のカレントミラー回路の出力端と前記第３のカレントミラー回路の出力端との接続点が、データ受信回路の出力端子に接続されている構成としてもよい。

本発明において、第３の電源に一端が接続する電流源で駆動され、第２の入力信号を第１、第２の入力に差動で受ける、第２１及び第２２のトランジスタ対よりなる第２の差動対と、前記第２の差動対の出力対と第４の電源間に接続された、第１及び第２の抵抗を含む第２の負荷回路と、を備え、前記第２の差動対の出力対と前記第１及び第２の抵抗との接続点の電圧が、差動の前記入力信号として、前記差動対の入力対に供給される構成としてもよい。

本発明の表示装置においては、データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、前記データ線を駆動するデータドライバとして、前記したデータ受信回路を備えたデータドライバを備えている。

本発明によれば、データ受信回路の入力段の差動対トランジスタの一方がオフする条件下で、同一データ値が比較的長い期間連続的に続く場合でも、データ受信回路のデューティ比の悪化を抑え、正常動作を維持することができる。このため、本発明によれば、高データ転送レートの小振幅差動信号を受信可能なデータ受信回路を実現できる。また、本発明によれば、消費電流を増加させずとも、高信頼性動作を実現できる。

さらに、本発明によれば、上記データ受信回路を用いることにより、低消費電力で高データ転送レートの小振幅差動信号を受信可能な表示装置のデータドライバを実現できる。

さらにまた、本発明によれば、上記データ受信回路を用いることにより、低消費電力で表示品質の高い表示装置を実現できる。

本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。図１は、本発明の一実施の形態の構成を示す図である。図１には、表示装置の高速インターフェイスにおける高データ転送レートの小振幅差動信号（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）を受信可能なデータ受信回路（レシーバ回路）の構成が示されている。

図１を参照すると、本実施の形態のデータ受信回路は、電流源（Ｍ８０）より電流が供給され、小振幅差動信号（ＩＮ１、ＩＮ２）を入力対に受ける差動対（Ｍ８１、Ｍ８２）と、差動対（Ｍ８１、Ｍ８２）の出力対より出力される第１と第２の出力電流信号を受け、それぞれに、対応する電流信号を生成して出力する第１及び第２の変換回路と、第１及び第２の変換回路により、変換された電流信号を結合し、出力端子（６）から、電源電圧振幅（ＶＤＤ−ＶＳＳ）の２値の出力信号（ＯＵＴ）を出力する回路（Ｍ８７、Ｍ８８）を備えている。

本実施の形態において、第１の変換回路は、第１端子が第１の電源（ＶＳＳ）に接続され、制御端子と共通接続された第２端子に、差動対（Ｍ８１、Ｍ８２）の第１の出力電流信号が入力される第１のトランジスタ（Ｍ８３）と、第１のトランジスタ（Ｍ８３）の制御端子と第２端子の接続点に接続された第２のトランジスタ（Ｍ１１）を備えている。

第１の変換回路において、第２のトランジスタ（Ｍ１１）の制御端（ゲート）には、第１のトランジスタ（Ｍ８３）の制御端子と第１の電源（ＶＳＳ）との電位差が所定値（第１のトランジスタ（Ｍ８３）の閾値電圧の絶対値）以上となるように、第２のトランジスタ（Ｍ１１）の電流を制御するバイアス信号（ＢＰ１）が印加される。

第１の変換回路において、第１のトランジスタ（Ｍ８３）には、第２のトランジスタ（Ｍ１１）より供給される電流が流れるため、第１のトランジスタ（Ｍ８３）の制御端子の電位は、第１の電源（ＶＳＳ）に対して、閾値電圧（Ｖｔ）以上に保持される。このため、差動信号（ＩＮ１、ＩＮ２）のＩＮ１が同一データ値を連続してとり、差動対（Ｍ８１、Ｍ８２）の一方のトランジスタ（Ｍ８１）が長時間オフする場合でも、正常動作が維持される。

また、本実施の形態において、第２の変換回路は、第１端子が第１の電源（ＶＳＳ）に接続され、制御端子と共通接続された第２端子に、差動対（Ｍ８１、Ｍ８２）の第２の出力電流信号が入力される第３のトランジスタ（Ｍ８４）と、第３のトランジスタ（Ｍ８４）の制御端子と第２端子の接続点に接続された第４のトランジスタ（Ｍ１２）と、を備えている。

第２の変換回路において、第４のトランジスタ（Ｍ１２）の制御端子（ゲート）には、第３のトランジスタ（Ｍ８４）の制御端子と第１の電源（ＶＳＳ）との電位差が所定値（第３のトランジスタ（Ｍ８４）の閾値電圧の絶対値）以上となるように、第４のトランジスタ（Ｍ１２）の電流を制御するバイアス信号（ＢＰ１）が印加される。

第２の変換回路において、第３のトランジスタ（Ｍ８４）には、第４のトランジスタ（Ｍ１２）より供給される電流が流れるため、第３のトランジスタ（Ｍ８４）の制御端子の電位は第１の電源（ＶＳＳ）に対して閾値電圧以上に保持される。このため、差動信号（ＩＮ１、ＩＮ２）のＩＮ２が同一データ値を連続してとり、差動対（Ｍ８１、Ｍ８２）の他方のトランジスタ（Ｍ８２）が、長時間、オフする場合でも、正常動作が維持される。

なお、第１の変換回路において、第２のトランジスタ（Ｍ１１）を、第１のトランジスタ（Ｍ８３）の第２端子と制御端子の接続点と、第２の電源（ＶＤＤ）との間に接続する構成としてもよい。

また、第２の変換回路において、第４のトランジスタ（Ｍ１２）を、第３のトランジスタ（Ｍ８４）の第２端子と制御端子の接続点と、第２の電源（ＶＤＤ）との間に接続する構成としてもよい。

本実施形態において、第２及び第４のトランジスタ（Ｍ１１、Ｍ１２）より、第１及び第３のトランジスタ（Ｍ８３、Ｍ８４）にそれぞれ供給する電流は、電流源（Ｍ８０）の電流と比べて十分小さい電流値でよく、消費電力の増加はほとんどない。

本実施形態に係るデータ受信回路によれば、第２及び第４のトランジスタ（Ｍ１１、Ｍ１２）より、差動対（Ｍ８１、Ｍ８２）の負荷回路を構成するトランジスタ（Ｍ８３、Ｍ８４）にそれぞれ電流を供給する構成としたことにより、差動対（Ｍ８１、Ｍ８２）の一方がオフする条件下で、同一データ値の小振幅差動信号（ＩＮ１、ＩＮ２）を比較的長い期間連続的に受ける場合でも、出力信号（ＯＵＴ）のデューティ比の悪化を抑え、高信頼性動作を実現できる。このため、差動対（Ｍ８１、Ｍ８２）にテール電流を供給する電流源（Ｍ８０）は、様々な動作環境条件でも差動対（Ｍ８１、Ｍ８２）の両方が共にオン状態で動作するような十分大きい電流値に設定する必要がなく、必要最小限の電流値まで小さくすることができる。結果として、消費電流の増加を抑止し、消費電力の増大の抑止、低減に寄与する。

本実施形態に係るデータ受信回路によれば、図９に示した遅延ｄｔ等は解消され、入力信号のデューティ比に対応した出力信号のデューティ比を確保可能としており、高速動作の限界値を向上し、より高いデータ転送レートの小振幅差動信号に対応することができる。

本実施の形態において、第１の変換回路は、第１のトランジスタ（Ｍ８３）と第１のカレントミラーを構成するトランジスタ（Ｍ８８）を備え、第１のカレントミラー（Ｍ８３、Ｍ８８）は、差動対（Ｍ８１、Ｍ８２）の出力対より出力される第１の出力電流信号（Ｉａ）を入力し、出力端子（６）から第１の電源（ＶＳＳ）側へと流れる電流信号（Ｉｃ）に変換する。

本実施の形態において、第２の変換回路は、第３のトランジスタ（Ｍ８４）と第２のカレントミラーを構成するトランジスタ（Ｍ８５）を備え、該トランジスタ（Ｍ８５）の出力電流を受ける第３のカレントミラー（Ｍ８６、Ｍ８７）を備えている。第２のカレントミラー（Ｍ８４、Ｍ８５）及び第３のカレントミラー（Ｍ８６、Ｍ８７）は、差動対（Ｍ８１、Ｍ８２）の出力対より出力される第２の出力電流信号（Ｉｂ）を入力し、第２の電源（ＶＤＤ）から出力端子（６）に流れる電流信号（Ｉｄ）に変換する。

第１のカレントミラー（Ｍ８３、Ｍ８８）、第２及のカレントミラー（Ｍ８４、Ｍ８５）のそれぞれの入力端（ダイオード接続されたＭ８３、Ｍ８４のドレインとゲートの接続点）は、差動対（Ｍ８１、Ｍ８２）の出力対に直接接続することができる。

なお、本実施の形態において、第１のカレントミラー（Ｍ８３、Ｍ８８）及び第２及のカレントミラー（Ｍ８４、Ｍ８５）のそれぞれの入力端と、差動対（Ｍ８１、Ｍ８２）の出力対との間に、ダイオード接続されたトランジスタを含まない、変換回路や所定の素子が接続されてもよい。差動対（Ｍ８１、Ｍ８２）の出力対の出力電流信号が入力される、最上位のダイオード接続されたトランジスタに対して、そのゲート−ソース間電圧を、所定値（該トランジスタの閾値電圧Ｖｔの絶対値）以上に保持制御する、電流供給回路を備えることが重要である。カスコード・カレントミラー回路等、トランジスタが複数段縦積みされた回路を、差動対の負荷回路として備えた場合において、最上位のダイオード接続されたトランジスタに対して、そのゲート−ソース間電圧を所定値（閾値電圧の絶対値）以上に保持制御される。

最上位のダイオード接続されたトランジスタのゲート−ソース間電圧の制御により、下位のダイオード接続されたトランジスタのゲート−ソース間電圧は、自動的に所定値以上に制御される。

図４は、本発明の別の実施の形態の構成を示す図である。図４を参照すると、本実施の形態のデータ受信回路は、小振幅の差動信号（ＩＮ１、ＩＮ２）と、電源電圧振幅（ＶＤＤ−ＶＳＳ）の出力信号（ＯＵＴ）と、電流源（Ｍ８０）より電流が供給され、差動信号（ＩＮ１、ＩＮ２）を入力対に受ける差動対（Ｍ８１、Ｍ８２）と、差動対（Ｍ８１、Ｍ８２）の出力対より出力される第１及び第２の出力電流信号を受け、それぞれに対応する電流を出力する第１及び第２の変換回路と、第１及び第２の変換回路により変換出力された電流信号を結合し、出力信号（ＯＵＴ）を出力する出力端子（６）と、を備えている。

第１の変換回路は、第１端子が第１の電源（ＶＳＳ）に接続され、制御端子と共通接続された第２端子に差動対（Ｍ８１、Ｍ８２）の前記第１の出力電流信号が入力される第１のトランジスタ（Ｍ８３）と、第１のトランジスタ（Ｍ８３）の制御端子と第２端子の接続点に接続された第２のトランジスタ（Ｍ３１）と、を備えている。

第２のトランジスタ（Ｍ３１）の制御端には、第１のトランジスタ（Ｍ８３）の制御端子と第１の電源（ＶＳＳ）との電位差が所定値（第１のトランジスタ（Ｍ８３）の閾値電圧の絶対値）以上となるように、第２のトランジスタ（Ｍ３１）の電流を制御するバイアス信号（ＢＮ３）が印加される。

また、第２の変換回路は、第１端子が第１の電源（ＶＳＳ）に接続され、制御端子と共通接続された第２端子に前記差動対（Ｍ８１、Ｍ８２）の第２の出力電流信号が入力される第３のトランジスタ（Ｍ８４）と、を備え、第２のトランジスタ（Ｍ３１）が、第１のトランジスタ（Ｍ８３）の第２端子と制御端子の接続点と、第３のトランジスタ（Ｍ８４）の第２端子と制御端子の接続点との間に接続されている。

本実施形態において、ダイオード接続された第１と第３のトランジスタ（Ｍ８３、Ｍ８４）の共通接続された制御端子と第２端子の接続点のそれぞれの電位は、差動信号（ＩＮ１、ＩＮ２）に応じて、一方が高電位のとき、他方は低電位となる。

低電位側の接続点は、バイアス信号（ＢＮ３）により、第１の電源（ＶＳＳ）との電位差が、閾値電圧（Ｖｔ）未満となるときに、高電位側の接続点より電流が供給されるため、第１及び第３のトランジスタ（Ｍ８３、Ｍ８４）の制御端子の電位は、第１の電源（ＶＳＳ）に対して閾値電圧（Ｖｔ）以上に保持される。

したがって、差動信号（ＩＮ１、ＩＮ２）が同一データ値が連続し、差動対トランジスタ（Ｍ８１、Ｍ８２）の一方が長時間オフする場合でも、正常動作が維持される。

本実施形態によれば、高速動作の限界値が向上し、より高いデータ転送レートの小振幅差動信号に対応することができる。また、本実施形態によれば、差動対（Ｍ８１、Ｍ８２）に電流を供給する電流源（Ｍ８０）の電流値を下げ、低消費電力化を図ることも可能である。以下実施例に即して説明する。

＜実施例１＞
図１は、本発明の第１の実施例の構成を示す図である。なお、図１に示す構成は、本発明を、表示装置の高速インターフェイスにおける高データ転送レートの小振幅差動信号を電源電圧振幅のパルス信号に増幅変換するデータ受信回路（レシーバ回路）に適用したものである。図１を参照すると、本実施例のデータ受信回路は、図１２の回路構成における、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４にそれぞれ電流を流し込む、電流源トランジスタＭ１１、Ｍ１２を備えたものである。図１において、図１２と同一構成の要素については、同一の参照符号が付されている。また、図１において、それぞれのカレントミラーは、入力電流とミラー電流の比や、差動対（Ｍ８１、Ｍ８２）の出力電流信号Ｉａ、Ｉｂ及びトランジスタＭ８８、Ｍ８７の電流信号Ｉｃ、Ｉｄの関係は、図１２に示した構成のものと同様である。

より詳細には、図１を参照すると、本実施例のデータ受信回路は、小振幅の差動信号（ＩＮ１、ＩＮ２）を受ける入力対（１、２）にゲートが接続されたＰＭＯＳトランジスタＭ８１、Ｍ８２よりなる差動対（差動対（Ｍ８１、Ｍ８２）と表記する）と、一端が高位側電源ＶＤＤに接続され、差動対（Ｍ８１、Ｍ８２）の共通ソースに他端が接続され、差動対（Ｍ８１、Ｍ８２）に電流を供給する電流源Ｍ８０を備え、差動対（Ｍ８１、Ｍ８２）の出力対（ＰＭＯＳトランジスタＭ８１、Ｍ８２のドレイン）と、低位側電源ＶＳＳとの間には、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４（負荷回路）がそれぞれ接続されている。

本実施例のデータ受信回路は、ダイオード接続されたＮＭＯＳトランジスタＭ８３のゲート（ノード３）にゲートが接続され、ソースが低位側電源ＶＳＳに接続され、ドレインが出力端子６に接続されたＮＭＯＳトランジスタＭ８８を備えている。ＮＭＯＳトランジスタＭ８３とＭ８８は、カレントミラーを構成している。

本実施例のデータ受信回路は、ダイオード接続されたトランジスタＭ８４のゲート（ノード４）にゲートが接続され、ソースが低位側電源ＶＳＳに接続されたＮＭＯＳトランジスタＭ８５を備えている。ＮＭＯＳトランジスタＭ８４とＭ８５は、カレントミラーを構成している。

また、本実施例のデータ受信回路は、ソースが高位側電源ＶＤＤに接続され、ドレインとゲートが、ＮＭＯＳトランジスタＭ８５のドレインに接続されたＰＭＯＳトランジスタＭ８６を備え、ゲートがダイオード接続されたトランジスタＭ８６のゲートに接続され、ソースが高位側電源ＶＤＤに接続され、ドレインが、出力端子６に接続されたＰＭＯＳトランジスタＭ８７を備え、ＰＭＯＳトランジスタＭ８６とＭ８７は、カレントミラーを構成している。

さらに、本実施例のデータ受信回路は、ノード３と高位電源ＶＤＤとの間に接続され、ゲートにバイアス信号ＢＰ１が印加されたＰＭＯＳトランジスタＭ１１と、ノード４と高位電源ＶＤＤとの間に接続され、ゲートにバイアス信号ＢＰ１が印加されたＰＭＯＳトランジスタＭ１２を備えている。ＰＭＯＳトランジスタＭ１１、Ｍ１２は、それぞれ定電流源をなす。

本実施例において、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４は、電流源Ｍ１１、Ｍ１２より供給される電流により、ゲート−ソース間電圧が、差動対（Ｍ８１、Ｍ８２）の動作に関係なく（したがって、入力差動信号の値によらず）、閾値電圧Ｖｔ以上に保たれる。これにより、差動対（Ｍ８１、Ｍ８２）の一方が長時間連続的にオフした場合でも、ＮＭＯＳトランジスタＭ８３、Ｍ８４はオフすることなく、正常動作が可能である。

そして、本実施例において、電流源Ｍ１１、Ｍ１２の電流Ｉ１は、電流源Ｍ８０の電流Ｉｓに比べて十分小さい電流でよいため、消費電力の増加はほとんどない。これは、本発明の特徴の１つをなしている。

なお、差動対（Ｍ８１、Ｍ８２）の出力対の電流信号を受ける、最上位のダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４のゲート−ソース間電圧を、閾値電圧Ｖｔ以上に保持制御することで、トランジスタＭ８３、Ｍ８４を含む最上位（この場合、ＶＳＳに最も近く配置される）のカレントミラー（Ｍ８３、Ｍ８８）、（Ｍ８４、Ｍ８５）だけでなく、下位のカレントミラー（Ｍ８６、Ｍ８７）も含めた各トランジスタのゲート−ソース間電圧が、いずれも、閾値電圧以上に保持される。

図８は、図１の本実施例の作用効果と、比較例として図１２の構成の作用効果とを対比して説明するための図である。図８は、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４のドレイン−ソース間電流（ＩＤＳ）に対するゲート−ソース間電圧（ＶＧＳ）の特性曲線を示している。ダイオード接続されたトランジスタトランジスタＭ８３、Ｍ８４は同一特性とする。図８において、差動対（Ｍ８１、Ｍ８２）の一方がオン、他方がオフ状態における、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４の動作点Ａ、Ｂ、Ｃを特性曲線上に示す。

図８の動作点Ａは、差動対（Ｍ８１、Ｍ８２）のうち、オンとなるトランジスタに接続されている、ダイオード接続されたＮＭＯＳトランジスタ（Ｍ８３又はＭ８４）の動作点である。動作点Ａにおけるドレイン−ソース間電流は、電流源Ｍ８０の電流Ｉｓ近傍となる。

図８の動作点Ｂは、短い時間で変化する差動信号が入力される差動対（Ｍ８１、Ｍ８２）のオフとなるトランジスタに接続されている、ダイオード接続されたＮＭＯＳトランジスタ（Ｍ８３又はＭ８４）の動作点である。動作点Ｂにおける、ゲート−ソース間電圧（＝Ｖｂ）は、閾値電圧Ｖｔ付近、ドレイン−ソース間電流は十分小さい値となる。

図８の動作点Ｃは、長時間一定の差動信号が入力される差動対（Ｍ８１、Ｍ８２）のオフとなるトランジスタに接続されている、ダイオード接続されたＮＭＯＳトランジスタ（Ｍ８３又はＭ８４）の動作点である。動作点Ｃにおいて、ゲート−ソース間電圧（＝Ｖｃ）は、閾値電圧Ｖｔよりも十分小さい値Ｖｃ、ドレイン−ソース間電流はほぼゼロとなる。

図１２のデータ受信回路では、短い時間で変化する差動信号を受信するときは、ダイオード接続されたＮＭＯＳトランジスタＭ８３とＭ８４は、動作点ＡとＢの間で変化する。しかし、長時間一定の差動信号を受信するときは、差動対（Ｍ８１、Ｍ８２）のオフとなるトランジスタに接続されている、ダイオード接続されたトランジスタは、オフ・リーク電流により、ゲート容量の電荷が放電され、動作点Ｂから、徐々に動作点Ｃに移行していく。なお、動作点Ｃは、前記ダイオード接続されたトランジスタと、差動対（Ｍ８１、Ｍ８２）のオフとなるトランジスタとの、それぞれのオフ・リーク電流が釣り合う位置で安定状態となる。また、ダイオード接続されたＮＭＯＳトランジスタＭ８３とＭ８４だけでなく、差動対（Ｍ８１、Ｍ８２）のオフとなるトランジスタの出力電流を順次変換する各カレントミラーのダイオード接続されたトランジスタについても、それぞれの特性曲線上で動作点Ｃと同等の動作点に移行する。

そして、差動信号が長時間一定の状態から変化する場合には、オフ状態にあったダイオード接続されたトランジスタは、図８の動作点Ｃから、オン状態の動作点Ａに変化する。

しかし、図８の動作点ＣからＡへの変化は、動作点ＢからＡへの変化に比べて、ゲート−ソース間電圧の電位差が大きい。このため、動作点ＣからＡへ変化する場合、ゲート容量（ノード３、４の容量）の充電に要する時間が長くなる。すなわち、これが出力信号ＯＵＴの遅延を生じさせ、デューティ比を悪化させる原因となる。

これに対して、図１に示した本実施例のデータ受信回路では、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４は、電流源トランジスタＭ１１、Ｍ１２より供給される電流により、いずれのゲート−ソース間電圧も、動作点Ｂより下がることはない。このため、長時間一定の差動信号（ＩＮ１、ＩＮ２）を受信するときでも、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４の動作点は、図８のＡとＢの間で変化する。したがって、図１に示した本実施例のデータ受信回路は、出力信号のデューティ比を理想値の付近に保つことができる。

本実施例によれば、かかる構成により、高速動作の限界値を向上し、より高いデータ転送レートの小振幅差動信号に対応することができる。

なお、差動対（Ｍ８１、Ｍ８２）が両方ともオフしない構成のデータ受信回路の場合、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４の動作点は、図８の動作点Ａ、Ｂ間の範囲において、動作点Ａ、Ｂよりも内側に位置する動作点（例えばＡ’、Ｂ’）となる。

また、図８において、動作点Ａと動作点Ｂの範囲では、特性曲線の傾き（＝ΔＶＧＳ／ΔＩＤＳ）は、動作点Ｃと動作点Ｂの範囲よりも、緩くなり、トランジスタのドレイン−ソース間電流ＩＤＳの変化ΔＩＤＳに対して、ゲート−ソース間電圧ＶＧＳの変化ΔＶＧＳは小さい。

したがって、動作点Ａと動作点Ｂの範囲内での多少の変動が生じても、デューティ比への影響は小さい。

ところで、図１２の従来のデータ受信回路において、デューティ比の悪化を防ぐためには、差動対（Ｍ８１、Ｍ８２）のそれぞれが常にオンとなるように制御すればよい。しかし、そのためには、前述したように、電流源Ｍ８０の電流値を十分大きく設定しなければならず、消費電力が著しく増大する。

これに対して、図１に示した本実施例のデータ受信回路において、電流源Ｍ８０の電流値は、従来どおりでよく、バイアス電圧ＢＰ１で電流値が規定される電流源Ｍ１１とＭ１２の電流値も、電流源Ｍ８０の電流値と比べて小さい値でよいことから、従来の構成（電流源Ｍ８０の電流値を大とする）と比べて、消費電力の増大を抑止しながら、高速動作が可能である。

＜実施例２＞
次に本発明の第２の実施例を説明する。図２は、本発明の第２の実施例の構成を示す図である。本実施例は、図１に示した第１の実施例の応用例である。

図２を参照すると、本実施例のデータ受信回路は、図１２のデータ受信回路に、回路９０を付加した構成である。回路９０以外の構成は、図１２と同一構成であり、説明は省略する。図２において、図１２と同一構成の要素については、同一の参照符号が付されている。

回路９０は、共通ソースが電流源Ｍ９０に接続され、小振幅の差動信号（ＩＮ１、ＩＮ２）を受ける入力端子１、２にゲートがそれぞれ接続されたＮＭＯトランジスタＭ９１、Ｍ９２よりなる差動対と、高位側電源ＶＤＤと差動対トランジスタＭ９１、Ｍ９２のドレイン間に接続された、ダイオード接続されたＰＭＯＳトランジスタＭ９３、Ｍ９５と、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス電圧ＢＮ１を受け、ドレインが、ＰＭＯＳトランジスタＭ９３のゲート（ノード８）に接続されたＮＭＯＳトランジスタＭ１３と、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス電圧ＢＮ１を受け、ドレインが、ＰＭＯＳトランジスタＭ９５のゲート（ノード７）に接続されたＮＭＯＳトランジスタＭ１４と、ソースが高位側電源ＶＤＤに接続され、ゲートがＰＭＯＳトランジスタＭ９３のゲートに接続されたＰＭＯＳトランジスタＭ９４と、ソースが高位側電源ＶＤＤに接続され、ゲートがＰＭＯＳトランジスタＭ９５のゲートに接続されたＰＭＯＳトランジスタＭ９６とを備えている。ＰＭＯＳトランジスタＭ９４のドレインは、ダイオード接続されたＮＭＯＳトランジスタＭ８４のドレインとゲートの接続点に接続されている。ＰＭＯＳトランジスタＭ９６のドレインは、ダイオード接続されたＮＭＯＳトランジスタＭ８３のドレインとゲートの接続点に接続されている。ＰＭＯＳトランジスタＭ９３、Ｍ９４はカレントミラーを構成している。またＰＭＯＳトランジスタＭ９５、Ｍ９６はカレントミラーを構成している。

差動対（Ｍ９１、Ｍ９２）の負荷回路（ダイオード接続されたＰＭＯＳトランジスタＭ９３、Ｍ９５）には、バイアス電圧ＢＮ１でバイアスされた電流源Ｍ１３、Ｍ１４からの電流（シンク電流）が常に供給されるため、差動信号（ＩＮ１、ＩＮ２）のデータ値が連続して一定の場合であっても、ダイオード接続されたＰＭＯＳトランジスタＭ９３、Ｍ９５のゲート−ソース間電圧（ゲート電圧−ＶＤＤ）の絶対値は、ＰＭＯＳトランジスタの閾値電圧Ｖｔの絶対値以上とされる。これにより、差動対（Ｍ９１、Ｍ９２）の一方が長時間オフした場合でも、ＰＭＯＳトランジスタＭ９３、Ｍ９５はオフすることなく遅延のない動作が可能である。また、ＰＭＯＳトランジスタＭ９４、Ｍ９６のドレインからは、差動対（Ｍ８１、Ｍ８２）の負荷回路を構成する、ダイオード接続されたＮＭＯＳトランジスタＭ８４、Ｍ８３に電流（トランジスタＭ９３、Ｍ９５のミラー電流）がそれぞれ供給される。このため、差動信号（ＩＮ１、ＩＮ２）のデータ値が連続して一定の場合であっても、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４のゲート−ソース間電圧（ゲート電圧−ＶＳＳ）は、ＮＭＯＳトランジスタの閾値電圧Ｖｔ以上とされる。

図２に示した本実施例のデータ受信回路は、差動信号（ＩＮ１、ＩＮ２）をＰＭＯＳ差動対（Ｍ８１、Ｍ８２）及びＮＭＯＳ差動対（Ｍ９１、Ｍ９２）で受ける構成とされる。これにより、差動信号（ＩＮ１、ＩＮ２）の信号電位が、低位側電源ＶＳＳから高位側電源ＶＤＤのどのレベルの信号でも受信可能な構成とされる。一方、図１２及び図１のデータ受信回路は、ＰＭＯＳ差動対（Ｍ８１、Ｍ８２）がオフとなる高位側電源ＶＤＤ付近の信号電位の差動信号（ＩＮ１、ＩＮ２）は受信することができない。

また、図２に示した本実施例のデータ受信回路においては、電流源Ｍ１３、Ｍ１４より供給される電流により、差動対（Ｍ９１、Ｍ９２）の出力電流信号を受ける最上位のダイオード接続されたトランジスタＭ９３、Ｍ９５のゲート−ソース間電圧を、閾値電圧以上に保持するように制御する。これにより、トランジスタＭ９３、Ｍ９５を含む最上位のカレントミラー（Ｍ９３、Ｍ９４）、（Ｍ９５、Ｍ９６）だけでなく、それより下位のカレントミラー（Ｍ８３、Ｍ８８）、（Ｍ８４、Ｍ８５）、（Ｍ８６、Ｍ８７）も含めた各トランジスタのゲート−ソース間電圧が閾値電圧以上に保持される。

なお、トランジスタＭ８３、Ｍ８４は、差動対（Ｍ８１、Ｍ８２）の出力電流信号を受ける最上位のダイオード接続されたトランジスタであるが、差動対（Ｍ９１、Ｍ９２）の出力電流信号に対しては下位に位置するため、トランジスタＭ８３、Ｍ８４のゲート−ソース間電圧も、電流源Ｍ１３、Ｍ１４より閾値電圧以上に制御される。この制御は、差動対（Ｍ９１、Ｍ９２）がオフとなる低位側電源電圧ＶＳＳ付近の信号電位の差動信号のときでも動作する。

したがって、図２に示した本実施例のデータ受信回路は、図１と同様の効果があり、更に電源電圧範囲の任意のレベル信号の小振幅差動信号を受信することができる。

＜実施例３＞
次に、本発明の第３の実施例を説明する。図３は、本発明の第３の実施例の構成を示す図である。なお、図３において、図１と同一構成の要素については、同一の参照符号が用いられる。図３を参照すると、本実施例のデータ受信回路は、図１に示したデータ受信回路のＰＭＯＳトランジスタＭ１１、Ｍ１２の極性を変え、ＮＭＯＳトランジスタＭ２１、Ｍ２２に置き換えたものである。

ＮＭＯＳトランジスタＭ２１、Ｍ２２のゲートには、バイアス信号ＢＮ２が印加される。ＮＭＯＳトランジスタＭ２１、Ｍ２２以外の構成は、図１と同一構成であり、説明は省略する。

ＮＭＯＳトランジスタＭ２１、Ｍ２２は、定電流源ではなく、ソースフォロワ接続されている。ＮＭＯＳトランジスタＭ２１、Ｍ２２は、バイアス信号ＢＮ２により、ダイオード接続されたＮＭＯＳトランジスタＭ８３又はＭ８４のゲート−ソース間電圧が閾値電圧Ｖｔ以下となるときに電流を供給して、トランジスタＭ８３又はＭ８４のゲート−ソース間電圧を閾値電圧以上に保持する作用をなす。

ＮＭＯＳトランジスタＭ２１、Ｍ２２のソースから、トランジスタＭ８３又はＭ８４に供給される電流は、トランジスタＭ８３又はＭ８４のゲートとドレインの接続点と、バイアス信号ＢＮ２との電位差、すなわち、ＮＭＯＳトランジスタＭ２１、Ｍ２２のそれぞれのゲート−ソース間電圧に対応した値の電流となる。

以上より、図３に示した本実施例のデータ受信回路においては、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４のゲート−ソース間電圧を閾値電圧以上に保持する制御が行われる。したがって、本実施例も図１の第１の実施例と同様の効果を有する。

＜実施例４＞
次に、本発明の第４の実施例を説明する。図４は、本発明の第４の実施例の構成を示す図である。図４において、図１２と同一構成の要素については、同一の参照符号が用いられる。図４を参照すると、本実施例のデータ受信回路は、図１２の従来のデータ受信回路に、ゲートにバイアス電圧ＢＮ３を受けるＮＭＯＳトランジスタＭ３１を付加した構成である。

ＮＭＯＳトランジスタＭ３１は、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４のそれぞれのゲートとドレインの接続点（ノード３及び４）との間に接続され、ゲートにはバイアス信号ＢＮ３が印加される。トランジスタＭ３１以外の構成は、図１２と同一構成であり説明は省略する。

ＮＭＯＳトランジスタＭ３１は、バイアス信号ＢＮ３の制御により、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４の一方のゲート−ソース間電圧が閾値電圧以下となるときに、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４の他方のゲートとドレインの接続点より、電流を供給して閾値電圧以上に保持する作用をなす。

そのときの供給電流は、トランジスタＭ８３、Ｍ８４の低電位側のゲートとドレインの接続点と、バイアス信号ＢＮ３との電位差に応じた電流となる。

ＮＭＯＳトランジスタＭ３１は、図３のＮＭＯＳトランジスタＭ２１、Ｍ２２と同様の作用をなす。ただし、図３のソースフォロワ構成のＮＭＯＳトランジスタＭ２１、Ｍ２２が、高位側電源ＶＤＤから電流を供給しているのに対して、図４の構成の場合、ＮＭＯＳトランジスタＭ３１は、ＮＭＯＳトランジスタＭ８３とＭ８４のうち高電位側のトランジスタのゲートとドレインの接続点から、低電位側のトランジスタのドレインに電流を供給する。

したがって、図４に示した本実施例の場合、ＮＭＯＳトランジスタＭ３１の追加により、消費電力が増加することはない。また、バイアス信号ＢＮ３により制御されるＮＭＯＳトランジスタＭ３１の電流は、トランジスタＭ８３、Ｍ８４の高電位側のゲートとドレインの接続点から低電位側のゲートとドレインの接続点へ流れるが、低電位側のゲートとドレインの接続点が閾値電圧Ｖｔ以上である場合には、ＮＭＯＳトランジスタＭ３１の電流供給を停止するように制御することが可能である。したがって、データ受信回路の動作には影響を与えない。

以上より、図４に示した本実施例のデータ受信回路においては、ダイオード接続されたＮＭＯＳトランジスタＭ８３、Ｍ８４のゲート−ソース間電圧を閾値電圧以上に保持する制御が行われ、図１に示した前記第１の実施例と同様の効果を有する。

＜実施例５＞
次に、本発明の第５の実施例を説明する。図５は、本発明の第５の実施例の構成を示す図である。図５を参照すると、本実施例のデータ受信回路は、小振幅の差動信号（ＩＮ１、ＩＮ２）を受ける入力対（１、２）にゲートが接続されたＰＭＯＳトランジスタＭ８１、Ｍ８２よりなる差動対と、一端が高位側電源ＶＤＤに接続され、差動対（Ｍ８１、Ｍ８２）の共通ソースに他端が接続された電流源Ｍ８０と、を備えている。

差動対（Ｍ８１、Ｍ８２）の出力対には、出力電流信号を受け、対応する出力電流信号への変換を行う変換回路ＩＥ１、ＩＥ２が接続されている。本実施例では、差動対（Ｍ８１、Ｍ８２）の出力対に直接接続する回路として、ダイオード接続されたトランジスタを含まない。変換回路ＩＥ１、ＩＥ２は、電流を入力して対応する電流を出力するものであれば、任意の構成が用いられる。例えば変換回路ＩＥ１、ＩＥ２は、トランジスタＭ８１、Ｍ８２のドレインと電源ＶＳＳ間に接続された電流源（不図示）と、ソースが電源ＶＳＳに接続され、ゲートがトランジスタＭ８１、Ｍ８２のドレインに接続され、ドレイン電流を出力電流とするトランジスタ（不図示）を備えた構成としてもよい。

変換回路ＩＥ１の出力電流信号は、カレントミラー（Ｍ７１、Ｍ７２）、（Ｍ７３、Ｍ７４）で変換され、トランジスタＭ７４の出力電流信号は出力端子６から低位側電源ＶＳＳへの放電電流とされる。

また、変換回路ＩＥ２の出力電流信号は、カレントミラー（Ｍ７５、Ｍ７６）で変換され、トランジスタＭ７６の出力電流信号は高位側電源ＶＤＤから出力端子６への充電電流とされる。

カレントミラー（Ｍ７１、Ｍ７２）を構成するダイオード接続されたトランジスタＭ７１のゲートとドレインの接続点には、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス信号ＢＮ４が印加されるＮＭＯＳトランジスタＭ４１が接続されている。また、カレントミラー（Ｍ７５、Ｍ７６）を構成するダイオード接続されたトランジスタＭ７５のゲートとドレインの接続点には、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス信号ＢＮ４が印加されるＮＭＯＳトランジスタＭ４２が接続されている。トランジスタＭ４１、Ｍ４２は定電流源をなす。

本実施例では、前記した第１乃至第４の実施例とは相違して、ダイオード接続されたトランジスタが、差動対（Ｍ８１、Ｍ８２）の出力対に直接接続されない構成とされている。この場合でも、差動対（Ｍ８１、Ｍ８２）の出力電流信号を受ける最上位のダイオード接続されたトランジスタＭ７１、Ｍ７５に対して、ゲート−ソース間電圧を閾値電圧以上に制御する電流供給回路（トランジスタＭ４１、Ｍ４２）を備えることで、図１と同様の作用及び効果が実現できる。

また、電流供給回路（トランジスタＭ４１、Ｍ４２）は、図３に示したように、ソースフォロワ接続構成や、図４に示したように、トランジスタＭ７１、Ｍ７５のそれぞれのゲートとドレインの接続点との間に接続し、ゲートにバイアス信号を受ける１個のトランジスタに変更してもよい。

＜実施例６＞
次に、本発明の第６の実施例を説明する。図６は、本発明の第６の実施例の構成を示す図である。図６を参照すると、本実施例のデータ受信回路は、図１のデータ受信回路の入力対（１、２）の前段に、差動信号の振幅を増幅する回路５０を備えたものである。特に、入力される小振幅差動信号の振幅が十分小さい場合には、その差動信号を図１のデータ受信回路で直接受けるよりも、入力小振幅差動信号を所定倍に増幅した振幅の差動信号を、図１のデータ受信回路で受ける構成とした方がよい場合がある。例えば、５０ｍＶの振幅の差動信号を３．２Ｖの電源電圧振幅の出力信号に変換する場合、信号振幅が６４倍に増幅される。図１のデータ受信回路で６４倍の増幅率を実現しようとすると、トランジスタのサイズや電流を著しく増加させる必要がある。しかし、回路５０と図１のデータ受信回路で増幅率を分担すること（例えば、それぞれ８倍の増幅率を担う等）により、それぞれの回路を効率的に構成することができる。

回路５０は、共通ソースが電流源Ｍ５０に接続され、小振幅差動信号（ＩＮ０１、ＩＮ０２）を入力対（１１、１２）に受けるＰＭＯＳ差動対（Ｍ５１、Ｍ５２）と、一端が高位側電源ＶＤＤに接続され、差動対（Ｍ５１、Ｍ５２）に電流を供給する電流源Ｍ５０と、差動対（Ｍ５１、Ｍ５２）の出力対と低位側電源ＶＳＳとの間に、負荷回路として抵抗素子Ｒ５３とＲ５４を備えている。差動対（Ｍ５１、Ｍ５２）の出力対と抵抗素子Ｒ５３、Ｒ５４の接続点は、それぞれ差動対（Ｍ８１、Ｍ８２）の入力対（１、２）に接続され、差動信号（ＩＮ１、ＩＮ２）を出力する。回路５０以外の構成は、図１と同一構成であり説明は省略する。また、図６において、図１と同一構成の要素については、同一の参照符号が付されてる。

回路５０において、負荷回路が抵抗素子Ｒ５３、Ｒ５４であるため、図１２に示した回路のように、負荷回路をダイオード接続されたトランジスタとした場合に生じるデューティ比の悪化（差動信号として同一のデータ値が連続して続く場合に生じるデューティ比の悪化）は生じない。

一方、小振幅差動信号（ＩＮ０１、ＩＮ０２）から、所定倍に振幅が増幅された差動信号（ＩＮ１、ＩＮ２）を受ける差動対（Ｍ８１、Ｍ８２）は、通常動作においても、一方の差動トランジスタがオフする確度が高まる。そのため、回路５０の出力差動信号を受ける回路が、図１２の構成の場合、デューティ比の悪化が確実に生じる。

そこで、本実施例においては、回路５０の出力差動信号を受ける回路を、図１を参照して説明した第１の実施例の構成を用いている。

かかる構成としたことにより、本実施例（図６）では、デューティ比の悪化は生じず、回路５０による差動信号の増幅作用により、図１よりも、更に安定した、高速動作が可能なデータ受信回路を実現できる。

なお、回路５０が、図６とは別の構成の差動信号の振幅増幅作用を有する回路であってもよいことは勿論である。

以上、図１から図６を参照して、本発明のデータ受信回路の実施例を説明したが、図１乃至図６において、トランジスタ及び電源の極性を入れ替えた構成としても、同様の作用及び効果があることは勿論である。

＜実施例７＞
図７は、図１乃至図６に示した前記各実施例のデータ受信回路のいずれかを備えた表示装置のデータドライバの構成を示す図である。図７には、データドライバの要部をブロックにて示されている。

図７を参照すると、このデータドライバは、データ受信回路４１と、シリアルパラレル変換回路４２と、ラッチアドレスセレクタ及びラッチ４３と、レベルシフタ４４と、デジタルアナログ変換回路４５と、出力バッファ４６と、参照電圧発生回路４７を含んで構成される。

データ受信回路４１は、表示データを小振幅差動信号で受信する図１から図６のデータ受信回路で構成される。データ受信回路４１の出力信号は、シリアルパラレル変換回路４２に入力され、タイミング制御信号１に基づき、周波数を下げた多相データ信号に変換される。ラッチアドレスセレクタ及びラッチ４３は、多相データ信号を入力し、タイミング制御信号２に基づき、データラッチのタイミングを決定し、表示データをラッチするとともに、所定のタイミングで、出力数に応じた表示データを一斉に、レベルシフタ４４を介してデジタルアナログ変換回路４５に出力する。デジタルアナログ変換回路４５は、参照電圧発生回路で生成された参照電圧を、表示データ（デジタルデータ）に応じて各出力ごとに選択し、出力バッファ４６に出力する。出力バッファ４６は入力された参照電圧を階調電圧信号に増幅変換して、データ線に出力する。

なお、一般的に、データ受信回路４１、シリアルパラレル変換回路４２、ラッチアドレスセレクタ及びラッチ４３ラッチは、ロジック用の低電圧回路（ＶＤＤ＝１．５Ｖ〜３．３Ｖ）で構成され、その他の回路ブロックは、アナログ用の高電圧回路（ＶＤＤ２＝５Ｖ〜２０Ｖ）で構成される。

図７に示したデータドライバは、図１乃至図６を参照して説明した各実施例のデータ受信回路を適用することができる。前述したように、図１乃至図６に示したデータ受信回路は、高速動作により大容量の表示データを受信することができるとともに、後段回路においてデータの取りこぼしのない信頼性の高い動作を可能としている。さらに、図１乃至図６に示したデータ受信回路は、低消費電力も実現できる。

図７に示したデータドライバを、図１０の液晶表示装置のデータドライバ２９として用いることで、表示品質の高い液晶表示装置を実現できる。また、低消費電力化も実現できる。

＜実施例８＞
図１１は、携帯電話などのモバイル用途の液晶表示装置の構成を示す図である。図１１において、表示部３１の画素構造は図１０の表示部２１と同様である。

表示部３１の解像度は、大型液晶表示装置に比べると低く、ゲートドライバ３２やデータドライバ３３は、それぞれ単一のＬＳＩで構成できる。なお、図１１では、データドライバ３３は、表示コントローラー３４と一体で形成されたコントローラードライバ３５とされる。図１０と同様に、ゲートドライバ３２及びデータドライバ３３は表示コントローラー３４で制御される。またコントローラードライバ３５には、全画面に対応した表示データが入力される。コントローラードライバ３５への表示データの信号伝送でも、信号配線本数が少なく、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズ抑制が可能な、小振幅差動信号伝送方式による高速インターフェイスが採用されている。

データ受信回路３９は、コントローラードライバ３５の入力部に備えられ、データ受信回路３９で受信した表示データは、シリアルパラレル変換回路（不図示）を介して表示コントローラー３４に入力され、必要なクロックＣＬＫ、制御信号等とともにデータドライバ３３に供給される。なおコントローラードライバ３５の要部のブロック構成は、図７のブロック構成のシリアルパラレル変換回路４２と、ラッチアドレスセレクタ及びラッチ４３の間に、表示コントローラー３４の機能ブロックが加わる構成とされる。また、モバイル用途のドライバでは、メモリ回路を備える場合もある。

近時、モバイル用途の液晶表示装置においても、高解像度化、多色化が進展している。そのため、大容量の表示データを高速処理可能なコントローラードライバ３５の要求が高まっている。表示データの大容量化におけるデータ受信回路３９の問題点は、図１０や図１２を参照して説明した大型液晶表示装置の場合と同様である。

図１乃至図６に示した各実施例のデータ受信回路は、図１１に示したモバイル用途の液晶表示装置においても好適である。

すなわち、図１乃至図６に示した各実施例のデータ受信回路を適用することで、コントローラードライバ３５は、大容量の表示データを受信することができるとともに、データの取りこぼしのない信頼性の高い動作が可能である。また低消費電力も実現できる。また、表示品質の高く、低消費電力の液晶表示装置を備えた携帯電話等のモバイル電子機器を実現することができる。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例の構成を示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 本発明の第４の実施例の構成を示す図である。 本発明の第５の実施例の構成を示す図である。 本発明の第６の実施例の構成を示す図である。 本発明の第７の実施例の構成を示す図である。 本発明と従来例の動作原理を比較して説明する図である。 従来回路の問題を説明するタイミング図である。 従来の液晶表示装置の構成の一例を示す図である。 本発明の第８の実施例の構成を示す図である。 従来のデータ受信回路の構成の一例を示す図である。

符号の説明

１、２ 入力端子（入力対）
３ ノード
４ ノード
６ 出力端子
２１、３１ 表示部
２２、３２ ゲートドライバ
２３、３３ データドライバ
２４、３４ 表示コントローラー
２９、３３ データ受信回路
３５ コントローラードライバ
４１ データ受信回路
４２ シリアルパラレル変換回路
４３ ラッチアドレスセレクタ
４４ レベルシフタ
４５ デジタルアナログ変換回路
４６ 出力バッファ
４７ 参照電圧発生回路
２１１、９６１ 走査線
２１２、９６２ データ線
２１３、９６３ 薄膜トランジスタ（ＴＦＴ）
２１４、９６４ 画素電極
２１５、９６５ 液晶容量
２１６、９６６ 補助容量
２１７、９６７ 対向基板電極
ＢＰ１、ＢＮ１、ＢＮ２ バイアス制御信号
ＩＥ１ 変換回路
ＩＥ２ 変換回路
ＩＮ１、ＩＮ２ 差動入力信号
Ｍ１１、Ｍ１２ ＰＭＯＳトランジスタ
Ｍ２１、Ｍ２２ ＮＭＯＳトランジスタ
Ｍ３１ ＮＭＯＳトランジスタ
Ｍ８０、Ｍ８１、Ｍ８２、Ｍ８６、Ｍ８７ ＰＭＯＳトランジスタ
Ｍ８３、Ｍ８４、Ｍ８５、Ｍ８８ ＮＭＯＳトランジスタ

Claims (26)

1. 電流源より電流が供給され、差動入力信号を入力対に受ける差動対と、
   前記差動対の出力対より出力される第１及び第２の電流信号をそれぞれ受け、第３及び第４の電流信号に変換して出力する第１及び第２の変換回路と、
   前記第１及び第２の変換回路により出力された第３及び第４の電流信号を結合して得られる出力信号を、データ受信回路の出力端子に出力する回路と、
   を備え、
   前記第１及び第２の変換回路の少なくとも一方が、
   第１端子が第１の電源に接続され、制御端子と共通接続された第２端子に、前記差動対の第１の出力電流信号が入力される第１のトランジスタと、
   前記第１のトランジスタの制御端子と第２端子との接続点に接続され、制御端子に第１のバイアス信号が印加され、前記差動対の第１の出力電流信号の電流経路と異なる電流経路を構成する第２のトランジスタと、
   を備え、
   前記第１のバイアス信号は、前記第２のトランジスタからの電流を入力する前記第１のトランジスタの制御端子と前記第１の電源との差電圧が所定値と等しいか又は所定値よりも大となるような電圧に設定されてなる、ことを特徴とするデータ受信回路。
2. 前記出力信号の振幅は、前記差動入力信号の振幅以上とされる、ことを特徴とする請求項１記載のデータ受信回路。
3. 前記第２トランジスタは、前記第１のトランジスタの制御端子と第２端子の接続点と第２の電源との間に接続されている、ことを特徴とする請求項１記載のデータ受信回路。
4. 前記第２トランジスタからの電流により、前記第１のトランジスタの制御端子と前記第１の電源との差電圧又は差電圧の絶対値が、前記差動入力信号の値によらず、前記第１のトランジスタの閾値電圧又は閾値電圧の絶対値以上に保持される、ことを特徴とする請求項１記載のデータ受信回路。
5. 前記第１及び第２の変換回路の他方が、
   第１端子が前記第１の電源に接続され、制御端子と共通接続された第２端子に前記差動対の第２の出力電流信号が入力される第３のトランジスタと、
   前記第３のトランジスタの制御端子と第２端子の接続点に接続され、制御端子に第２のバイアス信号が印加される第４のトランジスタと、
   を備え、
   前記第２のバイアス信号は、前記第４のトランジスタからの電流を入力する前記第３のトランジスタの制御端子と前記第１の電源との差電圧が所定値と等しいか又は所定値よりも大となるような電圧に設定されてなる、ことを特徴とする請求項１記載のデータ受信回路。
6. 前記第４トランジスタは、前記第３のトランジスタの制御端子と第２端子の接続点と第２の電源との間に接続されている、ことを特徴とする請求項５記載のデータ受信回路。
7. 前記第４トランジスタからの電流により、前記第３のトランジスタの制御端子と前記第１の電源との差電圧又は差電圧の絶対値が、前記差動入力信号の値によらず、前記第３のトランジスタの閾値電圧又は閾値電圧の絶対値以上に保持される、ことを特徴とする請求項５記載のデータ受信回路。
8. 前記第１及び第２の変換回路の他方が、
   第１端子が前記第１の電源に接続され、制御端子と共通接続された第２端子に前記差動対の第２の出力信号が入力される第３のトランジスタを更に備え、
   前記第２トランジスタが、前記第１のトランジスタの制御端子と第２端子の接続点と、前記第３のトランジスタの制御端子と第２端子の接続点との間に接続されている、ことを特徴とする請求項１記載のデータ受信回路。
9. 第１の電源に一端が接続する電流源で駆動され、入力信号を第１及び第２の入力に差動で受ける、第１及び第２のトランジスタを含む差動対と、
   前記差動対の第１及び第２の出力と第２の電源間にそれぞれ接続され、ダイオード接続された第３及び第４のトランジスタを含む負荷回路と、
   ダイオード接続された前記第３及び第４のトランジスタにそれぞれ流れる電流に対応した電流にて、データ受信回路の出力端子を充電、放電する回路と、
   バイアス信号を入力し、ダイオード接続された前記第３及び第４のトランジスタのそれぞれに電流を供給する電流供給回路と、
   を備え、
   前記電流供給回路は、ダイオード接続された前記第３及び第４のトランジスタのそれぞれのゲート−ソース間電圧又はその絶対値が、前記入力信号の値によらずに、閾値電圧又は閾値電圧の絶対値以上に保持されるように制御する、ことを特徴とするデータ受信回路。
10. 前記電流供給回路は、前記バイアス信号をゲートに共通に受け、ダイオード接続された前記第３及び第４のトランジスタのドレインとゲートの接続点と、対応する電源との間に接続された、第５及び第６のトランジスタを備えている、ことを特徴とする請求項９記載のデータ受信回路。
11. 前記第５及び第６のトランジスタは、それぞれが、定電流源を構成している、ことを特徴とする請求項１０記載のデータ受信回路。
12. 前記第５及び第６のトランジスタは、それぞれが、ソースフォロワ回路を構成している、ことを特徴とする請求項１０記載のデータ受信回路。
13. 前記電流供給回路は、前記バイアス信号をゲートに受け、ダイオード接続された前記第３、第４のトランジスタのドレインとゲートの接続点間に接続された第５のトランジスタを備えている、ことを特徴とする請求項９記載のデータ受信回路。
14. ダイオード接続された前記第３のトランジスタと第１のカレントミラーを構成し、前記第３のトランジスタに流れる電流のミラー電流を、前記データ受信回路の出力端子に供給する、第７のトランジスタと、
    ダイオード接続された前記第４のトランジスタと第２のカレントミラーを構成する、第８のトランジスタと、
    第３のカレントミラーを構成し、前記第８のトランジスタの出力電流を入力し、前記第８のトランジスタの出力電流のミラー電流を、前記データ受信回路の出力端子に供給する、第９及び第１０のトランジスタと、
    を備えている、ことを特徴とする請求項９乃至１３のいずれか一に記載のデータ受信回路。
15. 前記第２の電源に一端が接続する電流源で駆動され、前記入力信号を第１及び第２の入力に差動で受ける、第１１及び第１２のトランジスタを含む第２の差動対と、
    前記第２の差動対の第１及び第２の出力と前記第１の電源間にそれぞれ接続され、ダイオード接続された第１３及び第１４のトランジスタを含む第２の負荷回路と、
    ダイオード接続された前記第１３及び第１４のトランジスタにそれぞれ電流を供給し、ダイオード接続された前記第１３及び第１４のトランジスタのゲート−ソース間電圧又はその絶対値が、前記入力信号の値によらずに、閾値電圧又は閾値電圧の絶対値以上に保持されるように制御する第２の電流供給回路と、
    を備え、
    前記第２の電流供給回路は、ダイオード接続された前記第１３のトランジスタのドレインとゲートの接続点と、前記第２の電源間に接続され、ダイオード接続された前記第３のトランジスタのドレインとゲートの接続点電圧をゲートに受ける第１５のトランジスタと、
    ダイオード接続された前記第１４のトランジスタのドレインとゲートの接続点と、前記第２の電源間に接続され、ダイオード接続された前記第４のトランジスタのドレインとゲートの接続点電圧をゲートに受ける第１６のトランジスタと、
    を備えている、ことを特徴とする請求項９乃至１３のいずれか一に記載のデータ受信回路。
16. ダイオード接続された前記第１３のトランジスタと第１のカレントミラーを構成し、前記第３のトランジスタに流れる電流のミラー電流を、前記データ受信回路の出力端子に供給する第１７のトランジスタと、
    ダイオード接続された前記第１４のトランジスタと第２のカレントミラーを構成する第１８のトランジスタと、
    第３のカレントミラーを構成し、前記第１８のトランジスタの出力電流を入力し、前記第１８のトランジスタの出力電流のミラー電流を前記データ受信回路の出力端子に供給する第１９及び第２０のトランジスタと、
    を備えている、ことを特徴とする請求項１５記載のデータ受信回路。
17. 入力信号を第１及び第２の入力に差動で受ける、第１及び第２のトランジスタを含む差動対と、
    前記差動対から出力される第１の電流信号を入力し、第３の電流信号を出力する第１の変換回路と、
    前記差動対から出力される第２の電流信号を入力し、第４の電流信号を出力する第１の変換回路と、
    前記第１の変換回路の第３の電流信号を受け、前記第３の電流信号のミラー電流を出力する第１のカレントミラー回路と、
    前記第２の変換回路の第４の電流信号を受け、前記第４の電流信号のミラー電流を出力する第２のカレントミラー回路と、
    前記第１のカレントミラー回路の出力電流を受け、前記出力電流のミラー電流を出力する第３のカレントミラー回路と、
    バイアス信号を入力し、前記第１のカレントミラー回路の入力側トランジスタと前記第２のカレントミラー回路の入力側トランジスタにそれぞれ電流を供給する電流供給回路と、
    を備え、
    前記第２のカレントミラー回路の出力端と前記第３のカレントミラー回路の出力端との接続点が、データ受信回路の出力端子に接続されてなる、ことを特徴とするデータ受信回路。
18. 第３の電源に一端が接続する電流源で駆動され、第２の入力信号を第１、第２の入力に差動で受ける、第２１及び第２２のトランジスタ対よりなる第２の差動対と、
    前記第２の差動対の出力対と第４の電源間に接続された、第１及び第２の抵抗を含む第２の負荷回路と、
    を備え、
    前記第２の差動対の出力対と前記第１及び第２の抵抗との接続点の電圧が、差動の前記入力信号として前記差動対の第１、第２の入力に供給される、ことを特徴とする請求項９乃至１６のいずれか一に記載のデータ受信回路。
19. 前記第１、第２、第５、第６のトランジスタが第１導電型であり、
    前記第３、第４のトランジスタが第２導電型である、ことを特徴とする請求項１０又は１１に記載のデータ受信回路。
20. 前記第１、第２のトランジスタが第１導電型であり、
    前記第３、第４、第５、第６のトランジスタが第２導電型である、ことを特徴とする請求項１０又は１２に記載のデータ受信回路。
21. 前記第１、第２、第９、第１０のトランジスタが第１導電型であり、
    前記第３、第４、第７、第８のトランジスタが第２導電型である、ことを特徴とする請求項１４に記載のデータ受信回路。
22. 前記第１１、第１２、第１９、第２０のトランジスタが第２導電型であり、
    前記第１３、第１４、第１７、第１８のトランジスタが第１導電型である、ことを特徴とする請求項１６に記載のデータ受信回路。
23. 小振幅差動信号（Low Voltage Differential Signaling）を入力し、電源電圧振幅の２値信号に増幅変換する、請求項１乃至２１のいずれか一記載のデータ受信回路。
24. 請求項１乃至２２のいずれか一記載のデータ受信回路を備えたデータドライバ。
25. データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、
    前記データ線を駆動するデータドライバとして、請求項２４記載の前記データドライバを備えた表示装置。
26. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方の入力が対応する前記画素電極に接続され、
    前記ドレイン及びソースの他方の入力が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項２４記載の前記データドライバよりなる、ことを特徴とする表示装置。

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