CN108566185B - 一种功率管驱动电路及驱动器 - Google Patents

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Abstract

本发明提供了一种功率管驱动电路及驱动器，包括信号产生模块、驱动模块和放电保护模块；信号产生模块分别与所述驱动模块和所述放电保护模块连接，驱动模块连接功率管，放电保护模块分别与功率管和负载连接。本发明提供的一种功率管驱动电路及驱动器，在功率管关断后，负载上的剩余电荷和功率管漏极寄生电容能完全泄放，且提高了负载上电平的转化效率。

Description

一种功率管驱动电路及驱动器
技术领域
本发明属于电路设计技术领域，更具体地说，是涉及一种功率管驱动电路及驱动器。
背景技术
驱动器电路工作原理是将输入的低压逻辑控制信号进行功率放大，进而驱动功率管工作在理想的开关状态下，降低其开关损耗，同时提高整体系统的效率和可靠性。功率管一般分为PMOS功率管及NMOS功率管，传统的驱动器电路都被应用于驱动NMOS功率管。相较于NMOS功率管，驱动PMOS功率管不需要自举电路结构，且能够使功率管更长时间导通和关断甚至一直处于导通状态。传统的驱动电路驱动工作电压20V以下的PMOS功率管十分普遍，往往集成于芯片中作为单片电路使用。但由于高压的PMOS功率管的源栅极电压差也不超过20V(最大不超过30V)，因此高压的PMOS功率管一般只能采用分立电路进行驱动，这样整体系统的功耗、效率、频率都极大的受到了限制。其次传统的驱动器没有放电回路，如果负载为大功率容性负载，这样在PMOS功率管关断后不能完全放电，使负载上电平转化效率降低。
发明内容
本发明的目的在于提供一种功率管驱动电路及驱动器，旨在解决由于驱动电路没有放电保护功能，功率管关断后不能完全放电，负载上电平转化效率降低。
为实现上述目的，本发明采用的技术方案是：提供一种功率管驱动电路，包括信号产生模块、驱动模块和放电保护模块；
所述信号产生模块分别与所述驱动模块和所述放电保护模块连接，所述驱动模块连接功率管，所述放电保护模块分别与所述功率管和负载连接；
所述信号产生模块输出高侧延迟信号至所述驱动模块并输出低侧延迟信号至所述放电保护模块，所述驱动模块根据所述高侧延迟信号得到驱动信号并将所述驱动信号输出至功率管；所述放电保护模块接收到所述低侧延迟信号并且所述功率管导通时，所述放电保护模块对所述功率管及所述负载进行放电处理。
进一步地，所述信号产生模块的第一输出端连接所述驱动模块的输入端；所述信号产生模块的第二输出端连接所述放电保护模块的输入端；
所述驱动模块的输出端连接功率管；
所述放电保护模块的输出端分别与所述负载和所述功率管相连。
进一步地，所述信号产生模块的电源端接入低电源电压；
所述驱动模块的第一电源端接入所述低电源电压；所述驱动模块的第二电源端接入高电源电压；
所述放电保护模块的电源端接入所述低电源电压。
进一步地，所述信号产生模块包括信号选择单元和死区时间单元；
所述信号选择单元的输入端为信号产生模块的输入端；所述信号选择单元的输入端包括第一输入端口和第二输入端口；所述信号选择单元的输出端连接所述死区时间单元的输入端；所述信号选择单元的电源端与所述死区时间单元的电源端共接形成所述信号产生模块的电源端；
所述死区时间单元的第一输出端为所述信号产生模块的第一输出端；所述死区时间单元的第二输出端为所述信号产生模块的第二输出端。
进一步地，所述信号选择单元包括与非门；所述与非门的第一输入端口、第二输入端口、输出端和电源端与所述信号选择单元的第一输入端口、第二输入端口、输出端和电源端一一对应。
进一步地，所述驱动模块包括脉冲信号产生单元、电平移位单元、触发单元、高侧缓冲单元和电压产生单元；
所述脉冲信号产生单元的输入端为所述驱动模块的输入端；所述脉冲信号产生单元的第一输出端连接所述电平移位单元的第一输入端；所述脉冲信号产生单元的第二输出端连接所述电平移位单元的第二输入端；所述脉冲信号产生单元的的电源端与所述电压产生单元的电源端共接形成所述驱动模块的第一电源端；
所述电平移位单元的第一输出端连接所述触发单元的第一输入端；所述电平移位单元的第二输出端连接所述触发单元的第二输入端；所述电平移位单元的电源端与触发单元的第一电源端、高侧缓冲单元的第一电源端、电压产生单元的第二电源端共接形成所述驱动模块的第二电源端；
所述触发单元的输出端连接所述高侧缓冲单元的输入端；
所述高侧缓冲单元的输出端为所述驱动模块的输出端；
所述触发单元的第二电源端和所述高侧缓冲单元的第二电源端共接与所述电压产生单元的输出端相连。
进一步地，所述放电保护模块包括低侧缓冲单元和放电单元；
所述低侧缓冲单元的输入端为所述放电保护模块的输入端；所述低侧缓冲单元的输出端连接所述放电单元的输入端；所述低侧缓冲单元的电源端为所述放电保护模块的电源端；
所述放电单元的输出端为所述放电保护模块的输出端。
进一步地，所述放电单元包括NMOS晶体管；所述NMOS晶体管的栅极为所述放电单元的输入端；所述NMOS晶体管的源极接地；所述NMOS晶体管的漏极为所述放电单元输出端。
进一步地，一种驱动器，包括功率管驱动电路，还包括第一电容、第二电容、所述功率管、所述负载；
所述驱动电路的高侧缓冲单元的输出端连接所述功率管的栅极，所述功率管的漏极分别与放电单元的输出端和大功率负载连接；所述电压产生单元的输出端与高电源电压之间连接第二电容；低电源电压与地端口之间接入电容C1。
本发明提供的一种功率管驱动电路及驱动器的有益效果在于：与现有技术相比，本发明一种功率管驱动电路及驱动器，通过设置放电保护模块，电路在实现驱动电路集成于芯片中的同时能够保证大功率容性负载安全可靠的工作，在功率管关断后，负载上的剩余电荷和功率管漏极寄生电容能完全泄放，且提高了负载上电平的转化效率；同时电路结构简单、易于实现、系统开关损耗低、功耗小、转换效率高、输入电压范围广、极大的提高了集成度，进而降低了成本。
附图说明
图1为本发明实施例提供的驱动电路的结构示意图一；
图2为本发明实施例提供的驱动电路的结构示意图二；
图3为本发明实施例提供的驱动器结构示意图；
图4为图3所示的电压产生单元输出的VS的波形图；
图5为有放电保护输入输出端口及与没有放电保护驱动器的放电保护模块输出端口的时序对比图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
请一并参阅图1及图2，现对本发明提供的一种功率管驱动电路及驱动器进行说明。所述一种功率管驱动电路，包括信号产生模块100、驱动模块200和放电保护模块300；
信号产生模块100分别与驱动模块200和放电保护模块300连接，驱动模块200连接功率管，放电保护模块300分别与功率管和负载连接；
信号产生模块100输出高侧延迟信号至驱动模块200并输出低侧延迟信号至放电保护模块300，驱动模块200根据高侧延迟信号得到驱动信号并将所述驱动信号输出至功率管；放电保护模块300接收到低侧延迟信号并且所述功率管导通时，放电保护模块300对功率管及所述负载进行放电处理。
功率管为PMOS功率管，负载为大功率负载。
本发明提供的一种功率管驱动电路及驱动器，与现有技术相比，通过设置放电保护模块300，电路在实现驱动电路集成于芯片中的同时能够保证大功率容性负载安全可靠的工作，在功率管关断后，负载上的剩余电荷和功率管漏极寄生电容能完全泄放，且提高了负载上电平的转化效率；同时电路结构简单、易于实现、系统开关损耗低、功耗小、转换效率高、输入电压范围广、极大的提高了集成度，进而降低了成本。
本发明可广泛应用于高电压PMOS功率管栅极驱动、脉冲及连续波型功放调制及上电控制中，并且系统安全性很高。。
进一步地，请一并参阅图1至图2，作为本发明提供的一种功率管驱动电路及驱动器的一种具体实施方式，信号产生模块100的第一输出端连接驱动模块200的输入端；所述信号产生模块100的第二输出端连接所述放电保护模块300的输入端；驱动模块200的输出端连接功率管；放电保护模块300的输出端分别与所述负载和所述功率管相连。
进一步地，请参阅图1至图2，作为本发明提供的一种功率管驱动电路及驱动器的一种具体实施方式，信号产生模块100的电源端接入低电源电压VDD；驱动模块200的第一电源端接入所述低电源电压VDD；所述驱动模块200的第二电源端接入高电源电压VB；放电保护模块300的电源端接入所述低电源电压VDD。
进一步地，参阅图1及图2，作为本发明提供的一种功率管驱动电路及驱动器的一种具体实施方式，信号产生模块100包括信号选择单元110和死区时间单元120；信号选择单元110的输入端为信号产生模块100的输入端；信号选择单元110的输入端包括第一输入端口EN和第二输入端口INPUT；信号选择单元110的第一输入端口EN接使能信号，信号选择单元110的第二输入端口INPUT接方波信号，信号选择单元110的输出端连接所述死区时间单元120的输入端；信号选择单元110的电源端与死区时间单元120的电源端共接形成所述信号产生模块100的电源端；死区时间单元120的第一输出端为信号产生模块100的第一输出端；死区时间单元120的第一输出端接脉冲信号产生单元210的输入端，死区时间单元120的第二输出端为所述信号产生模块100的第二输出端，死区时间单元120的第二输出端接低侧缓冲单元310的输入端。
死区时间单元120用以产生固定的高侧上升延迟时间，且大于低侧上升延迟时间，这样可以保证PMOS功率管能够完全关断，还可以产生光固定的高侧下降沿延迟时间和低侧下降沿延迟时间。
进一步地，请参阅图1至图2，作为本发明提供的一种功率管驱动电路及驱动器的一种具体实施方式，信号选择单元110包括与非门；所述与非门的第一输入端口、第二输入端口、输出端和电源端与所述信号选择单元110的第一输入端口EN、第二输入端口INPUT、输出端和电源端一一对应。
进一步地，请参阅图1至图2及图4，作为本发明提供的一种功率管驱动电路及驱动器的一种具体实施方式，驱动模块200包括脉冲信号产生单元210、电平移位单元220、触发单元230、高侧缓冲单元240和电压产生单元250；
脉冲信号产生单元210的输入端为所述驱动模块200的输入端；所述脉冲信号产生单元210的第一输出端连接所述电平移位单元220的第一输入端；所述脉冲信号产生单元210的第二输出端连接所述电平移位单元220的第二输入端；所述脉冲信号产生单元210的的电源端与所述电压产生单元250的电源端共接形成所述驱动模块200的第一电源端；
电平移位单元220的第一输出端连接所述触发单元230的第一输入端；所述电平移位单元220的第二输出端连接所述触发单元230的第二输入端；所述电平移位单元220的电源端与触发单元230的第一电源端、高侧缓冲单元240的第一电源端、电压产生单元250的第二电源端共接形成所述驱动模块200的第二电源端VB；
触发单元230的输出端连接所述高侧缓冲单元240的输入端；
高侧缓冲单元240的输出端为所述驱动模块200的输出端；
触发单元230的第二电源端和所述高侧缓冲单元240的第二电源端共接与所述电压产生单元250的输出端VS相连。
脉冲信号产生单元210(PULSE GEN)对经过使能控制的INPUT输入信号的上升沿和下降沿进行采样，产生两路低压脉冲信号，用以降低电路功耗。脉冲信号产生单元210(PULSE GEN)产生的两路低压脉冲信号经过电平移位单元220(Level Shifter)产生高压脉冲信号，高压脉冲信号输入触发单元230的SR锁存器被恢复为高压方波信号，高压方波信号经过高侧缓冲单元240(BUF_H)产生输出信号HO，最终使得电路能够驱动功率管，保证器件按要求可靠的导通。
电压产生单元250用以产生输出VB-VS值为定值的浮动VS电压。当电压VB变化范围为20～28V时，由图4可以看出VB与VS的差值恒等于10.7V，有0.035V的误差。
进一步地，参阅图1及图2，作为本发明提供的一种功率管驱动电路及驱动器的一种具体实施方式，放电保护模块300包括低侧缓冲单元310和放电单元320；
所述低侧缓冲单元310的输入端为所述放电保护模块300的输入端；所述低侧缓冲单元310的输出端连接所述放电单元320的输入端；所述低侧缓冲单元310的电源端为所述放电保护模块300的电源端；
所述放电单元320的输出端LF为所述放电保护模块300的输出端LF。
死区时间单元120输出的低侧延迟信号经过低侧缓冲单元310(BUF_L)接入放电单元320中NMOS晶体管M1的栅极，当PMOS功率管关断时，NMOS晶体管M1开启，负载及PMOS功率管的漏极寄生电容中的剩余电荷，通过NMOS晶体管M1被全部泄放。
进一步地，请参阅图1至图2，作为本发明提供的一种功率管驱动电路及驱动器的一种具体实施方式，放电单元320包括NMOS晶体管；所述NMOS晶体管的栅极为所述放电单元320的输入端；所述NMOS晶体管的源极接地；所述NMOS晶体管的漏极为所述放电单元320输出端。
进一步地，请参阅图1及图2，作为本发明提供的一种功率管驱动电路及驱动器的一种具体实施方式，信号选择单元110(XAND)、死区时间单元120(DT)、脉冲信号产生单元210(PULSE GEN)、电平移位单元220(Level Shifter)、触发单元230(RS)、高侧缓冲单元240(BUF_H)、电压产生单元250(VS GEN)、低侧缓冲单元310(BUF_L)和放电单元320的地端都接地。
本发明还提供一种驱动器。请参阅图3，所述驱动器包括。
功率管驱动电路，还包括第一电容、第二电容、所述功率管、所述负载；
所述驱动电路的高侧缓冲单元240的输出端连接所述功率管的栅极，所述功率管的漏极分别与放电单元320的输出端LF和大功率负载连接；所述电压产生单元250的输出端VS与高电源电压VB之间连接第二电容C2；低电源电压VDD与地端口之间接入第一电容C1。
接入电容C1和C2目的是在上电时中间电平端口和低电源电压端口可以承受大电流，保证芯片的稳定性。
进一步地，作为本发明提供的驱动器的一种具体实施方式，还包括信号选择单元110的第一输入端口EN与地之间接入的电压Vch,信号选择单元110的第二输入端口INPUT与地之间接入的电平信号TTL，以及高电源电压VB与地之间接入的电压VDD2。
工作原理：
信号选择单元110的输入端的第一输入端口EN输入使能信号经过与非门控制信号选择单元110的第二输入端口INPUT信号的输入，EN为高电平时，INPUT方波信号被死区时间单元120(DT)分为两路分别进行固定的高侧延迟时间和低侧延迟时间。死区时间单元120输出的高侧延迟信号被脉冲信号产生单元210(PULSE GEN)对其上升沿和下降沿进行采样，产生两路低压脉冲信号，两路低压脉冲信号经过电平移位单元220(Level Shifter)产生高压脉冲信号，高压脉冲信号输入SR锁存器被恢复为高压方波信号，高压方波信号经过高侧缓冲单元240(BUF_H)产生输出信号HO，最终使得电路能够驱动功率管，保证器件按要求可靠的导通。
死区时间单元120输出的低侧延迟信号经过低侧缓冲单元310(BUF_L)接入放电单元320的NMOS晶体管M1的栅极，当如图2所示的PMOS功率管关断时，NMOS晶体管M1开启，负载及PMOS功率管的漏极寄生电容中的剩余电荷，通过NMOS晶体管M1被全部泄放。
图5所示为本发明驱动器电路输入输出端口及与没有放电保护模块300驱动器对比低侧输出端口的时序图。图4中波形LF0为有放电保护电路的放电保护模块300也可以说是低侧输出端口的时序波形，波形LF1为没有放电保护电路的低侧输出端口的时序波形，对比这个波形可以看出没有放电保护电路的系统，在PMOS功率管关断时负载及PMOS功率管漏极存在的剩余电荷不能完全泄放，导致此时LF端口的电压不能被拉低；而有放电保护电路的系统在PMOS功率管关断时负载及PMOS功率管漏极存在的剩余电荷能够完全泄放，LF端口电压能被拉低，这样提高了负载电平转换效率。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种功率管驱动电路，其特征在于,包括信号产生模块、驱动模块和放电保护模块；
所述信号产生模块分别与所述驱动模块和所述放电保护模块连接，所述驱动模块连接功率管，所述放电保护模块分别与所述功率管和负载连接；
所述信号产生模块输出高侧延迟信号至所述驱动模块并输出低侧延迟信号至所述放电保护模块，所述驱动模块根据所述高侧延迟信号得到驱动信号并将所述驱动信号输出至功率管；所述放电保护模块接收到所述低侧延迟信号并且所述功率管导通时，所述放电保护模块对所述功率管及所述负载进行放电处理；
其中，所述信号产生模块分别与所述驱动模块和所述放电保护模块连接，所述驱动模块连接功率管，所述放电保护模块分别与所述功率管和负载连接包括：
所述信号产生模块的第一输出端连接所述驱动模块的输入端；
所述信号产生模块的第二输出端连接所述放电保护模块的输入端；
所述驱动模块的输出端连接功率管的栅极；
所述放电保护模块的输出端分别与所述负载和所述功率管的漏极相连；
所述放电保护模块还包括用于对所述功率管及所述负载进行放电处理的接地端。
2.如权利要求1所述的一种功率管驱动电路，其特征在于，所述信号产生模块的电源端接入低电源电压；
所述驱动模块的第一电源端接入所述低电源电压；所述驱动模块的第二电源端接入高电源电压；
所述放电保护模块的电源端接入所述低电源电压。
3.如权利要求1所述的一种功率管驱动电路，其特征在于，所述信号产生模块包括信号选择单元和死区时间单元；
所述信号选择单元的输入端为信号产生模块的输入端；所述信号选择单元的输入端包括第一输入端口和第二输入端口；所述信号选择单元的输出端连接所述死区时间单元的输入端；所述信号选择单元的电源端与所述死区时间单元的电源端共接形成所述信号产生模块的电源端；
所述死区时间单元的第一输出端为所述信号产生模块的第一输出端；所述死区时间单元的第二输出端为所述信号产生模块的第二输出端。
4.如权利要求3所述的一种功率管驱动电路，其特征在于，所述信号选择单元包括与非门；所述与非门的第一输入端口、第二输入端口、输出端和电源端与所述信号选择单元的第一输入端口、第二输入端口、输出端和电源端一一对应。
5.如权利要求1所述的一种功率管驱动电路，其特征在于，所述驱动模块包括脉冲信号产生单元、电平移位单元、触发单元、高侧缓冲单元和电压产生单元；
所述脉冲信号产生单元的输入端为所述驱动模块的输入端；所述脉冲信号产生单元的第一输出端连接所述电平移位单元的第一输入端；所述脉冲信号产生单元的第二输出端连接所述电平移位单元的第二输入端；所述脉冲信号产生单元的的电源端与所述电压产生单元的电源端共接形成所述驱动模块的第一电源端；
所述电平移位单元的第一输出端连接所述触发单元的第一输入端；所述电平移位单元的第二输出端连接所述触发单元的第二输入端；所述电平移位单元的电源端与触发单元的第一电源端、高侧缓冲单元的第一电源端、电压产生单元的第二电源端共接形成所述驱动模块的第二电源端；
所述触发单元的输出端连接所述高侧缓冲单元的输入端；
所述高侧缓冲单元的输出端为所述驱动模块的输出端；
所述触发单元的第二电源端和所述高侧缓冲单元的第二电源端共接与所述电压产生单元的输出端相连。
6.如权利要求1所述的一种功率管驱动电路，其特征在于，所述放电保护模块包括低侧缓冲单元和放电单元；
所述低侧缓冲单元的输入端为所述放电保护模块的输入端；所述低侧缓冲单元的输出端连接所述放电单元的输入端；所述低侧缓冲单元的电源端为所述放电保护模块的电源端；
所述放电单元的输出端为所述放电保护模块的输出端；所述放电单元的接地端为所述放电保护模块的接地端。
7.如权利要求6所述的一种功率管驱动电路，其特征在于，所述放电单元包括NMOS晶体管；所述NMOS晶体管的栅极为所述放电单元的输入端；所述NMOS晶体管的源极为所述放电单元的接地端；所述NMOS晶体管的漏极为所述放电单元输出端。
8.一种驱动器，其特征在于，包括如权利要求1至7任一项所述的一种功率管驱动电路，还包括第一电容、第二电容、所述功率管、所述负载；
所述驱动模块包括高侧缓冲单元、电压产生单元；
所述放电保护模块包括放电单元；
所述驱动电路的高侧缓冲单元的输出端连接所述功率管的栅极，所述功率管的漏极分别与放电单元的输出端和大功率负载连接；所述电压产生单元的输出端与高电源电压之间连接第二电容；低电源电压与地端口之间接入第一电容。
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