JP6374225B2 - 半導体装置および電子装置 - Google Patents
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Description
<カスコード接続方式の有用性>
地球環境保全という大きな社会潮流の中で、環境負荷を低減するエレクトロニクス事業の重要性が増している。中でもパワー半導体装置(パワーデバイス)は、鉄道車両、ハイブリッド自動車、電気自動車のインバータやエアコンのインバータ、パソコンなどの民生機器の電源に用いられており、パワー半導体装置の性能改善は、インフラシステムや民生機器の電力効率改善に大きく寄与する。電力効率を改善するということは、システムの稼働に必要なエネルギー資源を削減できるということであり、言い換えれば、二酸化炭素の排出量削減、すなわち、環境負荷を低減できる。このため、パワー半導体装置の性能改善に向けた研究開発が各社で盛んに行われている。
例えば、パワー半導体装置における一般的な電流容量は、10A〜20A程度であるが、近年では、ハイブリッド自動車用などに使用されるパワー半導体装置には、電流容量が大きいことが要求される。具体的には、50A以上の電流容量が必要とされる場合がある。パワー半導体装置が、このような電流容量の増大に対応するためには、パワー半導体装置に含まれる半導体チップのサイズを大きくする必要があり、このことは、カスコード接続方式を使用したパワー半導体装置にも同様に当てはまる。すなわち、カスコード接続方式のパワー半導体装置において、電流容量を大きくするためには、接合FET用半導体チップのサイズを大きくし、かつ、MOSFET用半導体チップのサイズを大きくする必要がある。ところが、本発明者の検討によると、接合FET用半導体チップは、例えば、炭化シリコンを材料としており、シリコンを材料とするMOSFET用半導体チップよりも結晶欠陥(キラー欠陥)が多い。このことから、電流容量を大きくするために、特に、接合FET用半導体チップのサイズを大きくすると、接合FET用半導体チップに、致命的な欠陥であるキラー欠陥が形成される確率が高くなる。このことは、接合FET用半導体チップの良品歩留まりが低下することを意味している。したがって、カスコード接続方式を使用したパワー半導体装置では、電流容量を大きくする場合、パワー半導体装置の製造歩留りを考えると、単純に、接合FET用半導体チップのサイズを大きくすることは困難なのである。つまり、カスコード接続方式を使用したパワー半導体装置では、製造歩留りを向上させながら、大電流化に対応する観点から改善の余地が存在する。そこで、本実施の形態1では、上述した改善の余地に対する工夫を施している。以下に、この工夫を施した本実施の形態1における技術的思想について説明する。
図1は、本実施の形態1におけるカスコード接続方式を採用したパワー半導体装置の回路構成を示す図である。図1に示すように、本実施の形態1におけるカスコード接続方式を採用したパワー半導体装置は、ソースSとドレインDとの間にノーマリオン型の複数の接合FETQ1A、Q1Bと、1つのノーマリオフ型のMOSFETQ2とを有している。つまり、図1に示すように、本実施の形態1におけるパワー半導体装置は、複数の接合FETQ1A、Q1Bが互いに並列接続され、かつ、並列接続された複数の接合FETQ1A、Q1Bが1つのMOSFETQ2と直列接続している。
次に、本実施の形態1における特徴点について説明する。本実施の形態1における特徴点は、図1に示すように、複数の接合FETQ1A、Q1Bと1つのMOSFETQ2とをカスコード接続する回路構成を前提として、接合FETQ1Aを半導体チップCHP0に形成し、接合FETQ1Bを半導体チップCHP1に形成する点にある。言い換えれば、本実施の形態1における特徴点は、互いに並列接続される接合FETQ1Aと接合FETQ1Bとを別々の半導体チップに形成する点にある。すなわち、接合FETQ1Aは、シリコンよりもバンドギャップの大きな半導体からなる基板を有する半導体チップCHP0に形成される。また、接合FETQ1Bは、シリコンよりもバンドギャップの大きな半導体からなる別の基板を有する半導体チップCHP1に形成される。一方、MOSFETQ2は、シリコンからなる基板を有する半導体チップCHP2に形成される。
次に、本実施の形態2では、前記実施の形態1における技術的思想を具現化したパワー半導体装置の実装構成について説明する。ここで、本実施の形態2では、前記実施の形態1における技術的思想を具現化するにあたって、カスコード接続方式に特有の改善の余地も考慮して、パワー半導体装置の性能向上を図っている。すなわち、本実施の形態2では、カスコード接続方式のパワー半導体装置の性能向上を図りながら、前記実施の形態1における技術的思想を具現化する実装構成について説明する。
第1の改善の余地は、前記実施の形態1のように、複数の接合FETと1つのMOSFETとをカスコード接続する構成例だけでなく、1つの接合FETと1つのMOSFETとをカスコード接続する一般的な構成例にも幅広く存在する。このため、以下では、簡単のため、1つの接合FETと1つのMOSFETとをカスコード接続する一般的な構成を例に挙げて、第1の改善の余地について説明することにする。
図3(a)は、図2に示すカスコード接続した接合FETとMOSFETとをスイッチング素子(パワー半導体装置)として利用したインバータを示す回路図である。図3(a)に示すインバータは、電源VCCに直列接続された上アームUAと下アームBAとを有している。上アームUAは、ドレインD1とソースS1との間に接続されたスイッチング素子から構成されている。上アームUAを構成するスイッチング素子は、カスコード接続された接合FETQ1aとMOSFETQ2aから構成されている。具体的には、接合FETQ1aのドレインDj1がスイッチング素子のドレインD1と接続され、接合FETQ1aのソースSj1がMOSFETQ2aのドレインDm1と接続されている。そして、MOSFETQ2aのソースSm1がスイッチング素子のソースS1と接続されている。また、接合FETQ1aのゲート電極Gj1は、スイッチング素子のソースS1と接続され、MOSFETQ2aのゲート電極Gm1と、スイッチング素子のソースS1との間にはゲート駆動回路(G/D)が接続されている。
次に、第2の改善の余地について説明する。この第2の改善の余地は、図1に示すカスコード接続方式に特有の課題である。すなわち、第2の改善の余地は、前記実施の形態1のように、複数の接合FETと1つのMOSFETとをカスコード接続するパワー半導体装置に特有の課題である。すなわち、複数の接合FETを使用してカスコード接続方式のパワー半導体装置を構成する場合には、以下に示すような第2の改善の余地に留意する必要がある。具体的に、例えば、図1に示すように、接合FETQ1Aと接合FETQ1Bが存在する場合、1つの接合FETQ1Aのゲート抵抗(ゲート配線抵抗rgj0+寄生抵抗Rgj0)や寄生インダクタンス(Ls0、Lgj0)を低減したとしても、もう1つの接合FETQ1Bのゲート抵抗(ゲート配線抵抗rgj1+寄生抵抗Rgj1)や寄生インダクタンス(Ls1、Lgj1)が大きくなると、後者の接合FETQ1Bに起因するサージ電圧が上述したメカニズムで発生する。そして、発生したサージ電圧により後者の接合FETQ1Bがオン状態となる。この結果、後者の接合FETQ1Bのソース電位が上昇する。後者の接合FETQ1Bと前者の接合FETQ1Aは並列接続されているため、ソース電位は共通電位となる。このため、後者の接合FETQ1Bに起因するサージ電圧は、MOSFETQ2のドレイン電位に印加されてしまうことになる。このように、複数の接合FETを使用してカスコード接続方式のパワー半導体装置を構成する場合には、複数の接合FETのゲートインピーダンスやソースインピーダンスを小さくすることに加えて、複数の接合FETのそれぞれのゲートインピーダンスやソースインピーダンスの大きさを均等にすることが、パワー半導体装置の信頼性を向上する観点から非常に重要なのである。この点が、第2の改善の余地である。
図4は、本実施の形態2におけるパワー半導体装置PKG1の実装構成(パッケージ構成)を示す図である。図4に示すように、本実施の形態2におけるパワー半導体装置PKG1は、互いに分離された2つのチップ搭載部PLT1とチップ搭載部PLT2とを有している。図4において、チップ搭載部PLT1およびチップ搭載部PLT2は、例えば、金属プレートから構成されている。
次に、本実施の形態2における第1特徴点について説明する。図4に示すように、本実施の形態2における第1特徴点は、チップ搭載部PLT1上に半導体チップCHP0と半導体チップCHP1とを搭載している点にある。これにより、図1に示す互いに並列接続される接合FETQ1Aと接合FETQ1Bとを別々の接合FET用半導体チップに形成するという前記実施の形態1の技術的思想が実現される。すなわち、図1に示す接合FETQ1Aが図4に示す半導体チップCHP0に形成され、図1に示す接合FETQ1Bが図4に示す半導体チップCHP1に形成されることにより、複数の接合FETが分割されて形成された別々の半導体チップCHP0および半導体チップCHP1がチップ搭載部PLT1上に搭載されることになる。この結果、本実施の形態2におけるパワー半導体装置PKG1によれば、別々の半導体チップCHP0および半導体チップCHP1のそれぞれのサイズを小さくすることができるため、個々の半導体チップCHP0および半導体チップCHP1のそれぞれの製造歩留りを向上させながら、大電流化に対応したカスコード接続方式のパワー半導体装置PKG1を提供することができる。
実施の形態2におけるパワー半導体装置PKG1では、複数の接合FETを分割して形成した別々の半導体チップCHP0と半導体チップCHP1とを有する例について説明した。これに対し、本変形例1では、複数の接合FETを分割して形成した別々の半導体チップCHP0と半導体チップCHP1と半導体チップCHP3とを有するパワー半導体装置PKG2について説明する。
次に、本変形例2におけるパワー半導体装置PKG3の実装構成について説明する。本変形例2では、複数の接合FETを分割して形成した2つの半導体チップのうちの1つの半導体チップと、MOSFETを形成した半導体チップとを積層する例について説明する。
次に、本変形例3におけるパワー半導体装置PKG4について説明する。図9は、本変形例3におけるパワー半導体装置PKG4の実装構成を示す図である。図9に示す本変形例3におけるパワー半導体装置PKG4の実装構成は、図6に示す変形例2におけるパワー半導体装置PKG3の実装構成とほぼ同様である。
続いて、本変形例4におけるパワー半導体装置PKG5の実装構成について説明する。図10は、本変形例4におけるパワー半導体装置PKG5の実装構成を示す図である。図10に示す本変形例4におけるパワー半導体装置PKG5の構成と、図4に示す実施の形態2におけるパワー半導体装置PKG1の構成との異なる点は、パッケージの外形形状である。具体的に、本変形例4におけるパワー半導体装置PKG5のパッケージ形態は、SOP(Small Outline Package)となっている。このように実施の形態2で説明した技術的思想は、図4に示すパワー半導体装置PKG1に適用できるだけでなく、図10に示すようなパワー半導体装置PKG5にも適用することができる。つまり、スイッチング素子を実装構成するパッケージ形態には、様々な種類の汎用パッケージがあり、実施の形態2の技術的思想は、例えば、図4に示すパッケージ形態のパワー半導体装置PKG1や図10に示すパッケージ形態のパワー半導体装置PKG5に代表される多様な汎用パッケージを改良して実現することができる。これにより、図10に示すパワー半導体装置PKG5においても、MOSFETへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたMOSFETでのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例4においても、パワー半導体装置PKG5の信頼性を向上することができる。さらに、本変形例4におけるパワー半導体装置PKG5においても、複数の接合FETを分割して別々の複数の半導体チップに形成するという前記実施の形態1における技術的思想が具現化されているため、パワー半導体装置PKG5の製造歩留りを向上することができる。
次に、本変形例5におけるパワー半導体装置PKG6の実装構成について説明する。図12は、本変形例5におけるパワー半導体装置PKG6の実装構成を示す図である。図12において、本変形例5におけるパワー半導体装置PKG6は、変形例2と変形例4とを組み合わせた構成をしている。すなわち、図12に示すように、本変形例5におけるパワー半導体装置PKG6は、変形例4と同様に、SOPと呼ばれるパッケージ形態を採用し、このパッケージ形態において、変形例2と同様に、複数の接合FETを分割して形成した2つの半導体チップ(CHP0、CHP1)のうちの1つの半導体チップCHP0と、MOSFETを形成した半導体チップCHP2とを積層している。
前記実施の形態2では、パッケージ構造に関する工夫点について説明したが、本実施の形態3では、デバイス構造に関する工夫点について説明する。
まず、半導体チップCHP2に形成されているMOSFETのデバイス構造の一例について説明する。図13は、本実施の形態3におけるMOSFETのデバイス構造の一例を示す断面図である。図13に示すように、例えば、n型不純物を導入したシリコンからなる半導体基板SUBmの裏面には、例えば、金膜からなるドレイン電極DEmが形成されている一方、半導体基板SUBmの主面側には、n型半導体領域からなるドリフト層DFTmが形成されている。ドリフト層DFTmには、p型半導体領域からなるボディ領域PRが形成されており、このボディ領域PRに内包されるように、n型半導体領域からなるソース領域SRが形成されている。このソース領域SRとドリフト層DFTmで挟まれたボディ領域PRの表面領域がチャネル形成領域として機能する。そして、ソース領域SRとボディ領域PRの両方に電気的に接続するようにソース電極SEが形成されている。さらに、チャネル形成領域上を含むドリフト層DFTmの表面には、例えば、酸化シリコン膜からなるゲート絶縁膜GOXが形成されており、このゲート絶縁膜GOX上にゲート電極Gが形成されている。
続いて、接合FETが形成された接合FET用半導体チップ(半導体チップCHP0や半導体チップCHP1)のデバイス構造について説明する。図14は、接合FET用半導体チップの一部領域を模式的に示す断面図である。図14に示すように、接合FET用半導体チップにおいては、半導体基板SUBjの裏面にドレイン電極DEjが形成されており、半導体基板SUBjの主面(表面)にドリフト層DFTjが形成されている。このドリフト層DFTjには、アクティブ領域ACTjが形成されており、アクティブ領域ACTjの外側領域にターミネーション領域TMjが形成されている。
以下では、図14の領域ARに着目して、単位接合FETのデバイス構造について説明する。図15は、図14の領域ARを拡大した図であって、単位接合FETのデバイス構造を示す断面図である。図15に示すように、半導体基板SUBjの裏面にドレイン電極DEjが形成されている。一方、半導体基板SUBjの裏面とは反対側の主面側には、ドリフト層DFTjが形成されており、このドリフト層DFTjには、複数のトレンチTRが形成されている。そして、複数のトレンチTRのそれぞれの側面および底面には、ゲート電極GE(ゲート領域ともいう)が形成されており、隣り合うトレンチTRの側面および底面に形成されたゲート電極GEに挟まれるようにチャネル形成領域が形成されている。このチャネル形成領域の上部にはソース領域SRが形成され、ソース領域SR上にソース電極SEが形成されている。また、トレンチTRを埋め込むように絶縁膜IL1が形成されている。
次に、本実施の形態3における特徴点について説明する。本実施の形態3における特徴点は、例えば、図14に示すように、ゲートパッドGPjがゲート引き出し電極GWの上層に形成されている点にある。すなわち、本実施の形態3では、ゲートパッドGPjとゲート引き出し電極GWが2層構造となっている。これにより、本実施の形態3によれば、接合FETのゲート抵抗を低減することができる。具体的に、本実施の形態3によれば、図1に示すゲート配線抵抗rgj0やゲート配線抵抗rgj1を低減することができる。
本実施の形態4では、例えば、ハイブリッド自動車や電気自動車に搭載されるモータの制御する制御システムに、前記実施の形態1〜3で説明したパワー半導体装置を適用する例について説明する。
ではなく、ゲート絶縁膜を広く絶縁膜から形成するMISFET(Metal Insulator Semi
conductor Field Effect Transistor)をも含むものと想定している。つまり、本明細書で
は、便宜上MOSFETという用語を使用しているが、このMOSFETは、MISFE
Tをも含む意図の用語として本明細書では使用している。
CHP1 半導体チップ
CHP2 半導体チップ
Q1A 接合FET
Q1B 接合FET
Q2 MOSFET
Claims (18)
- シリコンよりもバンドギャップの大きな半導体からなる第1基板を有する第1半導体チップであって、第1ゲート電極と、第1ソースと、第1ドレインと、を有する第1接合FETが形成された前記第1半導体チップ、
シリコンよりもバンドギャップの大きな半導体からなる第2基板を有する第2半導体チップであって、第2ゲート電極と、第2ソースと、第2ドレインと、を有する第2接合FETが形成された前記第2半導体チップ、
シリコンからなる第3基板を有する第3半導体チップであって、第3ゲート電極と、第3ソースと、第3ドレインと、を有するMOSFETが形成された前記第3半導体チップ、
を備え、
前記第1接合FETの前記第1ソースと前記MOSFETの前記第3ドレインとは、電気的に接続され、
前記第2接合FETの前記第2ソースと前記MOSFETの前記第3ドレインとは、電気的に接続され、
前記第1接合FETの前記第1ゲート電極と前記MOSFETの前記第3ソースとは、電気的に接続され、
前記第2接合FETの前記第2ゲート電極と前記MOSFETの前記第3ソースとは、電気的に接続され、
前記第1半導体チップは、前記第1ソースと電気的に接続された第1ソースパッドおよび前記第1ゲート電極と電気的に接続された第1ゲートパッドが形成された第1表面と、前記第1ドレインと電気的に接続され、前記第1表面とは反対側に位置する第1裏面と、を有し、
前記第2半導体チップは、前記第2ソースと電気的に接続された第2ソースパッドおよび前記第2ゲート電極と電気的に接続された第2ゲートパッドが形成された第2表面と、前記第2ドレインと電気的に接続され、前記第2表面とは反対側に位置する第2裏面と、を有し、
前記第3半導体チップは、前記第3ソースと電気的に接続された第3ソースパッドおよび前記第3ゲート電極と電気的に接続された第3ゲートパッドが形成された第3表面と、前記第3ドレインと電気的に接続され、前記第3表面とは反対側に位置する第3裏面と、を有し、
半導体装置は、さらに、
前記第1半導体チップおよび前記第2半導体チップが搭載された第1上面と、前記第1上面とは反対側に位置する第1下面と、を有する第1チップ搭載部と、
前記第1チップ搭載部に連結されたドレインリードと、
前記ドレインリードとは分離したソースリードと、
前記ドレインリードおよび前記ソースリードとは分離したゲートリードと、
前記第1半導体チップの前記第1ゲートパッドと前記ソースリードとを電気的に接続する第1金属導体と、
前記第2半導体チップの前記第2ゲートパッドと前記ソースリードとを電気的に接続する第2金属導体と、
前記第1半導体チップ、前記第2半導体チップ、前記第3半導体チップ、前記第1チップ搭載部の一部、前記ドレインリードの一部、前記ソースリードの一部、前記ゲートリードの一部、前記第1金属導体、および、前記第2金属導体を封止する封止体と、
前記第1チップ搭載部とは分離された第2チップ搭載部であって、前記第3半導体チップが搭載された第2上面と、前記第2上面とは反対側に位置する第2下面と、を有する前記第2チップ搭載部と、
前記第1半導体チップの前記第1ソースパッドと前記第2上面とを電気的に接続する第3金属導体と、
前記第2半導体チップの前記第2ソースパッドと前記第2上面とを電気的に接続する第4金属導体と、
を含み、
前記第1半導体チップの前記第1ソースパッドと前記第3半導体チップの前記第3裏面とは、電気的に接続され、
前記第2半導体チップの前記第2ソースパッドと前記第3半導体チップの前記第3裏面とは、電気的に接続され、
前記第3半導体チップの前記第3ゲートパッドと前記ゲートリードとは、電気的に接続され、
前記第3半導体チップの前記第3ソースパッドと前記ソースリードとは、電気的に接続され、
前記第3金属導体の長さと前記第4金属導体の長さとは、互いに同一である、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1接合FETおよび前記第2接合FETは、ノーマリオン型であり、
前記MOSFETは、ノーマリオフ型である、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1半導体チップと前記第2半導体チップとは、互いに同一のサイズである、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1半導体チップおよび前記第2半導体チップのそれぞれは、前記ドレインリードと前記ソースリードと前記ゲートリードのうち、前記ソースリードに最も近い位置に配置されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1半導体チップは、前記第1ゲートパッドが前記第1ソースパッドよりも前記ソースリードに近くなるように配置され、
前記第2半導体チップは、前記第2ゲートパッドが前記第2ソースパッドよりも前記ソースリードに近くなるように配置されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1チップ搭載部の前記第1下面は、前記封止体から露出している、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1半導体チップの前記第1表面のレイアウト構成と前記第2半導体チップの前記第2表面のレイアウト構成とは、互いに同一である、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1金属導体の長さと前記第2金属導体の長さとは、互いに同一である、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1半導体チップは、
前記第1ゲート電極と電気的に接続された第1ゲート引き出し電極と、
前記第1ゲート引き出し電極と電気的に接続された前記第1ゲートパッドと、
を有し、
前記第2半導体チップは、
前記第2ゲート電極と電気的に接続された第2ゲート引き出し電極と、
前記第2ゲート引き出し電極と電気的に接続された前記第2ゲートパッドと、
を有する、半導体装置。 - 請求項9に記載の半導体装置において、
前記第1ゲートパッドは、前記第1ゲート引き出し電極の上層に形成され、
前記第2ゲートパッドは、前記第2ゲート引き出し電極の上層に形成されている、半導体装置。 - 請求項10に記載の半導体装置において、
前記第1ゲートパッドの膜厚は、前記第1ゲート引き出し電極の膜厚よりも厚く、
前記第2ゲートパッドの膜厚は、前記第2ゲート引き出し電極の膜厚よりも厚い、半導体装置。 - 請求項10に記載の半導体装置において、
前記第1ゲートパッドおよび前記第1ゲート引き出し電極は、アルミニウムを主成分とする材料から形成され、
前記第2ゲートパッドおよび前記第2ゲート引き出し電極は、アルミニウムを主成分とする材料から形成されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1基板は、炭化シリコンからなり、
前記第2基板は、炭化シリコンからなる、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1基板は、窒化ガリウムからなり、
前記第2基板は、窒化ガリウムからなる、半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体装置は、インバータの構成要素である、半導体装置。 - 負荷と電気的に接続され、前記負荷を駆動する半導体装置、
前記半導体装置を制御する制御部、
を備え、
前記半導体装置は、
シリコンよりもバンドギャップの大きな半導体からなる第1基板を有する第1半導体チップであって、第1ゲート電極と、第1ソースと、第1ドレインと、を有する第1接合FETが形成された前記第1半導体チップ、
シリコンよりもバンドギャップの大きな半導体からなる第2基板を有する第2半導体チップであって、第2ゲート電極と、第2ソースと、第2ドレインと、を有する第2接合FETが形成された前記第2半導体チップ、
シリコンからなる第3基板を有する第3半導体チップであって、第3ゲート電極と、第3ソースと、第3ドレインと、を有するMOSFETが形成された前記第3半導体チップ、
を有し、
前記第1接合FETの前記第1ソースと前記MOSFETの前記第3ドレインとは、電気的に接続され、
前記第2接合FETの前記第2ソースと前記MOSFETの前記第3ドレインとは、電気的に接続され、
前記第1接合FETの前記第1ゲート電極と前記MOSFETの前記第3ソースとは、電気的に接続され、
前記第2接合FETの前記第2ゲート電極と前記MOSFETの前記第3ソースとは、電気的に接続され、
前記第1半導体チップは、前記第1ソースと電気的に接続された第1ソースパッドおよび前記第1ゲート電極と電気的に接続された第1ゲートパッドが形成された第1表面と、前記第1ドレインと電気的に接続され、前記第1表面とは反対側に位置する第1裏面と、を有し、
前記第2半導体チップは、前記第2ソースと電気的に接続された第2ソースパッドおよび前記第2ゲート電極と電気的に接続された第2ゲートパッドが形成された第2表面と、前記第2ドレインと電気的に接続され、前記第2表面とは反対側に位置する第2裏面と、を有し、
前記第3半導体チップは、前記第3ソースと電気的に接続された第3ソースパッドおよび前記第3ゲート電極と電気的に接続された第3ゲートパッドが形成された第3表面と、前記第3ドレインと電気的に接続され、前記第3表面とは反対側に位置する第3裏面と、を有し、
前記半導体装置は、さらに、
前記第1半導体チップおよび前記第2半導体チップが搭載された第1上面と、前記第1上面とは反対側に位置する第1下面と、を有する第1チップ搭載部と、
前記第1チップ搭載部に連結されたドレインリードと、
前記ドレインリードとは分離したソースリードと、
前記ドレインリードおよび前記ソースリードとは分離したゲートリードと、
前記第1半導体チップの前記第1ゲートパッドと前記ソースリードとを電気的に接続する第1金属導体と、
前記第2半導体チップの前記第2ゲートパッドと前記ソースリードとを電気的に接続する第2金属導体と、
前記第1半導体チップ、前記第2半導体チップ、前記第3半導体チップ、前記第1チップ搭載部の一部、前記ドレインリードの一部、前記ソースリードの一部、前記ゲートリードの一部、前記第1金属導体、および、前記第2金属導体を封止する封止体と、
前記第1チップ搭載部とは分離された第2チップ搭載部であって、前記第3半導体チップが搭載された第2上面と、前記第2上面とは反対側に位置する第2下面と、を有する前記第2チップ搭載部と、
前記第1半導体チップの前記第1ソースパッドと前記第2上面とを電気的に接続する第3金属導体と、
前記第2半導体チップの前記第2ソースパッドと前記第2上面とを電気的に接続する第4金属導体と、
を含み、
前記第1半導体チップの前記第1ソースパッドと前記第3半導体チップの前記第3裏面とは、電気的に接続され、
前記第2半導体チップの前記第2ソースパッドと前記第3半導体チップの前記第3裏面とは、電気的に接続され、
前記第3半導体チップの前記第3ゲートパッドと前記ゲートリードとは、電気的に接続され、
前記第3半導体チップの前記第3ソースパッドと前記ソースリードとは、電気的に接続され、
前記第3金属導体の長さと前記第4金属導体の長さとは、互いに同一である、電子装置。 - 請求項16に記載の電子装置において、
前記半導体装置は、インバータの構成要素である、電子装置。 - 請求項17に記載の電子装置において、
前記負荷は、モータである、電子装置。
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