JP7242487B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体はＳｉ（シリコン）と比較して大きなバンドギャップを備える。このため、ＧａＮ系半導体デバイスはＳｉ（シリコン）半導体デバイスと比較して、小型で高耐圧のパワー半導体デバイスを実現出来る。また、これにより寄生容量を小さく出来るため、高速駆動のパワー半導体デバイスを実現出来る。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまう、ノーマリーオントランジスタである。このため、ゲートに電圧を印加しない限り導通しない、ノーマリーオフトランジスタを実現することが困難であるという問題がある。
数百Ｖ～１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系トランジスタとノーマリーオフのＳｉトランジスタを接続したカスコード接続を行うことにより、ノーマリーオフ動作を実現する回路構成が提案されている。
また、ドレイン－ソース間を流れる主回路電流とゲート－ソース間を流れる駆動電流がソースインダクタンスを共有する回路構成の場合、主回路電流の時間変化に伴いソースインダクタンスに発生する起電力のため、駆動電流も変調されてしまう。これに伴い発生する、パワー半導体デバイスの立ち上がり速度や立ち下がり速度の低下といった遅延や、ドレイン電流やソース電圧が激しく時間変化するリンギングが問題となっていた。そこで、主回路電流とゲート駆動電流がソースインダクタンスを共有しない、ケルビン接続を用いた回路構成が提案されている。
特開２０１６－１９１１２号公報
本発明が解決しようとする課題は、ノイズの低減された半導体装置を提供することにある。
実施形態の半導体装置は、第１電極と、第２電極と、第１制御電極と、を有する第１ノーマリーオフトランジスタと、第２電極に第１配線を介して電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、第５電極と、第３電極に第２配線を介して電気的に接続された第６電極と、第３制御電極と、を有する第２ノーマリーオフトランジスタと、第５電極及びグランドに接続されたケルビン端子と、第２制御電極に電気的に接続された第１アノードと、第３電極に電気的に接続された第１カソードと、を有し、ショットキーバリアダイオードである第１ダイオードと、第１アノード及び第２制御電極に接続された第１端部と、第２端部と、を有し、セラミックコンデンサであるコンデンサと、第２端部に電気的に接続された第２ゲートドライブ回路と、第１制御電極及び第３制御電極に電気的に接続された第３ゲートドライブ回路と、を備える。
第１実施形態の電力変換システムの模式図である。 第１実施形態の半導体装置の回路図である。 第１実施形態の半導体パッケージの模式上面図である。 第１実施形態の他の態様の半導体パッケージの模式上面図である。 Ｖｇ＿ｏｎの一例を示す模式図である。 第１実施形態の比較形態となる半導体装置の回路図である。 第２実施形態の半導体装置の回路図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付す場合がある。また、一度説明した部材等については適宜その説明を省略する場合がある。
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、又は、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
また、本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
（第１実施形態）
本実施形態の半導体装置は、第１電極と、第２電極と、第１制御電極と、を有する第１ノーマリーオフトランジスタと、第２電極に第１配線を介して電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、第５電極と、第３電極に第２配線を介して電気的に接続された第６電極と、第３制御電極と、を有する第２ノーマリーオフトランジスタと、第２制御電極に電気的に接続された第１アノードと、第３電極に電気的に接続された第１カソードと、を有する第１ダイオードと、第１アノード及び第２制御電極に接続された第１端部と、第２端部と、を有するコンデンサと、を備える。
また本実施形態の半導体装置は、第１制御電極及び第３制御電極に電気的に接続された第３端部と、第２端部に電気的に接続された第４端部と、を有する抵抗と、第２端部及び第４端部に電気的に接続された第２アノードと、第１制御電極、第３制御電極及び第３端部に接続された第２カソードと、を有し抵抗に対して並列に設けられた第２ダイオードと、第１制御電極、第３制御電極及び第２端部に電気的に接続された第１ゲートドライブ回路と、をさらに備える。
図１は、本実施形態の電力変換システム９００の模式図である。
電力変換システム９００は、電力変換装置８００と、モーター８１０と、を備える。
電力変換装置８００は、トランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆと、直流電源３００と、コンバータ４００と、平滑コンデンサ５００と、を備える。なお、後述するように、トランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆは、複数のトランジスタ、及びその他の素子等を含んでいてもかまわない。
直流電源３００は、直流電圧を出力する。コンバータ４００はＤＣ－ＤＣコンバータであり、直流電源３００が出力した直流電圧を、他の直流電圧に変換する。平滑コンデンサ５００は、コンバータ４００によって出力された電圧を平滑化する。
トランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆのそれぞれは、後述する半導体装置１００又は半導体装置１１０を有する。トランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ及び２００ｆにより、平滑コンデンサ５００によって平滑化された直流電圧は交流に変換される。
例えば、トランジスタ２００ａは、第１トランジスタ電極２０２と第２トランジスタ電極２０４を有する。また、トランジスタ２００ｂは第３トランジスタ電極２０６と第４トランジスタ電極２０８を有する。トランジスタ２００ａとトランジスタ２００ｂは、第１トランジスタ電極２０２と第４トランジスタ電極２０８が電気的に接続されることにより、互いに電気的に接続されている。
同様に、トランジスタ２００ｃとトランジスタ２００ｄ及びトランジスタ２００ｅとトランジスタ２００ｆは、それぞれ互いに電気的に接続されている。
モーター８１０は、コイル８１０ｕ、８１０ｖ及び８１０ｗを有する。コイル８１０ｕ、８１０ｗ及び８１０ｖの一端は、互いに中性点８２０において電気的に接続されている。コイル８１０ｕの他端は、トランジスタ２００ａとトランジスタ２００ｂの間に電気的に接続されている。コイル８１０ｖの他端は、トランジスタ２００ｃとトランジスタ２００ｄの間に電気的に接続されている。また、コイル８１０ｗの他端は、トランジスタ２００ｅとトランジスタ２００ｆの間に電気的に接続されている。
なお、本実施形態の電力変換装置８００におけるグランドは、例えば、複数設けられた平滑コンデンサ５００の間に電気的に接続されていても良い。また、例えば、電力変換装置８００におけるグランドは、トランジスタ２００ｂとトランジスタ２００ｄとトランジスタ２００ｆが互いに電気的に接続された電線に、電気的に接続されていても良い。
図２は、本実施形態の半導体装置１００の回路図である。本実施形態の半導体装置１００は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。
半導体装置１００は、第１ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０と、第２ノーマリーオフトランジスタ３０と、第１ダイオード８０と、コンデンサ８５と、抵抗７５と、第２ダイオード７０と、第３ダイオード９０と、第１ゲートドライブ回路９６ａと、信号源９７ａと、を備える。
第１ノーマリーオフトランジスタ１０は、第１電極１１と、第２電極１２と、第１制御電極１３と、を有する。
第１ノーマリーオフトランジスタ１０は、ゲートに電圧を入力しない場合にはドレイン電流が流れないトランジスタである。第１ノーマリーオフトランジスタ１０は、例えば、Ｓｉ（シリコン）半導体を用いたｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。例えば、第１電極１１はソース電極であり、第２電極１２はドレイン電極であり、第１制御電極１３はゲート電極である。しかし、第１ノーマリーオフトランジスタ１０は、これに限定されるものではない。例えば、第１ノーマリーオフトランジスタ１０は、ｐ型のＭＯＳＦＥＴであっても良い。なお、第１ノーマリーオフトランジスタ１０は、図示しない寄生ボディダイオードを備えている。また、第１ノーマリーオフトランジスタ１０の耐圧は、例えば１０Ｖ以上３０Ｖ以下である。
第１電極１１には、第３配線４２が接続されている。第３配線４２は、例えばインダクタンスＬｋを有する。第３配線４２は、ソース端子１０２に接続されている。ソース端子１０２は、図示しないグランドに接続されている。
ノーマリーオントランジスタ２０は、第３電極２１と、第４電極２２と、第２制御電極２３と、を有する。第３電極２１は、第２電極１２に第１配線４０を介して電気的に接続されている。第１配線４０は、インダクタンスＬｓ１を有する。
ノーマリーオントランジスタ２０は、ゲートに電圧を入力しない場合にもドレイン電流が流れるトランジスタである。ノーマリーオントランジスタ２０は、例えば、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。例えば、第３電極２１はソース電極であり、第４電極２２はドレイン電極であり、第２制御電極２３はゲート電極である。第４電極は、ドレイン端子１０１に電気的に接続されている。
ノーマリーオントランジスタ２０の耐圧は、第１ノーマリーオフトランジスタ１０の耐圧より高い。ノーマリーオントランジスタ２０の耐圧は、例えば６００Ｖ以上１２００Ｖ以下である。
本実施形態の半導体装置１００は、第１ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０を直列に電気的に接続することにより、ノーマリーオフ動作を実現する。例えば半導体装置１００がトランジスタ２００ｂ（図１）に用いられる場合、第３トランジスタ電極２０６は第１電極１１に電気的に接続され、第４トランジスタ電極２０８は第４電極２２に電気的に接続されている。
第２ノーマリーオフトランジスタ３０は、第５電極３１と、第６電極３２と、第３制御電極３３と、を有する。第６電極３２は、第３電極２１に第２配線４６を介して電気的に接続されている。第２配線４６は、インダクタンスＬｓ２を有する。
第２ノーマリーオフトランジスタ３０は、ゲートに電圧を入力しない場合にはドレイン電流が流れないトランジスタである。第２ノーマリーオフトランジスタ３０は、例えば、Ｓｉ（シリコン）半導体を用いたｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。例えば、第５電極３１はソース電極であり、第６電極３２はドレイン電極であり、第３制御電極３３はゲート電極である。しかし、第２ノーマリーオフトランジスタ３０は、これに限定されるものではない。例えば、第２ノーマリーオフトランジスタ３０は、ｐ型のＭＯＳＦＥＴであっても良い。なお、第２ノーマリーオフトランジスタ３０は、図示しない寄生ボディダイオードを備えている。また、第２ノーマリーオフトランジスタ３０の耐圧は、例えば１０Ｖ以上３０Ｖ以下である。
第５電極３１には、第４配線４８が接続されている。第４配線４８は、例えばインダクタンスＬＡを有する。第５電極３１は、ケルビン端子１０３に接続されている。ケルビン端子１０３は、図示しないグランドに接続されている。
第１ダイオード８０は、第１アノード８１と、第１カソード８２と、を有する。第１アノード８１は、第２制御電極２３に電気的に接続されている。第１カソード８２は、第３電極２１に電気的に接続されている。また、第１カソード８２は、第１配線４０を介して第２電極１２に電気的に接続され、第２配線４６を介して第６電極３２に電気的に接続されている。
コンデンサ８５は、第１端部８６と、第２端部８７と、を有する。第１端部８６は、第１アノード８１及び第２制御電極２３に電気的に接続されている。
抵抗７５は、第３端部７６と、第４端部７７と、を有する。第３端部７６は、第１制御電極１３及び第３制御電極３３に電気的に接続されている。第４端部７７は、第２端部８７に電気的に接続されている。
第２ダイオード７０は、第２アノード７１と、第２カソード７２と、を有する。第２アノード７１は、第２端部８７及び第４端部７７に電気的に接続されている。第２カソード７２は、第１制御電極１３、第３制御電極３３及び第３端部７６に電気的に接続されている。第２ダイオード７０は、抵抗７５に対して電気的に並列に設けられている。
第３ダイオード９０は、第３アノード９１と、第３カソード９２と、を有する。第３アノード９１は、第２制御電極２３、第１アノード８１及び第１端部８６に電気的に接続されている。第３カソード９２は、第２端部８７、第２アノード７１及び第４端部７７に電気的に接続されている。第３ダイオード９０は、コンデンサ８５に対して電気的に並列に設けられている。
第１ダイオード８０、第２ダイオード７０及び第３ダイオード９０は、応答速度の速いショットキーバリアダイオードであることが好ましい。なお、第１ダイオード８０、第２ダイオード７０及び第３ダイオード９０は、ＰＮ接合ダイオードであっても、好ましく用いることができる。
コンデンサ８５は、セラミックコンデンサであることが好ましい。周波数特性に優れているためである。しかし、コンデンサ８５としては、他のフィルムコンデンサ、アルミ電解コンデンサ、又はタンタル電解コンデンサ等であっても好ましく用いることができる。
信号源９７ａは、例えば方形波等の信号を出力する。
第１ゲートドライブ回路９６ａは、信号源９７ａ、第２アノード７１、第４端部７７、第２端部８７及び第３カソード９２に接続されている。そして、第１ゲートドライブ回路９６ａは、抵抗７５を介して、第１制御電極１３及び第３制御電極３３に電気的に接続されている。第１ゲートドライブ回路９６ａは、信号源９７ａから出力された信号に基づいて、第１ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０及び第２ノーマリーオフトランジスタ３０を駆動する信号を出力する。
第１ゲートドライブ回路９６ａは、複数の素子がワンチップ化されたＩＣ、又は、複数の電子部品が配置された電子回路基板である。
第１ノーマリーオフトランジスタ１０のオン抵抗をＲｏｎ１、第２ノーマリーオフトランジスタ３０のオン抵抗をＲｏｎ２、第１配線４０のインダクタンスをＬｓ１、第２配線４６のインダクタンスをＬｓ２としたときに、（Ｒｏｎ２×Ｌｓ１）／（Ｒｏｎ１×Ｌｓ２）＞２であることが好ましい。
また、Ｒｏｎ１＜Ｒｏｎ２であることが好ましい。
図３は、本実施形態の半導体パッケージ２００の模式上面図である。図２は、第１ノーマリーオフトランジスタ１０及び第２ノーマリーオフトランジスタ３０として縦型のｎ型Ｓｉ－ＭＯＳＦＥＴを用い、ノーマリーオントランジスタ２０としてＧａＮ－ＨＥＭＴを用いた場合の、半導体パッケージの一例を示したものである。
第１ノーマリーオフトランジスタ１０の上面に、第１電極１１に電気的に接続されたソースパッド１１ａと、第１制御電極１３に電気的に接続されたゲートパッド１３ａと、が設けられている。また、第２電極１２に電気的に接続されたドレインフレーム１２ｂが設けられている。
ノーマリーオントランジスタ２０の上面に、第３電極２１に電気的に接続されたソースパッド２１ａと、第４電極２２に電気的に接続されたドレインパッド２２ａと、第２制御電極２３に電気的に接続されたゲートパッド２３ａと、が設けられている。
第２ノーマリーオフトランジスタ３０の上面に、第５電極３１に電気的に接続されたソースパッド３１ａと、第３制御電極３３に電気的に接続されたゲートパッド３３ａと、が設けられている。また、第６電極３２に電気的に接続されたドレインフレーム３２ｂが設けられている。なお、ゲートパッド１３ａとゲートパッド３３ａは、半導体パッケージ２００の内部に設けられた配線で接続されることにより、一体化された１個のパッドとなっていてもかまわない。
ドレインフレーム２１１は、例えばＣｕ（銅）で形成されたフレームである。ドレインフレーム２１１は、ドレイン端子１０１（図２）に相当する。ドレインフレーム２１１は、ノーマリーオントランジスタ２０のドレインパッド２２ａと、ワイヤ２１２を用いて接続されている。ワイヤ２１２は、例えばボンディングワイヤである。ドレインフレーム２１１とドレインパッド２２ａの間は、抵抗の大きさを小さくするために、複数のワイヤ２１２で接続されていることが好ましい。
第１配線４０を用いて、ソースパッド２１ａとドレインフレーム１２ｂが電気的に接続されている。第１配線４０は、例えば複数のワイヤである。すなわち、第１配線４０である複数のワイヤが、インダクタンスＬｓ１の少なくとも一部を有している。
ソースパッド１１ａは、ワイヤ２２２を用いて、パッド２２６に電気的に接続されている。また、第２配線４６により、ソースパッド２１ａとドレインフレーム３２ｂが電気的に接続されている。第２配線４６は、インダクタンスＬｓ２の少なくとも一部を有している。ソースパッド３１ａは、ワイヤ２２４を用いて、パッド２２６に電気的に接続されている。パッド２２６は、ソース端子１０２及びケルビン端子１０３を兼ねたものに相当すると考えられる。
ゲートパッド２３ａは、ワイヤ２１８を用いてパッド２１６に電気的に接続されている。パッド２１６には、第１ゲートドライブ回路９６ａが接続される。ゲートパッド１３ａは、ワイヤ２２８を用いてパッド２１４に電気的に接続されている。ゲートパッド３３ａは、ワイヤ２２０を用いてパッド２１４に電気的に接続されている。パッド２１４には、第１ゲートドライブ回路９６ａが接続されている。
図４は、本実施形態の他の態様の半導体パッケージ２１０の模式上面図である。図４は、第１ノーマリーオフトランジスタ１０及び第２ノーマリーオフトランジスタ３０として横型のｎ型Ｓｉ－ＭＯＳＦＥＴを用い、ノーマリーオントランジスタ２０としてＧａＮ－ＨＥＭＴを用いた場合の、半導体パッケージの一例を示したものである。
図４においては、第１ノーマリーオフトランジスタ１０の上面に、第１電極１１に電気的に接続されたソースパッド１１ａと、第２電極１２に電気的に接続されたドレインパッド１２ａと、第１制御電極１３に電気的に接続されたゲートパッド１３ａと、が設けられている。また、第１配線４０により、ソースパッド２１ａとドレインパッド１２ａが電気的に接続されている。
また、第２ノーマリーオフトランジスタ３０の上面に、第５電極３１に電気的に接続されたソースパッド３１ａと、第６電極３２に電気的に接続されたドレインパッド３２ａと、第３制御電極３３に電気的に接続されたゲートパッド３３ａと、が設けられている。また、第２配線４６により、ソースパッド２１ａとドレインパッド３２ａが電気的に接続されている。
なお、本実施形態の半導体パッケージの態様は、上記のものに限定されない。
次に、本実施形態の半導体装置１００の動作について述べる。
例えば信号源９７ａ及び第１ゲートドライブ回路９６ａを用いて、０Ｖと、Ｖｇ＿ｏｎを往復する方形波を出力する場合を考える。
図５は、Ｖｇ＿ｏｎの一例を示す模式図である。図５（ａ）は、第１ゲートドライブ回路９６ａの出力電圧が、時間ｔ１の間に出力される０Ｖと、時間ｔ２の間に出力されるＶｇ＿ｏｎと、の繰り返しとなる方形波である場合を示している。図５（ｂ）は、第１ゲートドライブ回路９６ａの出力電圧が、時間ｔ１の間に出力されるＶ１と、時間ｔ２の間に出力されるＶ１とＶ２の和と、の繰り返しとなる方形波である場合を示している。図５（ｂ）の場合は、Ｖｇ＿ｏｎ＝Ｖ１＋Ｖ２（Ｖｇ＿ｏｎ＝｜Ｖ１｜＋｜Ｖ２｜）である。図５（ｃ）は、時間ｔ１の間に負の電圧が出力される場合を示している。図５（ｃ）の場合は、Ｖｇ＿ｏｎ＝｜Ｖ２｜－｜Ｖ１｜である。このように、第１ゲートドライブ回路９６ａの出力電圧は、時間変化する電圧である。そして、例えば、第１ゲートドライブ回路９６ａの出力電圧のうちの、最大の電圧がＶｇ＿ｏｎである。なお、図５ではｔ１＝ｔ２として図示を行ったが、ｔ１とｔ２は異なっていてもかまわない。また、第１ゲートドライブ回路９６ａの出力電圧の時間変化の仕方は、図５に示したものに限定されない。また、Ｖｇ＿ｏｎは、市販のオシロスコープ等を用いて容易に測定することが出来る。また、Ｖｇ＿ｏｎは、ソース端子１０２又は第１電極１１の電圧を基準として測定される電圧である。ここで、「電圧を基準」とは、例えば「電圧を０Ｖとする」ということである。
第１ゲートドライブ回路９６ａからＶｇ＿ｏｎが出力されているとき、コンデンサ８５から第１ダイオード８０を経由して電流が流れる。第２制御電極２３と第３電極２１の間には、第１ダイオード８０の順方向電圧ＶＦに相当する電圧が入力される。これにより、ノーマリーオントランジスタ２０は、オンになる。一方、第１ゲートドライブ回路９６ａから０Ｖが出力されているときには、ノーマリーオントランジスタ２０の図示しない寄生容量Ｃｇｓを経由してコンデンサ８５へと逆に電流が流れる。第２制御電極２３と第３電極２１の間には、ＶＦとＶｇ＿ｏｎの差分に相当する負の電圧（ＶＦ－Ｖｇ＿ｏｎ）が入力される。これにより、ノーマリーオントランジスタ２０をオフにすることが可能である。
また、Ｖｇ＿ｏｎが第１ノーマリーオフトランジスタ１０の閾値電圧及び第２ノーマリーオフトランジスタ３０の閾値電圧より高ければ、第１ゲートドライブ回路９６ａからＶｇ＿ｏｎが出力されているときに第１ノーマリーオフトランジスタ１０及び第２ノーマリーオフトランジスタ３０をオンにすることが可能である。
ここで、半導体装置１００がオフからオンに移行する際に、ノーマリーオントランジスタ２０よりも第１ノーマリーオフトランジスタ１０及び第２ノーマリーオフトランジスタ３０が先にオンすることが望ましい。もし、ノーマリーオントランジスタ２０が先にオンすると、第２電極１２と第３電極２１との接続部及び第６電極３２と第３電極２１との接続部に高い電圧が加わるため、耐圧の低い第１ノーマリーオフトランジスタ１０及び第２ノーマリーオフトランジスタ３０の特性が劣化する恐れがあるからである。
本実施形態の半導体装置１００では、半導体装置１００がオフ状態からオン状態に移行する際には、第１ゲートドライブ回路９６ａから出力された電流は、第２ダイオード７０を流れる。このため、第１制御電極１３及び第３制御電極３３の充電には、抵抗７５の影響は受けない。従って、第１制御電極１３及び第３制御電極３３を速やかに充電出来る。よって、半導体装置１００がオフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりも第１ノーマリーオフトランジスタ１０及び第２ノーマリーオフトランジスタ３０を確実に先にオンさせることが可能となる。
また、抵抗７５を設けることにより、第１ノーマリーオフトランジスタ１０及び第２ノーマリーオフトランジスタ３０のオフのタイミングを、ノーマリーオントランジスタ２０のオフのタイミングから所望の時間だけ遅延させることが出来る。さらに、第２ダイオード７０の特性、抵抗７５の抵抗値や方形波の形状の設計により、第１ノーマリーオフトランジスタ１０及び第２ノーマリーオフトランジスタ３０の状態をオンで保つことも可能である。
なお、信号源９７ａ及び第１ゲートドライブ回路９６ａにより０Ｖが出力され、第１ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０及び第２ノーマリーオフトランジスタ３０がオフである場合を考える。第４電極２２に高い電圧が加わると、第３電極２１の電圧が高くなる。このときに、ノーマリーオントランジスタ２０のオフ状態が保たれないおそれがある。そのため、第３ダイオード９０を設けて、第１ゲートドライブ回路９６ａと第２制御電極２３を短絡させて、ノーマリーオントランジスタ２０のオフ状態が保たれるようにしている。
次に、本実施形態の半導体装置の作用効果を記載する。
図６は、本実施形態の比較形態となる半導体装置１０００の回路図である。
第１ゲートドライブ回路９６ａのグランドを、第３配線４２に接続して取る場合を考える。ここで、第１配線４０、第１ノーマリーオフトランジスタ１０及び第３配線４２には、半導体装置１００の主回路電流が流れる。そのため、第１ゲートドライブ回路９６ａのグランド電位は、少なくとも、第１配線４０が有するインダクタンスＬｓ１に起因して発生する起電力と、第３配線が有するインダクタンスＬｋに起因して発生する起電力の分だけ、第３電極２１の電位からずれることになる。ここで、半導体装置１００のようなパワーモジュールにおいては、主回路電流は非常に大きく、またその時間変化も大きなものとなる。従って、第１ゲートドライブ回路９６ａのグランド電位が第３電極２１の電位から大きくずれてしまう。この現象は、半導体装置１００が本来意図しない動作をしているため、半導体装置からノイズが発生しているものと考えることが出来る。そのために、第１ゲートドライブ回路９６ａから第２制御電極２３と第３電極２１の間に所定の電圧を加えることが出来ないという問題があった。
次に、ケルビン接続を行うことを考える。もし第３電極２１に配線４４を接続し、第１ゲートドライブ回路９６ａのグランドを配線４４から取る場合には、第１ゲートドライブ回路９６ａのグランド電位を第３電極２１の電位により近づけることが出来る。しかしこの場合には、主回路電流が第１ノーマリーオフトランジスタ１０を短絡して配線４４を流れてしまうため、ノーマリーオフ動作を実現することが出来ない。
そこで、第１電極１１に配線４４を接続し、配線４４に第１ゲートドライブ回路９６ａのグランドを接続して、ケルビン接続を行うということが考えられる。これにより、第３配線４２のインダクタンスＬｋから発生する起電力による、第１ゲートドライブ回路９６ａのグランド電位と第３電極２１の電位のずれを抑制することは可能になる。しかし、第１配線４０のインダクタンスＬｓ１から発生する起電力による電位のずれは除去されないという問題があった。
本実施形態の半導体装置１００では、第２配線４６を介して第２ノーマリーオフトランジスタ３０を接続する。そして、第１ゲートドライブ回路９６ａのグランドを、第４配線４８に接続して取る。これにより、第１配線４０が有するインダクタンスＬｓ１に起因して発生する起電力と、第３配線が有するインダクタンスＬｋに起因して発生する起電力による、第１ゲートドライブ回路９６ａのグランド電位と第３電極２１の電位のずれを抑制することが出来る。これにより、半導体装置１００のノイズが低減し、第１ゲートドライブ回路９６ａから第２制御電極２３と第３電極２１の間に所定の電圧を加えることが出来るようになり、半導体装置１００が所定の動作を行うことが出来るようになる（半導体装置１００のノイズが低減する）。
また、半導体装置１００においては、第３電極２１の電位を正確に取得するために、第１配線４０が有するインダクタンスＬｓ１に起因して発生する起電力よりも、第２配線４６が有するインダクタンスＬｓ２に起因して発生する起電力の方が小さいことが好ましい。
ここで、インダクタンスＬｓ１に起因して発生する起電力は、第１配線４０に流れる電流をＩｄ１とすると、Ｌｓ１×（ｄ（Ｉｄ１）／ｄｔ）に比例する。ここで、ｄ（Ｉｄ１）／ｄｔは、第１ノーマリーオフトランジスタ１０のオン抵抗Ｒｏｎ１に反比例する。そのため、インダクタンスＬｓ１に起因して発生する起電力は、Ｌｓ１／Ｒｏｎ１に比例する。同様に、インダクタンスＬｓ２に起因して発生する起電力は、Ｌｓ２／Ｒｏｎ２に比例する。ここでＲｏｎ２は、第２ノーマリーオフトランジスタ３０のオン抵抗である。
具体的には、第１配線４０が有するインダクタンスＬｓ１に起因して発生する起電力は、第２配線４６が有するインダクタンスＬｓ２に起因して発生する起電力の２倍以上であることが好ましい。すなわち、（Ｌｓ１／Ｒｏｎ１）＞（Ｌｓ２／Ｒｏｎ２）×２であることが好ましい。または、上記の式を変形して（Ｒｏｎ２×Ｌｓ１）／（Ｒｏｎ１×Ｌｓ２）＞２であることが好ましい。
また、ケルビン接続のための第２配線４６、第２ノーマリーオフトランジスタ３０及び第４配線４８には、第１配線４０、第１ノーマリーオフトランジスタ１０及び第３配線４２と比較して、大きな電流が流れないようにすることが好ましい。これは、第３電極２１の電位を正確に取得するためである。このために、Ｒｏｎ１＜Ｒｏｎ２であることが好ましい。
本実施形態の半導体装置によれば、ノイズの低減された半導体装置の提供が可能となる。
（第２実施形態）
本実施形態の半導体装置は、第２端部に電気的に接続された第２ゲートドライブ回路と、第１制御電極及び第３制御電極に電気的に接続された第３ゲートドライブ回路と、をさらに備える点で、第１実施形態の半導体装置と異なっている。ここで、第１実施形態と重複する点については、記載を省略する。
図７は、本実施形態の半導体装置１２０の回路図である。
信号源９７ｂ及び第２ゲートドライブ回路９６ｂは、ノーマリーオントランジスタ２０を駆動するために設けられている。また、信号源９７ｃ及び第３ゲートドライブ回路９６ｃは、第１ノーマリーオフトランジスタ１０及び第２ノーマリーオフトランジスタ３０を駆動するために設けられている。すなわち、ノーマリーオントランジスタ２０と、第１ノーマリーオフトランジスタ１０及び第２ノーマリーオフトランジスタ３０を、別個のゲートドライブ回路及び信号源を用いて駆動する。そして、第２ゲートドライブ回路９６ｂのグランドは、第４配線４８から取る。また、第３ゲートドライブ回路９６ｃのグランドは、第３配線４２から取る。なお、別個のゲートドライブ回路及び信号源を設けているため、抵抗７５及び第２ダイオード７０は設けられていない。なお、抵抗７５及び第２ダイオード７０が設けられていてもかまわない。
本実施形態の半導体装置によっても、ノイズの低減された半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 第１ノーマリーオフトランジスタ
１１ 第１電極
１２ 第２電極
１３ 第１制御電極
２０ ノーマリーオントランジスタ
２１ 第３電極
２２ 第４電極
２３ 第２制御電極
３０ 第２ノーマリーオフトランジスタ
３１ 第５電極
３２ 第６電極
３３ 第３制御電極
４０ 第１配線
４２ 第３配線
４６ 第２配線
４８ 第４配線
７０ 第２ダイオード
７１ 第２アノード
７２ 第２カソード
７５ 抵抗
７６ 第３端部
７７ 第４端部
８０ 第１ダイオード
８１ 第１アノード
８２ 第２アノード
８５ コンデンサ
８６ 第１端部
８７ 第２端部
９０ 第３ダイオード
９１ 第３アノード
９２ 第３カソード
９６ａ 第１ゲートドライブ回路
９６ｂ 第２ゲートドライブ回路
９６ｃ 第３ゲートドライブ回路
１００ 半導体装置
１１０ 半導体装置

Claims (3)

  1. 第１電極と、第２電極と、第１制御電極と、を有する第１ノーマリーオフトランジスタと、
    前記第２電極に第１配線を介して電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、
    第５電極と、前記第３電極に第２配線を介して電気的に接続された第６電極と、第３制御電極と、を有する第２ノーマリーオフトランジスタと、
    前記第５電極及びグランドに接続されたケルビン端子と、
    前記第２制御電極に電気的に接続された第１アノードと、前記第３電極に電気的に接続された第１カソードと、を有し、ショットキーバリアダイオードである第１ダイオードと、
    前記第１アノード及び前記第２制御電極に接続された第１端部と、第２端部と、を有し、セラミックコンデンサであるコンデンサと、
    前記第２端部に電気的に接続された第２ゲートドライブ回路と、
    前記第１制御電極及び前記第３制御電極に電気的に接続された第３ゲートドライブ回路と、
    を備える半導体装置。
  2. 前記第１ノーマリーオフトランジスタのオン抵抗をＲｏｎ１、前記第２ノーマリーオフトランジスタのオン抵抗をＲｏｎ２、前記第１配線のインダクタンスをＬｓ１、前記第２配線のインダクタンスをＬｓ２としたときに、
    （Ｒｏｎ２×Ｌｓ１）／（Ｒｏｎ１×Ｌｓ２）＞２
    である請求項１記載の半導体装置。
  3. Ｒｏｎ１＜Ｒｏｎ２である請求項１又は請求項２記載の半導体装置。
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