JP6645924B2 - 半導体装置及び電力変換装置 - Google Patents

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Description

本発明の実施形態は、半導体装置及び電力変換装置に関する。
高速でスイッチング動作する電界効果トランジスタでは、ゲート電圧に予期せぬ発振が生ずる場合がある。ゲート電圧の発振が生ずると、電界効果トランジスタを含む回路の誤動作につながる恐れがあり問題となる。
特開２００２−１１８２５８号公報 特開２０１２−１９９７６３号公報
本発明が解決しようとする課題は、ゲート電圧の発振の抑制を可能とする半導体装置及び電力変換装置を提供することにある。
実施形態の半導体装置は、第１の電極、第２の電極、及び、ゲート電極を有するトランジスタと、前記ゲート電極に電気的に接続される電気抵抗と、前記第１の電極に電気的に接続されたアノードと、前記電気抵抗と前記ゲート電極との間に電気的に接続されたカソードとを有するダイオードと、前記電気抵抗と並列に接続されたコンデンサと、前記電気抵抗と前記ゲート電極との間に電気的に接続されたフェライトビーズインダクタと、を備え、前記コンデンサの容量が前記トランジスタの入力容量の１／３以下である。
第１の実施形態の半導体装置の回路図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第２の実施形態の半導体装置の回路図。 第３の実施形態の半導体装置の回路図。 第４の実施形態の半導体装置の回路図。 第５の実施形態の半導体装置の回路図。 第６の実施形態の電力変換装置及び駆動装置の模式図。 実施例１及び比較例１のターンオフ時のゲート電圧及びターンオフ損失の経時変化を示す図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、又は、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュールを包含する概念である。
（第１の実施形態）
本実施形態の半導体装置は、第１の電極、第２の電極、及び、ゲート電極を有するトランジスタと、ゲート電極に電気的に接続される電気抵抗と、第１の電極に電気的に接続されたアノードと、電気抵抗とゲート電極との間に電気的に接続されたカソードとを有するダイオードと、電気抵抗と並列に接続されたコンデンサと、を備える。
図１は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、トランジスタ１０、電気抵抗２０、ダイオード３０、コンデンサ４０、フェライトビーズインダクタ５０、寄生インダクタンス６０を備える。また、半導体装置は、ソース端子１００と、ドレイン端子２００と、ゲート端子３００を備える。
トランジスタ１０は、ソース電極１１（第１の電極）、ドレイン電極１２（第２の電極）、ゲート電極１３を備える。ソース電極１１は、ソース端子１００に電気的に接続される。ドレイン電極１２は、ドレイン端子２００に電気的に接続される。ゲート電極１３はゲート端子３００に電気的に接続される。
ソース端子１００は、例えば、グラウンド電位に固定される。ドレイン端子２００には、例えば、正の電圧が印加される。ゲート端子３００にはトランジスタ１０のオン状態とオフ状態を切り替えるためのゲート信号が印加される。
トランジスタ１０は、例えば、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。トランジスタ１０は、例えば、定格電圧が６００Ｖ以上のシリコンを用いたスーパージャンクション構造のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｕｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。トランジスタ１０として、例えば、窒化物半導体を用いたＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、炭化珪素を用いたＭＯＳＦＥＴを用いることも可能である。
トランジスタ１０のドレイン電極１２とソース電極１１との間に流れる電流の時間変化率は、例えば、２０６Ａ（アンペア）／μｓｅｃ（マイクロ秒）以上である。言い換えれば、トランジスタ１０のドレイン電流の時間変化率は、例えば、例えば、２０６Ａ（アンペア）／μｓｅｃ（マイクロ秒）以上である。
電気抵抗２０は、ゲート電極１３に電気的に接続される。電気抵抗２０は、第１の端部２１と第２の端部２２を有する。第２の端部２２は、トランジスタ１０のゲート電極１３に電気的に接続される。第１の端部２１は、ゲート端子３００に電気的に接続される。
電気抵抗２０は、いわゆるゲート抵抗である。電気抵抗２０は、トランジスタ１０のゲート電圧の急激な変動を抑制する。
ダイオード３０は、アノード３１とカソード３２を有する。アノード３１は、トランジスタ１０のソース電極１１に電気的に接続される。アノード３１は、ソース端子１００に電気的に接続される。カソード３２は、電気抵抗２０とゲート電極１３との間に電気的に接続される。カソード３２は、電気抵抗２０の第２の端部２２と、トランジスタ１０のゲート電極１３との間に接続される。
ダイオード３０は、ゲート電圧が負の電圧になった場合に、ゲート電極１３に対して正電荷を注入し、ゲート電圧の急激な変動を抑制する。
ダイオード３０は、例えば、ショットキーバリアダイオードである。
コンデンサ４０は、電気抵抗２０に並列に接続される。コンデンサ４０は、第１のコンデンサ電極４１、第２のコンデンサ電極４２を有する。第１のコンデンサ電極４１は、電気抵抗２０の第１の端部２１に電気的に接続される。第２のコンデンサ電極４２は、電気抵抗２０の第２の端部２２に電気的に接続される。
コンデンサ４０は、コンデンサ４０の充放電により、ゲート電圧の急激な変動を抑制する機能を備える。コンデンサの容量は、例えば、トランジスタ１０の入力容量の１／３以下である。入力容量は、トランジスタ１０のゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄとの和である。
フェライトビーズインダクタ５０は、電気抵抗２０とゲート電極１３との間に設けられる。フェライトビーズインダクタ５０は、電気抵抗２０の第２の端部２２と、トランジスタ１０のゲート電極１３との間に電気的に接続される。
フェライトビーズインダクタ５０は、高周波域で電気抵抗として機能することでゲート電圧のノイズを吸収し、ゲート電圧の急激な変動を抑制する。
本明細書中、「フェライトビーズインダクタ」は、中空筒型のフェライトコアを有する構造のインダクタに限られるものではない。「フェライトビーズインダクタ」には、フェライトを用いたインダクタを全て含む概念である。例えば、配線が印刷されたフェライトシートを積層した構造を有するチップフェライトビーズインダクタも「フェライトビーズインダクタ」に含まれる。
寄生インダクタンス６０は、アノード３１とソース電極１１との間に存在する。寄生インダクタンス６０は、ソース電極１１とソース端子１００との間に存在する。寄生インダクタンス６０は、例えば、トランジスタ１０のソースリードにより生ずる。寄生インダクタンス６０は、例えば、トランジスタ１０のソース電極１１とソースリードを接続するボンディングワイヤにより生ずる。寄生インダクタンス６０は、例えば、トランジスタ１０のソース電極１１に接続されるプリント基板の配線により生ずる。
寄生インダクタンス６０は、例えば、１０ｎＨ以上３０ｎＨ以下である。
以下、本実施形態の作用及び効果について説明する。図２、図３は本実施形態の半導体装置の作用及び効果の説明図である。
本実施形態の半導体装置は、ダイオード３０、コンデンサ４０、フェライトビーズインダクタ５０を備える。トランジスタ１０のターンオフ時のゲート電圧の急激な変動を、ダイオード３０からの充電、コンデンサ４０の充放電、及び、フェライトビーズインダクタ５０のノイズ吸収により抑制できる。したがって、本実施形態の半導体装置によれば、ゲート電圧の発振の抑制が可能となる。以下、詳細に説明する。
図２は、比較形態の半導体装置の回路図である。比較形態の半導体装置は、本実施形態の半導体装置とダイオード３０、コンデンサ４０、及び、フェライトビーズインダクタ５０を備えない点で異なる。
図３は、ターンオフ時のゲート電圧の経時変化を示す図である。横軸が経過時間、縦軸がゲート電圧である。図３（ａ）は理想的な場合、図３（ｂ）はゲート電圧に発振が生じる場合を示す図である。
トランジスタ１０のターンオフ時には、図２において、ゲート端子３００から与えられる電圧がオン状態でのＶｓｉｇｎａｌから０Ｖに変化する。ゲート電極１３におけるゲート電圧Ｖｇｓは、理想的には図３（ａ）に示すように、フラットになるミラー期間（図３（ａ）中のｔｍｉｌｌｅｒ）を経て、完全に０Ｖとなる。ミラー期間中は、ゲート・ドレイン容量Ｖｇｄの充放電が行われる。
なお、ここでゲート電圧Ｖｇｓは、ソース端子１００を基準とする。ソース端子１００は、例えば、グランド電位に固定されている。
しかし、実際には、図３（ｂ）に示すように、ゲート電圧Ｖｇｓに発振が生ずる場合がある。理由は以下の通りと考えられる。
ソース電極１１には、寄生インダクタンス６０が存在する。トランジスタ１０がターンオフし始めると、寄生インダクタンス６０の自己誘導により、ドレイン電流の時間変化に応じた誘導起電力が生じる。
寄生インダクタンス６０がＬ、ドレイン電流の時間変化率をｄｉ／ｄｔとすると、誘導起電力はＬ×ｄｉ／ｄｔで表される。図３（ｂ）に示すように、寄生インダクタンス６０に生じた誘導起電力により、ゲート電圧Ｖｇｓが負の方向に変位する。その後、ゲート電圧Ｖｇｓは、負の電圧となる。
そして、トランジスタ１０がターンオフすることにより、ドレイン電圧Ｖｄｓが上昇すると、容量カップリングによりゲート電圧Ｖｇｓが正の方向に変位する。このようにして、ゲート電圧Ｖｇｓが発振する。
ゲート電圧Ｖｇｓの負側のピークと正側のピークとの電圧差を発振振幅Ｖｓｗｉｎｇと称する。
発振振幅Ｖｓｗｉｎｇが大きくなると、ノイズが発生し、例えば、トランジスタを含む回路の誤動作につながる恐れがある。
本実施形態の半導体装置では、ゲート電圧Ｖｇｓが負の電圧になると、ダイオード３０を介してソース端子１００から正電荷がゲート電極１３に注入される。したがって、ゲート電圧Ｖｇｓが負の電圧になることが抑制される。
また、ゲート電圧Ｖｇｓが正の方向に変位すると、コンデンサ４０の充放電によりゲート電圧Ｖｇｓの上昇が抑制される。コンデンサ４０は、ゲート電圧Ｖｇｓが負の方向に変位する場合にも、コンデンサ４０の充放電によりゲート電圧Ｖｇｓの下降を抑制する。
ダイオード３０とコンデンサ４０との相互作用により、それぞれが単体でゲート電極１３に接続される場合よりも、発振振幅Ｖｓｗｉｎｇは小さくなる。これは、ゲート電圧Ｖｇｓが負の方向に変位を始める初期段階で応答速度の速いコンデンサ４０が変動の抑制を担い、その後の負の方向への変動の抑制を充電能力の高いダイオード３０が担うことで、結果的にゲート電圧Ｖｇｓの負側の変位の最大値が抑制されるためであると考えられる。
本実施形態の半導体装置では、上記作用により、ゲート電圧Ｖｇｓの発振が抑制される。また、本実施形態によれば、ゲート電圧Ｖｇｓの発振が抑制されると同時にスイッチング損失、特に、ターンオフ損失が抑制される。
本実施形態の半導体装置は、更に、フェライトビーズインダクタ５０がゲート電圧Ｖｇｓのノイズを吸収することで、ゲート電圧Ｖｇｓの発振が抑制される。
本実施形態において、コンデンサ４０の容量がトランジスタ１０の入力容量の１／３以下であることが望ましい。入力容量が上記範囲を超えると、トランジスタ１０のコンデンサ４０がいわゆるスピードアップコンデンサとして機能する恐れがある。この場合、ゲート電圧Ｖｇのノイズが大きくなり、コンデンサ４０によるゲート電圧Ｖｇｓの発振抑制効果が低減する恐れがある。
コンデンサ４０の容量をトランジスタ１０の入力容量の１／３以下とすることで、トランジスタ１０のターンオン時の、コンデンサ４０による充放電によるゲート電極１３の変位が閾値電圧以下となる。したがって、コンデンサ４０はスピードアップコンデンサとして機能しない。トランジスタ１０のターンオフ時も同様に、コンデンサ４０はスピードアップコンデンサとして機能しない。なお、この境界条件の算出では、トランジスタ１０の閾値電圧がゲート信号Ｖｓｉｇｎａｌの１／４であると仮定している。
トランジスタ１０をスピードアップコンデンサとして機能させない観点から、コンデンサ４０の容量は、トランジスタ１０の入力容量１／５以下であることが望ましく、１／１０以下であることがより望ましい。
本実施形態の半導体装置は、寄生インダクタンス６０により生ずる誘導起電力が大きい場合に、特に有効に機能する。寄生インダクタンス６０により生ずる誘導起電力ΔＶは、ΔＶ＝Ｌ×ｄｉ／ｄｔで表される。Ｌは寄生インダクタンス６０、ｄｉ／ｄｔはドレイン電流の時間変化率である。
上記観点から、寄生インダクタンス６０は１０ｎＨ以上であることが望ましく、１５ｎＨ以上であることがより望ましく、２０ｎＨ以上であることが更に望ましい。寄生インダクタンス６０は、例えば、ＬＣＲメータやＴＤＲ計測により測定することが可能である。
また、上記観点から、トランジスタ１０は高速にスイッチングするトランジスタであることが望ましい。例えば、ドレイン電極１２とソース電極１１との間に流れるドレイン電流の時間変化率が２０６Ａ（アンペア）／μｓｅｃ（マイクロ秒）以上であることが望ましい。
この境界条件の算出には、トランジスタ１０の閾値電圧を２．５Ｖ、ダイオード３０の順方向降下電圧を０．６Ｖ、寄生インダクタンス６０を１５ｎＨとし、ゲート電圧Ｖｇの負方向への変位が３．１Ｖを超える誘導起電力が生じることを想定している。すなわち、３．１Ｖ≦１５ｎＨ×ｄｉ／ｄｔを想定している。
ダイオード３０は、ショットキーバリアダイオードであることが望ましい。ショットキーバリアダイオードは、例えば、ＰＩＮダイオードと比較して順方向降下電圧が低い。このため、ダイオード３０を介したゲート電極１３への正電荷の注入開始を早くすることが可能である。
以上、本実施形態の半導体装置によれば、ゲート電圧Ｖｇｓの発振を抑制することが可能となる。
（第２の実施形態）
本実施形態の半導体装置は、ダイオードがＰＩＮダイオードであること以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
図４は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、第１の実施形態と異なり、ダイオード３０がＰＩＮダイオードである。
本実施形態の半導体装置によれば、第１の実施形態同様、ゲート電圧Ｖｇｓの発振を抑制することが可能となる。
（第３の実施形態）
本実施形態の半導体装置は、フェライトビーズインダクタを備えないこと以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
図５は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、第１の実施形態と異なり、フェライトビーズインダクタを備えない。
本実施形態の半導体装置によれば、第１の実施形態同様、ゲート電圧Ｖｇｓの発振を抑制することが可能となる。
（第４の実施形態）
本実施形態の半導体装置は、フェライトビーズインダクタが電気抵抗とダイオードのカソードとの間に電気的に接続されること以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
図６は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、第１の実施形態と異なり、フェライトビーズインダクタ５０が、電気抵抗２０と、ダイオード３０のカソード３２との間に電気的に接続される。フェライトビーズインダクタ５０は、電気抵抗２０の第２の端部２２と、ダイオード３０のカソード３２との間に電気的に接続される。
ダイオード３０のカソード３２が、フェライトビーズインダクタ５０よりもゲート電極１３よりも近い位置に接続される。したがって、ゲート電圧Ｖｇｓが負の方向に変位した場合、ダイオード３０を介したゲート電極１３への正電荷の注入が、第１の実施形態よりも迅速に行われる。よって、ゲート電圧Ｖｇｓの発振が更に抑制される。
本実施形態の半導体装置によれば、第１の実施形態同様、ゲート電圧Ｖｇｓの発振を抑制することが可能となる。また、フェライトビーズインダクタ５０の位置を適正化することにより、更に、ゲート電圧Ｖｇｓの発振が抑制される。
（第５の実施形態）
本実施形態の半導体装置は、コンデンサが、電気抵抗及びフェライトビーズインダクタに並列に接続され、フェライトビーズインダクタとゲート電極との間にカソードが電気的に接続されること以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の半導体装置の回路図である。
本実施形態の半導体装置は、第１の実施形態と異なり、コンデンサ４０が、電気抵抗２０及びフェライトビーズインダクタ５０に並列に接続される。また、フェライトビーズインダクタ５０とゲート電極１３との間にカソード３２が電気的に接続される。
電気抵抗２０の第２の端部２２がフェライトビーズインダクタ５０の一端と電気的に接続される。また、コンデンサ４０の第２のコンデンサ電極４２が、フェライトビーズインダクタ５０の他端と電気的に接続される。
ダイオード３０のカソード３２が、フェライトビーズインダクタ５０よりもゲート電極１３に近い位置に接続される。したがって、ゲート電圧Ｖｇｓが負の方向に変位した場合、ダイオード３０を介したゲート電極１３への正電荷の注入が、第１の実施形態よりも迅速に行われる。よって、ゲート電圧Ｖｇｓの発振が更に抑制される。
また、コンデンサ４０の第２のコンデンサ電極４２が、フェライトビーズインダクタ５０よりもゲート電極１３に近い位置に接続される。したがって、ゲート電圧Ｖｇｓが変位した場合、コンデンサ４０の充放電によるゲート電極１３の充放電が、第１の実施形態よりも迅速に行われる。よって、ゲート電圧Ｖｇｓの発振が更に抑制される。
本実施形態の半導体装置によれば、第１の実施形態同様、ゲート電圧Ｖｇｓの発振を抑制することが可能となる。また、フェライトビーズインダクタ５０の位置を最適正化することにより、更に、ゲート電圧Ｖｇｓの発振が抑制される。
（第６の実施形態）
本実施形態の電力変換装置及び駆動装置は、第１の実施形態の半導体装置を備える。
図８は、本実施形態の電力変換装置及び駆動装置の模式図である。駆動装置は、モーター１４０と、電力変換装置の一例であるインバータ１５０を備える。
インバータ１５０は、第１の実施形態の半導体装置をスイッチング装置として用いる３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ１５０が実現される。インバータ１５０から出力される交流電圧により、モーター１４０が駆動する。
本実施形態によれば、ゲート電圧Ｖｇｓの発振が抑制された半導体装置を備えることで、特性の向上したインバータ１５０及び駆動装置を提供することが可能となる。
以下、本発明の実施例について説明する。
（実施例１）
第１の実施形態と同様、すなわち、ダイオード３０、コンデンサ４０、フェライトビーズインダクタ５０を有する回路構成を用いた。ダイオード３０は、ショットキーバリアダイオードを用いた。コンデンサ４０の容量は１００ｐＦとした。上記回路構成で、トランジスタ１０のターンオフ時のゲート電圧Ｖｇｓの変化を測定した。
（実施例２）
第２の実施形態と同様、すなわち、ダイオード３０、コンデンサ４０、フェライトビーズインダクタ５０を有する回路構成を用いた。ダイオード３０は、ＰＩＮダイオードを用いた。上記回路構成で、トランジスタ１０のターンオフ時のゲート電圧Ｖｇｓの変化を測定した。
（実施例３）
第２の実施形態と同様、すなわち、ダイオード３０、コンデンサ４０、フェライトビーズインダクタ５０を有する回路構成を用いた。ダイオード３０は、実施例２よりも定格電流の小さい小信号ＰＩＮダイオードを用いた。
（実施例４）
第３の実施形態と同様、すなわち、フェライトビーズインダクタ５０は用いず、ダイオード３０及びコンデンサ４０を有する回路構成を用いた。ダイオード３０は、ショットキーバリアダイオードを用いた。上記回路構成で、トランジスタ１０のターンオフ時のゲート電圧Ｖｇｓの変化を測定した。
（比較例１）
第１の実施形態の比較形態と同様、すなわち、ダイオード３０、コンデンサ４０、フェライトビーズインダクタ５０を有しない回路構成を用いた。上記回路構成で、トランジスタ１０のターンオフ時のゲート電圧Ｖｇｓの変化を測定した。
（比較例２）
比較例１にダイオード３０のみ適用した回路構成、すなわち、実施例１の回路構成からコンデンサ４０及びフェライトビーズインダクタ５０を除いた回路構成を用いた。ダイオード３０は、ショットキーバリアダイオードを用いた。上記回路構成で、トランジスタ１０のターンオフ時のゲート電圧Ｖｇｓの変化を測定した。
（比較例３）
比較例１にコンデンサ４０のみ適用した回路構成、すなわち、実施例１の回路構成からダイオード３０及びフェライトビーズインダクタ５０を除いた回路構成を用いた。上記回路構成で、トランジスタ１０のターンオフ時のゲート電圧Ｖｇｓの変化を測定した。
表１に、実施例１〜４、比較例１〜３の測定結果を示す。実施例１〜４、比較例１〜３について発振振幅Ｖｓｗｉｎｇ（Ｖ）及び比較例１に対する発振振幅の抑制幅（Ｖ）を示す。発振振幅の抑制幅（Ｖ）は、発振振幅の差分である。実施例１、比較例１についてはターンオフ損失（μＪ）示す。
Figure 0006645924
図９は、実施例１、比較例１のターンオフ時のゲート電圧及びターンオフ損失の経時変化を示す図である。図９（ａ）がゲート電圧の経時変化、図９（ｂ）がターンオフ損失の経時変化である。なお、表１のターンオフ損失は、図９（ｂ）のターンオフ損失の時間積分値である。
図９では、実施例１を実線、比較例１を点線で示している。
表１から明らかなように、ダイオード３０、コンデンサ４０、フェライトビーズインダクタ５０を有しない比較例１に対して、少なくとも、ダイオード３０及びコンデンサ４０を有する実施例１〜４では、ゲート電圧Ｖｇｓの発振が抑制されている。
また、ダイオード３０及びコンデンサ４０を有する実施例４と、ダイオード３０のみの比較例２、コンデンサ４０のみの比較例３の抑制幅を比較すると、実施例４では、ダイオード３０単体とコンデンサ４０単体の効果の組み合わせ以上の効果が得られていることが分かる。すなわち、単体の抑制幅の和は９．３Ｖ＝６．８Ｖ＋２．５Ｖであるのに対し、実施例４は、それ以上の１０．５Ｖの抑制幅が得られている。
また、ダイオード３０にショットキーバリアダイオードを用いた実施例１と、ＰＩＮダイオードを用いた実施例２、３との比較から、ショットキーバリアダイオードを用いることで発振抑制効果が大きくなることが明らかである。
また、実施例１と、フェライトビーズインダクタ５０を除いた実施例４との比較から、フェライトビーズインダクタ５０を用いることで発振抑制効果が大きくなることが明らかである。
更に、実施例１と比較例１を比較すると、実施例１のターンオフ損失は、比較例１と同等であると言える。
第１乃至第５の実施形態においては、トランジスタ１０がＦＥＴの場合を例に説明したが、トランジスタ１０として、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を適用することも可能である。
第６の実施形態では、電力変換装置としてインバータを例に説明したが、電力変換装置としてＤＣ−ＤＣコンバータを適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ トランジスタ
１１ ソース電極（第１の電極）
１２ ドレイン電極（第２の電極）
１３ ゲート電極
２０ 電気抵抗
３０ ダイオード
３１ アノード
３２ カソード
４０ コンデンサ
５０ チップビーズインダクタ
６０ 寄生インダクタンス

Claims (11)

  1. 第１の電極、第２の電極、及び、ゲート電極を有するトランジスタと、
    前記ゲート電極に電気的に接続される電気抵抗と、
    前記第１の電極に電気的に接続されたアノードと、前記電気抵抗と前記ゲート電極との間に電気的に接続されたカソードとを有するダイオードと、
    前記電気抵抗と並列に接続されたコンデンサと、
    前記電気抵抗と前記ゲート電極との間に電気的に接続されたフェライトビーズインダクタと、
    を備え、
    前記コンデンサの容量が前記トランジスタの入力容量の１／３以下である半導体装置。
  2. 前記ダイオードはショットキーバリアダイオードである請求項１記載の半導体装置。
  3. 前記コンデンサが、前記電気抵抗及び前記フェライトビーズインダクタに並列に接続され、前記フェライトビーズインダクタと前記ゲート電極との間に前記カソードが電気的に接続された請求項１又は請求項２記載の半導体装置。
  4. 第１の電極、第２の電極、及び、ゲート電極を有するトランジスタと、
    前記ゲート電極に電気的に接続される電気抵抗と、
    前記第１の電極に電気的に接続されたアノードと、前記電気抵抗と前記ゲート電極との間に電気的に接続されたカソードとを有するダイオードと、
    前記電気抵抗と並列に接続されたコンデンサと、
    前記電気抵抗と前記ゲート電極との間に電気的に接続されたフェライトビーズインダクタと、を備え、
    前記ダイオードはショットキーバリアダイオードであり、
    前記コンデンサが、前記電気抵抗及び前記フェライトビーズインダクタに並列に接続され、前記フェライトビーズインダクタと前記ゲート電極との間に前記カソードが電気的に接続された半導体装置。
  5. 前記コンデンサの容量が前記トランジスタの入力容量の１／３以下である請求項４記載の半導体装置。
  6. 前記第２の電極と前記第１の電極との間に流れる電流の時間変化率が２０６Ａ（アンペア）／μｓｅｃ（マイクロ秒）以上である請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記アノードと前記第１の電極との間に１０ｎＨ以上の寄生インダクタンスを、更に備える請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記トランジスタがシリコンを用いたスーパージャンクション構造のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｕｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 前記トランジスタが窒化物半導体を用いたＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である請求項１乃至請求項７いずれか一項記載の半導体装置。
  10. 前記トランジスタが炭化珪素を用いたＭＯＳＦＥＴである請求項１乃至請求項７いずれか一項記載の半導体装置。
  11. 請求項１乃至請求項１０いずれか一項記載の半導体装置を備える電力変換装置。
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