以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第1の実施の形態>
図1は、本発明の第1の実施の形態に係る半導体装置の構成を示す図である。
図1を参照して、半導体装置101は、直流電源1と、平滑用コンデンサ2と、駆動回路4,5と、ゲート抵抗6,7と、インダクタ8,9と、ダイオード10,11と、MOSFET(半導体素子)12,13と、フリーホイールダイオード14,15とを備える。
ここで、MOSFET12,13のゲート電極−ソース電極間には入力容量Cgsが存在している。また、MOSFET12,13のゲート電極−ドレイン電極間には帰還容量Cdgが存在している。
負荷3は、たとえばインダクタである。駆動回路4,5は、MOSFET12,13を駆動する。より詳細には、駆動回路4,5は、MOSFET12,13のゲート電極(制御電極)にそれぞれパルス状の電圧を供給する。
MOSFET12,13は、スイッチング素子として用いられる。MOSFET12,13は、ゲート電極に印加される電圧に基づいてオン状態およびオフ状態を切り替える。
インダクタ8,9は、MOSFET12,13のゲート電極と駆動回路4,5との間にそれぞれ接続される。
ゲート抵抗6,7は、MOSFET12,13のゲート電極と駆動回路4,5との間にインダクタ8,9とそれぞれ直列に接続される。
ダイオード10,11は、インダクタ8およびゲート抵抗6の直列体ならびにインダクタ9およびゲート抵抗7の直列体とそれぞれ並列に接続される。ダイオード10,11は、たとえばショットキーバリアダイオード(SBD)である。
フリーホイールダイオード14,15は、MOSFET12,13とそれぞれ並列に接続される。
より詳細には、ゲート抵抗6の第1端子と、駆動回路4の正端子と、ダイオード10のカソードとが接続される。ゲート抵抗6の第2端子と、インダクタ8の第1端子とが接続される。ダイオード10のアノードと、インダクタ8の第2端子と、MOSFET12のゲート電極とが接続される。直流電源1の正端子と、平滑用コンデンサ2の第1端子と、MOSFET12のドレイン電極と、フリーホイールダイオード14のカソードと、負荷3の第1端子とが接続される。駆動回路4の負端子と、MOSFET12のソース電極と、フリーホイールダイオード14のアノードと、負荷3の第2端子と、MOSFET13のドレイン電極と、フリーホイールダイオード15のカソードとが接続される。
また、ゲート抵抗7の第1端子と、駆動回路5の正端子と、ダイオード11のカソードとが接続される。ゲート抵抗7の第2端子と、インダクタ9の第1端子とが接続される。ダイオード11のアノードと、インダクタ9の第2端子と、MOSFET13のゲート電極とが接続される。直流電源1の負端子と、平滑用コンデンサ2の第2端子と、駆動回路5の負端子と、MOSFET13のソース電極と、フリーホイールダイオード15のアノードとが接地電圧の供給される接地電圧ノードVSSに接続される。
また、MOSFET12,13の閾値電圧はたとえば0Vである。なお、MOSFET12,13の閾値電圧は0V以外の電圧値であっても本発明の目的を達成することが可能である。
駆動回路4,5と、ゲート抵抗6,7と、インダクタ8,9と、ダイオード10,11と、MOSFET(半導体素子)12,13と、フリーホイールダイオード14,15とで構成される回路は、一般的なインバータ等で用いられている構成に近い。すなわち、後述する図7に示すインバータ201のように、この回路を3個並列に配置し、駆動回路4,5から出力されるパルス電圧の位相を3個の回路で異なるように制御する。これにより、3個の回路でそれぞれU相、V相およびW相の出力を制御する三相交流を実現することが可能となる。
また、直流電源1は、たとえば600Vの電圧を発生し、たとえば100uFの平滑用コンデンサ2を充電する。
負荷3はたとえば誘導性負荷であり、0.5mHのインダクタンスを有する。
駆動回路4,5は、たとえば負バイアスが−11V、パルス波高値が30V、パルス幅が9us、かつパルス間隔が30usであるパルス電圧を発生する。ただし、たとえば駆動回路5がMOSFET12をオン状態とするための電圧を出力しているときは、駆動回路4は負バイアス電圧すなわちMOSFET13をオフ状態とするための電圧を出力する。すなわち、駆動回路4,5は、MOSFET12,13のゲート電極に19Vを印加することによりMOSFET12,13をそれぞれオン状態とし、かつMOSFET12,13のゲート電極に−11Vを印加することによりMOSFET12,13をそれぞれオフ状態とする。
駆動回路4,5が発生するパルス電圧の立ち上がり時間は10nsであり、この立ち上がり時間内に一定の割合ですなわち直線的にパルス電圧が立ち上がっていく。駆動回路4,5が発生するパルス電圧の立ち下がり時間は200nsであり、この立ち下がり時間内に一定の割合ですなわち直線的にパルス電圧は下がっていく。なお、この立ち上がり時間および立ち下がり時間は、たとえば駆動回路4,5が含むパルス電圧発生回路とMOSFET12,13のゲート電極との間に接続される駆動回路4,5内の抵抗等の定数を調整することにより、それぞれ設定可能である。また、駆動回路4,5の構成部品に基づいて許容されている最大出力電流値はたとえば500mAである。
ゲート抵抗6,7の抵抗値はたとえば16Ωであり、インダクタ8,9のインダクタンスはたとえば4uHである。
以上の数値は、本発明の第1の実施の形態に係る半導体装置で用いているMOSFET12,13の特性、駆動回路4,5を構成している部品の最大許容出力電流値、駆動回路4,5の出力波形の形状、負荷に供給すべき電流、寄生容量および寄生インダクタなどに依存するものである。したがって、場合に応じて、たとえばインダクタ値、ゲート抵抗値ならびにパルス電圧の立ち上がり及び立ち下がり時間などが最適化される必要がある。
本発明の第1の実施の形態に係る半導体装置では、半導体スイッチング素子としてMOSFETを用いている。ここで、MOSFETは基板の材料によってその特性が影響を受けるが、どのような材料で構成されているMOSFETでも本発明の目的とする効果を奏することが可能である。
また、MOSFET以外のスイッチング素子を用いる構成であっても本発明の目的とする効果を奏することが可能である。たとえば、MOSFETの代わりに、MISFET(Metal Insulator Semiconductor Field Effect Transistor)およびIGFET(Isolated Gate Field Effect Transistor)などのような半導体−絶縁体−金属構造のトランジスタであれば本発明の目的とする効果を奏することができる。
また、ダイオード10,11は、整流機能を有する回路素子であれば後述する効果に影響することはない。本発明の第1の実施の形態に係る半導体装置では、ダイオード10,11としてショットキーバリアダイオード(SBD)を用いる構成であるとしたが、PINダイオードおよびPNダイオードでも得られる効果に変わりはない。
次に、本発明の第1の実施の形態に係る半導体装置におけるMOSFETのスイッチング動作について説明する。以下では、MOSFET13をオン状態とする場合について説明を行ない、続いてオフ状態とする場合について説明を行なう。MOSFET12の動作に関してはMOSFET13の動作と同様であるため、ここでは詳細な説明を繰り返さない。
初期状態すなわちMOSFET12,13がオフ状態の場合には、MOSFET12,13の両端すなわちMOSFET12のドレイン電極およびMOSFET13のソース電極間に600Vの電圧が印加されている。また、MOSFET12,13のゲート電極にはそれぞれ−11Vの電圧が印加されている。MOSFET12,13の帰還容量Cdgにはドレイン電極およびゲート電極間に印加される電圧に対応した電荷が蓄積されている。
ここで、MOSFET12,13がオフ状態のとき、駆動回路5がパルス電圧を出力した、すなわちMOSFET13のゲート電圧を−11Vから19Vに立ち上がらせたとする。このとき、駆動回路4は負バイアス電圧を発生しているため、MOSFET12はオフ状態であるから、MOSFET13の動作説明を行なうに当たり特に考慮する必要はない。
駆動回路5からMOSFET13側を見た場合の等価回路は、インダクタ9とゲート抵抗7とMOSFET13の入力容量Cgsに相当するコンデンサ(ここでは2000pFの容量とする)との直列接続回路である。このため、電気回路理論に従ってこの直列接続回路を通して電流が流れることにより、MOSFET13の入力容量Cgsが充電され、この充電に従ってゲート電圧が変化していく。すなわち、駆動回路5から受けた電流によって入力容量Cgsに電荷がチャージされることにより、MOSFET13のゲート電極の電位が上昇する。
なお、フリーホイールダイオードは、逆方向の電圧が印加された状態となっているので、ここでの説明において考慮する必要はない。
そして、MOSFET13は、ゲート電圧が所定の閾値電圧VTH以上になるとオン状態となる。
次に、MOSFET13の帰還容量Cdgに電荷が注入されることにより、初期状態において帰還容量Cdgに蓄積された電荷が打ち消される。この期間は、ミラー期間と呼ばれている。
ミラー期間では、MOSFET13のドレイン電極に印加される電圧(以下、ドレイン電圧とも称する。)は、帰還容量Cdgの電荷がなくなるに従って低下していく。
ミラー期間が過ぎた後、ドレイン電圧は略0電圧、すなわちMOSFET13のドレイン電極−ソース電極間を流れる電流(以下、ドレイン電流とも称する。)とMOSFET13のドレイン電極−ソース電極間の抵抗とにより決まる電圧値になり、MOSFET13のスイッチング動作は完了する。
ここで、特許文献1記載の駆動回路のように、駆動回路とゲート電極との間に抵抗のみを配置した構成の駆動回路において、MOSFETをオン状態に切り替えた場合の特性について説明する。
図2(a)は、従来の駆動回路においてMOSFETをオン状態に切り替えたときのゲート電圧波形を示す図である。図2(b)は、従来の駆動回路においてMOSFETをオン状態に切り替えたときのゲート電流波形を示す図である。図2(c)は、従来の駆動回路においてMOSFETをオン状態に切り替えたときのドレイン電圧波形を示す図である。図2(d)は、従来の駆動回路においてMOSFETをオン状態に切り替えたときのドレイン電流波形を示す図である。
図2(a)〜(d)を参照して、MOSFETは、ゲート電圧が所定の閾値電圧VTHを超えると、オン状態となる(時間T1)。
そして、駆動回路の出力電圧と、ゲート抵抗と、MOSFETの入力容量とで決まる電流が、駆動回路からMOSFETのゲート電極へ流れることにより、MOSFETの入力容量および帰還容量が充電および放電される。
より詳細には、まず、ゲート電極とソース電極間の静電容量である入力容量が充電される(時間T1から時間T2までの期間)。
次に、MOSFETの入力容量が充電されると、ドレイン電極とゲート電極間の静電容量である帰還容量が充電される(時間T2から時間T3までの期間)。
帰還容量の充電によってMOSFETのドレイン電圧は徐々に下がる。そして、帰還容量が充電された後、ドレイン電圧は、略0ボルトに下がり、MOSFETのスイッチング動作が完了する。
その後、ゲート電圧が駆動回路の出力電圧値まで徐々に増加していき(時間T3から時間T4までの期間)、MOSFETは定常状態に移行する(時間T4)。
ここで、図2(a)におけるゲート電圧が一定となる期間TC1が帰還容量の充電期間に相当する。
図3(a)は、本発明の第1の実施の形態に係る半導体装置においてMOSFETをオン状態に切り替えたときのゲート電圧波形を示す図である。図3(b)は、本発明の第1の実施の形態に係る半導体装置においてMOSFETをオン状態に切り替えたときのゲート電流波形を示す図である。図3(c)は、本発明の第1の実施の形態に係る半導体装置においてMOSFETをオン状態に切り替えたときのドレイン電圧波形を示す図である。図3(d)は、本発明の第1の実施の形態に係る半導体装置においてMOSFETをオン状態に切り替えたときのドレイン電流波形を示す図である。
図3(a)〜(d)を参照して、MOSFETは、ゲート電圧が所定の閾値電圧VTHを超えると、オン状態となる(時間T1)。
ここで、ゲート抵抗値は、従来の駆動回路と、本発明の第1の実施の形態に係る半導体装置とで、ゲート電流のピーク値が500mAで概略一致するように設定されている。
また、ゲート電流は、ゲート電圧が立ち上がりを開始する時間T0では小さいが、ゲート電圧が所定の閾値電圧VTHを超えることによりMOSFETがオン状態となった時間T1で略最大値をとっている。
すなわち、本発明の第1の実施の形態に係る半導体装置では、インダクタ、ゲート抵抗およびMOSFETの入力容量の直列接続回路における回路理論に従ってゲート電流が変化していく、すなわち時間T0では電流値がほとんど0である。そして、ゲート電流は時間とともに上昇し、回路定数すなわちゲート抵抗とMOSFETの入力容量とで決まる時点でピーク値となる。これに対して、従来の駆動回路では、ゲート電流は、図2(b)に示すように駆動回路がパルス状の電圧を発生した時間T0で最大となり、その後減衰していく。
また、本発明の第1の実施の形態に係る半導体装置では、MOSFETのゲート電圧は、ドレイン電流によりMOSFETの入力容量が充電されるに従って大きくなっていく。
ここで、本発明の第1の実施の形態に係る半導体装置では、図3(a)に示すMOSFETの帰還容量の充電期間TC2が、図2(a)に示す従来の駆動回路における充電期間TC1と比べて大幅に短縮されていることが分かる。
また、従来の駆動回路では、MOSFETの入力容量および帰還容量を充電する時間T1からT3までの期間におけるゲート電流値は時間T0におけるゲート電流値の1/2程度に小さくなっていることが分かる。
一方、本発明の第1の実施の形態に係る半導体装置では、ゲート電圧が所定の閾値電圧VTHを超える時間T1においてゲート電流値が略最大となるように設定できていることが分かる。
また、図2および図3に示す波形を用いて、スイッチング時におけるゲート電圧とゲート電流との積を時間積分することにより、スイッチング損失を計算した結果、本発明の第1の実施の形態に係る半導体装置のスイッチング損失は、従来の駆動回路と比べて1/2程度になっていることが分かった。したがって、本発明の第1の実施の形態に係る半導体装置では、インダクタンスを適切に設定することにより、スイッチング時間を短縮することができるため、スイッチング損失を改善できることが分かる。
図4は、本発明の第1の実施の形態に係る半導体装置におけるインダクタ8,9のインダクタンスとスイッチング時間との関係を示す図である。
図4を参照して、インダクタンスが0nHから3uHまでの範囲では、インダクタンスを増やすに従ってスイッチング時間が短縮されていることが分かる。したがって、本発明の第1の実施の形態に係る半導体装置では、インダクタンスは3uH以上に設定することが望ましいことが分かる。
図5は、本発明の第1の実施の形態に係る半導体装置におけるインダクタ8,9のインダクタンスとスイッチング損失との関係を示す図である。
図6は、本発明の第1の実施の形態に係る半導体装置におけるインダクタ8,9のインダクタンスとゲート抵抗6,7の抵抗値との関係を示す図である。
本発明の第1の実施の形態に係る半導体装置では、ゲート抵抗値はゲート電流の最大値が500mAになるように設定し、ゲート抵抗値に応じてインダクタンスを図6に示すように設定している。すなわち、ゲート抵抗値およびインダクタンスは図6に従い最適に選択されたものである。
図4および図5を参照して、インダクタンスが4uH程度になると、スイッチング時間およびスイッチング損失の改善度合いは一定となり、これ以上インダクタンスを大きくしても改善効果は変わらない。
また、インダクタンスをむやみに大きくすることは、ゲート電流が最大となる時間を本来望まれる時間より遅らせることになる。
また、インダクタンスを大きくするとゲート抵抗等の抵抗成分が相対的に小さくなるために、半導体装置101においてLC共振が起こる。そうすると、MOSFETのゲート電圧が大きく振動するため、スイッチング動作に不具合が発生する。
前述のように、本発明の第1の実施の形態に係る半導体装置では、ゲート電圧が所定の閾値電圧VTHを超えた直後にゲート電流が略最大値をとるように回路定数すなわちインダクタのインダクタンスとゲート抵抗の抵抗値とを設定する。このような構成により、略最大のゲート電流値でMOSFETの帰還容量に蓄積された電荷をキャンセルすることができるため、ミラー期間を短縮することが可能となる。
また、駆動回路とMOSFETのゲート電極との間にインダクタおよびゲート抵抗を配置する構成により、前述のようにゲート電流が最大となる時間を適切に設定できるだけではなく、ゲート電流の最大値の調整も可能であるため、半導体装置101の過電流保護を行なうことができる。
次に、本発明の第1の実施の形態に係る半導体装置がダイオード10,11を備えることにより奏する効果について説明する。
図7は、本発明の第1の実施の形態に係る半導体装置の適用例であるインバータの一部の構成を示す図である。
図7を参照して、インバータ201は、MOSFET12U,12V,12W,13U,13V,13Wと、フリーホイールダイオード14U,14V,14W,15U,15V,15Wとを備える。
スイッチング素子12Uのドレイン電極、スイッチング素子12Vのドレイン電極およびスイッチング素子12Wのドレイン電極の接続ノードNUの電位をV0とし、スイッチング素子13Uのソース電極、スイッチング素子13Vのソース電極、スイッチング素子13Wのソース電極の接続ノードNDの電位を−V0とする。
ここでは、スイッチング素子13Uがオン状態になった場合について説明する。この場合、スイッチング素子13Uがオン状態であるためスイッチング素子12Uおよびスイッチング素子13Uの接続ノードにおける電位Vuは−V0となり、スイッチング素子12Uの両端電圧すなわちドレイン電極およびソース電極間の電圧は2×V0となる。
そうすると、スイッチング素子12Uの両端電圧が急激に変動することから、入力容量Cgsおよび帰還容量Cdgによってドレイン電極およびソース電極間の電圧が分圧された電圧がスイッチング素子12Uのゲート電極に印加される。この場合のゲート電極に印加される誘起電圧ΔVは、入力容量Cgsの容量値をCgsとし、帰還容量Cdgの容量値をCdgとすると、以下の式で表わされる。
ΔV=(Cdg/(Cgs+Cdg))×2×V0
誘起電圧ΔVの影響により、スイッチング素子12Uのゲート電極に印加される電圧がスイッチング素子12Uの閾値電圧以上になると、スイッチング素子12Uがオン状態となるため、接続ノードNUおよび接続ノードND間の短絡が発生する。そうすると、過大な電流がスイッチング素子12Uおよび13Uを通して流れることから、スイッチング素子12Uおよび13Uが破壊されてしまう場合がある。
図8(a)は、本発明の第1の実施の形態に係る半導体装置がダイオード10,11を備えない構成であると仮定した場合のスイッチング素子のゲート電極に印加される誘起電圧波形を示す図である。図8(b)は、本発明の第1の実施の形態に係る半導体装置におけるスイッチング素子のゲート電極に印加される誘起電圧波形を示す図である。
図8(a)を参照して、特許文献1〜特許文献5記載の駆動回路のように、半導体装置101がダイオード10,11を備えない構成である場合には、スイッチング素子のゲート電極に印加される誘起電圧ΔVは略10ボルトに達する。
一方、図8(b)を参照して、半導体装置101では、ダイオード10,11を備える構成により、スイッチング素子のゲート電極に印加される誘起電圧ΔVは2V未満である。すなわち、誘起電圧ΔVをほとんど無視できるレベルに低下させることができる。
誘起電圧の次に問題となるのが、オフ状態のスイッチング素子におけるゲート電流である。
駆動回路4,5がMOSFET12,13をそれぞれオフ状態とするための電圧を出力することにより、MOSFET12,13がオン状態からオフ状態になると、過渡的に大きな電流がMOSFET12,13からダイオード10,11へ流れ込む。これにより、駆動回路4,5およびダイオード10,11のダメージが発生する。
そこで、本発明の第1の実施の形態に係る半導体装置では、駆動回路4,5は、ゲート電極に供給される電圧を、MOSFET12,13をオン状態とするための電圧レベルからオフ状態とするための電圧レベルに遷移させる時間をたとえば200nsと長くする。すなわち、ゲート電圧の立ち下がり遷移時間をゲート電圧の立ち上がり遷移時間と比べて長く設定する。
このような構成により、MOSFET12,13がオン状態からオフ状態に遷移した瞬間にMOSFET12,13のゲート電極から過電流が流れることを防ぐことができる。
以上より、本発明の第1の実施の形態に係る半導体装置では、ダイオード10,11を備える構成により、特許文献1〜特許文献5記載の駆動回路とは異なり、インバータに適用した際の短絡を防ぐことができ、かつスイッチング素子がオン状態からオフ状態に遷移した瞬間に過渡的に過電流が流れることを防ぐことができる。
ところで、特許文献1記載の駆動回路では、ゲート電流値を増やすことにより、スイッチング素子の入力容量および帰還容量の充電時間を短縮することでスイッチングの高速化を図ろうとすると、スイッチング素子をオン状態とするための電圧値へゲート電圧が立ち上がる瞬間に流れる電流に耐えられる容量を駆動回路に持たせる必要があるため、駆動回路の容量が大きくなってしまう。
また、駆動回路からゲート電極へ流れる電流は、ゲート電圧の立ち上がり時に大電流が流れ、時間とともに減衰する。すなわち、大電流が必要とされる入力容量および帰還容量の充電期間では、駆動回路からゲート電極へ流れる電流値が小さい状態となるため、充電期間が長くなってしまうことから、スイッチング損失が増大してしまう。
また、特許文献2〜特許文献5のように、駆動回路とゲート電極との間に単にインダクタを挿入する構成では、駆動回路と、インダクタと、スイッチング素子の入力容量との間で共振が発生する。そして、この共振によりゲート電圧が振動するため、スイッチング特性が不安定になってしまう。
しかしながら、本発明の第1の実施の形態に係る半導体装置では、インダクタ8,9が、MOSFET12,13のゲート電極と駆動回路4,5との間にそれぞれ接続される。また、ゲート抵抗6,7が、MOSFET12,13のゲート電極と駆動回路4,5との間にインダクタ8,9とそれぞれ直列に接続される。
このような構成により、MOSFET12,13の入力容量Cgsおよび帰還容量Cdsの充電期間においてMOSFET12,13のゲート電極に印加される電圧を略最大とすることができるため、ゲート抵抗の抵抗値を小さくすることなく、すなわち駆動回路の出力電流値を増大するために駆動回路の容量を増大することなく、入力容量Cgsおよび帰還容量Cdsの充電期間を短縮することができる。また、ゲート抵抗によってインダクタおよびMOSFETの入力容量による共振を減衰させることができる。
したがって、本発明の第1の実施の形態に係る半導体装置では、スイッチング損失の低減を図り、かつスイッチングの安定化および高速化を図ることができる。
また、本発明の第1の実施の形態に係る半導体装置を、直列接続かつ並列接続された複数個の半導体スイッチング素子が1個のスイッチング回路を構成している半導体モジュールに適用することにより、以下に述べる従来にない効果を実現することが可能となる。
パワーエレクトロニクスの分野では、取り扱うエネルギー値が年々高くなっており、1個の半導体スイッチング素子ではこのエネルギーをまかないきれないため、半導体スイッチング素子を並列接続して駆動する構成が必要となってきている。
並列接続された半導体スイッチング素子の駆動では、たとえば入力容量、帰還容量および閾値電圧等の各素子の特性バラツキによりスイッチング時の電流が各素子に均等に配分されない問題がある。この結果、ある半導体スイッチング素子のみに局所的に電流が流れるため、負荷配分がアンバランスとなることから、素子破壊が起こりやすくなる。
しかしながら、本発明の第1の実施の形態に係る半導体装置を並列接続する場合には、ある半導体素子に局所的に電流が流れたとしても、半導体素子のスイッチング速度の高速化によりミラー期間を顕著に短縮できるため、素子破壊を防ぐことができる。
したがって、本発明の第1の実施の形態に係る半導体装置では、複数個の半導体スイッチング素子を直列接続および並列接続した構成における半導体スイッチング素子の駆動をより簡便に行なうことができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第2の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べてインダクタを変更した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
図9は、本発明の第2の実施の形態に係る半導体装置の構成を示す図である。
図9を参照して、半導体装置102は、本発明の第1の実施の形態に係る半導体装置101と比べて、インダクタ8,9の代わりに過飽和リアクトル28,29を備える。
過飽和リアクトル28,29は、MOSFET12,13のゲート電極と駆動回路4,5との間にそれぞれ接続される。
ゲート抵抗6,7は、MOSFET12,13のゲート電極と駆動回路4,5との間に過飽和リアクトル28,29とそれぞれ直列に接続される。
ダイオード10,11は、過飽和リアクトル28およびゲート抵抗6の直列体ならびに過飽和リアクトル29およびゲート抵抗7の直列体とそれぞれ並列に接続される。ダイオード10,11は、たとえばショットキーバリアダイオード(SBD)である。
より詳細には、ゲート抵抗6の第1端子と、駆動回路4の正端子と、ダイオード10のカソードとが接続される。ゲート抵抗6の第2端子と、過飽和リアクトル28の第1端子とが接続される。ダイオード10のアノードと、過飽和リアクトル28の第2端子と、MOSFET12のゲート電極とが接続される。直流電源1の正端子と、平滑用コンデンサ2の第1端子と、MOSFET12のドレイン電極と、フリーホイールダイオード14のカソードと、負荷3の第1端子とが接続される。駆動回路4の負端子と、MOSFET12のソース電極と、フリーホイールダイオード14のアノードと、負荷3の第2端子と、MOSFET13のドレイン電極と、フリーホイールダイオード15のカソードとが接続される。
また、ゲート抵抗7の第1端子と、駆動回路5の正端子と、ダイオード11のカソードとが接続される。ゲート抵抗7の第2端子と、過飽和リアクトル29の第1端子とが接続される。ダイオード11のアノードと、過飽和リアクトル29の第2端子と、MOSFET13のゲート電極とが接続される。直流電源1の負端子と、平滑用コンデンサ2の第2端子と、駆動回路5の負端子と、MOSFET13のソース電極と、フリーホイールダイオード15のアノードとが接地電圧の供給される接地電圧ノードVSSに接続される。
図10は、本発明の第2の実施の形態に係る半導体装置において駆動回路からMOSFETのゲート電極へ流れ込む電流波形を示す図である。図10において、Aは、特許文献1記載の駆動回路のように、駆動回路とゲート電極との間に抵抗のみを配置した構成の駆動回路におけるゲート電流波形である。Bは、本発明の第1の実施の形態に係る半導体装置におけるゲート電流波形である。Cは、本発明の第2の実施の形態に係る半導体装置におけるゲート電流波形である。
過飽和リアクトル28,29は、過飽和リアクトル28,29を通して流れる電流にインダクタンスが依存する特性を持つ。すなわち、過飽和リアクトル28,29を通して流れる電流大きくなるに従ってインダクタンスが小さくなっていく。
すなわち、駆動回路4,5からMOSFET12,13のゲート電極へ流れる電流が小さいゲート電圧の立ち上がり時には、過飽和リアクトル28,29のインダクタンスが大きくなる。そして、駆動回路4,5からMOSFET12,13のゲート電極へ流れる電流がある程度大きくなると過飽和リアクトル28,29のインダクタンスが小さくなる。
すなわち、MOSFET12,13のゲート電流が大きくなると過飽和リアクトル28,29のインダクタンスが小さくなるため、MOSFET12,13のゲート電流がさらに大きくなる。このため、本発明の第1の実施の形態に係る半導体装置と比べてゲート電流をより高速に所定電流値まで立ち上げることができる。
また、ゲート電流値が最大値をとるタイミング周辺で過飽和リアクトル28,29のインダクタンスを小さくすることにより、本発明の第1の実施の形態に係る半導体装置と比べてゲート電流の最大値をさらに大きくすることができる。
したがって、本発明の第2の実施の形態に係る半導体装置では、本発明の第1の実施の形態に係る半導体装置と比べてミラー期間を短くすることができるため、スイッチング時間の短縮およびスイッチング損失の低減をさらに図ることができる。
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第2の実施の形態に係る半導体装置では、スイッチング損失の低減を図り、かつスイッチングの安定化および高速化を図ることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 直流電源、2 平滑用コンデンサ、4,5 駆動回路、6,7 ゲート抵抗、8,9 インダクタ、10,11 ダイオード、12,13,12U,12V,12W,13U,13V,13W MOSFET(半導体素子)、14,15,14U,14V,14W,15U,15V,15W フリーホイールダイオード、28,29 過飽和リアクトル、101,102 半導体装置、201 インバータ。