JP2000134075A - スイッチ装置 - Google Patents

Abstract

(57)【要約】 【課題】 サージ電流やサージ電圧を抑圧し、スイッチ
ング素子の破壊を防止することが可能なスイッチ装置を
提供すること。 【解決手段】 スイッチ装置において、電圧駆動される
スイッチング素子２と、前記スイッチング素子を駆動す
る駆動波形の電圧変化率の最大値が所定値以下となるよ
うに前記スイッチング素子を電圧駆動する駆動手段１
と、前記スイッチング素子に負帰還をかける負帰還手段
４とを備える。本発明によれば、スイッチング速度を制
御可能となり、仕様に対して十分な範囲でスイッチング
速度を遅くすることによって、サージ電流やサージ電圧
の発生をスイッチング素子の定格内に抑圧することがで
きる。特にサージ電流については、負帰還の作用によっ
て確実に抑圧することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスイッチ装置に関
し、特に、サージ電流やサージ電圧を抑圧し、スイッチ
ング素子の破壊を防止することが可能なスイッチ装置に
関するものである。

【０００２】

【従来の技術】従来、スイッチングレギュレータ、イン
バータ等の電源装置や各種の電力制御装置にはスイッチ
ング素子としてトランジスタやＦＥＴ等の半導体スイッ
チング素子が使用されていた。これらの素子にはサージ
電流やサージ電圧、発熱等に対する限界があるので、こ
れらの限界を越えないように回路設計をしていた。

【０００３】

【発明が解決しようとする課題】図２は、従来のスイッ
チングレギュレータの回路構成を示す回路図である。直
流電源端子には整流、平滑された直流電源が接続されて
おり、＋端子はコンデンサＣ１、およびスイッチング素
子であるＮチャネルＦＥＴＱ１のドレインに接続されて
いる。ＦＥＴＱ１のソースは平滑用のインダクタンスＬ
の一端に接続され、他端はコンデンサＣ２および出力端
子に接続されると共に、ドライブ回路にも接続されてい
る。

【０００４】図３は、図２の回路のソース電流およびソ
ース電圧波形を示す波形図である。図２のスイッチング
レギュレータ回路においては、ＦＥＴＱ１がオフの時に
はインダクタンスＬが電流を流し続けようとするため
に、フライホイールダイオードＤ→インダクタンスＬ→
コンデンサＣ２および負荷へと電流ｉが流れる。従っ
て、ＦＥＴＱ１のソースはダイオードＤの順方向電圧降
下分だけマイナスの電位となる。

【０００５】ここで、ＦＥＴＱ１がオンした場合には、
ＦＥＴＱ１のソースも電源電圧まで上昇しようとする。
ところが、ＦＥＴＱ１のソース回路には浮遊容量Ｃｆが
存在するので、この浮遊容量Ｃｆをチャージするために
瞬間的に大きなサージ電流が流れる。

【０００６】また、ＦＥＴＱ１がオフした場合には、イ
ンダクタンスＬに前記したように逆起電力が発生し、ソ
ース側が瞬間的にマイナスの電位に低下する。すると、
フライホイールダイオードＤがオンとなって、ＦＥＴＱ
１のソースはダイオードＤの順方向電圧降下分だけマイ
ナスの電位となる。

【０００７】しかし、ダイオードＤがオンとなるために
は所定の時間がかかるために、この間はソースに負のサ
ージ電圧がかかることになる。なお、ＦＥＴＱ１のドレ
イン側に浮遊インダクタンスＬｆがあると、ＦＥＴＱ１
のオフ時にドレイン側に一瞬高電圧が発生する。従っ
て、ソース−ドレイン間には更に高圧のサージ電圧がか
かることになる。

【０００８】これらのサージ電流やサージ電圧のピーク
値はＦＥＴＱ１のスイッチング速度が速いほど大きくな
るが、従来は素子のスイッチング速度がそれほど速くな
かったので、回路設計においては専らスイッチング速度
の向上に注力されていた。ところが、近年特にＦＥＴス
イッチング素子においては、性能が格段に向上し、スイ
ッチング速度が非常に高速化している。

【０００９】ところが、スイッチング速度を可能な限り
高速化すると、変換効率等は向上するが、前記したよう
に、回路内の浮遊容量や浮遊インダクタンスによってご
く短時間に大きなサージ電流やサージ電圧が発生し、ス
イッチング素子が破壊される恐れがあるという問題点が
あった。本発明の目的は、前記のような従来技術の問題
点を解決し、サージ電流やサージ電圧を抑圧し、スイッ
チング素子の破壊を防止することが可能なスイッチ装置
を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、スイッチ装置
において、電圧駆動されるスイッチング素子と、前記ス
イッチング素子を駆動する駆動波形の電圧変化率の最大
値が所定値以下となるように前記スイッチング素子を電
圧駆動する駆動手段と、前記スイッチング素子に負帰還
をかける負帰還手段とを備えたことを特徴とする。スイ
ッチング素子の動作特性は一般的に入力波形に対して非
直線的に変化し、入力（駆動）波形の電圧変化率の最大
値が所定値以下であっても、出力波形の電圧変化率は所
定値以上になってしまう。従って、駆動波形のみを鈍ら
せてもサージ電流やサージ電圧を所定値以下に抑圧する
ことはできない。

【００１１】本発明によれば、駆動波形の電圧変化率の
最大値が所定値以下となるように前記スイッチング素子
を電圧駆動し、かつ負帰還をかけることによって、スイ
ッチング素子が駆動波形に対して忠実な波形でスイッチ
ングするようになり、装置や回路の仕様を満足する範囲
でスイッチング速度を遅く制御することが可能となる。
従って、サージ電流やサージ電圧の発生をスイッチング
素子の定格内に抑圧することができる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。図１は、本発明のスイッチ装置の構成を示
すブロック図である。波形調整手段１は、例えば方形波
の制御信号に基づき、スイッチング素子２を駆動する駆
動信号を発生する。この駆動信号は、電圧の変化率（ｄ
ｉ／ｄｔ：時間当たりの電流変化）の最大値が所定の値
以下となるように、後述する手段によって波形が調整さ
れている。スイッチング素子２としては例えばスイッチ
ング用ＦＥＴを使用する。負帰還手段４は後述する手段
によってスイッチング素子２の出力信号を入力側に負帰
還させる。

【００１３】スイッチング素子の動作特性は一般的に入
力波形に対して非直線的に変化するので、単に入力（駆
動）波形の電圧変化率の最大値を所定値以下に制御して
も、出力波形の電圧変化率が所定値以上になってしま
う。そこで、本発明によれば、駆動波形の電圧変化率の
最大値が所定値以下となるように前記スイッチング素子
を電圧駆動し、かつ負帰還をかけることによって、スイ
ッチング素子の出力波形が駆動波形に対して忠実な波形
で動作（スイッチング）するようにする。この構成によ
り、装置や回路の仕様を満足する範囲でスイッチング速
度を所望の速度に制御することが可能となる。従って、
サージ電流やサージ電圧の発生をスイッチング素子の定
格内に抑圧することができる。

【００１４】図４は、本発明のスイッチ装置の第１実施
例の構成を示す回路図である。図４（ａ）は、第１実施
例の基本構成を示す回路図であり、ドライバ回路２０は
例えば方形波である入力制御信号に基づき、駆動信号を
発生する周知の駆動回路である。駆動信号は波形の電圧
変化率（ｄｉ／ｄｔ）の最大値が所定の値以下となるよ
うに、積分回路２１によって波形が調整される。

【００１５】積分回路の抵抗Ｒ２２とコンデンサＣ２３
との積ＲＣである時定数Ｔは、実験により最適値を決定
してもよく、例えばコンデンサ２３として数百〜数千ピ
コファラッド程度のコンデンサを使用し、抵抗２２とし
て可変抵抗器を使用して値を変化させる。そして、スイ
ッチング素子であるＦＥＴ２４のドレインに発生するサ
ージ電流やサージ電圧およびＦＥＴの消費電力（電源装
置であれば変換効率）を測定し、消費電力が所望の値以
下であり、かつサージ電流やサージ電圧が所望の値以下
となるような抵抗値を決定する。

【００１６】スイッチング素子２４としてはパワーＭＯ
ＳＦＥＴが使用される。パワーＭＯＳＦＥＴは電圧駆動
素子であり、バイポーラトランジスタと比べてスイッチ
ング速度が非常に高速である。パワーＭＯＳＦＥＴは、
サージ電流値やサージ電圧値、消費電力等が素子の定格
内に収まるように回路設計を行う必要がある。

【００１７】負帰還回路としては、ＦＥＴ２４のソース
に挿入された抵抗２５が使用される。この抵抗２５は負
荷と直列に接続されているので、負荷電流が流れた時に
は電力を消費してしまう。従って、抵抗値としては負帰
還機能が働く範囲でなるべく小さい方が望ましく、例え
ばＦＥＴのオン抵抗値程度の値あるいは数十オーム程度
であってもよい。

【００１８】図４（ｂ）は、第１実施例の変形例の構成
を示す回路図である。この実施例は、図４（ａ）の積分
回路として、ドライバ回路の出力インピーダンスおよび
ＦＥＴ３４の入力容量を使用した例である。ドライバ回
路３０は例えば方形波である入力制御信号に基づき、駆
動信号を発生する。ドライバ回路の出力回路の等価回路
はパルス信号源３１と出力インピーダンス３２の直列回
路となる。パワーＭＯＳＦＥＴ３４は一般的に入力容量
３３が大きく数千ピコファラッド程度ある。この出力イ
ンピーダンス３２および入力容量３３によって積分回路
が構成される。入力容量３３は使用するＦＥＴによって
決まり、調整はできないので、ドライバ回路３０の設計
時に出力インピーダンス３２が所望の値となるように、
ドライバ回路の素子の選択や回路設計を行う。以上の構
成によって、特に積分回路２１を設けることなく本発明
を実施可能である。

【００１９】図５は、本発明のスイッチ装置の第２実施
例の構成を示す回路図である。第２実施例は、負帰還回
路にトランスを使用した例である。第１実施例において
は負帰還回路としてソースに挿入した抵抗を使用してい
るが、この回路においては前述したように負荷を駆動し
た場合に電力を消費してしまうという問題点があった。
第２実施例はトランスを使用することによって電力を消
費しない負帰還回路を構成している。

【００２０】図５（ａ）はトランス４７の一次巻線をド
レイン側に挿入した実施例であり、図５（ｂ）はトラン
ス５７をソース側に挿入した実施例である。ドライバ回
路４０、５０および積分回路４１、５１の構成および作
用は第１実施例と同じである。トランス４７、５７の２
次巻線はＦＥＴ４４、５４のゲート回路に挿入されてお
り、ＦＥＴ４４、５４に負帰還がかかるようにトランス
４７、５７の巻線端子が接続される。

【００２１】いずれの回路も動作は同一であり、スイッ
チング動作におけるオン、オフの過渡期にのみ、トラン
スの１次巻線の電流変化に基づいてトランス４７、５７
の２次巻線に電圧が発生し、ＦＥＴ４４、５４に負帰還
がかかるが、電流値に変化のない定常状態においては負
帰還はかからず、電力も消費しない。帰還量は出力側の
電流値や巻線比によって決定されるので、サージ電流や
サージ電圧が所望の値以下となるような巻線比に設定す
る。以上の様な構成によって、余分な電力を消費するこ
となくスイッチング速度を制御可能となる。

【００２２】図６は、図４（ｂ）に示した本発明の第１
実施例の変形例を直列型ＤＣ／ＤＣコンバータ（スイッ
チングレギュレータ）に適用した回路図である。図２に
示した従来例と異なる点は、ＦＥＴＱ１の入力容量とド
ライブ回路１０の出力インピーダンスによって積分回路
が構成され、ＦＥＴＱ１のソースに負帰還用の抵抗Ｒが
挿入されている点である。図６の構成によって、ＦＥＴ
Ｑ１のオフ時には、フライホイールダイオードＤがオン
になるまでの時間に、インダクタンスＬおよびドレイン
側の浮遊インダクタンスによる逆起電力がＦＥＴの定格
値を越えることを防止することができる。この間はＦＥ
ＴＱ１は能動領域で動作するために電力を消費するが、
ごく短時間であるので、大きな電力損失とはならない。
また、ＦＥＴＱ１のオン時には、ソース側の浮遊容量を
チャージしようとしてサージ電流が流れるが、抵抗Ｒに
よる負帰還の作用によってサージ電流が抑圧される。

【００２３】従って、ＦＥＴＱ１としては、従来よりソ
ースドレイン間の耐圧値やサージ電流値の小さなものを
使用可能であり、また、同じスイッチング素子を使用す
る場合には破壊される確率が減少する。また、サージ電
流やサージ電圧の発生が防止されるので、雑音となる電
磁波の発生も減少する。但し、ＦＥＴＱ１のスイッチン
グ速度を遅くすると、過渡期における電力損失や抵抗Ｒ
による損失分が増加するので変換効率が低下し、スイッ
チング素子の発熱は増加する。

【００２４】図７は、やはり第１実施例の変形例を適用
したトランス型ＤＣ／ＤＣコンバータの構成を示す回路
図である。この実施例においては、ＦＥＴＱ２、Ｑ３が
交互にオン状態となり、トランスＴの２次側に所望の交
流電流を流す。ドライブ回路は、例えば図示しないトラ
ンスＴの２次側の整流回路の出力電圧が所望の値となる
ように、公知の回路でスイッチング素子を制御する。な
お、ダイオードＤ２、Ｄ３は、トランスＴの逆起電力に
よってＦＥＴＱ２あるいはＱ３のドレイン電圧が負の状
態になった場合にオン状態となって、ＦＥＴを保護する
ためのものである。

【００２５】トランスＴのような誘導性の負荷を駆動す
る場合にも、従来においてはスイッチング素子のオン時
に浮遊容量からの放電電流によるサージ電流が発生し、
また、オフ時にはトランスＴのインダクタンスによる逆
起電力によってサージ電圧が発生する。図７に示した実
施例においても、第１実施例と同様にドライブ回路６０
の出力インピーダンスおよびＦＥＴＱ２、Ｑ３の入力容
量によって積分回路を構成し、かつＦＥＴＱ２、Ｑ３の
ソースに負帰還用の抵抗Ｒ２、Ｒ３を挿入することによ
って、スイッチング速度を調整し、サージ電流やサージ
電圧がＦＥＴの定格値を越えることを防止できる。

【００２６】図８は、第３実施例である負荷の駆動回路
の構成を示す回路図である。従来の負帰還を施さない回
路においては、負荷が容量性の場合にはＦＥＴオン時に
サージ電流が流れる。一方、負荷が誘導性の場合にはオ
フ時に逆起電力が発生する。ダイオードＤ５はこの逆起
電力に基づく電流を流してＦＥＴを保護するためのもの
であるが、オンするまでに所定の時間が必要であり、こ
の間にＦＥＴに高電圧が印加され、破壊される恐れがあ
る。

【００２７】この第３実施例においては、抵抗Ｒ５およ
びＦＥＴＱ４の入力容量によって積分回路が構成され、
かつＦＥＴＱ４のソースに負帰還用の抵抗Ｒ４が挿入さ
れている。前記した各実施例においても、このドライブ
回路７０と同様の回路を使用可能である。なお、図５の
ドライブ回路３０内の点線で囲んだ回路は、ＦＥＴＱ４
に負のバイアス電圧を与えるための電源回路（定電圧回
路）である。また、ダイオードＤ４は、誘導性負荷の場
合にダイオードＤ５によって電流を吸収すると、反動で
ドレイン側の電圧が負の状態になるのを防ぐためのダイ
オードである。

【００２８】図９は、負帰還をかけるためのインピーダ
ンス素子の構成例を示す回路図である。第１実施例にお
いては、負帰還をかけるためのインピーダンス素子とし
て図９（ａ）に示すように抵抗を使用する例を開示した
が、抵抗をスイッチング回路に挿入すると損失が発生
し、発熱が問題となる。そこで、インピーダンス素子と
して、図９（ｂ）に示すインダクタンス素子あるいは図
９（ｃ）に示す抵抗とインダクタンス素子を組み合わせ
た回路を使用することが考えられる。インダクタンス素
子は電流の変化分に比例した電圧を発生し、直流に対し
ては電圧が発生しない。従って、オフ→オン時にはサー
ジ電流に対して大きな負帰還電圧を発生してサージ電流
を抑圧する一方、オン中は損失が発生しない。また、オ
ン→オフ時にはソース電圧を負に引っ張ってスイッチン
グ速度を遅らせるように作用し、やはりサージ電圧の発
生を抑圧する。

【００２９】以上、本発明の実施例を開示したが、下記
のような変形例も考えられる。実施例においては、ＦＥ
Ｔを使用したスイッチング回路に本発明を適用する例を
開示したが、本発明はＦＥＴに限らず、通常のトランジ
スタやＩＧＢＴなど、スイッチング速度を制御可能な任
意のスイッチング素子に適用可能である。波形調整手段
としては、ドライブ回路とスイッチング素子の間に積分
回路を挿入する例を開示したが、例えばドライブ回路の
中段に積分回路を内蔵し、積分回路以降の回路にも負帰
還をかけるなど、スイッチング素子を駆動する波形を調
整することができる任意の手段を採用可能である。

【００３０】

【発明の効果】以上述べたように、本発明においては、
電圧駆動されるスイッチング素子と、前記スイッチング
素子を駆動する駆動波形の電圧変化率の最大値が所定値
以下となるように前記スイッチング素子を電圧駆動する
駆動手段と、前記スイッチング素子に負帰還をかける負
帰還手段とを備えたので、スイッチング速度を制御可能
となり、仕様に対して十分な範囲でスイッチング速度を
遅くすることによってサージ電流やサージ電圧の発生を
スイッチング素子の定格内に抑圧することができるとい
う効果がある。従って、スイッチング素子の破壊を防止
することが可能であり、同じスイッチング素子を使用し
て従来よりも大電力のスイッチングが可能となる。ま
た、ＦＥＴ等のスイッチング素子を並列接続する場合
に、各ＦＥＴのソースに抵抗を挿入することにより、ス
イッチングのタイミングや電流値のばらつきが抑制され
るという効果もある。更に、積分回路の挿入や負帰還を
かけることによって寄生発振を防止する効果もある。

【図面の簡単な説明】

【図１】本発明のスイッチ装置の構成を示すブロック図
である。

【図２】従来のスイッチングレギュレータの回路構成を
示す回路図である。

【図３】図２の回路のソース電流およびソース電圧波形
を示す波形図である。

【図４】本発明のスイッチ装置の第１実施例の構成を示
す回路図である。

【図５】本発明のスイッチ装置の第２実施例の構成を示
す回路図である。

【図６】第１実施例の変形例を直列型ＤＣ／ＤＣコンバ
ータに適用した回路図である。

【図７】第１実施例の変形例を適用したトランス型ＤＣ
／ＤＣコンバータの構成を示す回路図である。

【図８】第３実施例である負荷の駆動回路の構成を示す
回路図である。

【図９】負帰還をかけるためのインピーダンス素子の構
成例を示す回路図である。

【符号の説明】

１…波形調整手段、２…スイッチング素子、３…負荷、
４…負帰還手段、１０、２０、３０、４０、５０、６
０、７０…ドライブ回路、２１、４１、５１…積分回
路、２４、３４、４４、５４…ＦＥＴ、２５、３５…負
帰還用抵抗、２６、３６、４６、５６、７２…負荷、４
７、５７…トランス、Ｃ１〜Ｃ３…コンデンサ、Ｑ１〜
Ｑ４…ＦＥＴ、Ｒ１〜Ｒ４…抵抗、Ｄ１〜Ｄ５…ダイオ
ード、Ｌ、Ｌｆ…インダクタンス、Ｔ…トランス、

Claims (4)

【特許請求の範囲】
1. 【請求項１】電圧駆動されるスイッチング素子と、 前記スイッチング素子を駆動する駆動波形の電圧変化率
   の最大値が所定値以下となるように前記スイッチング素
   子を電圧駆動する駆動手段と、 前記スイッチング素子に負帰還をかける負帰還手段とを
   備えたことを特徴とするスイッチ装置。
2. 【請求項２】前記負帰還手段は、スイッチング素子の出
   力端に直列に挿入されたインピーダンス素子であること
   を特徴とする請求項１に記載のスイッチ装置。
3. 【請求項３】前記駆動手段は、前記スイッチング素子を
   駆動する駆動波形の電圧変化率の最大値が所定値以下と
   なるような積分回路を介して前記スイッチング素子を電
   圧駆動することを特徴とする請求項１または２に記載の
   スイッチ装置。
4. 【請求項４】前記積分回路は、容量としてスイッチング
   素子の入力容量を使用することを特徴とする請求項１ま
   たは２に記載のスイッチ装置。