JP2009200891A - ゲート駆動回路 - Google Patents
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Abstract
【解決手段】主スイッチング素子1の例えばオン期間中に、電源電圧11によりコンデンサ15を充電し、このコンデンサ15に蓄積された電圧を、主スイッチング素子1がオフする際の逆バイアス電源として用いることより、特に負電圧用の電源を用いることなく高速なターンオフ動作を可能にし、スイッチング損失の低減化を図る。
【選択図】図1
Description
図12において、1は主スイッチング素子、2はゲート駆動回路、101は正電圧用の制御電源、102は負電圧用の制御電源、103は制御回路、104および107はインピーダンス素子、105と106および108と109はスイッチ手段(トランジスタ)である。その動作は、下記の通りである。
図13において、1は主スイッチング素子、2はゲート駆動回路、101は制御電源、105と106はスイッチ手段(トランジスタ)、110はコンデンサ、111はツェナーダイオード、112と113はインピーダンス素子、114はダイオードを示す。
いま、ゲート駆動回路2にオン信号が入力されると、スイッチ手段105が導通状態、スイッチ手段106が阻止状態となる。これにより、制御電源101からコンデンサ110を経由して主スイッチング素子1のゲートに電流が流れ、主スイッチング素子1のゲート容量とコンデンサ110が充電される。このとき、コンデンサ110の充電電圧はツェナーダイオード111のツェナー電圧(Vzd)となり、主スイッチング素子1のゲート電圧は、制御電源101の電源電圧(Vcc)からツェナー電圧(Vzd)を差し引いた電圧(Vcc−Vzd)となる。
しかし、特許文献1では負の電圧源を用意する必要があり、コストが増加するという問題がある。また、特許文献2ではオフ期間に印加される負電圧を大きくするように回路定数を選定すると、オン期間に印加する正電圧が低くなり、オン期間に主スイッチング素子で発生する損失が増大するという問題がある。
しかし、特許文献1では負の電圧源を用意する必要がある。正負の電源を生成するためには、例えば電解コンデンサ,トランス,ダイオード等の大型の部品からなる電源回路を2組用意することとなり回路が大型化し、コストが増加するという問題がある。また、特許文献2ではオフ期間に印加される負電圧を大きくするように回路定数を選定すると、オン期間に印加する正電圧が低くなり、オン期間に主スイッチング素子で発生する損失が増大するという問題がある。
したがって、この発明の課題は、ゲート駆動回路を構成する主スイッチング素子のターンオフ,ターンオン動作を高速化し、スイッチング損失を低減させることにある。
主スイッチング素子のソースまたはエミッタに接続される制御電源と、コンデンサと、前記制御電源により前記コンデンサを充電する充電手段とを有し、コンデンサに蓄えられた電荷を用いて主スイッチング素子のゲート容量を充電または放電することを特徴とする。
前記制御電源の正極と主スイッチング素子のゲート間に第1のスイッチ手段からなるターンオン回路を有し、制御電源の正極と負極間に第2のスイッチ手段とコンデンサと第3のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの負極と主スイッチング素子のゲート間に接続される第4のスイッチ手段と、コンデンサの正極と制御電源の負極間に接続される第5のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオン期間に前記第1のスイッチ手段を導通させることで主スイッチング素子のゲート容量を充電するとともに、前記第2,第3のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオフ期間に前記第4,第5のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を放電することを特徴とする。
前記制御電源の負極と主スイッチング素子のゲート間に第6のスイッチ手段からなるターンオフ回路を有し、制御電源の正極と負極間に第7のスイッチ手段とコンデンサと第8のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの正極と主スイッチング素子のゲート間に接続される第9のスイッチ手段と、コンデンサの負極と制御電源の正極間に接続される第10のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオフ期間に前記第6のスイッチ手段を導通させることで主スイッチング素子のゲート容量を放電するとともに、前記第7,第8のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオン期間に前記第9,第10のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を充電することを特徴とする。
図1において、1は主スイッチング素子、2はゲート駆動回路、3はスイッチ手段12からなるターンオン回路、4はスイッチ手段14とコンデンサ15とスイッチ手段16とからなるコンデンサ充電回路、5はスイッチ手段17とコンデンサ15とスイッチ手段19からなるターンオフ回路、11は制御電源を示す。
いま、ゲート駆動回路2に制御回路(図示せず)からオン信号が入力されると、スイッチ手段12を導通状態とする。すると、制御電源11 → スイッチ手段12 → 主スイッチ素子のゲート容量 → 制御電源11の経路で、主スイッチング素子1のゲート容量を充電する電流が流れる。主スイッチング素子のゲート電圧(Vg-e)は、ゲート容量と上記経路の抵抗(配線抵抗やスイッチ手段の抵抗)の時定数によって図2に示すように上昇する。
コンデンサ15の容量(C15)は、例えば、ゲート容量が数百nFなら数μF程度(厳密にはゲート容量の非線形性を考慮しC15×Vcc=Q(C15)>Qg)であればよく、駆動回路2の回路規模が大型化することはない。
上記の条件でコンデンサ15の容量を選定しておくと、主スイッチ素子のオフ時には、コンデンサ15に蓄積していた電荷から主スイッチ素子のゲート容量Cissに蓄積していた余りの電荷が、コンデンサ15とゲート容量(Ciss)の容量比に応じて配分される。図2に示すように、コンデサ15の電圧は0にはならず、主スイッチ素子のゲート電圧Vg-eは、負となる。
このように、主スイッチング素子1のゲートには、引き続きVge(off)の負電圧が印加され続けるため、主スイッチ素子1に逆並列に接続されたFWD(図示なし)の逆回復時や、図示しない対向アームのオン時に、主スイッチ素子1のゲートに正電圧が誘起されるのを防ぎ、主スイッチ素子1が誤オンするのを防ぐことができる。
図示のように、この回路は図1に示すもの対し、スイッチ手段14と直列にインピーダンス素子24を接続した点が特徴である。
図3のコンデンサ15の充電動作時には、制御電源11からインピーダンス素子24を経由してコンデンサ15に充電電流が流れ、コンデンサ15が充電される。この充電電流波形は、インピーダンス素子24とコンデンサ15により決まる時定数に従う。従って、この時定数を適宜選定することで、コンデンサ15の充電時に急峻な充電電流が流れることを防止し、制御電源11の電圧変動を抑制することができる。
図3ではスイッチ手段14と直列にインピーダンス素子24を接続してコンデンサ充電回路4を形成しているのに対し、図4ではスイッチ手段16と直列にインピーダンス素子26を接続してコンデンサ充電回路4を形成した点が特徴である。従って、インピーダンス素子26とコンデンサ15により決まる時定数を適宜選定することで、コンデンサ15の充電時に急峻な充電電流が流れることを防止し、制御電源11の電圧変動を抑制できることになる。
図示のように、これは図1に示すものに対し、スイッチ手段12と直列にインピーダンス素子22、スイッチ手段14と直列にインピーダンス素子24、さらにスイッチ手段17と直列にインピーダンス素子27を接続した点が特徴である。
図5ではスイッチ手段17と直列にインピーダンス素子27を接続してターンオフ回路を形成しているのに対し、図6では図5に示すものに対し、スイッチ手段19と直列にインピーダンス素子29を接続した点が特徴である。
主スイッチング素子1のゲート容量放電時には、ゲート容量の放電電流はインピーダンス素子29を流れるので、このインピーダンス素子29を適宜選定することで、主スイッチング素子1のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整できることになる。
すなわち、ターンオフ回路を、図5ではスイッチ手段17と直列にインピーダンス素子27を接続して、また、図6ではスイッチ手段19と直列にインピーダンス素子29を接続して構成しているのに対し、図7では図5と図6を合わせスイッチ手段17とスイッチ手段19の両方にインピーダンス素子を接続した点が特徴である。
すなわち、スイッチ手段12とインピーダンス素子22の直列回路をMOSFET32に、スイッチ手段14とインピーダンス素子24の直列回路をMOSFET34に、スイッチ手段17とインピーダンス素子27の直列回路をMOSFET37に、また、スイッチ手段19とインピーダンス素子29の直列回路をMOSFET39に、さらにスイッチ手段16をダイオード36に置き換えたもので、その他は各例で説明した通りである。
また、MOSFET34のオン抵抗をインピーダンス素子24の代わりに使用することで、コンデンサ15の充電時に急峻な充電電流が流れることを防止し、制御電源11の電圧変動を抑制することができる。
図9はかかる観点に基づくこの発明の実施形態を示す回路図、図10はその動作説明図である。図9において、1は主スイッチング素子、2はゲート駆動回路、42はスイッチ手段52からなるターンオフ回路、44はスイッチ手段54とコンデンサ18とスイッチ手段56とからなるコンデンサ充電回路、45はスイッチ手段57とコンデンサ18とスイッチ手段59からなるターンオフ回路、13は制御電源を示す。
いま、ゲート駆動回路2にオフ信号が入力されると、スイッチ手段52を導通状態とし主スイッチング素子1のゲート容量を放電する。このオフ期間において、スイッチ手段54とスイッチ手段56を導通状態とし、スイッチ手段57とスイッチ手段59を阻止状態とする。これにより、制御電源13からコンデンサ18に充電電流が流れ、コンデンサ18を制御電源13の電源電圧(Vdd)まで充電する。
図11において、6は制御回路、72,74,77および79はMOSFET、76はダイオードを示す。これは、図9のスイッチ手段52をMOSFET72に、スイッチ手段54をMOSFET74に、スイッチ手段57をMOSFET77に、およびスイッチ手段59をMOSFET79に、さらにスイッチ手段56をダイオード76にそれぞれ置き換えたもので、その他は図9と同様である。
MOSFET74のオン抵抗64をインピーダンス素子として使用すれば、コンデンサ18に急峻な充電電流が流れることを防止し、制御電源13の電圧変動を抑制することができる。
以上のことから、図9に示す回路についても、スイッチ手段52,54,56,57および59の少なくとも1つにインピーダンス素子を直列接続して図3〜図7と同様の構成にし、同様の効果を期待することができるのは、勿論である。
Claims (10)
- 主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路において、
主スイッチング素子のソースまたはエミッタに接続される制御電源と、コンデンサと、前記制御電源により前記コンデンサを充電する充電手段とを有し、コンデンサに蓄えられた電荷を用いて主スイッチング素子のゲート容量を充電または放電することを特徴とするゲート駆動回路。 - 主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の負極に接続するものにおいて、
前記制御電源の正極と主スイッチング素子のゲート間に第1のスイッチ手段からなるターンオン回路を有し、制御電源の正極と負極間に第2のスイッチ手段とコンデンサと第3のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの負極と主スイッチング素子のゲート間に接続される第4のスイッチ手段と、コンデンサの正極と制御電源の負極間に接続される第5のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオン期間に前記第1のスイッチ手段を導通させることで主スイッチング素子のゲート容量を充電するとともに、前記第2,第3のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオフ期間に前記第4,第5のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を放電することを特徴とするゲート駆動回路。 - 前記第1〜第5のスイッチ手段の少なくとも1つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することを特徴とする請求項2に記載のゲート駆動回路。
- 前記スイッチ手段とインピーダンス素子との各直列回路の代わりにMOSFETを用い、このMOSFETのオン抵抗をインピーダンス素子の代わりとすることを特徴とする請求項3に記載のゲート駆動回路。
- 前記第3のスイッチ手段としてダイオードを用い、前記コンデンサの負極に前記ダイオードのアノードを接続し、前記制御電源の負極に前記ダイオードのカソードを接続することを特徴とする請求項2〜4のいずれか1つに記載のゲート駆動回路。
- 主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の正極に接続するものにおいて、
前記制御電源の負極と主スイッチング素子のゲート間に第6のスイッチ手段からなるターンオフ回路を有し、制御電源の正極と負極間に第7のスイッチ手段とコンデンサと第8のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの正極と主スイッチング素子のゲート間に接続される第9のスイッチ手段と、コンデンサの負極と制御電源の正極間に接続される第10のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオフ期間に前記第6のスイッチ手段を導通させることで主スイッチング素子のゲート容量を放電するとともに、前記第7,第8のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオン期間に前記第9,第10のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を充電することを特徴とするゲート駆動回路。 - 前記第6〜第10のスイッチ手段の少なくとも1つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することを特徴とする請求項6に記載のゲート駆動回路。
- 前記スイッチ手段とインピーダンス素子との各直列回路の代わりにMOSFETを用い、このMOSFETのオン抵抗をインピーダンス素子の代わりとすることを特徴とする請求項7に記載のゲート駆動回路。
- 前記第8のスイッチ手段としてダイオードを用い、前記コンデンサの正極に前記ダイオードのカソードを接続し、前記制御電源の正極に前記ダイオードのアノードを接続することを特徴とする請求項6〜8のいずれか1つに記載のゲート駆動回路。
- 前記ゲート駆動回路の全部または一部をIC化することを特徴とする請求項1〜9のいずれか1つに記載のゲート駆動回路。
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