JP2009200891A - ゲート駆動回路 - Google Patents

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Abstract

【課題】主スイッチング素子のターンオフ,ターンオン動作を、コンデンサを用いることで高速化しスイッチング損失を低減させる。
【解決手段】主スイッチング素子1の例えばオン期間中に、電源電圧11によりコンデンサ15を充電し、このコンデンサ15に蓄積された電圧を、主スイッチング素子1がオフする際の逆バイアス電源として用いることより、特に負電圧用の電源を用いることなく高速なターンオフ動作を可能にし、スイッチング損失の低減化を図る。
【選択図】図1

Description

この発明は、半導体電力変換装置を構成する半導体スイッチング素子のゲート駆動回路に関する。
IGBT(絶縁ゲートバイポーラトランジスタ)やMOSFET(金属酸化膜型電界効果トランジスタ)等の電圧駆動型のスイッチング素子は、ゲート・ソース(エミッタ)間に印加する電圧によりオン状態とオフ状態を切換えることができ、この切換わり期間にスイッチング損失が発生する。このスイッチング損失は、ゲート駆動能力を強化しオン状態とオフ状態の切換えを高速に行なうことで低減することができる。スイッチング素子をオン状態からオフ状態へ切換えるターンオフ動作を高速化するために、スイッチング素子のゲートに負電圧を印加してゲート容量に蓄えられた電荷を高速に引き抜くことがある。
図12は、例えば特許文献1に開示されたゲート駆動回路の第1の例である。
図12において、1は主スイッチング素子、2はゲート駆動回路、101は正電圧用の制御電源、102は負電圧用の制御電源、103は制御回路、104および107はインピーダンス素子、105と106および108と109はスイッチ手段(トランジスタ)である。その動作は、下記の通りである。
いま、ゲート駆動回路2にオン信号が入力されると、スイッチ手段108が導通状態となり、主スイッチング素子1のゲートに正の電圧を印加して主スイッチング素子1のゲート容量を充電する。一方、ゲート駆動回路2にオフ信号が入力されると、スイッチ手段109が導通状態となり、主スイッチング素子1のゲートに負の電圧を印加して主スイッチング素子1のゲート容量を放電する。負電圧用の制御電源102により、ターンオフ時にゲート容量に蓄えられた電荷を高速に引き抜く。
図13は、例えば特許文献2に開示されたゲート駆動回路の第2の例、図14はその動作説明図である。
図13において、1は主スイッチング素子、2はゲート駆動回路、101は制御電源、105と106はスイッチ手段(トランジスタ)、110はコンデンサ、111はツェナーダイオード、112と113はインピーダンス素子、114はダイオードを示す。
また、図14のSW105はスイッチ手段105のゲート信号(H=オン)、SW106はスイッチ手段106のゲート信号(H=オン)、C110はコンデンサ110の両端電圧波形、Vg-eは主スイッチング素子のゲート電圧波形、Vccは制御電源101の電源電圧、Vzdはツェナーダイオード111のツェナー電圧をそれぞれ示している。
図13の動作は次の通りである。
いま、ゲート駆動回路2にオン信号が入力されると、スイッチ手段105が導通状態、スイッチ手段106が阻止状態となる。これにより、制御電源101からコンデンサ110を経由して主スイッチング素子1のゲートに電流が流れ、主スイッチング素子1のゲート容量とコンデンサ110が充電される。このとき、コンデンサ110の充電電圧はツェナーダイオード111のツェナー電圧(Vzd)となり、主スイッチング素子1のゲート電圧は、制御電源101の電源電圧(Vcc)からツェナー電圧(Vzd)を差し引いた電圧(Vcc−Vzd)となる。
一方、ゲート駆動回路2にオフ信号が入力されると、スイッチ手段105が阻止状態、スイッチ手段106が導通状態となる。これにより、コンデンサ110の正側と主スイッチング素子1のソースが接続され、コンデンサ110に蓄積された電荷により主スイッチング素子1のゲート容量が放電される。このターンオフのタイミングに主スイッチング素子1のゲート・ソース間に印加される電圧は、コンデンサ110の充電電圧(−Vzd)となる。
ターンオフ動作を高速化するためにはツェナー電圧(Vzd)の設定を上げ、ターンオフ時のゲート印加電圧を下げる必要がある。しかし、ツェナー電圧(Vzd)を上げるとオン期間中のゲート電圧(Vcc−Vzd)が低下し、主スイッチング素子1のオン電圧が上昇する。オン電圧が上昇すると、主スイッチング素子1においてオン期間中に発生する導通損失が増加する。
上記特許文献1,2のように、主スイッチング素子のターンオフ動作を高速化しスイッチング損失を低減するために、主スイッチング素子のゲートに負電圧を印加してゲートに蓄えられた電荷を高速に引き抜くことが行なわれる。
しかし、特許文献1では負の電圧源を用意する必要があり、コストが増加するという問題がある。また、特許文献2ではオフ期間に印加される負電圧を大きくするように回路定数を選定すると、オン期間に印加する正電圧が低くなり、オン期間に主スイッチング素子で発生する損失が増大するという問題がある。
そこで、コンデンサに充電したエネルギー(電圧)を用いて、GTOサイリスタにターンオフ電流を供給するものが例えば特許文献3に、またGTOサイリスタにターンオフ電流やターンオン電流を供給するものが、例えば特許文献4に開示されている。
特許第3666843号明細書 特開平08−149796号公報 特開昭53−062974号公報 特開平11−089215号公報
上記特許文献1,2のように、主スイッチング素子のターンオフ動作を高速化しスイッチング損失を低減するために、主スイッチング素子のゲートに負電圧を印加してゲートに蓄えられた電荷を高速に引き抜くことが行なわれる。
しかし、特許文献1では負の電圧源を用意する必要がある。正負の電源を生成するためには、例えば電解コンデンサ,トランス,ダイオード等の大型の部品からなる電源回路を2組用意することとなり回路が大型化し、コストが増加するという問題がある。また、特許文献2ではオフ期間に印加される負電圧を大きくするように回路定数を選定すると、オン期間に印加する正電圧が低くなり、オン期間に主スイッチング素子で発生する損失が増大するという問題がある。
特許文献3,4に示すものは、主スイッチング素子がGTO(ゲートターンオフサイリスタ)で電流駆動型素子であるため、IGBTやMOSFET等の電圧駆動型素子にそのまま適用するには種々の問題がある。
したがって、この発明の課題は、ゲート駆動回路を構成する主スイッチング素子のターンオフ,ターンオン動作を高速化し、スイッチング損失を低減させることにある。
このような課題を解決するため、請求項1の発明では、主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路において、
主スイッチング素子のソースまたはエミッタに接続される制御電源と、コンデンサと、前記制御電源により前記コンデンサを充電する充電手段とを有し、コンデンサに蓄えられた電荷を用いて主スイッチング素子のゲート容量を充電または放電することを特徴とする。
請求項2の発明では、主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の負極に接続するものにおいて、
前記制御電源の正極と主スイッチング素子のゲート間に第1のスイッチ手段からなるターンオン回路を有し、制御電源の正極と負極間に第2のスイッチ手段とコンデンサと第3のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの負極と主スイッチング素子のゲート間に接続される第4のスイッチ手段と、コンデンサの正極と制御電源の負極間に接続される第5のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオン期間に前記第1のスイッチ手段を導通させることで主スイッチング素子のゲート容量を充電するとともに、前記第2,第3のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオフ期間に前記第4,第5のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を放電することを特徴とする。
上記請求項2の発明においては、前記第1〜第5のスイッチ手段の少なくとも1つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することができ(請求項3の発明)、この請求項3の発明においては、前記スイッチ手段とインピーダンス素子との各直列回路の代わりにMOSFETを用い、このMOSFETのオン抵抗をインピーダンス素子の代わりとすることができる(請求項4の発明)。また、これら請求項2〜4の発明においては、前記第3のスイッチ手段としてダイオードを用い、前記コンデンサの負極に前記ダイオードのアノードを接続し、前記制御電源の負極に前記ダイオードのカソードを接続することができる(請求項5の発明)。
請求項6の発明では、主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の正極に接続するものにおいて、
前記制御電源の負極と主スイッチング素子のゲート間に第6のスイッチ手段からなるターンオフ回路を有し、制御電源の正極と負極間に第7のスイッチ手段とコンデンサと第8のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの正極と主スイッチング素子のゲート間に接続される第9のスイッチ手段と、コンデンサの負極と制御電源の正極間に接続される第10のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオフ期間に前記第6のスイッチ手段を導通させることで主スイッチング素子のゲート容量を放電するとともに、前記第7,第8のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオン期間に前記第9,第10のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を充電することを特徴とする。
請求項6の発明においては、前記第6〜第10のスイッチ手段の少なくとも1つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することができ(請求項7の発明)、この請求項7の発明においては、前記スイッチ手段とインピーダンス素子との各直列回路の代わりにMOSFETを用い、このMOSFETのオン抵抗をインピーダンス素子の代わりとすることができる(請求項8の発明)。また、これら請求項6〜8の発明においては、前記第8のスイッチ手段としてダイオードを用い、前記コンデンサの正極に前記ダイオードのカソードを接続し、前記制御電源の正極に前記ダイオードのアノードを接続することができる(請求項9の発明)。さらに、上記請求項1〜9の発明においては、前記ゲート駆動回路の全部または一部をIC化することができる(請求項10の発明)。
この発明によれば、主スイッチング素子のオンまたはオフ期間にコンデンサを電源電圧まで充電し、これを主スイッチング素子のオフ期間における負電圧用電源、または主スイッチング素子のオン期間における正電圧用電源として用いることで動作を高速化し、損失を低減することが可能となる。
図1はこの発明の実施の形態を示す回路図、図2はその動作説明図である。
図1において、1は主スイッチング素子、2はゲート駆動回路、3はスイッチ手段12からなるターンオン回路、4はスイッチ手段14とコンデンサ15とスイッチ手段16とからなるコンデンサ充電回路、5はスイッチ手段17とコンデンサ15とスイッチ手段19からなるターンオフ回路、11は制御電源を示す。
また、図2において、SW12はスイッチ手段12のゲート信号(H=オン)、SW14とSW16はスイッチ手段14とスイッチ手段16のゲート信号(H=オン)、SW17とSW19はスイッチ手段17とスイッチ手段19のゲート信号(H=オン)、C15はコンデンサ15の両端電圧波形、Vg-eは主スイッチング素子のゲート電圧波形、Vccは制御電源11の電源電圧をそれぞれ示している。
図1の動作は、次の通りである。
いま、ゲート駆動回路2に制御回路(図示せず)からオン信号が入力されると、スイッチ手段12を導通状態とする。すると、制御電源11 → スイッチ手段12 → 主スイッチ素子のゲート容量 → 制御電源11の経路で、主スイッチング素子1のゲート容量を充電する電流が流れる。主スイッチング素子のゲート電圧(Vg-e)は、ゲート容量と上記経路の抵抗(配線抵抗やスイッチ手段の抵抗)の時定数によって図2に示すように上昇する。
そして、ゲート電圧(Vg-e)が主スイッチング素子のしきい値を超えると、主スイッチング素子がオンする。このオン期間において、スイッチ手段14とスイッチ手段16を導通状態とし、スイッチ手段17とスイッチ手段19を阻止状態とする。これにより、制御電源11 → スイッチ手段14 → コンデンサ15 → スイッチ手段16 → 制御電源11の経路で、コンデンサ15に充電電流が流れ、コンデンサ15を充電する。コンデンサ15の電圧は、コンデンサ15の容量と上記経路の抵抗(配線抵抗やスイッチ手段の抵抗)の時定数によって図2に示すように上昇する。そして、制御電源11の電源電圧(Vcc)まで充電する。
一方、ゲート駆動回路2に制御回路からオフ信号が入力されると、スイッチ手段12とスイッチ手段14とスイッチ手段16を阻止状態とし、スイッチ手段17とスイッチ手段19を導通状態とする。これにより、コンデンサ15→スイッチ手段19→主スイッチング素子1のゲート容量→スイッチ手段17→コンデンサ15の経路で、コンデンサの負電圧側と主スイッチング素子1のゲートが接続され、コンデンサ15に蓄積された電荷により主スイッチング素子1のゲート容量を放電する。主スイッチング素子のゲート電圧(Vg-e)は、ゲート容量と上記経路の抵抗(配線抵抗やスイッチ手段の抵抗)の時定数によって図2に示すように下降する。そして、ゲート電圧(Vg-e)が主スイッチング素子のしきい値を下回ると、主スイッチング素子がオフする。このように、制御電源11により充電したコンデンサ15を負電圧用の電源として使用することで、ゲート駆動能力を強化しターンオフ動作を高速化したゲート駆動回路を実現することが可能となる。
ここで、コンデンサ15は、主スイッチ素子1のオフ時に、ゲート容量(Ciss)に蓄積された電荷(Qg)を十分に引き抜ける程度の電荷量(Q(C15))を蓄積していればよい。
コンデンサ15の容量(C15)は、例えば、ゲート容量が数百nFなら数μF程度(厳密にはゲート容量の非線形性を考慮しC15×Vcc=Q(C15)>Qg)であればよく、駆動回路2の回路規模が大型化することはない。
上記の条件でコンデンサ15の容量を選定しておくと、主スイッチ素子のオフ時には、コンデンサ15に蓄積していた電荷から主スイッチ素子のゲート容量Cissに蓄積していた余りの電荷が、コンデンサ15とゲート容量(Ciss)の容量比に応じて配分される。図2に示すように、コンデサ15の電圧は0にはならず、主スイッチ素子のゲート電圧Vg-eは、負となる。
このように、主スイッチング素子1のゲートには、引き続きVge(off)の負電圧が印加され続けるため、主スイッチ素子1に逆並列に接続されたFWD(図示なし)の逆回復時や、図示しない対向アームのオン時に、主スイッチ素子1のゲートに正電圧が誘起されるのを防ぎ、主スイッチ素子1が誤オンするのを防ぐことができる。
図3に図1の第1変形例を示す。
図示のように、この回路は図1に示すもの対し、スイッチ手段14と直列にインピーダンス素子24を接続した点が特徴である。
図3のコンデンサ15の充電動作時には、制御電源11からインピーダンス素子24を経由してコンデンサ15に充電電流が流れ、コンデンサ15が充電される。この充電電流波形は、インピーダンス素子24とコンデンサ15により決まる時定数に従う。従って、この時定数を適宜選定することで、コンデンサ15の充電時に急峻な充電電流が流れることを防止し、制御電源11の電圧変動を抑制することができる。
図4に図3の変形例を示す。
図3ではスイッチ手段14と直列にインピーダンス素子24を接続してコンデンサ充電回路4を形成しているのに対し、図4ではスイッチ手段16と直列にインピーダンス素子26を接続してコンデンサ充電回路4を形成した点が特徴である。従って、インピーダンス素子26とコンデンサ15により決まる時定数を適宜選定することで、コンデンサ15の充電時に急峻な充電電流が流れることを防止し、制御電源11の電圧変動を抑制できることになる。
図5に図1の別の変形例を示す。
図示のように、これは図1に示すものに対し、スイッチ手段12と直列にインピーダンス素子22、スイッチ手段14と直列にインピーダンス素子24、さらにスイッチ手段17と直列にインピーダンス素子27を接続した点が特徴である。
主スイッチング素子1のゲート容量充電時には、制御電源11からインピーダンス素子22を経由してゲート容量に充電電流が流れる。インピーダンス素子22を適宜選定することで、主スイッチング素子1のゲート充電電流を制限することができる。これにより、ターンオン動作のスピードを調整しスイッチング損失やノイズを調整することができる。
一方、主スイッチング素子1のゲート容量放電時には、ゲート容量からインピーダンス素子27を経由してコンデンサ15に放電電流が流れる。従って、インピーダンス素子27を適宜選定することで、主スイッチング素子1のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整することができる。また、図3と同様にコンデンサ15の充電時に急峻な充電電流が流れることを防止し、制御電源11の電圧変動を抑制できる。
図6に図5の変形例を示す。
図5ではスイッチ手段17と直列にインピーダンス素子27を接続してターンオフ回路を形成しているのに対し、図6では図5に示すものに対し、スイッチ手段19と直列にインピーダンス素子29を接続した点が特徴である。
主スイッチング素子1のゲート容量放電時には、ゲート容量の放電電流はインピーダンス素子29を流れるので、このインピーダンス素子29を適宜選定することで、主スイッチング素子1のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整できることになる。
図7に図5または図6の変形例を示す。
すなわち、ターンオフ回路を、図5ではスイッチ手段17と直列にインピーダンス素子27を接続して、また、図6ではスイッチ手段19と直列にインピーダンス素子29を接続して構成しているのに対し、図7では図5と図6を合わせスイッチ手段17とスイッチ手段19の両方にインピーダンス素子を接続した点が特徴である。
従って、主スイッチング素子1のゲート容量放電時には、ゲート容量の放電電流はインピーダンス素子27だけでなくインピーダンス素子29にも流れるので、インピーダンス素子27,29を適宜選定することで、主スイッチング素子1のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整できることになる。
図3〜図7では、各スイッチ手段と直列にインピーダンス素子を接続する例について、実際に良く用いられると推定される順に説明したが、上記第1〜第5のスイッチ手段の少なくとも1つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することができるのは、言うまでも無い。
図8は図7の具体例を示す構成図で、6は制御回路、32,34,37および39はMOSFET、36はダイオードを示す。
すなわち、スイッチ手段12とインピーダンス素子22の直列回路をMOSFET32に、スイッチ手段14とインピーダンス素子24の直列回路をMOSFET34に、スイッチ手段17とインピーダンス素子27の直列回路をMOSFET37に、また、スイッチ手段19とインピーダンス素子29の直列回路をMOSFET39に、さらにスイッチ手段16をダイオード36に置き換えたもので、その他は各例で説明した通りである。
すなわち、図8のように、MOSFET32のオン抵抗をインピーダンス素子22の代わりに使用することで、主スイッチング素子1のゲート充電電流を制限することができる。これにより、ターンオン動作のスピードを調整しスイッチング損失やノイズを調整することができる。
また、MOSFET34のオン抵抗をインピーダンス素子24の代わりに使用することで、コンデンサ15の充電時に急峻な充電電流が流れることを防止し、制御電源11の電圧変動を抑制することができる。
さらに、MOSFET37のオン抵抗をインピーダンス素子27の代わりに使用し、MOSFET39のオン抵抗をインピーダンス素子29の代わりに使用することで、主スイッチング素子1のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整することができる。
主スイッチング素子1のオン期間中は、MOSFET34が導通状態となり、MOSFET39が阻止状態となる。この場合、ダイオード36は順方向にバイアスされ、導通状態となる。主スイッチング素子1のオフ期間中は、MOSFET34が阻止状態となり、MOSFET39が導通状態となる。この場合、ダイオード36は逆方向にバイアスされ、阻止状態となる。これにより、スイッチ手段16の代わりにダイオード36を用いても、図7と同様の動作および効果を得ることができる。
以上では、主スイッチング素子のオン期間中にコンデンサを充電し、ターンオフ用の電源として用いる場合であったが、主スイッチング素子のオフ期間中にコンデンサを充電し、ターンオン用の電源として用いる場合について以下に説明する。
図9はかかる観点に基づくこの発明の実施形態を示す回路図、図10はその動作説明図である。図9において、1は主スイッチング素子、2はゲート駆動回路、42はスイッチ手段52からなるターンオフ回路、44はスイッチ手段54とコンデンサ18とスイッチ手段56とからなるコンデンサ充電回路、45はスイッチ手段57とコンデンサ18とスイッチ手段59からなるターンオフ回路、13は制御電源を示す。
また、図10において、SW52はスイッチ手段52のゲート信号(H=オン)、SW54とSW56はスイッチ手段54とスイッチ手段56のゲート信号(H=オン)、SW57とSW59はスイッチ手段57とスイッチ手段59のゲート信号(H=オン)、C18はコンデンサ18の両端電圧波形、Vg-eは主スイッチング素子のゲート電圧波形、Vddは制御電源13の電源電圧を示す。
図9の動作は、次の通りである。
いま、ゲート駆動回路2にオフ信号が入力されると、スイッチ手段52を導通状態とし主スイッチング素子1のゲート容量を放電する。このオフ期間において、スイッチ手段54とスイッチ手段56を導通状態とし、スイッチ手段57とスイッチ手段59を阻止状態とする。これにより、制御電源13からコンデンサ18に充電電流が流れ、コンデンサ18を制御電源13の電源電圧(Vdd)まで充電する。
ゲート駆動回路2にオン信号が入力されると、スイッチ手段52とスイッチ手段54とスイッチ手段56を阻止状態とし、スイッチ手段57とスイッチ手段59を導通状態とする。これにより、コンデンサ18の正電圧側と主スイッチング素子1のゲートが接続され、コンデンサ18に蓄積された電荷により、主スイッチング素子1のゲート容量を放電する。制御電源13により充電したコンデンサ18を正電圧用の電源の代わりに使用することで、ゲート駆動能力を強化しターンオフ動作を高速化したゲート駆動回路を実現することが可能となる。
図11は図9の具体例を示す構成図である。
図11において、6は制御回路、72,74,77および79はMOSFET、76はダイオードを示す。これは、図9のスイッチ手段52をMOSFET72に、スイッチ手段54をMOSFET74に、スイッチ手段57をMOSFET77に、およびスイッチ手段59をMOSFET79に、さらにスイッチ手段56をダイオード76にそれぞれ置き換えたもので、その他は図9と同様である。
主スイッチング素子1のオフ期間中はMOSFET74が導通状態となり、MOSFET79は阻止状態となる。この場合、ダイオード76は順方向にバイアスされ導通状態となる。主スイッチング素子1のオン期間中は、上記とは逆にMOSFET74が阻止状態となり、MOSFET79は導通状態となる。この場合、ダイオード76は逆方向にバイアスされ阻止状態となる。これにより、スイッチ手段56の代わりにダイオード76を用いても、図8の場合と同様の作用・効果が得られることになる。
従って、MOSFET72のオン抵抗62をインピーダンス素子として使用すれば、主スイッチング素子1のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整し、スイッチング損失やノイズを調整することができる。
MOSFET74のオン抵抗64をインピーダンス素子として使用すれば、コンデンサ18に急峻な充電電流が流れることを防止し、制御電源13の電圧変動を抑制することができる。
また、MOSFET77のオン抵抗67をインピーダンス素子として使用し、MOSFET79のオン抵抗69をインピーダンス素子として使用すれば主スイッチング素子1のゲート充電電流を制限することができる。これにより、ターンオン動作のスピードを調整し、スイッチング損失やノイズを調整することができる。
以上のことから、図9に示す回路についても、スイッチ手段52,54,56,57および59の少なくとも1つにインピーダンス素子を直列接続して図3〜図7と同様の構成にし、同様の効果を期待することができるのは、勿論である。
なお、図1,図3〜図8,図9,図11等に示すゲート駆動回路の全部または一部をIC化することができる。スイッチ手段にMOSFET用いてこれらを集積すれば、IC化に好適である。これにより小型化,低コスト化を図ることができる。また、コンデンサ15も容量の小さなものでよいので、IC内に形成することも可能であるが、ICの製造コスト等を勘案して、別部品としてもよい。
この発明の実施の形態を示す回路図 図1の動作説明図 図1の第1の変形例を示す回路図 図1の第2の変形例を示す回路図 図1の第3の変形例を示す回路図 図1の第4の変形例を示す回路図 図1の第5の変形例を示す回路図 図1の第6の変形例を示す回路図 この発明の他の実施の形態を示す回路図 図9の動作説明図 図9の具体例を示す回路図 第1の従来例を示す回路図 第2の従来例を示す回路図 図13の動作説明図
符号の説明
1…主スイッチング素子、2…ゲート駆動回路、3,45…ターンオン回路、4…コンデンサ充電回路、5,42…ターンオフ回路、6…制御回路、11,13…制御電源、12,14,16,17,19,52,54,56,57,59…スイッチ手段、22,24,27,29,62,64,67,69…インピーダンス素子、32,34,37,39,72,74,77,79…MOSFET(金属酸化膜型電界効果トランジスタ)36,76…ダイオード。

Claims (10)

  1. 主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路において、
    主スイッチング素子のソースまたはエミッタに接続される制御電源と、コンデンサと、前記制御電源により前記コンデンサを充電する充電手段とを有し、コンデンサに蓄えられた電荷を用いて主スイッチング素子のゲート容量を充電または放電することを特徴とするゲート駆動回路。
  2. 主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の負極に接続するものにおいて、
    前記制御電源の正極と主スイッチング素子のゲート間に第1のスイッチ手段からなるターンオン回路を有し、制御電源の正極と負極間に第2のスイッチ手段とコンデンサと第3のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの負極と主スイッチング素子のゲート間に接続される第4のスイッチ手段と、コンデンサの正極と制御電源の負極間に接続される第5のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
    主スイッチング素子のオン期間に前記第1のスイッチ手段を導通させることで主スイッチング素子のゲート容量を充電するとともに、前記第2,第3のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオフ期間に前記第4,第5のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を放電することを特徴とするゲート駆動回路。
  3. 前記第1〜第5のスイッチ手段の少なくとも1つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することを特徴とする請求項2に記載のゲート駆動回路。
  4. 前記スイッチ手段とインピーダンス素子との各直列回路の代わりにMOSFETを用い、このMOSFETのオン抵抗をインピーダンス素子の代わりとすることを特徴とする請求項3に記載のゲート駆動回路。
  5. 前記第3のスイッチ手段としてダイオードを用い、前記コンデンサの負極に前記ダイオードのアノードを接続し、前記制御電源の負極に前記ダイオードのカソードを接続することを特徴とする請求項2〜4のいずれか1つに記載のゲート駆動回路。
  6. 主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の正極に接続するものにおいて、
    前記制御電源の負極と主スイッチング素子のゲート間に第6のスイッチ手段からなるターンオフ回路を有し、制御電源の正極と負極間に第7のスイッチ手段とコンデンサと第8のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの正極と主スイッチング素子のゲート間に接続される第9のスイッチ手段と、コンデンサの負極と制御電源の正極間に接続される第10のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
    主スイッチング素子のオフ期間に前記第6のスイッチ手段を導通させることで主スイッチング素子のゲート容量を放電するとともに、前記第7,第8のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオン期間に前記第9,第10のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を充電することを特徴とするゲート駆動回路。
  7. 前記第6〜第10のスイッチ手段の少なくとも1つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することを特徴とする請求項6に記載のゲート駆動回路。
  8. 前記スイッチ手段とインピーダンス素子との各直列回路の代わりにMOSFETを用い、このMOSFETのオン抵抗をインピーダンス素子の代わりとすることを特徴とする請求項7に記載のゲート駆動回路。
  9. 前記第8のスイッチ手段としてダイオードを用い、前記コンデンサの正極に前記ダイオードのカソードを接続し、前記制御電源の正極に前記ダイオードのアノードを接続することを特徴とする請求項6〜8のいずれか1つに記載のゲート駆動回路。
  10. 前記ゲート駆動回路の全部または一部をIC化することを特徴とする請求項1〜9のいずれか1つに記載のゲート駆動回路。


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